JP3112922B2 - Ｅｃｃ回路のチェック方式 - Google Patents
Ｅｃｃ回路のチェック方式Info
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- JP3112922B2 JP3112922B2 JP02194559A JP19455990A JP3112922B2 JP 3112922 B2 JP3112922 B2 JP 3112922B2 JP 02194559 A JP02194559 A JP 02194559A JP 19455990 A JP19455990 A JP 19455990A JP 3112922 B2 JP3112922 B2 JP 3112922B2
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Description
【発明の詳細な説明】 〔概 要〕 データの記憶や転送においてデータエラーの検出およ
び訂正を行うために用いられるECC回路の障害のチェッ
ク方式に関し， ECC回路内のチップのピン数の増加や余分なチェック
時間を必要とせずにECC回路内の障害を迅速に検出し，
装置全体の誤動作を防ぐことを目的とし， チェックビット作成部と，シンドロームビット作成部
と，データ訂正部とを有するECC回路において， 読み出しデータのチェックビットから第１のパリティ
をとり，またシンドロームビット作成部で作成されたシ
ンドロームビットから第２のパリティをとり，これらの
第１の第２のパリティを比較する手段と，シンドローム
ビットのデコードによりデータ部の１ビットエラーが検
出されたとき，第１と第２のパリティを比較した結果を
反転する手段と，さらにチェックビット作成部で作成さ
れたチェックビットから第３のパリティをとり，上記反
転手段の出力と第３のパリティを比較する手段とを設
け，通常の読み出しアクセス時に反転手段の出力と第３
のパリティを比較した結果によりECC回路の障害の有無
を判定するよう構成した。
び訂正を行うために用いられるECC回路の障害のチェッ
ク方式に関し， ECC回路内のチップのピン数の増加や余分なチェック
時間を必要とせずにECC回路内の障害を迅速に検出し，
装置全体の誤動作を防ぐことを目的とし， チェックビット作成部と，シンドロームビット作成部
と，データ訂正部とを有するECC回路において， 読み出しデータのチェックビットから第１のパリティ
をとり，またシンドロームビット作成部で作成されたシ
ンドロームビットから第２のパリティをとり，これらの
第１の第２のパリティを比較する手段と，シンドローム
ビットのデコードによりデータ部の１ビットエラーが検
出されたとき，第１と第２のパリティを比較した結果を
反転する手段と，さらにチェックビット作成部で作成さ
れたチェックビットから第３のパリティをとり，上記反
転手段の出力と第３のパリティを比較する手段とを設
け，通常の読み出しアクセス時に反転手段の出力と第３
のパリティを比較した結果によりECC回路の障害の有無
を判定するよう構成した。
本発明はデータの記憶や転送においてデータエラーの
検出および訂正を行うために用いられるECC回路の障害
のチェック方式に関する。
検出および訂正を行うために用いられるECC回路の障害
のチェック方式に関する。
ECC回路は，記憶装置や通信装置などのデータエラー
が発生する可能性のある種々の系に適用されることがで
き，通常,1ビットエラーの自動訂正と２ビットエラーの
検出を行う機能をもつ。
が発生する可能性のある種々の系に適用されることがで
き，通常,1ビットエラーの自動訂正と２ビットエラーの
検出を行う機能をもつ。
このようなECC回路は，書き込みデータに付加するチ
ェックビットを発生するチェックビット作成部と，チェ
ックビットを含む読み出しデータからシンドロームを作
成するシンドロームビット作成部と，読み出しデータお
よびシンドロームに基づいて読み出しデータの１ビット
エラーを訂正するデータ訂正部とをそなえているが，本
発明は，特にこれらの各部あるいは各部間の接続中に発
生した障害を適確に検出できる機能をもったECC回路を
提供するものである。
ェックビットを発生するチェックビット作成部と，チェ
ックビットを含む読み出しデータからシンドロームを作
成するシンドロームビット作成部と，読み出しデータお
よびシンドロームに基づいて読み出しデータの１ビット
エラーを訂正するデータ訂正部とをそなえているが，本
発明は，特にこれらの各部あるいは各部間の接続中に発
生した障害を適確に検出できる機能をもったECC回路を
提供するものである。
第４図は，従来のECC回路の概要を示したもので,1は
記憶装置,2はECC回路,3は処理ユニット,4は入力書き込
みデータ,5は出力書き込みデータ,6は入力読み出しデー
タ,7は出力読み出しデータを示す。なお４ないし７にお
ける“書き込み",“読み出し”は処理ユニット３から記
憶装置１を見たときの表現であり，また“入力",“出
力”はECC回路２から見たときの入力，出力を表してい
る。
記憶装置,2はECC回路,3は処理ユニット,4は入力書き込
みデータ,5は出力書き込みデータ,6は入力読み出しデー
タ,7は出力読み出しデータを示す。なお４ないし７にお
ける“書き込み",“読み出し”は処理ユニット３から記
憶装置１を見たときの表現であり，また“入力",“出
力”はECC回路２から見たときの入力，出力を表してい
る。
処理ユニット３から記憶装置１にデータを書き込む場
合,ECC回路２は，処理ユニット３から入力書き込みデー
タ４についてチェックビットを作成し，それを入力書き
込みデータ４に付加して出力書き込みデータ５を生成
し，記憶装置１に書き込ませる。
合,ECC回路２は，処理ユニット３から入力書き込みデー
タ４についてチェックビットを作成し，それを入力書き
込みデータ４に付加して出力書き込みデータ５を生成
し，記憶装置１に書き込ませる。
処理ユニット３が記憶装置１からデータを読み出す場
合,ECC回路２は，記憶装置１からの入力読み出しデータ
６についてシンドロームビットを作成しデコードして,1
ビットエラーがある場合入力読み出しデータを自動訂正
し出力読み出しデータ７を生成し，処理ユニット３へ送
出する。
合,ECC回路２は，記憶装置１からの入力読み出しデータ
６についてシンドロームビットを作成しデコードして,1
ビットエラーがある場合入力読み出しデータを自動訂正
し出力読み出しデータ７を生成し，処理ユニット３へ送
出する。
また記憶装置１に対する部分書き込みアクセスが可能
なシステムの場合には，記憶装置１の指示されたアドレ
スから読み出されたデータについてシンドロームビット
を作成しデータ訂正を行った後，部分書き込みデータを
マージし，マージした結果のデータについてチェックビ
ットを作成して記憶装置１に書き込む動作が行われる。
なシステムの場合には，記憶装置１の指示されたアドレ
スから読み出されたデータについてシンドロームビット
を作成しデータ訂正を行った後，部分書き込みデータを
マージし，マージした結果のデータについてチェックビ
ットを作成して記憶装置１に書き込む動作が行われる。
第５図は，第４図中のECC回路２の細部構成を示す。
図において,8はデータ訂正部,9はシンドロームビット作
成部,10はチェックビット作成部,11はデータ訂正回路,1
2はマージ回路,13はシンドロームビット発生回路,14は
シンドロームエラー検出回路,15はチェックビット発生
回路,16は部分書き込みアクセスの場合のバイト位置指
定情報である。
図において,8はデータ訂正部,9はシンドロームビット作
成部,10はチェックビット作成部,11はデータ訂正回路,1
2はマージ回路,13はシンドロームビット発生回路,14は
シンドロームエラー検出回路,15はチェックビット発生
回路,16は部分書き込みアクセスの場合のバイト位置指
定情報である。
データ訂正部8,シンドロームビット作成部9,チェック
ビット作成部10は，たとえばそれぞれ独立したLSIチッ
プで構成される。
ビット作成部10は，たとえばそれぞれ独立したLSIチッ
プで構成される。
記憶装置からの入力読み出しデータ６は，たとえば８
バイトのデータと１バイトのチェックビットからなり，
データ訂正部８のデータ訂正回路11に入力されるととも
に，シンドロームビット作成部９のシンドロームビット
発生回路13に入力される。
バイトのデータと１バイトのチェックビットからなり，
データ訂正部８のデータ訂正回路11に入力されるととも
に，シンドロームビット作成部９のシンドロームビット
発生回路13に入力される。
シンドロームビット発生回路13は，入力された８バイ
トの読み出しデータと１バイトのチェックビットに基づ
いてEOR論理を用いて１バイトのシンドロームビットを
発生し，データ訂正回路11とシンドロームエラー検出回
路14に供給する。
トの読み出しデータと１バイトのチェックビットに基づ
いてEOR論理を用いて１バイトのシンドロームビットを
発生し，データ訂正回路11とシンドロームエラー検出回
路14に供給する。
データ訂正回路11では，入力データと１バイトのシン
ドロームビットをデコードし,1ビットエラーがあれば入
力読み出しデータ６の対応するビットを訂正し，出力読
み出しデータ７として出力する。また部分書き込みアク
セスを行う場合のために，訂正結果の読み出しデータを
マージ回路12に供給し，バイト位置指定情報16にしたが
って入力書き込みデータ４と，マージし，出力書き込み
データ５として記憶装置へ出力する。通常のフルサイズ
のデータ書き込みおよび読み出しを行う場合には，入力
書き込みデータ４あるいは訂正された入力読み出しデー
タ６はマージ回路12をそのまま通過する。
ドロームビットをデコードし,1ビットエラーがあれば入
力読み出しデータ６の対応するビットを訂正し，出力読
み出しデータ７として出力する。また部分書き込みアク
セスを行う場合のために，訂正結果の読み出しデータを
マージ回路12に供給し，バイト位置指定情報16にしたが
って入力書き込みデータ４と，マージし，出力書き込み
データ５として記憶装置へ出力する。通常のフルサイズ
のデータ書き込みおよび読み出しを行う場合には，入力
書き込みデータ４あるいは訂正された入力読み出しデー
タ６はマージ回路12をそのまま通過する。
シンドロームエラー検出回路14は,1バイトのシンドロ
ームビットをデコードし，エラーの有無を検出して結果
の情報を出力する。
ームビットをデコードし，エラーの有無を検出して結果
の情報を出力する。
マージ回路12の出力データは，チェックビット作成部
10のチェックビット発生回路15へ入力され，ここでEOR
論理を用いて作成されたチェックビットを付加されて，
出力書き込みデータ５として記憶装置へ出力される。
10のチェックビット発生回路15へ入力され，ここでEOR
論理を用いて作成されたチェックビットを付加されて，
出力書き込みデータ５として記憶装置へ出力される。
従来の記憶装置のECC回路は，装置の小型化にともな
って内部配線もどんどん細くなっていき，そのため僅か
な衝撃で断線する等の障害が発生しやすくなっている。
って内部配線もどんどん細くなっていき，そのため僅か
な衝撃で断線する等の障害が発生しやすくなっている。
前述した例のように,ECC回路はデータ訂正部，シンド
ロームビット作成部，チェックビット作成部で構成され
ているが，これらは一般的に異なるLSIチップで作られ
ているが,ECC回路自体の障害のチェック機能はそなえら
れていない場合が多い。その場合，チップ間の断線やチ
ップ内のEOR論理回路やデコーダなどの故障があっても
それを認識できないため，誤動作しても正常動作をして
いるように見え，故障箇所の検出も遅れて重大な障害と
なる場合があった。
ロームビット作成部，チェックビット作成部で構成され
ているが，これらは一般的に異なるLSIチップで作られ
ているが,ECC回路自体の障害のチェック機能はそなえら
れていない場合が多い。その場合，チップ間の断線やチ
ップ内のEOR論理回路やデコーダなどの故障があっても
それを認識できないため，誤動作しても正常動作をして
いるように見え，故障箇所の検出も遅れて重大な障害と
なる場合があった。
また各データにパリティビットを付加して，パリティ
チェックによりECC回路の障害を検出しようとしても,EO
R論理回路やデコーダの故障の確実な検出はできず，む
しろチップのピン数がパリティビットの分増えてしまう
という欠点があった。
チェックによりECC回路の障害を検出しようとしても,EO
R論理回路やデコーダの故障の確実な検出はできず，む
しろチップのピン数がパリティビットの分増えてしまう
という欠点があった。
また「特開昭62−165254号公報」の発明のようにECC
回路のチェック機構を設けてもチェックモードで行うた
めチェックのための時間が別に必要になるという欠点が
ある。
回路のチェック機構を設けてもチェックモードで行うた
めチェックのための時間が別に必要になるという欠点が
ある。
本発明は,ECC回路内のチッピのピン数の増加や余分な
チェック時間を必要とせずにECC回路内の障害を迅速に
検出し，装置全体の誤動作を防ぐことを目的としてい
る。
チェック時間を必要とせずにECC回路内の障害を迅速に
検出し，装置全体の誤動作を防ぐことを目的としてい
る。
本発明は,ECC回路を構成するデータ訂正部とシンドロ
ームビット作成部，チェックビット作成部の各々におけ
る障害と，これらの各部がLSIチップで構成された場合
のチップ間接続の障害などをECC回路内で通常動作中に
自動的に検出可能にするものである。
ームビット作成部，チェックビット作成部の各々におけ
る障害と，これらの各部がLSIチップで構成された場合
のチップ間接続の障害などをECC回路内で通常動作中に
自動的に検出可能にするものである。
そのため本発明では,ECC回路において，データに付加
されるチェックビットとデータから作成されるシンドロ
ームビットの間に,ECC回路が正常な場合斉合性が存在す
ることに着目して,ECC回路内の各部におけるチェックビ
ットとシンドロームビットを比較し，その結果により障
害の有無を判定する。そして，その際，チェックビット
とシンドロームビットそれぞれのパリティをとって，パ
リティ同士で比較するようにして，チップのピン数やチ
ップ間の接続線数の増加を抑制する。さらに読み出しデ
ータにエラーが有ったか否かにより，チェック論理を切
り換え,ECC回路内のハート障害のみを検出できるように
している。
されるチェックビットとデータから作成されるシンドロ
ームビットの間に,ECC回路が正常な場合斉合性が存在す
ることに着目して,ECC回路内の各部におけるチェックビ
ットとシンドロームビットを比較し，その結果により障
害の有無を判定する。そして，その際，チェックビット
とシンドロームビットそれぞれのパリティをとって，パ
リティ同士で比較するようにして，チップのピン数やチ
ップ間の接続線数の増加を抑制する。さらに読み出しデ
ータにエラーが有ったか否かにより，チェック論理を切
り換え,ECC回路内のハート障害のみを検出できるように
している。
第１図は，本発明の原理的構成図である。
第１図において， ４は，入力書き込みデータであり，アクセス源から出
力される書き込みデータである。
力される書き込みデータである。
５は，出力書き込みデータであり，入力書き込みデー
タにチェックビットを付加したもので，記憶装置に書き
込まれる。ただし，部分書き込みアクセスが行われる場
合には読み出しデータとマージされたものとなる。
タにチェックビットを付加したもので，記憶装置に書き
込まれる。ただし，部分書き込みアクセスが行われる場
合には読み出しデータとマージされたものとなる。
６は，入力読み出しデータであり，記憶装置から読み
出されたものである。
出されたものである。
７は，出力読み出しデータであり,1ビットエラーがあ
れば訂正された結果のデータであり，アクセス源へ送出
される。
れば訂正された結果のデータであり，アクセス源へ送出
される。
８は，データ訂正部であり,1ビットエラーのデータ訂
正および部分書き込みアクセスの場合のマージを行う。
正および部分書き込みアクセスの場合のマージを行う。
９は，シンドロームビット作成部であり，入力読み出
しデータからシンドロームビットを作成し，またそのシ
ンドロームビットからエラーの有無を検出する。
しデータからシンドロームビットを作成し，またそのシ
ンドロームビットからエラーの有無を検出する。
10は，チェックビット作成部であり，書き込みデータ
に付加するチェックビットを作成する。
に付加するチェックビットを作成する。
11は，データ訂正回路であり，入力読み出しデータと
シンドロームビットをデコードし，入力読み出しデータ
の１ビットエラーの訂正を行う。
シンドロームビットをデコードし，入力読み出しデータ
の１ビットエラーの訂正を行う。
12は，マージ回路であり，部分書き込みアクセス時
に，入力読み出しデータ６に入力書き込みデータ４をマ
ージする。通常の書き込みと読み出しのアクセス時に
は，入力書き込みデータあるいはデータ訂正回路の出力
データをスルーで出力する。
に，入力読み出しデータ６に入力書き込みデータ４をマ
ージする。通常の書き込みと読み出しのアクセス時に
は，入力書き込みデータあるいはデータ訂正回路の出力
データをスルーで出力する。
13は，シンドロームビット発生回路であり，入力読み
出しデータ６についてEOR論理をとり，シンドロームビ
ットを作成する。
出しデータ６についてEOR論理をとり，シンドロームビ
ットを作成する。
14は，シンドロームエラー検出回路であり，シンドロ
ームビットをデコードしてデータエラーおよびデータ部
の１ビットエラーを検出する。
ームビットをデコードしてデータエラーおよびデータ部
の１ビットエラーを検出する。
15は，チェックビット発生回路であり，書き込みデー
タあるいは読み出しデータについてEOR論理をとり，チ
ェックビットを作成して付加する。
タあるいは読み出しデータについてEOR論理をとり，チ
ェックビットを作成して付加する。
16は，バイト位置指定情報であり，マージ回路12に部
分書き込みアクセス時のマージ位置を相対バイト位置で
指示する。通常アクセス時にはALL“0"となる。
分書き込みアクセス時のマージ位置を相対バイト位置で
指示する。通常アクセス時にはALL“0"となる。
17は，第１のパリティ作成手段であり，入力読み出し
データ６に含まれているチェックビットについてEOR論
理をとり，第１のパリティを作成する。正常の場合，第
１のパリティは“0"となる。
データ６に含まれているチェックビットについてEOR論
理をとり，第１のパリティを作成する。正常の場合，第
１のパリティは“0"となる。
18は，第２のパリティ作成手段であり，シンドローム
ビット発生回路13から出力されたシンドロームビットに
ついてEOR論理をとり，第２のパリティを作成する。正
常の場合，第２のパリティは“1"となる。
ビット発生回路13から出力されたシンドロームビットに
ついてEOR論理をとり，第２のパリティを作成する。正
常の場合，第２のパリティは“1"となる。
19は，第１の比較手段であり，第１と第２のパリティ
をEOR論理で比較し，結果の一致，不一致を出力する。
入力読み出しデータ６に１ビットエラーがあるかシンド
ロームビット作成部９に障害があれば一致が出力され，
その他の場合には不一致が出力される。
をEOR論理で比較し，結果の一致，不一致を出力する。
入力読み出しデータ６に１ビットエラーがあるかシンド
ロームビット作成部９に障害があれば一致が出力され，
その他の場合には不一致が出力される。
20は，反転手段であり，シンドロームエラー検出回路
14がデータの１ビットエラーを検出したとき，第１の比
較手段19の出力を反転し，第１の比較手段19の一致出力
からシンドロームビット作成部９に障害有りの場合のみ
を選択する。
14がデータの１ビットエラーを検出したとき，第１の比
較手段19の出力を反転し，第１の比較手段19の一致出力
からシンドロームビット作成部９に障害有りの場合のみ
を選択する。
21は，第３のパリティ作成手段であり，部分書き込み
アクセス時以外の読み出しアクセスでチェックビット発
生回路15から出力された読み出しデータのチェックビッ
トについてEOR論理をとり，第３のパリティを作成す
る。正常の場合，第３のパリティは“0"である。
アクセス時以外の読み出しアクセスでチェックビット発
生回路15から出力された読み出しデータのチェックビッ
トについてEOR論理をとり，第３のパリティを作成す
る。正常の場合，第３のパリティは“0"である。
22は，第２の比較手段であり，第３のパリティを反転
手段20の出力と比較し，データ訂正部８とシンドローム
ビット作成部9,あるいはデータ訂正部８とチェックビッ
ト作成部10の間の接続障害を検出可能にする。
手段20の出力と比較し，データ訂正部８とシンドローム
ビット作成部9,あるいはデータ訂正部８とチェックビッ
ト作成部10の間の接続障害を検出可能にする。
23は，障害検出信号であり,ECC回路の障害の有無を出
力する。
力する。
第１図に示すECC回路内でハード障害が発生する可能
性のあるデータ訂正回路11,シンドロームビット発生回
路13,シンドロームエラー検出回路14,チェックビット発
生回路15,およびこれらの各回路間の接続障害は，通常
のデータ読み出しアクセス時に，第１のパリティ作成手
段17,第２のパリティ作成手段18,第１の比較手段19,反
転手段20,第３のパリティ作成手段21,第２の比較手段22
のチェックビットとシンドロームビットを用いたチェッ
ク論理によって，元のデータエラーと区別して識別され
る。
性のあるデータ訂正回路11,シンドロームビット発生回
路13,シンドロームエラー検出回路14,チェックビット発
生回路15,およびこれらの各回路間の接続障害は，通常
のデータ読み出しアクセス時に，第１のパリティ作成手
段17,第２のパリティ作成手段18,第１の比較手段19,反
転手段20,第３のパリティ作成手段21,第２の比較手段22
のチェックビットとシンドロームビットを用いたチェッ
ク論理によって，元のデータエラーと区別して識別され
る。
本発明によりチップ間に新たに必要となる接続線数
は，反転手段20から第２の比較手段22への接続と，第２
の比較手段22の出力のみであり，それぞれに１ビット分
用意すればよい。
は，反転手段20から第２の比較手段22への接続と，第２
の比較手段22の出力のみであり，それぞれに１ビット分
用意すればよい。
またマージ回路12の障害は，通常の読み出しアクセス
時にバイト位置指定情報16をALL“0"としてデータ訂正
回路11の出力の読み出しデータを選択するようにしてい
るので，このとき書き込みデータが選択されたか否かを
チェックすることにより，検出可能である。
時にバイト位置指定情報16をALL“0"としてデータ訂正
回路11の出力の読み出しデータを選択するようにしてい
るので，このとき書き込みデータが選択されたか否かを
チェックすることにより，検出可能である。
第２図に本発明の１実施例によるECC回路の構成を示
す。
す。
第２図において，点線ブロック内の要素24,25,26は，
それぞれ本発明により付加されたEORトリー論理回路のE
OR−S,EOR−C,EOR−Ｅであり，第１図の手段17ないし22
に対応している。
それぞれ本発明により付加されたEORトリー論理回路のE
OR−S,EOR−C,EOR−Ｅであり，第１図の手段17ないし22
に対応している。
EOR−Ｓは，第１図の第１のパリティ作成手段17と，
第２のパリティ作成手段18と，第１の比較手段19と，反
転手段20の各機能を合成したものであり,EOR−Ｃは第１
図の第３のパリティ作成手段21の機能を実現し，そして
EOR−Ｅは第１図の第２の比較手段22の機能を実現して
いる。
第２のパリティ作成手段18と，第１の比較手段19と，反
転手段20の各機能を合成したものであり,EOR−Ｃは第１
図の第３のパリティ作成手段21の機能を実現し，そして
EOR−Ｅは第１図の第２の比較手段22の機能を実現して
いる。
また第２図において，入力書き込みデータ４はPIPE_W
D（00:63），出力書き込みデータ５はPST_WD（00:63,C
0:C7），入力読み出しデータ６はRD（00:63,C0:C7），
出力読み出しデータ７はMSU_RD（00:63,P0:P7），シン
ドロームビットはSYND（S0:S7），データ訂正回路11で
デコードされた結果のマージ回路12の出力の読み出しデ
ータはDD（00:53）で表されている。なお（00:63）は64
ビットの長さのデータ部であり，同様に（C0:C7）は８
ビットのチェックビット，（S0:S7）は８ビットのシン
ドロームビット，（P0:P7）は８ビットのパリティビッ
トである。
D（00:63），出力書き込みデータ５はPST_WD（00:63,C
0:C7），入力読み出しデータ６はRD（00:63,C0:C7），
出力読み出しデータ７はMSU_RD（00:63,P0:P7），シン
ドロームビットはSYND（S0:S7），データ訂正回路11で
デコードされた結果のマージ回路12の出力の読み出しデ
ータはDD（00:53）で表されている。なお（00:63）は64
ビットの長さのデータ部であり，同様に（C0:C7）は８
ビットのチェックビット，（S0:S7）は８ビットのシン
ドロームビット，（P0:P7）は８ビットのパリティビッ
トである。
またシンドロームエラー検出回路14の出力のデータエ
ラーの有無はCORR/UNCORR,データの１ビットエラーは1B
Eで表される。さらにEOR−Ｓの出力はALL_P_SG,EOR−Ｃ
の出力はALL_P_CG,EOR_Eの出力はECC_ERRで表される。
ラーの有無はCORR/UNCORR,データの１ビットエラーは1B
Eで表される。さらにEOR−Ｓの出力はALL_P_SG,EOR−Ｃ
の出力はALL_P_CG,EOR_Eの出力はECC_ERRで表される。
シンドロームビット発生回路13は,RD（00:63,C0:C7）
を入力として，第３図のECCコード発生マトリクスで与
えられる各27ビットについて次の式１を演算し,SYND（S
0:S7）を出力する。
を入力として，第３図のECCコード発生マトリクスで与
えられる各27ビットについて次の式１を演算し,SYND（S
0:S7）を出力する。
なおRD00:RD77は,RD（00:63）を８進表示したもので
ある。
ある。
チェックビット発生回路15は,DD（00:63）を入力とし
て，第３図のマトリクスで与えられる各26ビットについ
て次の式２を演算し,DD（C0:C7）を出力する。
て，第３図のマトリクスで与えられる各26ビットについ
て次の式２を演算し,DD（C0:C7）を出力する。
EOR−S24は,RD（C0:C7）,SYND（S0:S7）,1BEをそれぞ
れ入力として次の式３を演算し,ALL_P_SGを出力する。
れ入力として次の式３を演算し,ALL_P_SGを出力する。
EOR−S: ALL_P_SG＝RDC0‥‥RDC7S0‥‥S71BE ……式３ EOR−C25は,DD（C0:C7）を入力として次の式４を演算
し,ALL_P_CGを出力する。
し,ALL_P_CGを出力する。
EOR−C: ALL_P_CG＝DDC0‥‥DDC7 ……式４ EOR−Ｅ−26は,ALL_P_SGとALL_P_CGを入力として次の
式５を演算し,ECC_ERRを出力する。
式５を演算し,ECC_ERRを出力する。
EOR−E: ECC_ERR＝ALL_P_SGALL_P_CG ……式５ 第一に，記憶装置のRAM障害による読み出しデータの
データ部分RD（00:63）の１ビットエラーの場合を考え
る。
データ部分RD（00:63）の１ビットエラーの場合を考え
る。
正しいデータがALL“0"であるとすると,RAM障害のた
めデータのある１ビットが“1"になっている。
めデータのある１ビットが“1"になっている。
各チェックビットC0:C7は，第３図のマトリクスに示
される64ビットのデータの中の26ビットずつを式２でEO
Rして作成される。
される64ビットのデータの中の26ビットずつを式２でEO
Rして作成される。
シンドロームビット発生回路13は，式１のようにして
シンドロームが作成されるので，データの１ビットエラ
ーのためシンドロームビットがそのエラーデータビット
の位置を示すようになるため，データ訂正部８のデータ
訂正回路11でエラーデータビットは反転され，正しいデ
ータ（この場合ALL“0"）がチェックビット作成部10へ
送られる。チェックビット発生回路15では，式２のよう
にチェックビットC0:C7が作成される。
シンドロームが作成されるので，データの１ビットエラ
ーのためシンドロームビットがそのエラーデータビット
の位置を示すようになるため，データ訂正部８のデータ
訂正回路11でエラーデータビットは反転され，正しいデ
ータ（この場合ALL“0"）がチェックビット作成部10へ
送られる。チェックビット発生回路15では，式２のよう
にチェックビットC0:C7が作成される。
C0:C7は,ALL“0"のデータの26ビットずつを第３図の
マトリクスにしたがってEORするので,C0からC7のEORは
“0",従って,ALL_P_CGは“0"になる。また，シンドロー
ムビット作成部９内では，シンドロームに１ビットエラ
ーが発生し，シンドロームエラー検出回路14でデータ部
分の１ビットエラーを認識するので,EOR−Ｓの出力ALL_
P_SGは“0"になる。
マトリクスにしたがってEORするので,C0からC7のEORは
“0",従って,ALL_P_CGは“0"になる。また，シンドロー
ムビット作成部９内では，シンドロームに１ビットエラ
ーが発生し，シンドロームエラー検出回路14でデータ部
分の１ビットエラーを認識するので,EOR−Ｓの出力ALL_
P_SGは“0"になる。
ALL_P_CG,ALL_P_SGはともに“0"なので,EOR−Ｅの出
力ECC_ERRは，“0"になり,ECC回路内のエラーではない
ことがわかる。ECC回路から出るMSU_RD7は，訂正後の正
しいデータである。
力ECC_ERRは，“0"になり,ECC回路内のエラーではない
ことがわかる。ECC回路から出るMSU_RD7は，訂正後の正
しいデータである。
第二に,RAM障害によるチェックビット部分RD（C0:C
7）の１ビットエラーの場合を考える。
7）の１ビットエラーの場合を考える。
読み出しデータのデータ部分RD（00:63）がALL“0"で
あるとすると，チェックビットC0:C7は第３図（ａ）の
マトリクスにそって式２を用いて作成されている。正し
い時にはC0からC7のEORは“0"であるが,1ビットエラー
しているとそれが崩れ“1"になる。シンドロームビット
S0からS7のEORは“1"になるが，チェックビット部分の
エラーなので式３によりEOR−Ｓの出力すなわちALL_P_S
Gは“0"になる。
あるとすると，チェックビットC0:C7は第３図（ａ）の
マトリクスにそって式２を用いて作成されている。正し
い時にはC0からC7のEORは“0"であるが,1ビットエラー
しているとそれが崩れ“1"になる。シンドロームビット
S0からS7のEORは“1"になるが，チェックビット部分の
エラーなので式３によりEOR−Ｓの出力すなわちALL_P_S
Gは“0"になる。
データ訂正部８では，チェックビット用の反転回路を
有していないので，チェックビット作成部10内では，読
み出したそのままの正しいデータより新たにチェックビ
ットが作成されるので,ALL_P_CGは“0"となる。従って,
EOR−Ｅの出力はすなわちECC_ERRは“0"となり，この場
合もECC回路内のエラーでないことがわかる。
有していないので，チェックビット作成部10内では，読
み出したそのままの正しいデータより新たにチェックビ
ットが作成されるので,ALL_P_CGは“0"となる。従って,
EOR−Ｅの出力はすなわちECC_ERRは“0"となり，この場
合もECC回路内のエラーでないことがわかる。
第三に，データ訂正部８からシンドロームビット作成
部９への接続中の断線等によるデータ部分の１ビットエ
ラーの場合を考える。
部９への接続中の断線等によるデータ部分の１ビットエ
ラーの場合を考える。
データ部分が１ビットエラーなので，シンドロームビ
ット発生回路でシンドロームビットがたち，データ訂正
部８にシンドロームが報告される。データ訂正部８で
は，データ訂正回路11でエラーしたビットが訂正され
る。しかし，このとき訂正されるデータは正しいデータ
であったものなので，結果は誤訂正になる。
ット発生回路でシンドロームビットがたち，データ訂正
部８にシンドロームが報告される。データ訂正部８で
は，データ訂正回路11でエラーしたビットが訂正され
る。しかし，このとき訂正されるデータは正しいデータ
であったものなので，結果は誤訂正になる。
誤訂正されたデータは，チェックビット作成部10へい
き，チェックビットが作成される。仮に正しいデータが
ALL“0"だとすると，その内のいずれかのビットに“1"
がたつことになるため,EOR−Ｃの出力すなわちALL_P_CG
は“1"になる。
き，チェックビットが作成される。仮に正しいデータが
ALL“0"だとすると，その内のいずれかのビットに“1"
がたつことになるため,EOR−Ｃの出力すなわちALL_P_CG
は“1"になる。
また，シンドロームビット作成部９内では,C0〜C7は
正しいデータに対するチェックビットなのでC0〜C7のEO
Rは“0",シンドロームがたっているのでS0〜S7のEORは
“1",しかしデータ部分のエラーなのでシンドロームエ
ラー検出回路14からは“1"が出力されるのでEOR−Ｓの
出力すなわちALL_P_SGは“0"になり,ECC_ERRは“1"とな
って,ECC回路内でエラーが発生したことがわかる。
正しいデータに対するチェックビットなのでC0〜C7のEO
Rは“0",シンドロームがたっているのでS0〜S7のEORは
“1",しかしデータ部分のエラーなのでシンドロームエ
ラー検出回路14からは“1"が出力されるのでEOR−Ｓの
出力すなわちALL_P_SGは“0"になり,ECC_ERRは“1"とな
って,ECC回路内でエラーが発生したことがわかる。
第四に，データ訂正部８からシンドロームビット作成
部９への接続中での断線等によるチェックビットの１ビ
ットエラーを考える。エラーがデータ部分ではないの
で，正しいデータをALL“0"とするとデータ訂正部８内
のデータ訂正回路11ではデータ部分のエラーではないの
で訂正されず，チェックビット作成部10のEOR−Ｃの出
力すなわちALL_P_CGは“0"になる。
部９への接続中での断線等によるチェックビットの１ビ
ットエラーを考える。エラーがデータ部分ではないの
で，正しいデータをALL“0"とするとデータ訂正部８内
のデータ訂正回路11ではデータ部分のエラーではないの
で訂正されず，チェックビット作成部10のEOR−Ｃの出
力すなわちALL_P_CGは“0"になる。
シンドロームビット作成部９ではRD（C0:C7）のEORは
“1",シンドロームもたつのでS0〜S7のEORも“1",エラ
ーがチェックビット部分なのでシンドロームエラー検出
回路14からの1BE信号はなく,EOR−Ｓの出力すなわちALL
_P_SGは“0"になる。よってEOR−Ｅの出力すなわちECC_
ERRは“0"となる。しかしチェックビット部分がエラー
のときには，データ部分を誤訂正していないので正常と
して問題ない。
“1",シンドロームもたつのでS0〜S7のEORも“1",エラ
ーがチェックビット部分なのでシンドロームエラー検出
回路14からの1BE信号はなく,EOR−Ｓの出力すなわちALL
_P_SGは“0"になる。よってEOR−Ｅの出力すなわちECC_
ERRは“0"となる。しかしチェックビット部分がエラー
のときには，データ部分を誤訂正していないので正常と
して問題ない。
第五に，シンドロームビット作成部９からデータ訂正
部８へのシンドロームビットの１ビットエラーを考え
る。
部８へのシンドロームビットの１ビットエラーを考え
る。
読み出しデータは正しいのでデータをALL“0"とする
とシンドロームビット作成部９内は正常動作するのでEO
R−Ｓの出力ALL_P_SGは“0"になる。シンドロームが１
ビットエラーすると，データ訂正部８内のデータ訂正回
路11ではシンドロームのパターンからチェックビットの
障害と解釈し，データを訂正せず，結果的にECC回路は
正常とする。
とシンドロームビット作成部９内は正常動作するのでEO
R−Ｓの出力ALL_P_SGは“0"になる。シンドロームが１
ビットエラーすると，データ訂正部８内のデータ訂正回
路11ではシンドロームのパターンからチェックビットの
障害と解釈し，データを訂正せず，結果的にECC回路は
正常とする。
他方RAM障害による読み出しデータの１ビットエラー
があった時には，シンドロームは奇数ビットがオンにな
る。この時このシンドロームビットに障害があってシン
ドロームを偶数ビットオンにさせた場合，データ訂正部
８側では２ビットエラーがあったと解釈してデータを反
転させない。一方，シンドロームビット作成部９側では
１ビットエラーがあったと判定しているから，パリティ
は不一致となってECC回路の故障になる。またRAMに２ビ
ットエラーが発生している場合には，シンドロームは偶
数ビットオンになる。この時このシンドローム接続線な
どの障害によってシンドロームが奇数になってしまう
と，データ訂正部では誤訂正するがシンドロームビット
作成部側ではパリティを反転させていないので，結果と
してパリティは不一致となってECC回路の障害とされ
る。
があった時には，シンドロームは奇数ビットがオンにな
る。この時このシンドロームビットに障害があってシン
ドロームを偶数ビットオンにさせた場合，データ訂正部
８側では２ビットエラーがあったと解釈してデータを反
転させない。一方，シンドロームビット作成部９側では
１ビットエラーがあったと判定しているから，パリティ
は不一致となってECC回路の故障になる。またRAMに２ビ
ットエラーが発生している場合には，シンドロームは偶
数ビットオンになる。この時このシンドローム接続線な
どの障害によってシンドロームが奇数になってしまう
と，データ訂正部では誤訂正するがシンドロームビット
作成部側ではパリティを反転させていないので，結果と
してパリティは不一致となってECC回路の障害とされ
る。
第六に，データ訂正部８からチェックビット作成部10
へのデータの１ビットエラーを考える。正しいデータを
ALL“0"とするとEOR−Ｓの出力ALL_P_SGは“0"になる。
しかし，データ訂正部からのデータがチェックビット作
成部へいく間で１ビットエラーが発生すると,C0からC7
に奇数個“1"がたつのでC0からC7のEORすなわちALL_P_C
Gは“1"になる。従って,ECC_ERRは“1"となり,ECC回路
が誤動作していることがわかる。
へのデータの１ビットエラーを考える。正しいデータを
ALL“0"とするとEOR−Ｓの出力ALL_P_SGは“0"になる。
しかし，データ訂正部からのデータがチェックビット作
成部へいく間で１ビットエラーが発生すると,C0からC7
に奇数個“1"がたつのでC0からC7のEORすなわちALL_P_C
Gは“1"になる。従って,ECC_ERRは“1"となり,ECC回路
が誤動作していることがわかる。
第七に，データ訂正回を11に障害があった場合のデー
タ部分の１ビットエラーを考える。
タ部分の１ビットエラーを考える。
正しいデータをALL“0"とすると，シンドロームビッ
ト作成部９内は正常動作するので,EOR−Ｓの出力ALL_P_
SGは“0"になる。しかし，データ訂正回路11の故障によ
り誤ってデータをデータ訂正部８内で訂正した場合，チ
ェックビット作成部10内のチェックビット発生回路15で
チェックビットが奇数個たち,ALL_P_CGは“1"になる。
従って,ECC回路が誤動作していることがわかる。
ト作成部９内は正常動作するので,EOR−Ｓの出力ALL_P_
SGは“0"になる。しかし，データ訂正回路11の故障によ
り誤ってデータをデータ訂正部８内で訂正した場合，チ
ェックビット作成部10内のチェックビット発生回路15で
チェックビットが奇数個たち,ALL_P_CGは“1"になる。
従って,ECC回路が誤動作していることがわかる。
第八に，シンドロームビット作成部９内のシンドロー
ムビット発生回路13が故障した場合を考える。この場合
は，第五のシンドロームビット作成部９からデータ訂正
部８へのシンドロームビットの１ビットエラーの場合と
同じ経過でECC回路の誤動作が検出できる。
ムビット発生回路13が故障した場合を考える。この場合
は，第五のシンドロームビット作成部９からデータ訂正
部８へのシンドロームビットの１ビットエラーの場合と
同じ経過でECC回路の誤動作が検出できる。
第九に，チェックビット作成部10内のチェックビット
発生回路15が故障した場合を考える。この場合は，第六
のデータ訂正部８からチェックビット作成部10へのデー
タの１ビットエラーの場合と同じ経過で,ECC回路の誤動
作が検出できる。
発生回路15が故障した場合を考える。この場合は，第六
のデータ訂正部８からチェックビット作成部10へのデー
タの１ビットエラーの場合と同じ経過で,ECC回路の誤動
作が検出できる。
第十に，データ訂正部８内のマージ回路12が故障した
場合を考える。この場合は，第六のデータ訂正部８から
チェックビット作成部10へのデータの１ビットエラーの
場合と同じ経過で,ECC回路の誤動作が検出できる。
場合を考える。この場合は，第六のデータ訂正部８から
チェックビット作成部10へのデータの１ビットエラーの
場合と同じ経過で,ECC回路の誤動作が検出できる。
第３図（ｂ）は，第２図の本発明実施例において，記
憶装置やECC回路内各部に１ビットエラーが発生した場
合の動作例を示したものである。
憶装置やECC回路内各部に１ビットエラーが発生した場
合の動作例を示したものである。
第３図（ｂ）において， ＊１は，データ部は誤訂正されないのでECC回路は正常
として問題ない。
として問題ない。
＊２は，シンドロームビットの１ビットエラーはチェッ
クビットなのでデータ部には影響ない。加えてRAMに１
ビット２ビットエラーがあった場合にはECC回路の故障
とされる。
クビットなのでデータ部には影響ない。加えてRAMに１
ビット２ビットエラーがあった場合にはECC回路の故障
とされる。
以上説明したように，本発明によれば装置が通常動作
しているなかで， チェックビット作成部に入力されるマージデータ及
びチェックビット発生回路に障害があった場合と，シン
ドロームビット作成部に入る読み出しデータ及びシンド
ロームビット発生回路に障害があった場合に，これらの
障害を検出できる。
しているなかで， チェックビット作成部に入力されるマージデータ及
びチェックビット発生回路に障害があった場合と，シン
ドロームビット作成部に入る読み出しデータ及びシンド
ロームビット発生回路に障害があった場合に，これらの
障害を検出できる。
データ訂正回路とシンドロームエラー検出回路のい
ずれか一方に障害があった場合これを検出できる。
ずれか一方に障害があった場合これを検出できる。
またマージ回路の障害は，通常の読み出しアクセス
時にバイト位置指定情報をALL“0"としてデータ訂正回
路の出力の読み出しデータを選択するようにしているの
で，このとき書き込みデータが選択されたか否かをチェ
ックすることにより，検出可能である。
時にバイト位置指定情報をALL“0"としてデータ訂正回
路の出力の読み出しデータを選択するようにしているの
で，このとき書き込みデータが選択されたか否かをチェ
ックすることにより，検出可能である。
第１図は本発明の原理的構成図，第２図は本発明実施例
のECC回路の構成図，第３図（ａ）はECCコード発生マト
リクスの説明図，第３図（ｂ）は本発明実施例によるEC
C回路の動作例を示す説明図，第４図は従来のECC回路の
概要図，第５図は従来のECC回路細部構成図である。 第１図中， 4:入力書き込みデータ， 5:出力書き込みデータ， 6:入力読み出しデータ， 7:出力読み出しデータ， 8:データ訂正部， 9:シンドロームビット作成部， 10:チェックビット作成部， 11:データ訂正回路， 12:マージ回路， 13:シンドロームビット発生回路， 14:シンドロームエラー検出回路， 15:チェックビット発生回路， 16:バイト位置指定情報， 17:第１のパリティ作成手段， 18:第２のパリティ作成手段， 19:第１の比較手段， 20:反転手段， 21:第３のパリティ作成手段， 22:第２の比較手段， 23:障害検出信号。
のECC回路の構成図，第３図（ａ）はECCコード発生マト
リクスの説明図，第３図（ｂ）は本発明実施例によるEC
C回路の動作例を示す説明図，第４図は従来のECC回路の
概要図，第５図は従来のECC回路細部構成図である。 第１図中， 4:入力書き込みデータ， 5:出力書き込みデータ， 6:入力読み出しデータ， 7:出力読み出しデータ， 8:データ訂正部， 9:シンドロームビット作成部， 10:チェックビット作成部， 11:データ訂正回路， 12:マージ回路， 13:シンドロームビット発生回路， 14:シンドロームエラー検出回路， 15:チェックビット発生回路， 16:バイト位置指定情報， 17:第１のパリティ作成手段， 18:第２のパリティ作成手段， 19:第１の比較手段， 20:反転手段， 21:第３のパリティ作成手段， 22:第２の比較手段， 23:障害検出信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−115239（ＪＰ，Ａ) 特公 昭59−24458（ＪＰ，Ｂ２) 特公 昭59−19380（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/01 G06F 11/08 320
Claims (2)
- 【請求項１】データを記憶あるいは転送する系に設けら
れ，上記系への書き込みデータについてチェックビット
を作成し当該書き込みデータに付加するチェックビット
作成部と，上記読み出しデータについてシンドロームビ
ットを作成しかつシンドロームビットをデコードしてデ
ータエラーの有無を検出するシンドロームビット作成部
と，上記読み出しデータについて，シンドロームビット
作成部で作成されたシンドロームビットにより上記読み
出しデータを訂正するデータ訂正部とを有するECC回路
において， 上記読み出しデータのチェックビットから第１のパリテ
ィをとり，またシンドロームビット作成部で作成された
シンドロームビットから第２のパリティをとり，これら
の第１と第２のパリティを比較する手段と，シンドロー
ムビットのデコードによりデータ部の１ビットエラーが
検出されたとき，第１と第２のパリティを比較した結果
を反転する手段と，さらにチェックビット作成部で作成
されたチェックビットから第３のパリティをとり，上記
反転手段の出力と第３のパリティを比較する手段とを設
け，通常の読み出しアクセス時に反転手段の出力と第３
のパリティを比較した結果によりECC回路の障害の有無
を判定することを特徴とするECC回路のチェック方式。 - 【請求項２】データを記憶あるいは転送する系に設けら
れ，上記系への書き込みデータについてチェックビット
を作成し当該書き込みデータに付加するチェックビット
作成部と，上記読み出しデータについてシンドロームビ
ットを作成しかつシンドロームビットをデコードしてデ
ータエラーの有無を検出するシンドロームビット作成部
と，上記読み出しデータについて，シンドロームビット
作成部で作成されたシンドロームビットにより上記読み
出しデータを訂正するデータ訂正部とを有するECC回路
において， 上記読み出しデータのチェックビットから第１のパリテ
ィをとり，またシンドロームビット作成部で作成された
シンドロームビットから第２のパリティをとり，これら
の第１と第２のパリティを比較する機能と，シンドロー
ムビットのデコードによりデータ部の１ビットエラーが
検出されたとき，第１と第２のパリティを比較した結果
を反転する機能をもつ第１のEOR回路をシンドロームビ
ット作成部に設け， さらにチェックビット作成部で作成されたチェックビッ
トから第３のパリティをとる機能をもつ第２のEOR回路
と，上記第１のEOR回路の出力と第２のEOR回路の出力と
を比較する機能をもつ第３のEOR回路とをチェックビッ
ト作成部に設け， 上記第３のEOR回路の出力によりECC回路の障害の有無を
判定することを特徴とするECC回路のチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02194559A JP3112922B2 (ja) | 1990-07-23 | 1990-07-23 | Ｅｃｃ回路のチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02194559A JP3112922B2 (ja) | 1990-07-23 | 1990-07-23 | Ｅｃｃ回路のチェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0481131A JPH0481131A (ja) | 1992-03-13 |
| JP3112922B2 true JP3112922B2 (ja) | 2000-11-27 |
Family
ID=16326549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02194559A Expired - Fee Related JP3112922B2 (ja) | 1990-07-23 | 1990-07-23 | Ｅｃｃ回路のチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112922B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198448A (ja) * | 1992-01-22 | 1993-08-06 | Matsushita Electric Ind Co Ltd | 高圧トランス |
| KR101783883B1 (ko) | 2016-05-24 | 2017-10-10 | 에이치케이티전기(주) | 인쇄회로기판용 고전압 배선 접속장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2024097B1 (de) | 2006-05-23 | 2014-06-04 | Eppendorf Ag | Deckel zum verschliessen eines zentrifugenrotors |
-
1990
- 1990-07-23 JP JP02194559A patent/JP3112922B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198448A (ja) * | 1992-01-22 | 1993-08-06 | Matsushita Electric Ind Co Ltd | 高圧トランス |
| KR101783883B1 (ko) | 2016-05-24 | 2017-10-10 | 에이치케이티전기(주) | 인쇄회로기판용 고전압 배선 접속장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0481131A (ja) | 1992-03-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |