JPS59202564A - バツフアメモリ - Google Patents
バツフアメモリInfo
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- JPS59202564A JPS59202564A JP58076111A JP7611183A JPS59202564A JP S59202564 A JPS59202564 A JP S59202564A JP 58076111 A JP58076111 A JP 58076111A JP 7611183 A JP7611183 A JP 7611183A JP S59202564 A JPS59202564 A JP S59202564A
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- JP
- Japan
- Prior art keywords
- data
- buffer memory
- read
- byte
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバッファメモリに係り、特にバッファメモリか
ら読み出すデータの正当性をチェックするのに好適なバ
ッファメモリに閃する。
ら読み出すデータの正当性をチェックするのに好適なバ
ッファメモリに閃する。
近年、技術の進歩に伴い、電子計算機自体のみならず電
子計算機システムの周辺機器においても、大容量の半導
体メモリをバッファメモリとして用いる装置が出現して
いる。たとえば、画像処理装置においては、画像情報を
蓄えるためにバッファメモリを使用し、ディスク制御装
置においては、頻繁に使用されるディスク記憶装置上の
データをバッファメモリに智え、上位装置に対してバッ
ファメモリからデータを読出して転送することによりス
ループットの向上を図っている。これらのバッファメモ
リには通常数十〜数千バイトの連続したデータが記憶さ
れる。
子計算機システムの周辺機器においても、大容量の半導
体メモリをバッファメモリとして用いる装置が出現して
いる。たとえば、画像処理装置においては、画像情報を
蓄えるためにバッファメモリを使用し、ディスク制御装
置においては、頻繁に使用されるディスク記憶装置上の
データをバッファメモリに智え、上位装置に対してバッ
ファメモリからデータを読出して転送することによりス
ループットの向上を図っている。これらのバッファメモ
リには通常数十〜数千バイトの連続したデータが記憶さ
れる。
従来、半導体メモリの信頼度向上のためには、ハミング
コードを利用したＥ ＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃ
ｔｉｎｇ（’ｏｄｅ）が用いられているが、上記一連の
データを蓄えるバッファメモリに関しては、ワード方向
の”ｎ ｃ ｃだけではバイト抜は等のエラーを検出す
ることができす、長手方向のチェック（たとえば、サム
チェック等）も必要とされてきた（ Ｌｏｎｇｉｔｕｄ
ｉｎａｊ！Ｒｅｄｕｎｄａｎｃｙ （：’ｈｅｃｋ 、
略してＬＲＣと記す）。
コードを利用したＥ ＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃ
ｔｉｎｇ（’ｏｄｅ）が用いられているが、上記一連の
データを蓄えるバッファメモリに関しては、ワード方向
の”ｎ ｃ ｃだけではバイト抜は等のエラーを検出す
ることができす、長手方向のチェック（たとえば、サム
チェック等）も必要とされてきた（ Ｌｏｎｇｉｔｕｄ
ｉｎａｊ！Ｒｅｄｕｎｄａｎｃｙ （：’ｈｅｃｋ 、
略してＬＲＣと記す）。
第１図に従来のバッファメモリのチェック回路を示す。
バッファメモリｌはデータ部ｌａおよびＥＣＣ部１ｂか
ら構成され、制御部２はバッファメモリ１のアドレス指
示、書込み／読出しの指示等を行う。ＬＲＣ３はＩ、Ｒ
Ｃバイトを生成するための回路である。たとえば、第２
図に示すような各ビット毎の加算回路で構成され、排他
的論理和回路（ＥＸＯＲ） ２０−Ｄ。、 ２０−Ｄ□
、−・・−２０−Ｄ、の出力を７リツプフロツプ２１−
Ｄ。、 ２ｌ−Ｄｌ、 ・甲２ｌ−Ｄｐに記憶する。第
２図中、ＤＱ Ｉ Ｄ’ｌ ｌ・・・・・馬 はデータ
７の各ビットに対応している。ＥＣＣ４は、たとえば単
一エラー修正、二重エラー検出の機能を持つ、ハミング
コードを利用したチェックコード生成回路である。バッ
ファメモリ１中のデータ部１ａの１ワードが４バイトで
構成されているとき、一般的にはＥＣＣ部１ｂは７ビツ
トで構成される。Ｅｃｃ４の出力９はバッファメモリ１
のＥ ＣＣ＆（（１ｂに入力される。今、バッフアメ七
り１にデータ７を書込む場合を考えてみる。書込みデー
タ７がバッファメモリ１のデータ部１ａに書込まれると
きは、ＥＣＣ４の出力９もバッファメモリ１のＥＣ０部
１ａに書込まれる。この書込み時にＬＲＣ３により生成
されたＬＲＣバイトは、一連のめ込みデータ７の書込み
が終了すると、このデータの後に続いて信号８として書
込まれる。
ら構成され、制御部２はバッファメモリ１のアドレス指
示、書込み／読出しの指示等を行う。ＬＲＣ３はＩ、Ｒ
Ｃバイトを生成するための回路である。たとえば、第２
図に示すような各ビット毎の加算回路で構成され、排他
的論理和回路（ＥＸＯＲ） ２０−Ｄ。、 ２０−Ｄ□
、−・・−２０−Ｄ、の出力を７リツプフロツプ２１−
Ｄ。、 ２ｌ−Ｄｌ、 ・甲２ｌ−Ｄｐに記憶する。第
２図中、ＤＱ Ｉ Ｄ’ｌ ｌ・・・・・馬 はデータ
７の各ビットに対応している。ＥＣＣ４は、たとえば単
一エラー修正、二重エラー検出の機能を持つ、ハミング
コードを利用したチェックコード生成回路である。バッ
ファメモリ１中のデータ部１ａの１ワードが４バイトで
構成されているとき、一般的にはＥＣＣ部１ｂは７ビツ
トで構成される。Ｅｃｃ４の出力９はバッファメモリ１
のＥ ＣＣ＆（（１ｂに入力される。今、バッフアメ七
り１にデータ７を書込む場合を考えてみる。書込みデー
タ７がバッファメモリ１のデータ部１ａに書込まれると
きは、ＥＣＣ４の出力９もバッファメモリ１のＥＣ０部
１ａに書込まれる。この書込み時にＬＲＣ３により生成
されたＬＲＣバイトは、一連のめ込みデータ７の書込み
が終了すると、このデータの後に続いて信号８として書
込まれる。
次に第２図に示したＬＲＣ回路について説明する。排他
的論理和回路（ＥＸＯＲ） ２Ｏ−Ｄｏ、２０−Ｄ、。
的論理和回路（ＥＸＯＲ） ２Ｏ−Ｄｏ、２０−Ｄ、。
・・・・・２Ｏ−Ｄｐ およびフリップフロップ２ｌ−
Ｄｏ。
Ｄｏ。
２１−Ｄ ・・・・・２ｌ−Ｄｐはデータ７の各ビッ
トＤ６＋ＤＩ＋Ｉ ・・・・・Ｄｐに対応して設けられている。ここで、第
３図に示したような８ビツト構成のデータをバッファメ
モリ１に７バイト書込む場合を考えてみる。
トＤ６＋ＤＩ＋Ｉ ・・・・・Ｄｐに対応して設けられている。ここで、第
３図に示したような８ビツト構成のデータをバッファメ
モリ１に７バイト書込む場合を考えてみる。
各情報の先頭ビットＤ。（１，１，Ｏ，０，１，Ｏ，○
）はＥＸＯＲ（２０−Ｄ。）およびフリップフロップ（
２１−Ｄ。）により加算され、その結果は“°１″であ
るので、ＬＲＣバイトの先頭ビットは１”となる。次位
ビットＪ）１（７）情報（０，Ｏ，］、、 ０．１．
Ｏ，Ｏ）はＥＸＯＲ（２Ｏ−Ｄｌ）および７リツプ７０
ツブ（２１−Ｄｌ）により加算され、その結果は“°０
″であるので、ＬＲＣバーｒトの次位ビットはＯｎとな
る。以下、同様に各ビットごとに加算を行い、その結果
をＬＲＣバイトとする。第３図の例ではＬＲＣバイトは
（３−０１０１１１０）となる。第３図では説明を簡単
にするために７バイトのデータの例を用いたが、実際に
は一連のデータは数千バイトになることもあり、その場
合も各ビットごとに加算を繰り返せばよい。
）はＥＸＯＲ（２０−Ｄ。）およびフリップフロップ（
２１−Ｄ。）により加算され、その結果は“°１″であ
るので、ＬＲＣバイトの先頭ビットは１”となる。次位
ビットＪ）１（７）情報（０，Ｏ，］、、 ０．１．
Ｏ，Ｏ）はＥＸＯＲ（２Ｏ−Ｄｌ）および７リツプ７０
ツブ（２１−Ｄｌ）により加算され、その結果は“°０
″であるので、ＬＲＣバーｒトの次位ビットはＯｎとな
る。以下、同様に各ビットごとに加算を行い、その結果
をＬＲＣバイトとする。第３図の例ではＬＲＣバイトは
（３−０１０１１１０）となる。第３図では説明を簡単
にするために７バイトのデータの例を用いたが、実際に
は一連のデータは数千バイトになることもあり、その場
合も各ビットごとに加算を繰り返せばよい。
読出し回路のＥＣＣ５け書込み回路側のＥｃｃ牛と同じ
回路構成を持った回路であり、読出しデータ１０のチェ
ック及び修正を行う。ＬＲＣ６はＬＲＣ３と同一の回路
で構成されており、ＥＣＣ５の出力である修正されたデ
ータ１２のサムチェックを行う。バッファメモリｌから
データを読み出す場合は、データ部ｌａとＥＣＣ部１ｂ
の両方を同詩に読み出し、ＥＣＣ５においてデータ部１
＆。
回路構成を持った回路であり、読出しデータ１０のチェ
ック及び修正を行う。ＬＲＣ６はＬＲＣ３と同一の回路
で構成されており、ＥＣＣ５の出力である修正されたデ
ータ１２のサムチェックを行う。バッファメモリｌから
データを読み出す場合は、データ部ｌａとＥＣＣ部１ｂ
の両方を同詩に読み出し、ＥＣＣ５においてデータ部１
＆。
のチェック及び修正を行う。一連のデータの後にＬＲＣ
バイトが書込ま゛れているので、一連のデータを読み出
した後、続いて該ＬＲＣバイトをＭｔＨし、ＬＲＣ６へ
送りサムチェックを行う。一方、ＬＲＣ６には読出した
一連のデータにより読出し時のＬＲＣバイトが生成され
ており、読出しデータが正しければ読出し時のＬＲＣバ
イトは書込み時のＬＲＣバイトと等しくなっているはず
なので、読出した１、ＲＣバイトをＬ ＲＣ’６へ入れ
るとＬＲＣ６の各ビットは全てＯＩ＋となるはずである
。信号１４はＬＲＣ６の各ビットが全て０″となったこ
とを検出した信号であり、′ＭＩｗ１部２へ送られる。
バイトが書込ま゛れているので、一連のデータを読み出
した後、続いて該ＬＲＣバイトをＭｔＨし、ＬＲＣ６へ
送りサムチェックを行う。一方、ＬＲＣ６には読出した
一連のデータにより読出し時のＬＲＣバイトが生成され
ており、読出しデータが正しければ読出し時のＬＲＣバ
イトは書込み時のＬＲＣバイトと等しくなっているはず
なので、読出した１、ＲＣバイトをＬ ＲＣ’６へ入れ
るとＬＲＣ６の各ビットは全てＯＩ＋となるはずである
。信号１４はＬＲＣ６の各ビットが全て０″となったこ
とを検出した信号であり、′ＭＩｗ１部２へ送られる。
たとえば、ワード抜けあるいは重被読出し等により読出
しデータに誤りがある場合、Ｅｃｃでは検出できない。
しデータに誤りがある場合、Ｅｃｃでは検出できない。
しかし、ＬＲ，Ｃにおいては長手方向のチェックを行っ
ているため、上記誤りが発生するとＬＲＣ６のビットに
“０にならない部分が生じ、その事を信号１４により知
ることができる。
ているため、上記誤りが発生するとＬＲＣ６のビットに
“０にならない部分が生じ、その事を信号１４により知
ることができる。
ところが、バッファメモリ１内の一連のデータの中で必
要とするデータはその一部である場合がある。たとえば
、ディスク装置におけるカウント部の読取りコマンドな
どでは、実際にチャネルへ転送するのはカウント部の中
の一部でしがない。
要とするデータはその一部である場合がある。たとえば
、ディスク装置におけるカウント部の読取りコマンドな
どでは、実際にチャネルへ転送するのはカウント部の中
の一部でしがない。
第４図にディスク装置におけるカウント部の一例を示す
。この例では、カウント部は、ＳＤ（スキップディスプ
レイスメント）６バイト、ＰＡ（物理アドレス）３バイ
ト、Ｆ （フラグ）１バイト、ＩＤ （−ＣＣＨＨＲ，
アクセス位置照合符号）５バイト、ＫＬ（キー長）１バ
イト、ＤＬ （データ長）２バイトの合計１８バイトで
構成されているが、カウント部の読取りコマンドでは、
ＩＤ （−ＣＣＨＨＲ、アクセス位置照合符号）５バイ
ト、ＫＬ（キー長）１バイト、ＤＬ（ｆ−身長）２バイ
トのｍ８バイトしか転送しない。このような場合には、
バッファメモリ］からも８バイトしか読出さないため、
宿込み時と読出し時とでは、ＬＲ，Ｃバイト作代の対象
となるデータが異なったものとなる。したがって、この
ような場合にはＬＲＣチェックができないという欠点が
ある。
。この例では、カウント部は、ＳＤ（スキップディスプ
レイスメント）６バイト、ＰＡ（物理アドレス）３バイ
ト、Ｆ （フラグ）１バイト、ＩＤ （−ＣＣＨＨＲ，
アクセス位置照合符号）５バイト、ＫＬ（キー長）１バ
イト、ＤＬ （データ長）２バイトの合計１８バイトで
構成されているが、カウント部の読取りコマンドでは、
ＩＤ （−ＣＣＨＨＲ、アクセス位置照合符号）５バイ
ト、ＫＬ（キー長）１バイト、ＤＬ（ｆ−身長）２バイ
トのｍ８バイトしか転送しない。このような場合には、
バッファメモリ］からも８バイトしか読出さないため、
宿込み時と読出し時とでは、ＬＲ，Ｃバイト作代の対象
となるデータが異なったものとなる。したがって、この
ような場合にはＬＲＣチェックができないという欠点が
ある。
本発明の目的は上記のような従来技術の欠点を改善し、
バッファメモリの巾の一部のデータしか必要としない場
合でもＬＲＣチェックを可能とするバッファメモリを提
供することにある。
バッファメモリの巾の一部のデータしか必要としない場
合でもＬＲＣチェックを可能とするバッファメモリを提
供することにある。
上記目的を達成するため、本発明は、バッファメモリに
対するデータの書込み時と読出し時にそれぞれ同様の方
法でチェックコードを発生させ、該書込み詩のチェック
コードと該続出し詩のチェックコードとを比較すること
により前記バッファメモリから読出したデータの正当性
をチェックする手段を有するバッファメモリにおいて、
前記バッファメモリの中の一連のデータが読出し不要部
分を有するか否かにかがゎらず、一旦、前記一連のデー
タを前記バッファメモリから全部読出し、前記読出し時
のチェックコードを発生させた後、前記バッファメモリ
の中の一連のデータのうち、読出しに必要な部分のみを
外部装置へ出方する手段を設けたことを特徴とする。
対するデータの書込み時と読出し時にそれぞれ同様の方
法でチェックコードを発生させ、該書込み詩のチェック
コードと該続出し詩のチェックコードとを比較すること
により前記バッファメモリから読出したデータの正当性
をチェックする手段を有するバッファメモリにおいて、
前記バッファメモリの中の一連のデータが読出し不要部
分を有するか否かにかがゎらず、一旦、前記一連のデー
タを前記バッファメモリから全部読出し、前記読出し時
のチェックコードを発生させた後、前記バッファメモリ
の中の一連のデータのうち、読出しに必要な部分のみを
外部装置へ出方する手段を設けたことを特徴とする。
以下、本発明の一実施例を第５図による説明する。
第５図は本発明の一実施例によるバッファメモリのブロ
ック図である。
ック図である。
第１図に示したＷ ７ｉ３例と異る部位について説明す
ると、１６はダウンカウンタであり、１７はゲート回路
である。ダウンカウンタ１６の初期値は信号線１９を経
由して制御部２によってセットされ、その後バッファメ
モリ１からデータが１バイト読出されるごとにカウント
ダウンされる。ゲート回％ ｌ ７’ Ｌｔ Ｅ ＣＣ
５の出力である修正されたデータ１２をゲートする回路
であり、ダウンカウンタ１６が初期値をカウントしてい
る間はデータ１２がゲート回路１７の外部に出ることは
ない。ダウンカウンタ１Ｇの出力信号２０は、ダウンカ
ウンタ１６がカウントダウンしている間は′Ｏ”であり
、カウントし終った時点で“１”となる。
ると、１６はダウンカウンタであり、１７はゲート回路
である。ダウンカウンタ１６の初期値は信号線１９を経
由して制御部２によってセットされ、その後バッファメ
モリ１からデータが１バイト読出されるごとにカウント
ダウンされる。ゲート回％ ｌ ７’ Ｌｔ Ｅ ＣＣ
５の出力である修正されたデータ１２をゲートする回路
であり、ダウンカウンタ１６が初期値をカウントしてい
る間はデータ１２がゲート回路１７の外部に出ることは
ない。ダウンカウンタ１Ｇの出力信号２０は、ダウンカ
ウンタ１６がカウントダウンしている間は′Ｏ”であり
、カウントし終った時点で“１”となる。
次に第５図の動作について説明する。
書込み指示か信号線１５を介して制御部２からバッファ
メモリ］に伝達されると、データ７はデータ部１ａに書
込まれる。これと同時に、ＥＣＣ４で生成されたＥＣＣ
もＥＣＣ部１ｂに書込まれる。一方、データ７にもとづ
いてＬ ＲＣ３で生成されたＬＲＣバイトは、一連の書
込みデータフの書込みが終了すると、該一連のデータ７
の後に続いて書込まれる。
メモリ］に伝達されると、データ７はデータ部１ａに書
込まれる。これと同時に、ＥＣＣ４で生成されたＥＣＣ
もＥＣＣ部１ｂに書込まれる。一方、データ７にもとづ
いてＬ ＲＣ３で生成されたＬＲＣバイトは、一連の書
込みデータフの書込みが終了すると、該一連のデータ７
の後に続いて書込まれる。
次に読出し時は、制御部２が信号線１５を介してバッフ
ァメモリ１に読出し指示をすると同時に、信号線１９を
介してダウンカウンタ１６に初期値を設定する。バッフ
ァメモリｌ内の一連のデータに読出し不要な部分がなく
、一連のデータ全部を読出す場合の初期値は“０″であ
り、ｌにだちに、ダウンカウンタ１６の出力信号２０は
１″となるので、ゲート回路１７の出力１８け前記一連
のデータの先頭から読出されたデータとなる。
ァメモリ１に読出し指示をすると同時に、信号線１９を
介してダウンカウンタ１６に初期値を設定する。バッフ
ァメモリｌ内の一連のデータに読出し不要な部分がなく
、一連のデータ全部を読出す場合の初期値は“０″であ
り、ｌにだちに、ダウンカウンタ１６の出力信号２０は
１″となるので、ゲート回路１７の出力１８け前記一連
のデータの先頭から読出されたデータとなる。
第＋図で示したカウント部の読取りコマンドの場合には
、読ｍ Ｌ不要部分は１０バイトであるので、ダウンカ
ウンタ１６には初期値ｌ○がセットされる。
、読ｍ Ｌ不要部分は１０バイトであるので、ダウンカ
ウンタ１６には初期値ｌ○がセットされる。
バッファメモリ１から（コ説出し不要部分の；ｈ無にか
かわらず常に一連のデータの全部が読出され、第４図の
カウント部の読出しにおいても、読出し不要部分ＳＤ（
ス牛ツプディスプレイスメント）６バイト、ＰＡ （物
理アドレス）３バイト、Ｆ（フラグ）１バイトも読出さ
れる。
かわらず常に一連のデータの全部が読出され、第４図の
カウント部の読出しにおいても、読出し不要部分ＳＤ（
ス牛ツプディスプレイスメント）６バイト、ＰＡ （物
理アドレス）３バイト、Ｆ（フラグ）１バイトも読出さ
れる。
ＥＣＣ５には、ＬＲＣ３で生成されたＬＲＣバイトを付
加したカウント部の全データがデータ部１ａから信号］
、Ｏとして入力され、同時にＥＣＣ手で生成されたＢＣ
ＣがＥＣＣ部１ｂから信号１１として入力される。ＥＣ
Ｃ５は、ＥＣＣ部１ｂから送られてきたＦＣＣと自己の
生成したＥ ＣＣとを比較し、エラー修正及びエラー検
出を行う。その結果は信号１３として制御部２に送られ
る。
加したカウント部の全データがデータ部１ａから信号］
、Ｏとして入力され、同時にＥＣＣ手で生成されたＢＣ
ＣがＥＣＣ部１ｂから信号１１として入力される。ＥＣ
Ｃ５は、ＥＣＣ部１ｂから送られてきたＦＣＣと自己の
生成したＥ ＣＣとを比較し、エラー修正及びエラー検
出を行う。その結果は信号１３として制御部２に送られ
る。
前述のように、不要データも含めて総てのデータが読出
されるので、’Ｌ ＲＣバイト作成の対象となるデータ
は、書込み時と読出し時とで同一のものとなる。したが
って、ＬＲＣで生成した読出し時のＬＲＣバイトと書込
み時のＬＲＣバイトとは、読出しが正常であれば一致す
るはずである。よって、カウント部をすべてバッファメ
モリｌから読出した後、書込み時のＬＲＣバイトをＬＲ
Ｃ６に送り５ＬＲＣ６が各ビットとも０”になることに
より、データ抜けや二重読出しがなく、正常にバッファ
メモリ１からデータを読出したことを判定することがで
きる。この判定結果は信号１４として側御［２に通知さ
れる。
されるので、’Ｌ ＲＣバイト作成の対象となるデータ
は、書込み時と読出し時とで同一のものとなる。したが
って、ＬＲＣで生成した読出し時のＬＲＣバイトと書込
み時のＬＲＣバイトとは、読出しが正常であれば一致す
るはずである。よって、カウント部をすべてバッファメ
モリｌから読出した後、書込み時のＬＲＣバイトをＬＲ
Ｃ６に送り５ＬＲＣ６が各ビットとも０”になることに
より、データ抜けや二重読出しがなく、正常にバッファ
メモリ１からデータを読出したことを判定することがで
きる。この判定結果は信号１４として側御［２に通知さ
れる。
一方、カウント部の先頭１０バイトをバッファメモリｌ
から読出を間はダウンカラン々１６の出力信号２０は“
０″であり、修正後のデータ１２はゲート回路１７によ
って外部への経路１８へは出力されない。カウント部の
先ＩＩ’、ｉ Ｌ ＯバイＩ−＊’：バッ７アメモリ］
、から読出した後は、ダウンン）ウンタ１６は“０″と
なり、信号２０は′は″とたって、ゲート回路１７が開
くことにより、修正後のデータ１２（外部装置ｔｔへ転
送するカウント部の後半の８バイト）は外部のＫｉｆ＝
＠ ｌ ８へ出力される。このようにして、従来と同
様に、一連のデータのうち必要な部分のみがバッファメ
モリ１から外部へ出力される。すなわち、不要なデータ
は空読みされたことになる。
から読出を間はダウンカラン々１６の出力信号２０は“
０″であり、修正後のデータ１２はゲート回路１７によ
って外部への経路１８へは出力されない。カウント部の
先ＩＩ’、ｉ Ｌ ＯバイＩ−＊’：バッ７アメモリ］
、から読出した後は、ダウンン）ウンタ１６は“０″と
なり、信号２０は′は″とたって、ゲート回路１７が開
くことにより、修正後のデータ１２（外部装置ｔｔへ転
送するカウント部の後半の８バイト）は外部のＫｉｆ＝
＠ ｌ ８へ出力される。このようにして、従来と同
様に、一連のデータのうち必要な部分のみがバッファメ
モリ１から外部へ出力される。すなわち、不要なデータ
は空読みされたことになる。
なお、本実施例では、読出し不要データをカウントする
手段としてダウンカウンタを用いたがアップカウンタで
もよいことは勿騙である。
手段としてダウンカウンタを用いたがアップカウンタで
もよいことは勿騙である。
（発明の効果〕
以上説明したように、本発明によれば、不要なデータを
空読みすることにより、バッファメモリの中の一部のデ
ータしか必要としない場合でもＩＪＲＣチェックを行う
ことかでざ、バッファメモリのＭ顕性を向上させること
ができる。
空読みすることにより、バッファメモリの中の一部のデ
ータしか必要としない場合でもＩＪＲＣチェックを行う
ことかでざ、バッファメモリのＭ顕性を向上させること
ができる。
第１図は従来のバッファメモリのプマック図、第２図は
Ｌ Ｄ、 Ｃ回路の構成図、第３１」はＬＲＣバイトの
生成要領を説明するための図、１４４図は読出し不要部
分を有するデータの一例を示す図、第５図は本発明の一
実施例を示す図である。 １：バッファメモリ、２：制御部、３．６：Ｌ九 ＲＣ回路、牛、、５：ＥＣＣ回路、１６：ダウンカウン
タ、１７：ゲート回路。 第 １ 図 ］１ ”−′Ｄｐ 第 ３ 図 カウント都 合計１８バイト チャネルへ転送する ８バイト
Ｌ Ｄ、 Ｃ回路の構成図、第３１」はＬＲＣバイトの
生成要領を説明するための図、１４４図は読出し不要部
分を有するデータの一例を示す図、第５図は本発明の一
実施例を示す図である。 １：バッファメモリ、２：制御部、３．６：Ｌ九 ＲＣ回路、牛、、５：ＥＣＣ回路、１６：ダウンカウン
タ、１７：ゲート回路。 第 １ 図 ］１ ”−′Ｄｐ 第 ３ 図 カウント都 合計１８バイト チャネルへ転送する ８バイト
Claims (1)
- （］、）バッファメモリに対するデータの書込み時と読
出し詩にそれぞれ同様の方法でチェックコードを生成し
、該書込み時のチェックコードと該読出し時のチェック
コードとを比較することにより前記バッファメモリから
読出したデータの正当性をチェックする手ｍ ＜ピ不゛
ξ”るバッファメモリにおいて、前記バッファメモリの
中の一連のデータが読出し不要ＮｊＩｒ分を有すると６
とにかかわらず、一旦前記一連のデータな前記バッファ
メモリから全部読出し、読出した当該一連のデータによ
り前記読出し時のチェックコードを生成した後、前記バ
ッファメモリの中の一連のデータのうち、読出しに必要
な部分のみを外部装置へ出力する手段を設けたことを特
徴とするバッファメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076111A JPS59202564A (ja) | 1983-05-02 | 1983-05-02 | バツフアメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076111A JPS59202564A (ja) | 1983-05-02 | 1983-05-02 | バツフアメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59202564A true JPS59202564A (ja) | 1984-11-16 |
| JPH024003B2 JPH024003B2 (ja) | 1990-01-25 |
Family
ID=13595778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076111A Granted JPS59202564A (ja) | 1983-05-02 | 1983-05-02 | バツフアメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202564A (ja) |
-
1983
- 1983-05-02 JP JP58076111A patent/JPS59202564A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH024003B2 (ja) | 1990-01-25 |
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