JPS598061A - エラ−訂正・検出回路の診断方法 - Google Patents
エラ−訂正・検出回路の診断方法Info
- Publication number
- JPS598061A JPS598061A JP57116767A JP11676782A JPS598061A JP S598061 A JPS598061 A JP S598061A JP 57116767 A JP57116767 A JP 57116767A JP 11676782 A JP11676782 A JP 11676782A JP S598061 A JPS598061 A JP S598061A
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- Japan
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- data
- check
- circuit
- output
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Memories (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は記憶装置等に用いるエラー訂正・検出回路全体
の機能を確認するための診断方法に関するものである。
の機能を確認するための診断方法に関するものである。
従来技術
周知のように、情報処理システムの主記憶装置では、装
置の高信頼化のため、エラー訂正・検出回路の適用が不
可欠である。第１図にこの種エラー訂正・検出回路の構
成汐１」を示す。
置の高信頼化のため、エラー訂正・検出回路の適用が不
可欠である。第１図にこの種エラー訂正・検出回路の構
成汐１」を示す。
第１図において、■はメモリ部であり、該メモリ部１に
データ（書込データ）２を書込む場合、書込データ２を
Ｅ ＣＣ（ｇり訂正符号）チェックビット付加回路８に
入力してチェックビット４を作成し、書込データ２に該
チェックビット４を付加してメモリ部ｌに書込む。ここ
で、ＥＣＣコードは第８図の構成をとるとする。従って
、チェックビット付加回路８では、第８図に示すチェッ
クビットＣ６−０７が作成される。な摩、第８図のＥＣ
Ｃコードについては、本出願人が先に出願した特願昭５
６−２５７８７号に詳述しであるので、ここでは説明を
省略する。
データ（書込データ）２を書込む場合、書込データ２を
Ｅ ＣＣ（ｇり訂正符号）チェックビット付加回路８に
入力してチェックビット４を作成し、書込データ２に該
チェックビット４を付加してメモリ部ｌに書込む。ここ
で、ＥＣＣコードは第８図の構成をとるとする。従って
、チェックビット付加回路８では、第８図に示すチェッ
クビットＣ６−０７が作成される。な摩、第８図のＥＣ
Ｃコードについては、本出願人が先に出願した特願昭５
６−２５７８７号に詳述しであるので、ここでは説明を
省略する。
一方、読出し動作時、メモリ部ｌから続出したデータを
ＥＣＣチェックビット付加回路７に入力してチェックビ
ット８（第３図に示すチェックピットＣ８−０７）を作
成し、この値とメモリ部１かも続出したチェックピット
６とを比較回路９にて比較する。この比較結果１０をエ
ラー判定回路Ｉｌｌ二より判定し、その判定出力１２に
もとづき、メモリ部ｌより読出したデータ５を訂正回路
１３にて訂正する。ここで、判定回路１１は１ビツトエ
ラー、２ビット以上のエラー、第３図のコード表になり
未定義ピットエラーの１Ｊ定を行ない、１ピツトエラー
のときのみ訂正回路１３でメモリ読出しデータ５を訂正
するものである。
ＥＣＣチェックビット付加回路７に入力してチェックビ
ット８（第３図に示すチェックピットＣ８−０７）を作
成し、この値とメモリ部１かも続出したチェックピット
６とを比較回路９にて比較する。この比較結果１０をエ
ラー判定回路Ｉｌｌ二より判定し、その判定出力１２に
もとづき、メモリ部ｌより読出したデータ５を訂正回路
１３にて訂正する。ここで、判定回路１１は１ビツトエ
ラー、２ビット以上のエラー、第３図のコード表になり
未定義ピットエラーの１Ｊ定を行ない、１ピツトエラー
のときのみ訂正回路１３でメモリ読出しデータ５を訂正
するものである。
ところで、このようなエラー訂正・検出回路の−へずれ
かの部分が誤動作した場合、正常なエラー判定、１ピツ
トエラー訂正が不可能である。
かの部分が誤動作した場合、正常なエラー判定、１ピツ
トエラー訂正が不可能である。
発明の目的
本発明の目的は、通常の記憶装置としての機能に何ら害
を与えず、エラー訂正・検出回路全体の正常性の確認を
容易に行うことを可能にした診断方法を提供することに
ある。
を与えず、エラー訂正・検出回路全体の正常性の確認を
容易に行うことを可能にした診断方法を提供することに
ある。
しかし７て、本発明はＥＣＵコード付加回路の出力中の
Ｅ ＣＣコードとして使用しない数ビットの値を反転し
７、書込みデータを任意に与えること（二よってエラー
ピット・検出回路の動作の正常性を確認するものである
。
Ｅ ＣＣコードとして使用しない数ビットの値を反転し
７、書込みデータを任意に与えること（二よってエラー
ピット・検出回路の動作の正常性を確認するものである
。
実施例
第１図のエラー訂正・検出回路の機能チェック￥＝Ｊ能
にした本発明の一実施例を第２図に示す。
にした本発明の一実施例を第２図に示す。
第２図に於いて、書込みデータ２よりチェックピントケ
刊加する場合、通常の動作に於（−１１は、Ｅ： ＣＣ
チェックビット付加回路８によりチェックピット４を作
成し、機能チェック時（＝は、パリティビット付加回路
１０１によりバイト単位にチェックピットを作成する。
刊加する場合、通常の動作に於（−１１は、Ｅ： ＣＣ
チェックビット付加回路８によりチェックピット４を作
成し、機能チェック時（＝は、パリティビット付加回路
１０１によりバイト単位にチェックピットを作成する。
なお、書込データ２にパリティビットカ付随してｌｎる
場合には、そのパリティビットをそのまま利用してもよ
い。つまり、機能チェック時にはパリティビット付加回
路１０１を介すこと（二より、メモリ部ｌには書込デー
タ２とそのパリティビットが書込まれることになる。
場合には、そのパリティビットをそのまま利用してもよ
い。つまり、機能チェック時にはパリティビット付加回
路１０１を介すこと（二より、メモリ部ｌには書込デー
タ２とそのパリティビットが書込まれることになる。
メモリ部１かもの続出しデータ５がらＥＣＣチェックピ
ット付加回路７によりチェックピット８を作成する場合
、そのチェックピットの中で極性を逆にしたチェックピ
ットを特定数作成し、これらチェックピットとメモリ部
１より読出したチェックピット６を比較回路９に入れて
比較する。この比較結果１０により判定回路１１でエラ
ーの種類を判定し、１ピツトエラーならばメモリ８６１
より読出したデータ５を訂正回路１３にて訂正する。
ット付加回路７によりチェックピット８を作成する場合
、そのチェックピットの中で極性を逆にしたチェックピ
ットを特定数作成し、これらチェックピットとメモリ部
１より読出したチェックピット６を比較回路９に入れて
比較する。この比較結果１０により判定回路１１でエラ
ーの種類を判定し、１ピツトエラーならばメモリ８６１
より読出したデータ５を訂正回路１３にて訂正する。
ここで、メモリ部１に書込むデータ２とハリティビット
付加回路１０１により作成されたチェックピット４は、
書込みデータ２を任意に決定すれば決まるものである。
付加回路１０１により作成されたチェックピット４は、
書込みデータ２を任意に決定すれば決まるものである。
メモリ部■から続出されるデータ５とチェックピット６
は、書込データ２とチェックピット４と同一である。読
出されたデータ５からＥＣＣチェック付加回路７により
作成されるチェックピット８は、採用するＦＣＣコード
により決定されるものである。従って、書込データ２
ｉノ′−決定されると、比較回路９の出力１０や判定回
路１１での判定内容（エラーなし、１ビツトエラー、２
ピット以上エラーまたは未定義ピットエラー）が決まる
こと（二なる。■ピントエラーの時（二は訂正回路１３
によりエラービットが訂正されるので、エラー判定回路
１１の吊り月２と訂正された読出データ１４を確認する
ことにより、エラー訂正・検出回路のすべての回路が正
常に動作しているか否かのチェックが可能にｌる。な、
か、通常動作時の動作を保証する１こめには、通帛動作
時に使用するＥＣＣチェックビット付加回路８も、絖出
しデータ側のＥＣＣチェックピット付加回路７と同様（
二、その出力４のチェックピットは同様に％ ′）ｔの
ビット１０２を反転しでやる必要がある。
は、書込データ２とチェックピット４と同一である。読
出されたデータ５からＥＣＣチェック付加回路７により
作成されるチェックピット８は、採用するＦＣＣコード
により決定されるものである。従って、書込データ２
ｉノ′−決定されると、比較回路９の出力１０や判定回
路１１での判定内容（エラーなし、１ビツトエラー、２
ピット以上エラーまたは未定義ピットエラー）が決まる
こと（二なる。■ピントエラーの時（二は訂正回路１３
によりエラービットが訂正されるので、エラー判定回路
１１の吊り月２と訂正された読出データ１４を確認する
ことにより、エラー訂正・検出回路のすべての回路が正
常に動作しているか否かのチェックが可能にｌる。な、
か、通常動作時の動作を保証する１こめには、通帛動作
時に使用するＥＣＣチェックビット付加回路８も、絖出
しデータ側のＥＣＣチェックピット付加回路７と同様（
二、その出力４のチェックピットは同様に％ ′）ｔの
ビット１０２を反転しでやる必要がある。
以下、第３図のＥ Ｃｃコードを利用した場合にＪ Ｉ
Ｑ−（％ＦＣＣＥＣＣチェックピット付加回路８の出
力の特定ビットを反転することにつ（−１て説明する。
Ｑ−（％ＦＣＣＥＣＣチェックピット付加回路８の出
力の特定ビットを反転することにつ（−１て説明する。
第８図の場合、データビット長が６４ピツトで、チェッ
クビットが８ビツト（ｃｏ−Ｃ７） あり、この８ビ
ツト中の１ビツトも反転しな１１場合には、書込データ
を任意に変化しても判定回路１１の出力１２では１ビッ
トニジ−が生じなく、■ヒツトエラーに対する動作確認
が小ｉ」能となる。つぎ（二８ピット中の１ビツトのみ
の出力を・反転した場合は、通常動作においで、メモリ
部ｌからの胱出しデータ５とチェックビット６の匝かず
へ１ルベルになるかまたはＯレベルになるような故障が
生じた場合には、判定回路１１の出力１２ではチェック
ビットでの１ビツトエラーとなり、課ったデータ１４に
あたることになる。つぎに８ビツト中の２ビツト、４ビ
ツト、６ビツトの出力を反転した場合（二は、判定回路
１１の出力１２では１ビツトエラーが生じなく、１ビッ
ト：［ラーに対する動作確認が小ｈ」能となる。つきに
８ピツト中の７ビツトの出力を反転した場合には、１ビ
ツトの出力のみ反転した場合と同様になり、通常動作の
異常時に誤ったデータを読出データ１４にあたえる。
クビットが８ビツト（ｃｏ−Ｃ７） あり、この８ビ
ツト中の１ビツトも反転しな１１場合には、書込データ
を任意に変化しても判定回路１１の出力１２では１ビッ
トニジ−が生じなく、■ヒツトエラーに対する動作確認
が小ｉ」能となる。つぎ（二８ピット中の１ビツトのみ
の出力を・反転した場合は、通常動作においで、メモリ
部ｌからの胱出しデータ５とチェックビット６の匝かず
へ１ルベルになるかまたはＯレベルになるような故障が
生じた場合には、判定回路１１の出力１２ではチェック
ビットでの１ビツトエラーとなり、課ったデータ１４に
あたることになる。つぎに８ビツト中の２ビツト、４ビ
ツト、６ビツトの出力を反転した場合（二は、判定回路
１１の出力１２では１ビツトエラーが生じなく、１ビッ
ト：［ラーに対する動作確認が小ｈ」能となる。つきに
８ピツト中の７ビツトの出力を反転した場合には、１ビ
ツトの出力のみ反転した場合と同様になり、通常動作の
異常時に誤ったデータを読出データ１４にあたえる。
つぎに８ピツト中の３ビツト捷たは５ピツトの出力を反
転した場合には、書込データ２を任意に変化すると、判
定回路１１の出力１２では１ビツトエラー、２ビツト以
上エラー、未定義ピットエラーのいずれかが現われ、１
ビツトエラ一時（二イ１−１では、読、出データ１４を
見れば、その１ビツトが訂正されていることが判かる。
転した場合には、書込データ２を任意に変化すると、判
定回路１１の出力１２では１ビツトエラー、２ビツト以
上エラー、未定義ピットエラーのいずれかが現われ、１
ビツトエラ一時（二イ１−１では、読、出データ１４を
見れば、その１ビツトが訂正されていることが判かる。
しかし、３ビツトあるいは５ピツトの出力を反転する場
合には、通常動作でメモリ部１からの読出データ５とチ
ェックビット６がすべてルベルまたは０レベルになるよ
うな故障が生じても、必ず判定回路出力が未定義ピント
エラーを指軍するように、第８図のＥｌ”Ｃコード表に
ない３ビツト捷たは５ビツトを選択して、そのチェック
ビット出力を反転することが心安である。この場合、第
８図にない８ビツトｔたは５ビツトであれば、任意に選
んでよい。
合には、通常動作でメモリ部１からの読出データ５とチ
ェックビット６がすべてルベルまたは０レベルになるよ
うな故障が生じても、必ず判定回路出力が未定義ピント
エラーを指軍するように、第８図のＥｌ”Ｃコード表に
ない３ビツト捷たは５ビツトを選択して、そのチェック
ビット出力を反転することが心安である。この場合、第
８図にない８ビツトｔたは５ビツトであれば、任意に選
んでよい。
次に具体例をあげて説明する。ＥＣＣチェックビット付
加回路の出力反転ビットは、第８図のＦＣＣＣＣビーに
ないＣ８〜Ｃ２の出力を反転することとする。書込デー
タ２をすべて０レベルとすると、パリティビット付加回
路１０１の出力は奇数パリティでは８ビツトすべてルベ
ルとなり、ｃ。
加回路の出力反転ビットは、第８図のＦＣＣＣＣビーに
ないＣ８〜Ｃ２の出力を反転することとする。書込デー
タ２をすべて０レベルとすると、パリティビット付加回
路１０１の出力は奇数パリティでは８ビツトすべてルベ
ルとなり、ｃ。
から順に” ｌ ｌ １１１１１１ ”となる。この書
込データ２とチェックビット４をメモリ部ｌに書込み後
読出すと、同一のデータが読出しデータ５とチェックビ
ット６として読出される。その読出データ５に対シて、
ＥＣＣチェックビット付加回路７は第３図のバイト０か
らバイト７までの°Ｉｌｌ′と記しであるビットの排他
的ＯＲを求めることになるが、読出データ５はすべて０
レベルであり、また、ＣからＣ２の出力を反転するとし
ているため、チェックビット８はＣ８から順に０００１
１１１１ ＩＩとなる。一方、読出したチェックビット
６はすべてルベルであるので、比較回路９の出力１０は
、Ｓｏから順（二” ｌ ｌ １０００００”となり、
第３図のコード表にない未定義ピットエラーとなる。
込データ２とチェックビット４をメモリ部ｌに書込み後
読出すと、同一のデータが読出しデータ５とチェックビ
ット６として読出される。その読出データ５に対シて、
ＥＣＣチェックビット付加回路７は第３図のバイト０か
らバイト７までの°Ｉｌｌ′と記しであるビットの排他
的ＯＲを求めることになるが、読出データ５はすべて０
レベルであり、また、ＣからＣ２の出力を反転するとし
ているため、チェックビット８はＣ８から順に０００１
１１１１ ＩＩとなる。一方、読出したチェックビット
６はすべてルベルであるので、比較回路９の出力１０は
、Ｓｏから順（二” ｌ ｌ １０００００”となり、
第３図のコード表にない未定義ピットエラーとなる。
同様にして、書込データをバイト００ピツトｌのみルベ
ルにして、他をすべて０レベルとすると、パリティビッ
ト付加回路１０１の出力４はＣ８から順に”０１１１１
１１１”となる。このデータをメモリ部１１．ａｌｔ込
み後読出すと、ＥＣＣチェックビット付加回路７の出力
８はＣ８から順に”ｌｌ Ｕ ｌ ｌ ｌ ｌ Ｏ”と
なる。このｆ直と読出したチェックビット６との比較出
力１０は、Ｓｏから順Ｅ”１０１００００１’“となり
、判定回路１１の出］月２ではバイト０のビット２の１
ビットエラー全検出し、計、出データ１４にひいては、
バイトＯのビット１とビット２のみルベルで他はすべて
Ｏレベルとなる。つまり、バイト０のビット２が釘止回
路１３で訂正されてルベルとなる。
ルにして、他をすべて０レベルとすると、パリティビッ
ト付加回路１０１の出力４はＣ８から順に”０１１１１
１１１”となる。このデータをメモリ部１１．ａｌｔ込
み後読出すと、ＥＣＣチェックビット付加回路７の出力
８はＣ８から順に”ｌｌ Ｕ ｌ ｌ ｌ ｌ Ｏ”と
なる。このｆ直と読出したチェックビット６との比較出
力１０は、Ｓｏから順Ｅ”１０１００００１’“となり
、判定回路１１の出］月２ではバイト０のビット２の１
ビットエラー全検出し、計、出データ１４にひいては、
バイトＯのビット１とビット２のみルベルで他はすべて
Ｏレベルとなる。つまり、バイト０のビット２が釘止回
路１３で訂正されてルベルとなる。
通常動作に於１ってメモリ部ｌの読出データ５．および
チェックビット６か１−べてＯレベルになった場合には
、ＥＣＣチェックビット付加回路７の出力８はＣ８から
順にＩＪ ＯＯｌ ｌ １１１ ”となり、比較回路９
の出力ＩＯはＳ。から頼にｌ ｌ ｌ Ｕ ００００″
となって未定義ピットエラーとなる。
チェックビット６か１−べてＯレベルになった場合には
、ＥＣＣチェックビット付加回路７の出力８はＣ８から
順にＩＪ ＯＯｌ ｌ １１１ ”となり、比較回路９
の出力ＩＯはＳ。から頼にｌ ｌ ｌ Ｕ ００００″
となって未定義ピットエラーとなる。
従って、書込みデータ２を任意に変えることにより、エ
ラー訂正回路全体の動作の確認かできることがわ乃）る
。ｔｔ９、実施汐りでは、データρよびチェックビット
を記憶装置に書込む場合について説明したが、通信線等
により他の装置へ伝送する場合にも適用可能である。
ラー訂正回路全体の動作の確認かできることがわ乃）る
。ｔｔ９、実施汐りでは、データρよびチェックビット
を記憶装置に書込む場合について説明したが、通信線等
により他の装置へ伝送する場合にも適用可能である。
発明の効果
本発明（二よれは、辿當の言ｒａｔ！装置等としての機
能に何ら害を与えず、Ｅ ＣＣピット付加回路出力をＦ
ＣＣＣＣビーになｌｑ未定義のビットを反転するのみで
容易にエラー訂正・検出回路の正富性をチェック口」能
となる。１だ、通常動作においても、メモリ部の故障（
−関してもエラー検出率が向上する。
能に何ら害を与えず、Ｅ ＣＣピット付加回路出力をＦ
ＣＣＣＣビーになｌｑ未定義のビットを反転するのみで
容易にエラー訂正・検出回路の正富性をチェック口」能
となる。１だ、通常動作においても、メモリ部の故障（
−関してもエラー検出率が向上する。
第１図は本発明で対象とするエラー６Ｊ止・検出回路の
信成−」を示す図、第２図は本う６明の一実施１クリを
示す図、第８図はＥＣＵコード表の一汐りを示す図であ
る。 ■・・・メモリ部、１０１・・・パリティピッ）（−Ｊ
加回路、８．７・・・ＥＣＣチェックビット付加回路、
９・・・比較回路、１１・・・判定回路、１３・・訂正
回路。 第１図 第２図
信成−」を示す図、第２図は本う６明の一実施１クリを
示す図、第８図はＥＣＵコード表の一汐りを示す図であ
る。 ■・・・メモリ部、１０１・・・パリティピッ）（−Ｊ
加回路、８．７・・・ＥＣＣチェックビット付加回路、
９・・・比較回路、１１・・・判定回路、１３・・訂正
回路。 第１図 第２図
Claims (1)
- ｉｌ＋ データにチェックビットを付加してデータ利
用装置に与える手段と、データ利用装置から出力された
データにもとづいてチェックビットを生成する手段と、
該生成されたチェックビットとデータ利用装置から出力
されたチェックビットを比較する手段と、該比較結果に
よりエラーの１類を判定し、データ利用装置から出力さ
れたデータを訂正する手段とを具備してなるエラー訂正
・検出回路にお（うて、前記データに付加するチェック
ビットとしてパリティビットを付加してデータ利用装置
に与えると共に、前記データ利用装置から出力されるデ
ータにもとづいて生成されるチェックビット中の所定ビ
ットを反転し、該一部反転したチェックビットとデータ
利用装置から出力されるパリティビットとを比較するこ
とにより、エラー訂正・検出回路の正常性を確認するこ
とを特徴とする診断方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116767A JPS598061A (ja) | 1982-07-07 | 1982-07-07 | エラ−訂正・検出回路の診断方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116767A JPS598061A (ja) | 1982-07-07 | 1982-07-07 | エラ−訂正・検出回路の診断方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598061A true JPS598061A (ja) | 1984-01-17 |
Family
ID=14695223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116767A Pending JPS598061A (ja) | 1982-07-07 | 1982-07-07 | エラ−訂正・検出回路の診断方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598061A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0268289A2 (en) * | 1986-11-19 | 1988-05-25 | Nec Corporation | Semiconductor memory device |
| JPS6465642A (en) * | 1987-09-04 | 1989-03-10 | Fujitsu Ltd | Self-diagnosis system for storage controller |
-
1982
- 1982-07-07 JP JP57116767A patent/JPS598061A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0268289A2 (en) * | 1986-11-19 | 1988-05-25 | Nec Corporation | Semiconductor memory device |
| JPS6465642A (en) * | 1987-09-04 | 1989-03-10 | Fujitsu Ltd | Self-diagnosis system for storage controller |
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