JPS598061A - エラ−訂正・検出回路の診断方法 - Google Patents
エラ−訂正・検出回路の診断方法Info
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- JPS598061A JPS598061A JP57116767A JP11676782A JPS598061A JP S598061 A JPS598061 A JP S598061A JP 57116767 A JP57116767 A JP 57116767A JP 11676782 A JP11676782 A JP 11676782A JP S598061 A JPS598061 A JP S598061A
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- check
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Memories (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は記憶装置等に用いるエラー訂正・検出回路全体
の機能を確認するための診断方法に関するものである。
の機能を確認するための診断方法に関するものである。
従来技術
周知のように、情報処理システムの主記憶装置では、装
置の高信頼化のため、エラー訂正・検出回路の適用が不
可欠である。第1図にこの種エラー訂正・検出回路の構
成汐1」を示す。
置の高信頼化のため、エラー訂正・検出回路の適用が不
可欠である。第1図にこの種エラー訂正・検出回路の構
成汐1」を示す。
第1図において、■はメモリ部であり、該メモリ部1に
データ(書込データ)2を書込む場合、書込データ2を
E CC(gり訂正符号)チェックビット付加回路8に
入力してチェックビット4を作成し、書込データ2に該
チェックビット4を付加してメモリ部lに書込む。ここ
で、ECCコードは第8図の構成をとるとする。従って
、チェックビット付加回路8では、第8図に示すチェッ
クビットC6−07が作成される。な摩、第8図のEC
Cコードについては、本出願人が先に出願した特願昭5
6−25787号に詳述しであるので、ここでは説明を
省略する。
データ(書込データ)2を書込む場合、書込データ2を
E CC(gり訂正符号)チェックビット付加回路8に
入力してチェックビット4を作成し、書込データ2に該
チェックビット4を付加してメモリ部lに書込む。ここ
で、ECCコードは第8図の構成をとるとする。従って
、チェックビット付加回路8では、第8図に示すチェッ
クビットC6−07が作成される。な摩、第8図のEC
Cコードについては、本出願人が先に出願した特願昭5
6−25787号に詳述しであるので、ここでは説明を
省略する。
一方、読出し動作時、メモリ部lから続出したデータを
ECCチェックビット付加回路7に入力してチェックビ
ット8(第3図に示すチェックピットC8−07)を作
成し、この値とメモリ部1かも続出したチェックピット
6とを比較回路9にて比較する。この比較結果10をエ
ラー判定回路Ill二より判定し、その判定出力12に
もとづき、メモリ部lより読出したデータ5を訂正回路
13にて訂正する。ここで、判定回路11は1ビツトエ
ラー、2ビット以上のエラー、第3図のコード表になり
未定義ピットエラーの1J定を行ない、1ピツトエラー
のときのみ訂正回路13でメモリ読出しデータ5を訂正
するものである。
ECCチェックビット付加回路7に入力してチェックビ
ット8(第3図に示すチェックピットC8−07)を作
成し、この値とメモリ部1かも続出したチェックピット
6とを比較回路9にて比較する。この比較結果10をエ
ラー判定回路Ill二より判定し、その判定出力12に
もとづき、メモリ部lより読出したデータ5を訂正回路
13にて訂正する。ここで、判定回路11は1ビツトエ
ラー、2ビット以上のエラー、第3図のコード表になり
未定義ピットエラーの1J定を行ない、1ピツトエラー
のときのみ訂正回路13でメモリ読出しデータ5を訂正
するものである。
ところで、このようなエラー訂正・検出回路の−へずれ
かの部分が誤動作した場合、正常なエラー判定、1ピツ
トエラー訂正が不可能である。
かの部分が誤動作した場合、正常なエラー判定、1ピツ
トエラー訂正が不可能である。
発明の目的
本発明の目的は、通常の記憶装置としての機能に何ら害
を与えず、エラー訂正・検出回路全体の正常性の確認を
容易に行うことを可能にした診断方法を提供することに
ある。
を与えず、エラー訂正・検出回路全体の正常性の確認を
容易に行うことを可能にした診断方法を提供することに
ある。
しかし7て、本発明はECUコード付加回路の出力中の
E CCコードとして使用しない数ビットの値を反転し
7、書込みデータを任意に与えること(二よってエラー
ピット・検出回路の動作の正常性を確認するものである
。
E CCコードとして使用しない数ビットの値を反転し
7、書込みデータを任意に与えること(二よってエラー
ピット・検出回路の動作の正常性を確認するものである
。
実施例
第1図のエラー訂正・検出回路の機能チェック¥=J能
にした本発明の一実施例を第2図に示す。
にした本発明の一実施例を第2図に示す。
第2図に於いて、書込みデータ2よりチェックピントケ
刊加する場合、通常の動作に於(−11は、E: CC
チェックビット付加回路8によりチェックピット4を作
成し、機能チェック時(=は、パリティビット付加回路
101によりバイト単位にチェックピットを作成する。
刊加する場合、通常の動作に於(−11は、E: CC
チェックビット付加回路8によりチェックピット4を作
成し、機能チェック時(=は、パリティビット付加回路
101によりバイト単位にチェックピットを作成する。
なお、書込データ2にパリティビットカ付随してlnる
場合には、そのパリティビットをそのまま利用してもよ
い。つまり、機能チェック時にはパリティビット付加回
路101を介すこと(二より、メモリ部lには書込デー
タ2とそのパリティビットが書込まれることになる。
場合には、そのパリティビットをそのまま利用してもよ
い。つまり、機能チェック時にはパリティビット付加回
路101を介すこと(二より、メモリ部lには書込デー
タ2とそのパリティビットが書込まれることになる。
メモリ部1かもの続出しデータ5がらECCチェックピ
ット付加回路7によりチェックピット8を作成する場合
、そのチェックピットの中で極性を逆にしたチェックピ
ットを特定数作成し、これらチェックピットとメモリ部
1より読出したチェックピット6を比較回路9に入れて
比較する。この比較結果10により判定回路11でエラ
ーの種類を判定し、1ピツトエラーならばメモリ861
より読出したデータ5を訂正回路13にて訂正する。
ット付加回路7によりチェックピット8を作成する場合
、そのチェックピットの中で極性を逆にしたチェックピ
ットを特定数作成し、これらチェックピットとメモリ部
1より読出したチェックピット6を比較回路9に入れて
比較する。この比較結果10により判定回路11でエラ
ーの種類を判定し、1ピツトエラーならばメモリ861
より読出したデータ5を訂正回路13にて訂正する。
ここで、メモリ部1に書込むデータ2とハリティビット
付加回路101により作成されたチェックピット4は、
書込みデータ2を任意に決定すれば決まるものである。
付加回路101により作成されたチェックピット4は、
書込みデータ2を任意に決定すれば決まるものである。
メモリ部■から続出されるデータ5とチェックピット6
は、書込データ2とチェックピット4と同一である。読
出されたデータ5からECCチェック付加回路7により
作成されるチェックピット8は、採用するFCCコード
により決定されるものである。従って、書込データ2
iノ′−決定されると、比較回路9の出力10や判定回
路11での判定内容(エラーなし、1ビツトエラー、2
ピット以上エラーまたは未定義ピットエラー)が決まる
こと(二なる。■ピントエラーの時(二は訂正回路13
によりエラービットが訂正されるので、エラー判定回路
11の吊り月2と訂正された読出データ14を確認する
ことにより、エラー訂正・検出回路のすべての回路が正
常に動作しているか否かのチェックが可能にlる。な、
か、通常動作時の動作を保証する1こめには、通帛動作
時に使用するECCチェックビット付加回路8も、絖出
しデータ側のECCチェックピット付加回路7と同様(
二、その出力4のチェックピットは同様に% ′)tの
ビット102を反転しでやる必要がある。
は、書込データ2とチェックピット4と同一である。読
出されたデータ5からECCチェック付加回路7により
作成されるチェックピット8は、採用するFCCコード
により決定されるものである。従って、書込データ2
iノ′−決定されると、比較回路9の出力10や判定回
路11での判定内容(エラーなし、1ビツトエラー、2
ピット以上エラーまたは未定義ピットエラー)が決まる
こと(二なる。■ピントエラーの時(二は訂正回路13
によりエラービットが訂正されるので、エラー判定回路
11の吊り月2と訂正された読出データ14を確認する
ことにより、エラー訂正・検出回路のすべての回路が正
常に動作しているか否かのチェックが可能にlる。な、
か、通常動作時の動作を保証する1こめには、通帛動作
時に使用するECCチェックビット付加回路8も、絖出
しデータ側のECCチェックピット付加回路7と同様(
二、その出力4のチェックピットは同様に% ′)tの
ビット102を反転しでやる必要がある。
以下、第3図のE Ccコードを利用した場合にJ I
Q−(%FCCECCチェックピット付加回路8の出
力の特定ビットを反転することにつ(−1て説明する。
Q−(%FCCECCチェックピット付加回路8の出
力の特定ビットを反転することにつ(−1て説明する。
第8図の場合、データビット長が64ピツトで、チェッ
クビットが8ビツト(co−C7) あり、この8ビ
ツト中の1ビツトも反転しな11場合には、書込データ
を任意に変化しても判定回路11の出力12では1ビッ
トニジ−が生じなく、■ヒツトエラーに対する動作確認
が小i」能となる。つぎ(二8ピット中の1ビツトのみ
の出力を・反転した場合は、通常動作においで、メモリ
部lからの胱出しデータ5とチェックビット6の匝かず
へ1ルベルになるかまたはOレベルになるような故障が
生じた場合には、判定回路11の出力12ではチェック
ビットでの1ビツトエラーとなり、課ったデータ14に
あたることになる。つぎに8ビツト中の2ビツト、4ビ
ツト、6ビツトの出力を反転した場合(二は、判定回路
11の出力12では1ビツトエラーが生じなく、1ビッ
ト:[ラーに対する動作確認が小h」能となる。つきに
8ピツト中の7ビツトの出力を反転した場合には、1ビ
ツトの出力のみ反転した場合と同様になり、通常動作の
異常時に誤ったデータを読出データ14にあたえる。
クビットが8ビツト(co−C7) あり、この8ビ
ツト中の1ビツトも反転しな11場合には、書込データ
を任意に変化しても判定回路11の出力12では1ビッ
トニジ−が生じなく、■ヒツトエラーに対する動作確認
が小i」能となる。つぎ(二8ピット中の1ビツトのみ
の出力を・反転した場合は、通常動作においで、メモリ
部lからの胱出しデータ5とチェックビット6の匝かず
へ1ルベルになるかまたはOレベルになるような故障が
生じた場合には、判定回路11の出力12ではチェック
ビットでの1ビツトエラーとなり、課ったデータ14に
あたることになる。つぎに8ビツト中の2ビツト、4ビ
ツト、6ビツトの出力を反転した場合(二は、判定回路
11の出力12では1ビツトエラーが生じなく、1ビッ
ト:[ラーに対する動作確認が小h」能となる。つきに
8ピツト中の7ビツトの出力を反転した場合には、1ビ
ツトの出力のみ反転した場合と同様になり、通常動作の
異常時に誤ったデータを読出データ14にあたえる。
つぎに8ピツト中の3ビツト捷たは5ピツトの出力を反
転した場合には、書込データ2を任意に変化すると、判
定回路11の出力12では1ビツトエラー、2ビツト以
上エラー、未定義ピットエラーのいずれかが現われ、1
ビツトエラ一時(二イ1−1では、読、出データ14を
見れば、その1ビツトが訂正されていることが判かる。
転した場合には、書込データ2を任意に変化すると、判
定回路11の出力12では1ビツトエラー、2ビツト以
上エラー、未定義ピットエラーのいずれかが現われ、1
ビツトエラ一時(二イ1−1では、読、出データ14を
見れば、その1ビツトが訂正されていることが判かる。
しかし、3ビツトあるいは5ピツトの出力を反転する場
合には、通常動作でメモリ部1からの読出データ5とチ
ェックビット6がすべてルベルまたは0レベルになるよ
うな故障が生じても、必ず判定回路出力が未定義ピント
エラーを指軍するように、第8図のEl”Cコード表に
ない3ビツト捷たは5ビツトを選択して、そのチェック
ビット出力を反転することが心安である。この場合、第
8図にない8ビツトtたは5ビツトであれば、任意に選
んでよい。
合には、通常動作でメモリ部1からの読出データ5とチ
ェックビット6がすべてルベルまたは0レベルになるよ
うな故障が生じても、必ず判定回路出力が未定義ピント
エラーを指軍するように、第8図のEl”Cコード表に
ない3ビツト捷たは5ビツトを選択して、そのチェック
ビット出力を反転することが心安である。この場合、第
8図にない8ビツトtたは5ビツトであれば、任意に選
んでよい。
次に具体例をあげて説明する。ECCチェックビット付
加回路の出力反転ビットは、第8図のFCCCCビーに
ないC8〜C2の出力を反転することとする。書込デー
タ2をすべて0レベルとすると、パリティビット付加回
路101の出力は奇数パリティでは8ビツトすべてルベ
ルとなり、c。
加回路の出力反転ビットは、第8図のFCCCCビーに
ないC8〜C2の出力を反転することとする。書込デー
タ2をすべて0レベルとすると、パリティビット付加回
路101の出力は奇数パリティでは8ビツトすべてルベ
ルとなり、c。
から順に” l l 111111 ”となる。この書
込データ2とチェックビット4をメモリ部lに書込み後
読出すと、同一のデータが読出しデータ5とチェックビ
ット6として読出される。その読出データ5に対シて、
ECCチェックビット付加回路7は第3図のバイト0か
らバイト7までの°Ill′と記しであるビットの排他
的ORを求めることになるが、読出データ5はすべて0
レベルであり、また、CからC2の出力を反転するとし
ているため、チェックビット8はC8から順に0001
1111 IIとなる。一方、読出したチェックビット
6はすべてルベルであるので、比較回路9の出力10は
、Soから順(二” l l 100000”となり、
第3図のコード表にない未定義ピットエラーとなる。
込データ2とチェックビット4をメモリ部lに書込み後
読出すと、同一のデータが読出しデータ5とチェックビ
ット6として読出される。その読出データ5に対シて、
ECCチェックビット付加回路7は第3図のバイト0か
らバイト7までの°Ill′と記しであるビットの排他
的ORを求めることになるが、読出データ5はすべて0
レベルであり、また、CからC2の出力を反転するとし
ているため、チェックビット8はC8から順に0001
1111 IIとなる。一方、読出したチェックビット
6はすべてルベルであるので、比較回路9の出力10は
、Soから順(二” l l 100000”となり、
第3図のコード表にない未定義ピットエラーとなる。
同様にして、書込データをバイト00ピツトlのみルベ
ルにして、他をすべて0レベルとすると、パリティビッ
ト付加回路101の出力4はC8から順に”01111
111”となる。このデータをメモリ部11.alt込
み後読出すと、ECCチェックビット付加回路7の出力
8はC8から順に”ll U l l l l O”と
なる。このf直と読出したチェックビット6との比較出
力10は、Soから順E”10100001’“となり
、判定回路11の出]月2ではバイト0のビット2の1
ビットエラー全検出し、計、出データ14にひいては、
バイトOのビット1とビット2のみルベルで他はすべて
Oレベルとなる。つまり、バイト0のビット2が釘止回
路13で訂正されてルベルとなる。
ルにして、他をすべて0レベルとすると、パリティビッ
ト付加回路101の出力4はC8から順に”01111
111”となる。このデータをメモリ部11.alt込
み後読出すと、ECCチェックビット付加回路7の出力
8はC8から順に”ll U l l l l O”と
なる。このf直と読出したチェックビット6との比較出
力10は、Soから順E”10100001’“となり
、判定回路11の出]月2ではバイト0のビット2の1
ビットエラー全検出し、計、出データ14にひいては、
バイトOのビット1とビット2のみルベルで他はすべて
Oレベルとなる。つまり、バイト0のビット2が釘止回
路13で訂正されてルベルとなる。
通常動作に於1ってメモリ部lの読出データ5.および
チェックビット6か1−べてOレベルになった場合には
、ECCチェックビット付加回路7の出力8はC8から
順にIJ OOl l 111 ”となり、比較回路9
の出力IOはS。から頼にl l l U 0000″
となって未定義ピットエラーとなる。
チェックビット6か1−べてOレベルになった場合には
、ECCチェックビット付加回路7の出力8はC8から
順にIJ OOl l 111 ”となり、比較回路9
の出力IOはS。から頼にl l l U 0000″
となって未定義ピットエラーとなる。
従って、書込みデータ2を任意に変えることにより、エ
ラー訂正回路全体の動作の確認かできることがわ乃)る
。tt9、実施汐りでは、データρよびチェックビット
を記憶装置に書込む場合について説明したが、通信線等
により他の装置へ伝送する場合にも適用可能である。
ラー訂正回路全体の動作の確認かできることがわ乃)る
。tt9、実施汐りでは、データρよびチェックビット
を記憶装置に書込む場合について説明したが、通信線等
により他の装置へ伝送する場合にも適用可能である。
発明の効果
本発明(二よれは、辿當の言rat!装置等としての機
能に何ら害を与えず、E CCピット付加回路出力をF
CCCCビーになlq未定義のビットを反転するのみで
容易にエラー訂正・検出回路の正富性をチェック口」能
となる。1だ、通常動作においても、メモリ部の故障(
−関してもエラー検出率が向上する。
能に何ら害を与えず、E CCピット付加回路出力をF
CCCCビーになlq未定義のビットを反転するのみで
容易にエラー訂正・検出回路の正富性をチェック口」能
となる。1だ、通常動作においても、メモリ部の故障(
−関してもエラー検出率が向上する。
第1図は本発明で対象とするエラー6J止・検出回路の
信成−」を示す図、第2図は本う6明の一実施1クリを
示す図、第8図はECUコード表の一汐りを示す図であ
る。 ■・・・メモリ部、101・・・パリティピッ)(−J
加回路、8.7・・・ECCチェックビット付加回路、
9・・・比較回路、11・・・判定回路、13・・訂正
回路。 第1図 第2図
信成−」を示す図、第2図は本う6明の一実施1クリを
示す図、第8図はECUコード表の一汐りを示す図であ
る。 ■・・・メモリ部、101・・・パリティピッ)(−J
加回路、8.7・・・ECCチェックビット付加回路、
9・・・比較回路、11・・・判定回路、13・・訂正
回路。 第1図 第2図
Claims (1)
- il+ データにチェックビットを付加してデータ利
用装置に与える手段と、データ利用装置から出力された
データにもとづいてチェックビットを生成する手段と、
該生成されたチェックビットとデータ利用装置から出力
されたチェックビットを比較する手段と、該比較結果に
よりエラーの1類を判定し、データ利用装置から出力さ
れたデータを訂正する手段とを具備してなるエラー訂正
・検出回路にお(うて、前記データに付加するチェック
ビットとしてパリティビットを付加してデータ利用装置
に与えると共に、前記データ利用装置から出力されるデ
ータにもとづいて生成されるチェックビット中の所定ビ
ットを反転し、該一部反転したチェックビットとデータ
利用装置から出力されるパリティビットとを比較するこ
とにより、エラー訂正・検出回路の正常性を確認するこ
とを特徴とする診断方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57116767A JPS598061A (ja) | 1982-07-07 | 1982-07-07 | エラ−訂正・検出回路の診断方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57116767A JPS598061A (ja) | 1982-07-07 | 1982-07-07 | エラ−訂正・検出回路の診断方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS598061A true JPS598061A (ja) | 1984-01-17 |
Family
ID=14695223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57116767A Pending JPS598061A (ja) | 1982-07-07 | 1982-07-07 | エラ−訂正・検出回路の診断方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS598061A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0268289A2 (en) * | 1986-11-19 | 1988-05-25 | Nec Corporation | Semiconductor memory device |
JPS6465642A (en) * | 1987-09-04 | 1989-03-10 | Fujitsu Ltd | Self-diagnosis system for storage controller |
-
1982
- 1982-07-07 JP JP57116767A patent/JPS598061A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0268289A2 (en) * | 1986-11-19 | 1988-05-25 | Nec Corporation | Semiconductor memory device |
JPS6465642A (en) * | 1987-09-04 | 1989-03-10 | Fujitsu Ltd | Self-diagnosis system for storage controller |
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