JPS6010661B2

JPS6010661B2 - 誤り検査方式

Info

Publication number: JPS6010661B2
Application number: JP53130150A
Authority: JP
Inventors: 史郎星; 茂金子
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-10-23
Filing date: 1978-10-23
Publication date: 1985-03-19
Also published as: JPS5557161A

Description

【発明の詳細な説明】本発明は、電子計算機における記憶装置の読み書きデー
タなどに用いられる誤り検査方式に関するものである。

半導体メモリを使用する場合に欠かせない一つに信頼度
の問題があり、通常、１ビット誤り訂正・２ビット誤り
検出を行う誤り訂正コードを使用して信頼度の向上を図
つている。一般に半導体メモリは、一つの故障単位が１
チップと云うように、１ビット不良に比較的限定される
ことが多く、上記誤り訂正コードによる１ビット誤り訂
正の効果は非常に大きい。以下、１ビット譲りを検出し
訂正するコードとしてハミングコードを例にとって従来
の誤り検査方式を説明する。いま、原情報（単語）の桁
数をｍビット、その検査ビットをｋビットとすると、ｋ
ビットの検査数は（ｍ＋ｋ）桁のビットのいずれも識別
するか、誤りが起っていないことを示すに十分なように
、十分多くの検査ビットが用いられなければならない。

ｋビット数は２ｋの異なった状態を表わすことができる
から、２ｋ／２ｍ＋ｋ＋１ …
【１’でなければならない。

コードの中での（ｍ十ｋ）ビットは下の桁から１〜（ｍ
＋ｋ）の番号がつけてある。

ｋビットの検査ビットはＰｏ，Ｐ．，Ｐ２，…Ｐｋ‐，
と名付けられ、それぞれ番号１，２，４，・・・２１‐
１の桁のビットに挿入される。他のｍビットは検査ビッ
トの間に任意の順番に挿入されている。こ）で、検査ビ
ットＰｏ，Ｐ，，Ｐ２，・・・…Ｐｋ‐，は単語中のし
かるべき桁のどットの寄偶検査として働くような具合に
選ばれている。例えば、Ｐｏは各単語のビットの桁１，
３，５，７，・・・・・・の中の“１”の数が偶数とな
るように選ばれる。Ｐ，は各単語のビットの桁２，３，
６，７，・・・・・・の中で“１”の数が偶数となるよ
うに選ばれる。同様に、Ｐ２は桁４，５，６，７，１２
，１３１も１５，２０，……，Ｐ３は桁８，９，１０，
１１，１２，１３１４１５２４，２５ ……の中で“
１”の数が偶数となるように選ばれる。ター方、２ビ
ット誤り検出のためにはさらに１ビットの検査ビットを
付加しなければならない。したがって、全検査ビット数
Ｋはｋ＋１となり、‘１’式は、２ｋ‐１２ｍ十ｋ
…■となる。

ｍの種々の値に対して必要なｋとＫの値は第１表に示す
通りである。第１表これを具体的に説明する。

いま、説明を簡単にするためｍ＝４ビットとすると、ビ
ット誤り訂正・２ビット誤り検出用検査ビットとしての
冗長ビットＫは、１ビット誤り訂正用として３ビット、
２ビット誤り検出用として１ビットの計４ビットが必要
になることがわかる。したがって、２ビット誤り検出用
検査ビットの働きは、単語ビットの桁の１，２，３，・
・・，８中の“１”の数が偶数となるように選ばれる。
第１図は上述の法則から導かれた８ビットのチェックパ
ターンである。

４つの検査ビットはＰ。

，Ｐ，，Ｐ２，Ｐ３と命名され、ビットの桁１，２，４
，８に挿入される。Ａ，Ｂ，Ｃ，Ｄは残った桁に挿入さ
れる。誤りの検出と訂正操作はシンドロームビツトによ
って行われ、Ｃｏ，Ｃ，，Ｃ２，Ｃ３で表示される。こ
のシンドロームビツトはそれぞれのビットＣｏ〜Ｃ３に
与えられた桁の奇隅検査結果によって決まる。また、シ
ンドロームビツトＣｏ〜Ｃ３の桁を検査ビットＰｏ〜Ｐ
３に対応づけて１，２，４，８と云うようにすると、第
１図に示す付号に与えられたメッセージコードによって
識別され訂正することができる。第１図において、上記
の検査結果、Ｃｏ〜Ｃ３の行がすべての偶数（以下“０
”と表わす）であれば全メッセージには誤りがないとし
、Ｃｏ〜Ｃ３のいずれかが奇数（以下“１”と表わす）
であれば何らかの誤りが生じたものと考えられる。

いま「Ｃ３が“１”の場合は全メッセージのうち誤りビ
ットが奇数個あることを示し、Ｃｏ〜Ｃ２のコードにし
たがって誤った桁がわかり、訂正することができる。ま
た、Ｃ３が“０”の場合でＣｏ〜Ｃ２のいずれかに１１
１”があれば多数ビットの誤りと判断し検出することが
できる。以上、従釆の誤り検査方式について説明したが
、これには１ビット誤りとビット誤りの区別がつかない
ことがあり、３ビット誤りでも１ビット譲りと判断し誤
って訂正してしまうこと、又、４ビット誤りのように偶
数ビット誤りを誤りなしとして判断されてしまうこと等
の問題がある。

この誤った訂正および非検出の問題を第１図のチェック
パターンを利用して説明する。いま、問題の３ビットが
正しく検出できるかを見ると、任意の３ビット誤りを選
ぶ意味で桁１，２，３が同時に誤った場合に、偶数パリ
ティの意味からＣｏ〜Ｃ３はＣ３のみが変化することに
なり、Ｐ３の誤りと表示され、Ｐ３の１ビット不良とな
る。これは、あたかもＰ３の誤りと誤判断し訂正してし
まい、桁１，２，３の３ビット誤り検出にならないこと
を示す。又、４ビット誤りについても任意の４ビット誤
りを桁４，５，６，７とすると、Ｃｏ〜Ｃ３の奇隅検査
結果は変化がなく、結局誤りが検出できないことになる
。ところで、近年、半導体メモリの製造技術が急激に向
上し、１チップ当りの記憶容量は増加の一途にある。

しかし、従来の誤り検出方式には上述のような問題があ
るため、今後半導体メモリとして大容量のメモリチップ
を開発するに当り、１チップ数ビット構成にふみきれな
い大きな理由の１つになっている。例えば、６４Ｋｂ／
１チップが開発され、これが６必ｂ／１ビットに構成さ
れているメモリチップとすると、装置のメモリ容量構成
は第２表に示すように増設メモリ単位が大きくなり、装
贋利用者側の要求に対する経済設計が困難となる。第２
表Ｋｂ：キロピツトＫＢ：キロバイト本発明は上述の事情に鑑みなされたもので、冗長ビット
をふやさず３ビット誤りをビット誤りと区別して多数ビ
ット扱いとし、３ビット誤りも正しく検出できるように
した誤り検査方式を提供することにある。

簡単に云えば、本発明は上記のような誤り発生がすべて
の組合せで起るものではなくメモリの実装系単位に起こ
ることに着目し、故障単位のそれぞれに与えられるチェ
ックパターンは同時に故障しても、全体としては間違え
た訂正あるいは非検出の問題が発生しないように組合せ
るようにしたものである。

以下、本発明の一実施例について詳細に説明する。
Ｊ第２図は本発明によるチェッ
クパターンの一例で、２〜４ビット誤り検出を説明する
意味で７２ビットの誤り訂正検出方式のチェックパター
ンを示したものである。このチェックパターンの特徴は
メッセージコードを４ビット単位に実装分割すればその
分割単位の誤りを検出することができることである。例
えば、ブロック“０びの４ビット誤りを考えると誤りコ
ードはＣ２，Ｃ５，Ｃ６，Ｃ７となり、このコ一ド‘こ
相当するメッセージコードは７２ビットのどのビットに
も存在しないことがわかる。また、ブロック“０びの３
ビット誤りを考えると、第３図に示すように４つの組合
せがあり、その誤りコードもどのメッセージコードにも
属さないことがわかる。このようにしてブロック単位に
故障単位を限定し、そのブロック単位にコード割当てを
行えば、第１表に示す冗長ビット（８ビット）以外に冗
長ビットを増やすことなく１ビット誤り訂正２〜４ビッ
ト誤り検出が可能となる。第２図のチェックパターンは
一例であり、ブロック内の組合せおよびブロック外でも
下記に示す決まりを守れば他の組合せでも１ビット誤り
訂正２〜４ビット誤り検出が可能である。【ａ｝任意
の１ビット誤り検出・訂正が可能であること。

‘ｂー任意の２ビット誤り検出が可能であること。

（誤りがブロック単位であるから任意の２ビット誤りを
考える必要はないが、１ビット誤りは訂正され正常扱い
する場合に次の任意の１ビット誤りまで使用可能である
ことから、任意の２ビット誤り検出が必要である）‘ｃ
ー１ブロックが３ビット以上で構成され、そのブロッ
ク内の誤りですべての組合せが非検出および１ビットで
ない奇数誤りに該当しないこと。

第４図は上記した条件を満足する組合せ方法の一例を説
明するための図で、説明を簡単にするため検査ビットと
して４ビットを選び、その４つのシンドロームピツトに
“１”のある数を０〜４のそれぞれの組合せについて行
ったものである。

即ち、第４図は４つのシンドロームビットの半分すなわ
ちＣｏ，Ｃ，またはＣ２，Ｃ３に“１”が０個、１個、
２個の場合について、それぞれの組合せを表わしたもの
である。こ）で、４つのシンドロームピツトがすべて“
０”である組合せが１通り（これは誤りなしの情報とな
る）、４つのシンドロームビツトに‘‘１”が１個あり
、かつシンドロームビットの半分（Ｃｏ，Ｃ．またはＣ
２，Ｃ３を示す）が“１”である組合せは４通りとなる
。

また、４つのシンドロームビツトに“１”が２個あり、
かつシンドロームビットの半分が“０”である組合せは
２通り、シンドロームビットの半分に“１”が１個ある
組合せは４通りあることになる。このようにして４ビッ
トの組合せの中から１ビット訂正２ビット誤り検出に使
用できる８通りの組合せを選ぶと、第４図の中に大枠で
示す組合せがある。第５図はその場合のチェックパター
ンを示したもので、第１図に示すようにＣ３が全ての付
号に介入しなくても１ビット訂正２ビット誤り検出を行
うことができる。同様に原情報１６ビットおよび６４ビ
ットについて第６図および第７図に示す。

第６図は検査ビット６個による組合せ数を示すもので、
陳情報１６ビットに対して全メッセージコードは滋必要
であるから第６図の大枠で示す２Ｇ薫りの中から選ぶこ
とができる。また、第７図は検査ビット８個による組合
せ数を示すもので、陳情報６４ビットに対しての全メッ
セージコードは７２ビットであることから、５第７図の
大枠で示す組合せを使用することができる。先の第２図
に示すチェックパターンは、第７図に示す大枠内の組合
せから前記に示す条件【ａ’，‘ｂ｝，｛机こ従ってブ
ロック単位に発生する誤りが検出できるように絹合せた
ものである。０第８図は本発明による誤り検査方式の
概略ブロック図を示したものである。

便宜上、こ）では、全メッセージ情報は陳情報６４ビッ
トとそれに付加される検査ビット８ビットの合計７２ビ
ットからなり、チェックパターンは第２図に示す組合せ
をとるものとする。第８図において、６４ビットからな
る原情報１０は検査ビット生成回路１１に入り、８ビッ
ト構成の１ビット誤り訂正・２ビット誤り検出用検査ビ
ット１２が生成される。

この検査ビット生成回路１１で生成された検査ビット１
２は原情報１０に付加され、７２ビットの書込みデータ
として半導体メモリ１３に書込まれる。半導体メモリ１
３は１チップから４ビットずつ同時に読み出されるにメ
モリ素子が１８チップあり、上記７２ビットのデータは
４ビットずつ１８のブロックに分割されて各チップに記
憶されることになる。半導体メモリ１３から読み出され
た７２ビットのデータ１４は１ビット誤り訂正・２ビッ
ト誤り検出回路１５に与えられる。この誤り検出・訂正
回路１５は検査回路１６、誤り判別回路１７、誤り訂正
回路１８よりなる。検査回路１６は議出しデータ１４を
第２図の条件の下に検査してシンドロームピットＣｏ〜
Ｃ７を生成する回路である。誤り判別回路１７は検査回
路１６で得られたシンドロームビットＣｏ〜Ｃ７を取り
込み、それをもとにして半導体メモリー３から読み出さ
れたデータが正常か、１ビット誤りか、あるいは訂正不
可能な２ビット誤りであるかを判別する回路で、１ビッ
ト誤りの場合は該当メッセージビットを訂正するための
訂正指示信号１９を出力し、２ビット誤りである場合は
誤り検出信号２０を出力する。第２図で説明したように
、シンドロームビツトＣ。〜Ｃ７は、メッセージデータ
を４ビット／１ブロックとし、該１ブロック単・位に誤
りを起こしても正しく検出できる組合せとなっているた
め、誤り判別回路１７は上記ブロック単位すなわちメモ
リチップ単位に３あるいは４ビットの誤りが起った場合
でも、２ビット誤りと同様に誤り検出信号２０を出力す
る。誤り訂正回路１８は排他的論理和回路で構成されて
おり、論出しデータ１４が正常で訂正指示信号１９が“
０”であれば、該当ビットをそのま）通し、訂正指示信
号１９が“１”であれば該当ビットを反転させて出力す
る。第８図は故障対象ユニットを半導体メモリ素子とし
た例であるが、メモリ素子に対応したデータ系のゲート
またはレジスタなどでも同様ある。

以上の説明から明らかなように、本発明におし、０ては
次の如き効果を得ることができる。１故陣ブｏツクに
対して、そのブロック内の誤りが検出でき、しかも他の
誤りと誤判断しないようなチェックパターンを用いて検
査していることから、新たに冗長ビットを追加しないで
も夕３ビット以上の誤り検出が可能である。

２チェックパターンの組合せによって検出論理回路を
組むため、追加論理を必要とせず、信頼度を落さずに誤
り検出が可能である。

３メモリ素子に限らずデータ系に使用されてい０る
ゲートまたはレジスタなどでも同じように対応づければ
誤り検出が共用できる。

【図面の簡単な説明】

第１図は従来の誤り検査方式に用いるチェックパターン
の一例を示す図、第２図は本発明で用い夕るチェックパ
ターンの一例を示す図、第３図は第２図のチェックパタ
ーンにより３ビット誤りが検出できることを示す図、第
４図乃至第７図は本発明に用いるチェックパターンの他
の例を示す図、第８図は本発明による誤り検査方式の一
実施例を０示す図である。１１・・…・検査ビット生成回路、１３・・・・・・被
検査ユニット、１５・・・・・・１ビット誤り訂正，２
ビット誤り検出回路、１６・・・・・・検査回路、１７
・・…・誤り判別回路、１８・・・・・・誤り訂正回路
。第１図第２図第３図第４図第５図第６図第７図第８図

Claims

【特許請求の範囲】

１１ビツト誤り訂正・２ビツト誤り検出回路を用いた
誤り検査方式において、前記１ビツト誤り訂正・２ビツ
ト誤り検出回路で被検査情報の誤り訂正・検出を行うた
めのチエツクコード（シンドロームビツト）として、前
記被検査情報を１ブロツクがｎビツト（ｎ≧３）以上の
複数のブロツクに分割し、該ブロツク単位に２ビツト以
上の誤りを起こしても正しく検出できるような組合せの
パターンを用い、前記１ビツト誤り訂正・２ビツト誤り
検出回路で前記ブロツク単位に１ビツト誤り訂正・２ビ
ツト以上誤り検出を行うことを特徴とした誤り検査方式
。