JPS6125177B2

JPS6125177B2 -

Info

Publication number: JPS6125177B2
Application number: JP54173363A
Authority: JP
Inventors: Jukichi Ikuta
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1979-12-27
Filing date: 1979-12-27
Publication date: 1986-06-14
Also published as: JPS5694598A

Description

【発明の詳細な説明】本発明は、計算機のメモリのエラ−訂正に関す
るものであり、特にメモリ・チツプのバースト・
エラ−を正確かつ効率的に検出し、バースト・エ
ラ−が検出された時、エラ−・チツプを代替チツ
プに置き換えるようにしたメモリ・エラ−訂正制
御方式に関するものであり、限られた代替チツプ
への正確な代替により、急増するソフト・エラ−
に対し、回復不可能な２ビツト・エラ−を回避で
きるようにするものである。

MOSダイナミツクRAMは4Kビツト・チツプ、
16Kビツト・チツプ、64Kビツト・チツプと集積
度が向上しているが、この集積度の向上に伴つ
て、メモリ素子やパツケージなどの出す放射線
（主としてα線）の影響により、メモリのソフ
ト・エラ−が急増している。これは集積度の向上
とともにメモリ・セル当りの記憶する電荷の数が
減少するためであつて、記憶電荷数と放射線が作
る電荷数が同程度になると、エラ−が急増すると
いう性質をもつている。本明細書で言う“ソフ
ト・エラ−”とは上記原因により生ずるエラ−を
言い、正しいデータを再書込みすると、書込み可
能となり、また同じビツト位置でのエラ−には再
現性がないという特徴をいう。メモリ・エラ−の
種別としては、上記ソフト・エラ−の外にハード
ビツト・エラ−とバースト・エラ−とがある。ハ
ード・ビツト・エラ−とは、メモリ素子内の１ビ
ツトないし数ビツトの固定エラ−であつて、正し
い値を再書込みしても訂正不可能なものである。
バースト・エラ−とは、第７図のセンス・アンプ
１２の故障で生ずるようなエラ−であり、メモリ
素子全体で生ずる固定エラ−であつて、正しい値
を再書込みしても訂正不可能なものである。ソフ
ト・エラ−の発生率はハード・ビツト・エラ−又
は、バースト・エラ−に比べ、1000倍程度の発生
率であることが知られている。

記憶装置におけるデータは、第１図に示すよう
にデータ・ビツトとハミング・コードとから構成
されている。第１図の例ではデータ・ビツトが64
ビツト（８バイト）、ハミング・コードが８ビツ
トである。このようなデータの構成によつて、デ
ータ部における１ビツト・エラ−訂正及び２ビツ
ト・エラ−が検出が可能である。以下、記憶装置
の内部データは上記のような構成になつているも
のとして説明する。

64K×１ビツトのチツプを用いた記憶装置中の
最小ブロツクが第２図に示される。第２図におい
て、１はアドレス・デコーダ、２はメモリ・チツ
プ、３は読出データ・レジスタをそれぞれ示して
いる。このメモリ・チツプには64K（65536）個
の記憶セルがあり、16ビツトのアドレスによつて
１ビツトが読み書きされる。この記憶ブロツクは
72個のメモリ・チツプ２より成り、全体で512K
バイトの容量を持つ。この記憶ブロツクは16ビツ
トでアドレスされると、各チツプ毎に１ビツト選
択され、72ビツトのデータが読出データ・レジス
タ３に読出される。この読出データのうち、64ビ
ツトがデータ・ビツトであり、残り８ビツトがハ
ミング・コードである。記憶装置全体は、これら
記憶ブロツクの複数個から構成される。

記憶装置のアドレスを第３図に示すように24ビ
ツトとし、アクセスの最小単位をバイトとする
と、アドレスのビツト０ないし４はブロツク・ア
ドレスとなり、複数の記憶ブロツクの中の１つを
選択する。アドレスのビツト５ないし２０の16ビ
ツトはチツプ内のビツト位置を選択し、アドレス
のビツト２１ないし２３の３ビツトは選択された
８バイトの中の１バイトを選択する。

このような記憶装置において１ビツト・エラ−
は訂正可能であるので問題はないが、２ビツト・
エラ−は訂正不可能なため、２ビツト・エラ−が
発生すると、データ処理装置はストツプしてしま
う。メモリ素子のエラ−に基づく２ビツト・エラ
−は第４図に示す如き状態遷移で生ずる。さきに
述べたメモリ・エラ−発生率よりすると、E₁，
E₃，E₇に示すようなエラ−が２ビツト・エラ−
に関して重要である。E₁とE₃の如き種類のエラ
−については、記憶装置内全域をソフトエラ−発
生時間と同程度の時間で読出し、発生しているソ
フト・エラ−をハミング・コードにより訂正して
書き直すような制御方法を採用すると、ソフト・
エラ−に基づく２ビツト・エラ−の発生を十分に
小さくすることが出来る。E₇の如きエラ−に関
しては上記のような方法を採用出来ず、このよう
な場合にはバースト・エラ−が検出されたとき続
いてソフト・エラ−が発生する前にこのバース
ト・エラ−を起したチツプを代替チツプに置換え
る必要がある。第５図はバースト・エラ−を救済
するためのメモリ交替方式を示すものであつて、
２′は代替メモリ・チツプ４はエラ−・チツプ選
択回路、５はセレクタを示している。セレクタ５
は、第６図に示すように、AND回路６と７及び
OR回路８より構成されている。

ところで、メモリのバースト・エラ−発生時に
故障チツプを代替メモリ・チツプと交代する方式
において、代替メモリ・チツプは記憶装置内に多
くは用意できない。このため、エラ−がバース
ト・エラ−か否かの判定を正確に行う必要があ
る。メモリのバースト・エラ−の検出方法として
は、エラ−・メモリ・チツプについて全体を読
み、エラ−・セルの個数がしきい値以上か否かを
判定する方法があるが、テスト時間が長く、ま
た、しきい値の設定の仕方いかんによつてはハー
ドビツト・エラ−をバースト・エラ−と見誤る可
能性がある。

本発明は、上記の考察に基づくものであつて、
メモリ・チツプのバースト・エラ−が検出された
とき、エラ−・メモリ・チツプを代替メモリと交
代するメモリ・エラ−訂正制御方式において、バ
ースト・エラ−の検出を正確に且つ効率的に行い
得るようにすることを目的としている。そしてそ
のため、本発明のメモリ・エラ−訂正制御方式は
メモリ・エラ−が検出されたとき、当該エラ−が
メモリ・チツプのバースト・エラ−か否かを区別
し、バースト・エラ−のときはエラ−・チツプを
代替チツプに置き換えるメモリ・エラ−訂正制御
方式において、エラ−・メモリ・チツプのエラ−
ビツト位置が属するビツト・ラインと同一ビツ
ト・ライン又は隣接ビツト・ラインを選択しない
ようにアドレス制御を行つて、エラ−・メモリ・
チツプを含むメモリの内容を複数回読出し、エラ
−発生件数が規定値以上であるとき、エラ−・メ
モリ・チツプを代替チツプに置き換えることを特
徴とするものである。以下、本発明を図面を参照
しつつ説明する。

第７図はメモリ素子の内部を示すものであつ
て、９はメモリ・チツプ、１０はワード・アドレ
ス・デコーダ、１１はビツド・アドレス・デコー
ダ、１２はセンス・アツプ、BLはビツト・ライ
ン、WLはワード・ライン、Ｃはセルを示してい
る。こゝで、メモリ素子は256本のワード・ライ
ンWLと256本のビツト・ラインBLを持ち、その
交点にメモリ・セルＣが配置されるようになつて
いる。メモリを読出すときには、チツプに与えら
れる16ビツトのアドレスの下位８ビツト（ビツト
１３ないし２０）でワード・ラインWLを選択す
る。そうすると、ワード・ラインWL上の256ビ
ツトの内容が対応するセンス・アンプ１２によつ
て読出されるが、このうちの１つをアドレスの上
位８ビツト（ビツト５ないし１２）により選択
し、１ビツトの出力とする。放射線によるソフ
ト・エラ−は☆印で示すように１個又は近隣の複
数個のメモリ・セルで生ずる。また、ハード・ビ
ツト・エラ−は×印で示すように１個又は同じビ
ツト・ラインBL上の複数個のメモリ・セルで生
ずる傾向がある。本発明はこの点に着目したもの
であつて、エラ−のメモリ・セルに関し、同じ又
は隣り合つたビツト・ラインのデータを読まない
ようにアドレス制御を行い、エラ−・メモリ・チ
ツプ内で複数個のデータを読出し、読出し時に検
出されたエラ−の回数を計数し、その計数値がし
きい値以上のときバースト・エラ−が発生したと
判断するものである。テストは、例えばエラ−・
アドレスのビツト８ないし１１をＢ0000から
Ｂ1111Ｂまで更新して行われるか、又はＢ
1111Ｂまでエラ−・アドレスを除く形で更新し
て行われる。

第８図は本発明の１実施例を示すものであつ
て、１３は主記憶、１４はECC回路、１５は主
記憶アドレス・レジスタ、１６はバースト・エラ
−検出制御回路、１７はコピー・レジスタ、１８
はバースト・エラ−・テスト・アドレス発生回
路、１９はバースト・エラ−・テスト・フラグ、
２０はビツト・エラ−・カウンタをそれぞれ示し
ている。第８図の実施例の動作を説明すると、下
記のようになる。オペランド・アクセスで１ビツ
ト・エラ−が検出されると、バースト・エラ−検
出制御装置１６が動作する。そして、バースト・
エラ−・テスト・フラグ１９が「１」となる。ア
ドレス・レジスタ１５の内容がコピー・レジスタ
１７にコピーされ、そのアドレスをもとにテス
ト・アドレス発生回路１８がテスト・アドレスを
発生する。テスト・アドレス発生回路１８でテス
ト・アドレスは以下のよう生成される。

テスト・アドレス〔０：７〕＝コピー・レジスタ〔０：７〕テスト・アドレス〔８：11〕＝カウンタ21〔０：３〕テスト・アドレス〔12：20〕＝コピー・レジスタ〔12：20〕テスト・アドレス〔21：23〕＝Ｂ000 ここでカウンタ２１は４ビツトのカウンタでエ
ラ−・アドレスのビツト８ないし１１をＢ0000
からＢ1111まで更新するためのものであ
る。カウンタ２１はバースト・エラ−・テスト・
フラグが０の状態でECCエラ−が発生した場合
に０にリセツトされるカウンタであり、以後この
カウンタの値をＢ0000からＢ1111まで＋
１ずつ更新してメモリ・テストを行うためのもの
である。このアドレスを主記憶１３に入力し、主
記憶１３を読出してテストする。このとき、１ビ
ツト・エラ−が発生すると、バースト・エラ−・
テスト・フラグが「１」であることにより、１ビ
ツト・エラ−・カウンタ２０のカウント値が＋１
される。テスト終了時に、１ビツト・エラ−・カ
ウンタ２０の内容が規定値以上のときは、バース
ト・エラ−と判断する。

第９図は本発明の他の実施例を示すものであ
る。第９図において、２２は比較器を示す。な
お、第８図と同一符号は同一物を示す。第９図の
実施例の動作は第８図のものを略ほ同じである
が、カウンタ２１の更新時に、カウンタ２１とコ
ピー・レジスタ１７のビツト８〜１１を比較器２
２で比較し、同じ値のときは主記憶へのテスト・
アドレスの送出を抑止すると共に、カウンタ２１
を次の値に更新するように制御を行う。

以上の説明から明らかなように、本発明によれ
ば、メモリ・チツプのバースト・エラ−を正確に
且つ効率的に検出することが可能となる。

その結果、限られた代替チツプへの代替が可能
となり、多発するソフト・エラ−に対し、２ビツ
ト・エラ−を有効に回避することが出来るように
なる。

【図面の簡単な説明】

第１図は記憶装置のデータの構成を示す図、第
２図は記憶ブロツクの１例を示す図、第３図は記
憶装置のアドレスの構成の１例を示す図、第４図
はエラ−の状態遷移を示す図、第５図はメモリ交
代方式の１例を示す図、第６図はセレクタの１例
を示す図、第７図はメモリ素子の内部を示す図、
第８図は本発明の１実施例のブロツク図、第９図
は本発明の他の実施例のブロツク図である。９……メモリ・チツプ、１０……ワード・アド
レス・デコーダ、１１……ビツト・アドレス・デ
コーダ、１２……センス・アンプ、１３……主記
憶、１４……ECC回路、１５……主記憶アドレ
ス・レジスタ、１６……バースト・エラ−検出制
御回路、１７……コピー・レジスタ、１８……バ
ースト・エラ−・テスト・アドレス発生回路、１
９……バースト・エラ−・テスト・フラグ、２０
……１ビツト・エラ−・カウンタ。

Claims

【特許請求の範囲】

１メモリ・エラ−が検出されたとき、当該エラ
−がメモリ・チツプのバースト・エラ−か否かを
区別し、バースト・エラ−のときはエラ−チツプ
を代替チツプに置き換えるメモリ・エラ−訂正制
御方式において、エラ−・メモリ・チツプのエラ
−ビツト位置が属するビツト・ラインと同一ビツ
ト・ライン又は隣接ビツト・ラインを選択しない
ようにアドレス制御を行つて、エラ−・メモリ・
チツプを含むメモリの内容を複数回読出し、エラ
−発生件数が規定値以上であるとき、エラ−・メ
モリ・チツプ代替チツプに置き換えることを特徴
とするメモリ・エラ−訂正制御方式。