KR920010972B1 - 고장 방지 컴퓨터 메모리 시스템 - Google Patents

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Abstract

내용 없음.

Description

고장 방지 컴퓨터 메모리 시스템
제1도는 특히 이중 레벨 에라 교정을 실행하기에 적합한 메모리 구조를 보여주는 부분 개략 블록 다이어그램.
제2도는 각각의 메모리 유닛(칩)상에 배치되는 유닛 레벨 교정 불능 수단을 제공하기 위해 변형된 구조를 보여주는 제1도에 유사한 부분 블록 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
12 : 셀 어레이 16 : 비트 래치
91 : 신드롬 발생기 95 : 디코더
본 발명은 고장 방지 컴퓨터 메모리 시스템에 관한 것으로 특히 칩 레벨 및 시스템 레벨 교정 코딩 스킴을 이용하는 컴퓨터 메모리 시스템에 관한 것이다. 본 발명은 또한 특히 에라 재현도가 시스템 레벨 에라회복 절차에서 중요한 지위를 차지하는 상황에서 하드 에라 재생을 허용해주는 에라 교정 불능 수단과 온-칩 에라 교정 능력을 갖고 있는 메모리 칩에 관한 것이다.
반도체 메모리 칩의 사이즈는 점차 작게하고 회로 패키징 밀도는 증가되게 하는 기술이 개발됨에 따라서 온-칩 에라 교정과 같은 부가적인 에라 교정 방법이 점차 중요시되고 있다. 일반적으로 칩에 관하여 발생하는 에라는 두 카테고리 즉 하드 에라와 소프트 에라로 나뉘어진다. 소프트 에라는 백그라운드 레벨 알파입자 방사선에 의해 유도되거나 또는 “위크 셀”을 만드는 파라메트릭 처리 감도에 의해 발생되는 것들과 같은 통상적인 과도기적 사건이다. 위크 셀들은 유니크한 전압의 인가시 또는 데이타 패턴의 인가시 고장나는 것들이거나 그렇지 않으면 노이즈, 인쇄 영상 사이즈 또는 영상 트랙킹에 민감한 것들이다. 칩 밀도가 증가함에 따라서 소프트 에라가 좀 더 빈번히 발생하게 된다. 칩 밀도를 증가시키려면 특히 소프트 에라에 대한 온-칩 에라 교정 능력을 더 많이 필요로 하게 된다.
에라 교정 코딩 회로에 의해 교정될 수 있는 소프트 에라의 발생외에도, 하이 에라의 발생 가능성도 배제할 수 없다. 하이 에라는 종종 소자의 오염을 포함한 불완전한 제조 조건 때문에 발생한다. 메모리 밀도를 증가시키면서 칩 제조에 완전성을 기하는 것은 매우 어려운 문제이다. 이와 같이 하드 에라는 소프트 에라에 부가해서 발생할 수 있다. 더구나 하드 에라는 일반적으로 반복될 수 있다는 외관상 모순적인 편의성을 갖고 있다. 그러나 그러한 에라의 재생은 그들의 교정을 위한 메카니즘에 의해 이루어진다(이하 참조). 메모리 시스템 또는 칩에서 발생하는 일반적인 형태의 하드 에라중 하나는 “stuck at” 고장의 발생이다. 이는 다시말하면 메모리 위치들중 하나가 메모리 셀의 특정 내용과는 관계없이 하나 또는 그 이상의 비트 위치에서 0 또는 1출력 응답을 계속해서 지시한다는 것이다.
메모리 시스템과 연관하여 이용할 수 있는 많은 여러 에라 교정 코드가 있지만 이 목적을 위해 이용되어온 코드중 가장 일반적인 클라스중 하나는 코드 워드간에 최소 4거리를 갖고 있는 코드이다. 그러한 코드는 싱글 에라 교정 및 더블 에라 교정을 할 수 있다. 이들 코드들은 널리 알려져 있으며 쉽게 이용할 수 있고, 트랙 기록에 있어 신뢰성이 있는 것으로 증명되었으며, 또한 회로를 간단하게 한다는 측면에서 그리고 칩 “리얼 이스테이트”를 최대한 활용한다는 측면에서 제조가 용이한 것으로 입증되었다. 명확히 싱글 에라는 하드 또는 소프트 에라인지에 관계없이 그러한 코드에 문제점을 발생시키지 않는다. 또한 그러한 코드는 하드 또는 소프트의 더블 에라 존재를 검출할 수 있으나 일반적으로 그들을 교정할 수는 없다. 두 소프트 에라의 경우에는 그러한 코드와 디코딩 기술을 이용해서는 교정이 가능하지 않다. 그러나, 두 하드 에라 또는 한 하드 및 한 소프트 에라가 있는 경우에는 더블 에라 교정을 위한 보수/재보수 알고리즘을 이용해 교정할수 있다. 이 알고리즘은 또한 더블 보수 알고리즘이라 칭해지고 있다. 예로 이 방법은 1984년 3월 IBM 연구 개발지 124 내지 134페이지에 실린 -C.L.Chen 및 M.Y.Hsiao에 의해 “반도체 메모리 장치에 대한 에라-교정 코드, 기술 평론”이란 기사에 기술되어 있다. 이 알고리즘은 하드 에라를 전반적으로 재생할 수 있다는 장점을 갖고 있다. 이 결과로 에라가 있는 비트 위치를 확인하는 것이 가능해진다. 이러한 위치 확인에 의해 더블 에라를 교정할 수 있다. 따라서, 하드 에라를 재생할 수 있으면 코드 워드 길이를 증가시키지 않고도 하드-하드 에라 또는 하드-소프트 에라를 발생하기 쉬운 정보 저장 시스템의 신뢰도를 향상시킬 수 있다. 또한 하드 에라 재생을 할 수 없게 된 메모리 칩 설계는 특히 싱글 에라 교정 및 더블 에라 검출 코드 및 회로를 구비하도록 설계되는 시스템에서 시스템 레벨 더블 에라 교정을 하는데 장애를 준다.
메모리 이키텍취 그 자체는 에라 교정 역할을 한다. 특히 메모리 데이타의 더블 워드(64 비트)를 억세스하는 것이 바람직하다. 이 더블 데이타의 각각의 비트는 분리 메모리 칩에서 제공된다. 이 메모리 아키텍취는 신뢰도와 스피드에서 장점을 제공한다는 점에서 유용하다. 에라 교정 코딩 방법은 또한 데이타의 더블워드에 적용된다. 이를 본 명세서에서는 시스템 레벨 에라 교정(및 검출)이라 칭한다. 이 레벨에서 보수/재보수 알고리즘은 하드-하드 및 하드-소프트 에라 즉 하드 버라이어티인 더블 에라를 교정하는데 이용된다. 특히, 이는 소정의 메모리 칩들이 리던던트 코딩 정보 특히 패리티 또는 체크 합 버라이어티의 저장에만 이용되는 것을 의미한다.
따라서, 회로 패캐징 밀도도가 증가되는 경우에는 온-칩 에라 교정 및 검출을 할 수 있는 메모리 시스템을 구성하는 것이 바람직하다. SEC/DED 코드들은 단지 1비트 데이타 워드를 교정할 수 있다. 이 때문에, 복수의 에라 검출시 임의 및 모든 비트 교정을 하지 못하게 하는 것이 필요하다. 데이타 교정이 금지됨에 의해 복수의 에라는 SEC/DED 시스템이 양호한 데이타 비트를 나쁘게 변경시킬 수 있게 해준다. 복수 에라 조건은 유효 체크 비트들이 변경되지 않은 데이타 워드로부터 발생될 때 온-칩 ECC 시스템을 통하여 “라이트 백”(즉 적당한 체크 비트를 갖고 있는 온-칩 ECC 워드를 도로 DRAM셀내로 전달하는 동작) 동안 클리어된다. 이 시스템에서, 데이타 워드를 보전하는데 손상을 주는 요소는 오리지널 복수 에라에 제한된다. 이들 에라들이 더 이상 검출되지 않을지라도, ECC 시스템은 연속 억세스 동안 데이타 워드를 더 악화시키지 않을 것이다.
이러한 방법을 이용한 결과 칩 레벨에서 모든 에라들은 소프트인 것으로 나타난다. 제조 테스트시 나쁜 메모리 셀의 검출은 예상 데이타의 전체 ECC 워드를 비교함으로서 테스트하는 패턴에 의해 효과적으로 실행된다. 에라 있는 비트들은 쉽게 표시되고 테스트에 의해 하드웨어의 품질이 쉽게 평가된다. 그러나 실제 메모리 시스템 동작에서는 전체 ECC 워드가 메모리 칩에서 판독되지 않는다. 더구나, 통상적으로 판독되는 비트 수는 작다. 이는 칩 데이타 워드에서 복수 에라가 발생한 후에 에라 있는 비트를 찾아내지 못할 가능성을 상당히 증가시킨다. 이 시스템 레벨에서 그러한 교정할 수 없는 에라들은 주 시스템을 고장나게 하는 경향이 있다. 그러한 에라의 발생시에는 연속 메모리 동작이 일반적으로 끝나게 된다. 메모리 신뢰도를 증진시키기 위해서는 시스템 레벨 에라 교정 및 검출 회로를 이용하는 것이 바람직하다. 이것이 바로 본 발명이 해결하고자 하는 것이다. 특히, 시스템 레벨에서 다른 방법으로는 교정되는 않는 더블 에라를 교정하여 전체 메모리 시스템 신뢰도를 증진시키기 위해 보수/재보수 알고리즘을 이용하는 것이 바람직하다. 그러나 보수/재보수 알고리즘은 하드 에라를 재생시킬 수 있는 능력에 따라 결정된다. 그러나 온-칩 교정 능력이 실제로 정해진 칩과 연관된 하드 에라의 존재를 마스크할 수 있음을 주목해야 한다. 이하 이러한 현상에 대해 좀 더 상세히 설명된다. 따라서 본 발명은 칩 레벨과 시스템 레벨 에라 교정 시스템 사이에 존재할 수 있는 알고리즘을 해결하는 것이다.
이러한 방법을 이용한 결과 칩 레벨에서 모든 에라들은 소프트인 것으로 나타난다. 제조 테스트시 나쁜 메모리 셀의 검출은 예상 데이타와 전체 ECC 워드를 비교함으로서 테스트하는 패턴에 의해 효과적으로 실행된다. 에라 있는 비트들은 쉽게 표시되고 테스트에 의해 하드웨어의 품질이 쉽게 평가된다. 그러나 실제 메모리 시스템 동작에서는 전체 ECC 워드가 메모리 칩에서 판독되지 않는다. 더구나, 통상적으로 판독되는 비트 수는 작다. 이는 칩 데이타 워드에서 복수 에라가 발생한 후에 에라 있는 비트를 찾아내지 못할 가능성을 상당히 증가시킨다. 이 시스템 레벨에서 그러한 교정할 수 없는 에라들은 주 시스템을 고장나게 하는 경향이 있다. 그러한 에라의 발생시에는 연속 메모리 동작이 일반적으로 끝나게 된다. 메모리 신뢰도를 증진시키기 위해서는 시스템 레벨 에라 교정 및 검출회로를 이용하는 것이 바람직하다. 이것은 바로 본 발명이 해결하고자 하는 것이다. 특히, 시스템 레벨에서 다른 방법으로는 교정되지 않는 더블 에라를 교정하여 전체 메모리 시스템 신뢰도를 증진시키기 위해 보수/재보수 알고리즘을 이용하는 것이 바람직하다. 그러나 보수/재보수 알고리즘은 하드 에라를 재생시킬 수 있는 능력에 따라 결정된다. 그러나 온-칩 교정 능력이 실제로 정해진 칩과 연관된 하드 에라의 존재를 마스크할 수 있음을 주목해야 한다. 이하 이러한 현상에 대해 좀 더 상세히 설명된다. 따라서 본 발명은 칩 레벨과 시스템 레벨 에라 교정 시스템 사이에 존재할 수 있는 알고리즘을 해결하는 것이다.
본 발명의 양호한 실시예에 따르면, 고장 방지 컴퓨터 메모리 시스템은 복수의 개개의 메모리 유닛을 포함하고 있다. 각각의 메모리 유닛은 복수의 메모리 셀과유닛 레벨 에라 교정 및 검출 수단은 포함하고 있다. 또한 교정할 수 없는 에라의 존재를 가리키는 보수의 유닛 레벨 수단이 제공되어 있는데 이 수단들은 각각의 메모리 유닛과 연관되어 있다. 교정 불능 에라 지시 수단을 교정 불능 에라의 발생시 유닛 레벨 에라 교정 기능을 불능시키는 작업을 한다. 메모리 유닛들은 개개의 메모리 유닛으로부터 데이타를 수신하는 시스템 레벨 레지스터를 통하여 서로 링크되어 있다. 메모리 시스템은 또한 시스템 레벨 레지스터로부터 데이타를 수신하는 시스템 레벨 교정 및 검출 수단을 포함하고 있다. 본 발명의 양호한 실시예에서, 메모리 유닛들은 온-칩 에라 교정 및 검출 수단을 갖고 있는 개개의 반도체 메모리 칩으로 되어 있다. 부가적으로, 각각의 칩은 시스템 레벨 에라 교정 및 검출 능력을 갖추고 있는 시스템 레벨 워드-사이즈 레지스터에(한번에) 하나의 비트 정보를 제공하게 되어 있다.
본 발명의 동작중 하나는 소정의 칩에 관련된 교정 불능 에라의 발생시 효과적인 일시적 “칩 킬”(chip kill)을 실행하는 것이다. 칩에 그러한 에라가 발생하면 예로 모든 신드롬을 제공하므로써 유닛 에라 교정기능이 불능되게 된다. 이는 차기 시스템 레벨 에라 지시를 발생하도록 되어 있어, 강제된 칩 에라의 재생 특성은 시스템 레벨 에라 교정 및 검출 회로가 보수/재보수 교정을 실행할 수 있게 해준다. 본 발명이 메모리 유닛들중 한 유닛에서 유닛 레벨 에라 교정을 불능시킴에도 불구하고, 모든 메모리 시스템 신뢰도는 강제된 에라의 재생 특성 때문에 향상된다. 따라서, 상당히 직관에 어긋나는 이러한 결과는 전체 에라 교정 콤포넌트가 효과적으로 불능될지라도 신뢰도가 향상된다는 것이다.
따라서, 본 발명의 목적은 전체 컴퓨터 메모리 시스템 신뢰도를 향상시키는 것이다.
본 발명의 또한 목적은 고장 방지 컴퓨터 메모리 시스템을 제공하는 것이다.
본 발명의 또한 목적은 어떤 칩 레벨 에라의 재생을 용이하게 하는 반도체 메모리 칩 설계를 제공하는 것이다.
본 발명의 또다른 목적은 유닛 또는 칩 레벨 에라 교정 및 검출과 시스템 레벨 에라 교정 및 검출 특성을 이용하는 고장 방지 메모리 시스템을 제공하는 것이다.
본 발명의 또한 목적은 하드-하드 및 하드-소프트 메모리 시스템 에라의 교정 및 검출을 용이하게 하는 것이다.
본 발명의 또다른 목적은 메모리 시스템에서 특히 온-칩 에라 교정 및 검출 회로를 이용해 고밀도 반도체 메모리 칩의 이용도를 확장시키는 것이다.
본 발명의 또한 목적은 시스템 레벨 에라 교정 코딩 회로에 교정 불능 에라가 있을 때 이 데이타를 얻어내는데 메모리 시스템이 더블 보수 절차를 적용할 수 있게 하는 것이다.
본 발명의 또한 목적은 일반적으로 유닛 레벨 에라 교정에 의해 마스크되는 “스턱 애트”(stuck at) 결점 위치를 메모리 맵핑 스킴이 판정할 수 있게 해주는 것이다.
마지막으로, 본 발명의 목적은 하드 에라 발생시 온-칩 에라 교정 코딩을 갖고 있는 메모리 시스템이 더 많은 데이타를 회복할 수 있게 해주는 것이다.
본 발명의 키포인트는 청구범위에서 명확히 한정되어 청구되어 있을지라도, 본 발명의 목적 및 장점들은 물론이고 구성 및 실시 방법은 첨부된 도면을 참조로 이하 상세히 설명될 것이다.
제1도는 본 발명의 실시에 특히 적합한 메모리 구성을 보여주고 있다. 특히 제1도는 72개의 메모리 칩(10)을 포함하고 있는 컴퓨터 메모리 구성을 보여주고 있다. 그러나, 본 발명이 반도체 메모리에 제한되지 않으며, 복수의 메모리 유닛이 각각 싱글 또는 복수 출력 비트를 레지스터에 제공하며 유닛 레벨과 시스템 레벨 에라 교정 회로가 이용되는 어떤 컴퓨터 메모리 시스템에도 적용할 수 있음을 이해해야 된다. 제1도에 도시된 시스템에서, 72메모리 유닛(10) 각각은 싱글 비트를 시스템 레벨 또는 W-레지스터(25)에 제공한다. 레지스터(25)는 출력 데이타를 시스템 레벨 에라 교정 회로(30)을 통하여 제공한다. 칩 또는 유닛 레벨 에라 교정 회로(20)는 메모리 유닛 또는 칩(10) 각각에 설치되어 있다.
제1도에 도시된 실시예에서, 셀 어레이(12)는 선택된 워드 라인(14)에 나타나는 137비트의 워드로 구성되어 있다. 이들 137개의 비트중 128비트는 데이타 비트를 포함하며, 나머지 9비트는 패리티 체크 비트를 포함하고 있다. 이는 온-칩 싱글 에라 교정 및 더블 에라 검출을 제공하기에 충분하다. 137비트의 셀 어레이 정보(16)는 워드 라인(14)으로부터 선택되어 128비트의 교정된 데이타를 정적 레지스터(18)에 제공하는 칩 레벨 에라 교정 회로(20)에 제공된다. 메모리 유닛(10)에는 또한 교정 레지스터(18)로부터 싱글 출력 비트를 선택하기 위해 디코더(22)에 의해 이용되는 어드레스 필드 정보(도시되어 있지 않음)가 제공된다. 칩1 내지 72내에 있고 디코더(22)의 출력은 레지스터(25)내의 대응 셀에 제공된다. 이 셀들은 통상적으로 플립-플롭 회로 소자를 포함하고 있다. 특히 시스템 레벨 레지스터(25)는 72비트의 정보를 포함하고 있는데, 이중 64비트는 데이타를 포함하며, 8비트는 패리티 체크 정보를 포함한다. 다시, 싱글 에라 교정 및 더블에라 검출은 이러한 정도의 리던던시로 가능하다. 유닛 레벨 또는 시스템 레벨에 이용되는 코드 또는 검출 및 교정 회로의 특정한 특성은 본 발명의 실시와 관계가 거의 없다. 이 목적을 위해서는 임의 적당한 코드를 사용할 수 있다.
제1도에 도시된 시스템의 단점은 특정한 셀 어레이(12)에서 발생하는 “스턱 애트”결점과 같은 하드 에라가 시스템 레벨 에라 교정 코딩 방법이 하드-하드 및 하드-소프트 에라(즉 성질상 하드인 더블 에라)로부터 데이타를 회복하기 위한 보수/재보수 방법을 이용할 수 없게 한다는 것이다. 제1도에 도시된 메모리 시스템의 구조는 본 발명을 제한하는 것이 아니다. 특히 상술한 바와 같이 코드의 선택은 이용되는 칩의 수 및 셀 어레이(12)의 워드 구조와 같이 비교적 임의로 선택할 수 있다. 제1도는 관련된 양상은 특히 레지스터(25)에 독립 비트 정보를 제공하는 것에 관하여 이중 레벨 에라 교정 능력을 갖고 있으며 독립 메모리 유닛 구조를 포함한다.
제1도의 메모리 시스템에 관련된 문제를 좀더 완전히 이해하기 위하여, “스턱 애트” 결점과 같은 어떤 하드 에라가 야기하는 문제점들에 관한 간단한 예를 고려해보기로 한다. 특히, 각각의 워드가 8비트를 포함하며, 제14비트는 데이타 비트이고, 다음 4비트는 패리티 합 체크 비트인 메모리 구조를 고려해 보기로 한다. 단지 설명을 위하여, 에라 교정 코드 매트릭스가 아래의 표와 같이 정해진다고 가정한다:
[표 I]
Figure kpo00001
또한 메모리 어레이의 첫 번째 두 출력 비트위치에는 “스턱 애트”결점이 있다고 가정한다. 4개의 비트 데이타 0000이 메모리에 기록된다면, 이 어레이에 기록된 워드는 상기 매트릭스에 따라서 00000000이다. 그러나, 메모리로부터 판독된 데이타는 두 “스턱 애트”결점 때문에 1100의 에라 패턴을 가리키는 1100이 된다. 데이타 0100을 메모리 어레이에 기억하기를 원한다면, 어레이에 기록된 워드는 상기 매트릭스가 포함하고 있는 패리티 체크 매트릭스에 따라서 01000111이 된다. 그러나, 다시 첫 번째 두 출력 비트 위치에 있는 “스턱 애트”결점 땜누에 어레이로부터 판독된 워드는 11000111이 된다. 그러나 유닛 레벨 에라 교정 가능성이 있기 때문에 메모리로부터 판독된 데이타는 0000의 에라 패턴을 명백히 함축하고 있는 0100(왜냐면 메모리에는 동일한 패턴이 기록되어 있기 때문이다)로서 가리켜진다. 그래서, 메모리에 기록된 데이타에 따라서, “스택 애트”결점의 존재가 마스크될 수 있음을 알 수 있다. 실제로 이들 결점의 마스킹은 하드-하드 에라를 교정하기 위한 보수/재보수 알고리즘의 적용을 방해할 것이다. 이러한 상황을 아래 표로서 요약할 수 있다:
[표 II]
Figure kpo00002
제2도에는 본 발명에 따라서 수정된 메모리 유닛(10)이 도시되어 있다. 특히 제2도에는 신드롬 발생기(91)로부터의 교정 불능 에라 검출 신호를 AND-게이 트(53) 및 OR-게이트(56)를 통하여 레치(55)로 제공하는데 이용되는 유닛 또는 칩 레벨 에라 교정 회로(90)가 도시되어 있으며, 이 래치(55)는 교정 금지 신호를 칩 레벨 ECC회로(90)의 디코더(92)에 제공한다. 칩은 먼저 온-칩 ECC에 있는 모든 ECC 워드내의 데이타 및 패리티 비트를 교정하도록 초기화된다. 이 초기화의 완성시 SET MODE A신호 라인은 래치(52)를 세트시키므로써, 신드롬 발생기(91)로부터의 교정 불능 에라 검출 신호는 유닛 레벨 에라 교정을 불능시키기 위해 AND-게이트(53) 및 OR-게이트(56)를 통하여 래치(55)를 세트시킬 수 있다. SET MODE A신호 라인은 현존하는 한 입력 또는 입력들에 오버 전압(over voltage)를 인가시키는 그러한 공지된 스탠다드 방법에 따라서 또는
Figure kpo00003
전에
Figure kpo00004
및
Figure kpo00005
가 활성화 되게 하며 SET MODE A입력 신호를 제공하기 위해
Figure kpo00006
로 어드레스를 디코드하는 새로 정의된 JEDEC 스탠다드에 따라서 이용된다. 래치(55)의 리세트 입력 R은 일반적으로 SET MODE A입력에 대해서 앞서 설명한 바와 동일한 방식으로 제공된다. RESET MODE A신호 라인은 시스템 에라 회복이 성취된 후에 노멀한 동작이 복귀되게 단지 래치(55)를 리세트시킨다. 이에 의해 다른 복수 에라가 나타날때 까지 어레이로부터 데이타를 판독할 수 있다. 다시 상기 방법에 의해 제공된 RESET MODE B는 데이타 교정을 불능시키는데 사용된다. 다시 SET MODE B는 앞에 언급한 기술에 의해 제공되며 칩 레벨 ECC 데이타 교정을 금지시키므로써 메모리 비트 맵핑을 할수 있게 OR-게이트(56)를 통하여 래치(55)를 세트시키는데 사용된다.
RESET MODES A 또는 B 또는 SET MODE B는 온-칩 ECC에 포함되어 있는 나쁜 영역으로부터의 데이타를 노멀 칩 절약 방법을 이용해 맵핑하고 교정한 다음 다른 어레이에 배치하기 위한 시스템 에라 회복과 연관하여 사용된다. SET MODE B는 나쁜 데이타 위치의 메모리 비트 맵핑을 허용하기 위하여 온-칩 ECC 에라 교정을 금지시키므로써 시스템 진단을 하는데 사용된다. 블록(60)내에 도시된 회로는 본 발명을 실행하기 위하여 온-칩이 이용된 부가적인 회로이다.
따라서, 어레이 칩(12)으로부터의 데이타는 예로 137 비트 정보를 기억할 수 있는 레지스터(16)에 제공된다. 이들 132비트는 128 데이타 비트 Di(i=1, 2,…, 128) 및 9개의 에라 교정 체크 비트를 포함한다. 부가적으로, 레지스터(16)는 또한 셀 어레이(12)로부터의 모든 137비트를 신드롬 발생기(91)에 제공한다. 신드롬 발생기(91)와 디코더(92)는 에라가 발생하지 않는 경우에 전체 인 교정기를 작동시킨다. 더구나, 에라가 발생하는 경우에 신드롬 발생기(91)와 디코더(92)는 에라를 교정해야하는 위치에서 비트를 턴온시키는 2진 출력 백터를 제공하는 동작을 한다. 에라 위치를 가리키는 디코더(92)로부터의 2진 출력 백터는 에라 교정 코드 실무자에게 공지되어 있는 방법으로 신드롬 백터로부터 발생된다. 그것의 노멀 모드 동작시 싱글 에라가 검출될 때 신드롬 발생기(91)와 디코더(92)에 의해 발생된 출력은 싱글 에라가 발생된 위치에서 2진 1인 128위치 이진수를 갖고 있는 벡터를 나타낸다. 이는 디코더(92)로부터 출력도니 벡터가 레지스터(16)로부터의 데이타 비트 Di에 의해 익스크루시브-오아되게 한다. 예로 비트 위치 57에 에라가 있는 것으로 가리켜지면, 데이타 비트 D57는 블록(90)으로부터 비트 위치 E57에 의해 익스크루시브-오아된다. 이러한 익스크루시 브-오아 동작은 제2도에서 알 수 있듯이 익스크루시브-오아 블록(XOR57)에서 실행된다. 그래서, 에라 교정기(50)내의 익스크루시브-오아 블록들은 에라가 특정 비트에서 발견되었을 때에 교정을 하는 조건부 인버터로서 동작한다.
그러나, 본 발명에서 신드롬 발생기(91)는 교정 불능 에라 검출 신호를 AND-게이트(53)에 제공하며, 디코더(92)는 래치(55)로부터 교정 금지 신호를 다시 수신할 수 있고, 이 래치(55)는 디코딩 프로세스시 에라 지시가 있든 없든 관계없이 디코더(92)로의 입력 신드롬을 모두 0으로 세트시킨다. 이는 칩 레벨 에라 교정 코딩 회로를 불능시킨다. 신드롬이 모두 0으로 세트될 때, 에라 교정기(50)에 의해 실행된 익스크루시브-오아 동작은 데이타 비트 Di를 그대로 남겨둔다. 대안적으로, 교정 금지 신호들은 0교정기 비트 E1의 세트를 교정기(50)에 제공하기 위하여 디코더(92)로부터의 출력에 따라 직접 동작할 수 있다.
본 발명의 양호한 실시예에서, 신드롬을 모두 0값에 세트시키는 신호는 온-칩 제어로직(60)으로부터 유도된다. 이러한 식으로, 온-칩 수단은 온-칩 에라 교정 회로를 불능시키는데 이용된다. 온-칩 에라 교정 회로의 불능은 더블 보수 알고리즘이 시스템 레벨에서 실행되게 인에에블하며 또한 메모리의 진단 맵핑이 성취되게 해준다. 이러한 기능은 결점 메모리 위치의 존재 여부를 판정하는 것이 요구될 때 메모리 테스트 동작동안 매우 바람직한 것이다.
특히, 이는 하드 에라를 재생할 수 있는 능력 즉 시스템 레벨에서 하드-하드 에라의 에라 교정을 위해 이용되는 보수/재보수 방법의 적절한 동작을 위해 필요한 특성을 제공해준다. 이러한 식으로, 제2도에 도시된 메모리 유닛 변형이 고장 방지 메모리 시스템에 이용될때 시스템 신뢰도가 훨씬 양호해진다. 메모리 유닛 변형없이는 시스템 레벨에 더블 더블 에라가 있을때면 언제든지 데이타를 회복할 수 없다. 메모리 유닛 변형에 의해 시스템 레벨에 있는 모든 하드-하드 및 하드-소프트 에라를 교정할 수 있다.
상술된 바로부터 본 발명이 메모리 시스템 특히 복수의 집적 회로 칩을 포함하는 고밀도 반도체 메모리에서 향상된 고장 방지 능력을 갖고 있는 메카니즘을 제공한다는 것을 알 수 있다. 특히 본 출원인은 모든 시스템 레벨 에라 교정 능력을 향상시키기 위해서 칩 레벨 메모리 시스템 에라 교정 기능을 불능시키는 일반인에게는 예기치 못할 접근법을 제시했음을 알 수 있다. 이와 같이, 출원인은 에라 교정 능력을 향상시키기 위해 에라를 강제하는 외관상 모순되는 접근법을 제공했다. 그러므로 본 출원인이 메모리 아키텍취 및 에라 교정 분야에서 상당한 공헌을 했음을 알 수 있다. 또한 본 출원인은 최소 비용으로 본 발명을 실행할 수 있고 온-칩 에라 교정 능력을 갖는 어떤 메모리 칩에도 적용할 수 있는 디자인을 제공했다.
본 발명이 어떤 양호한 실시예에 따라서 상세히 설명되었으므로, 본 기술분야에서 숙련된 사람이면 본원으로부터 여러 변형 및 수정을 할 수 있음을 당연하다 하겠다. 따라서, 모든 변형 및 수정은 본 발명의 사상 범위에 포함되는 것으로 첨부된 청구범위로 커버할 수 있을 것이다.

Claims (5)

  1. 어드레스 정보를 수신하고 이에 응답하여 데이타 정보를 제공하는 고장 방지 컴퓨터 메모리 시스템에 있어서, 복수의 디지탈 메모리 유닛과, 메모리 유닛내에 있는 메모리 셀로부터 판독된 데이타에서 에라를 검출 및 교정하기 위하여 상기 메모리 유닛 각각과 연관되어 있는 복수의 유닛 레벨 에라 교정 및 검출 수단과, 상기 메모리 유닛 각각과 연관되어 있어 적어도 하나의 관련된 유닛 레벨 교정 및 검출 수단의 동작을 불능시키는 동작을 하는 복수의 유닛 레벨 불능 수단과, 상기 메모리 유닛으로부터 데이타를 수신하여 상기 불능수단의 작동에 의한 하드 에라를 교정하는 동작을 위한 시스템 레벨 에라 교정 및 검출 수단을 구비하는 고장 방지 컴퓨터 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 유닛은 반도체 메모리 칩을 구비하는 고장 방지 컴퓨터 메모리 시스템.
  3. 제1항에 있어서, 상기 유닛 레벨 교정 및 검출 수단은 싱글 에라 교정 및 더블 에라 검출을 실행하는 고장 방지 컴퓨터 메모리 시스템.
  4. 제1항에 있어서, 상기 불능 수단의 작동기를 제어하는 동작을 하는 모드 스위칭 수단을 더 포함하는 고장 방지 컴퓨터 메모리 시스템.
  5. 어드레스 정보를 수신하여 이에 응답해 데이타 정보를 제공하는 고장 방지 컴퓨터 메모리 시스템에 있어서, 복수의 메모리 셀을 각각 갖고 있으며 또한 이 메모리 셀로부터 판독된 데이타에서 에라를 검출 및 교정하기 위한 유닛 레벨 에라 교정 및 검출 수단과 상기 유닛 레벨 에라 교정 및 검출 수단을 불능시키는 수단을 갖고 있는 복수의 디지탈 메모리 유닛과, 복수의 메모리 유닛으로부터 데이타를 수신하여 상기 유닛 레벨 불능 수단의 작동에 의한 하드 에라를 교정하는 동작을 하는 시스템 레벨 에라 교정 및 검출 수단을 구비하는 고장 방지 컴퓨터 메모리 시스템.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NO315959B1 (no) * 2002-04-16 2003-11-17 Thin Film Electronics Asa Fremgangsmåter til lagring av data i et ikke-flyktig minne
JP4299558B2 (ja) * 2003-03-17 2009-07-22 株式会社ルネサステクノロジ 情報記憶装置および情報処理システム
TWI258661B (en) * 2004-03-30 2006-07-21 Infortrend Technology Inc Efficient media scan operations for storage systems
US7275202B2 (en) * 2004-04-07 2007-09-25 International Business Machines Corporation Method, system and program product for autonomous error recovery for memory devices
JP4117684B2 (ja) * 2004-12-20 2008-07-16 日本電気株式会社 フォルトトレラント・二重化コンピュータシステムとその制御方法
EP2256634A1 (en) * 2009-05-27 2010-12-01 Robert Bosch Gmbh A data processing device and a method for error detection and error correction
US9529672B2 (en) * 2014-09-25 2016-12-27 Everspin Technologies Inc. ECC word configuration for system-level ECC compatibility
US10169126B2 (en) * 2016-10-12 2019-01-01 Samsung Electronics Co., Ltd. Memory module, memory controller and systems responsive to memory chip read fail information and related methods of operation
KR20200092036A (ko) * 2019-01-24 2020-08-03 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4030067A (en) * 1975-12-29 1977-06-14 Honeywell Information Systems, Inc. Table lookup direct decoder for double-error correcting (DEC) BCH codes using a pair of syndromes
JPS5294041A (en) * 1976-02-04 1977-08-08 Hitachi Ltd Error correction system
JPS56111197A (en) * 1980-02-01 1981-09-02 Fujitsu Ltd Two-bit error correction system
US4371930A (en) * 1980-06-03 1983-02-01 Burroughs Corporation Apparatus for detecting, correcting and logging single bit memory read errors
EP0186719B1 (en) * 1984-12-28 1990-06-13 International Business Machines Corporation Device for correcting errors in memories

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