JP3039455B2 - 半導体メモリ装置テスト方法及び半導体メモリ装置 - Google Patents
半導体メモリ装置テスト方法及び半導体メモリ装置Info
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- JP3039455B2 JP3039455B2 JP9173719A JP17371997A JP3039455B2 JP 3039455 B2 JP3039455 B2 JP 3039455B2 JP 9173719 A JP9173719 A JP 9173719A JP 17371997 A JP17371997 A JP 17371997A JP 3039455 B2 JP3039455 B2 JP 3039455B2
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、特に誤り訂正符号（以下、ＥＣＣと言う。）を
用いて誤り検出及び誤り訂正を行うことをできる半導体
メモリ装置に関する。
に関し、特に誤り訂正符号（以下、ＥＣＣと言う。）を
用いて誤り検出及び誤り訂正を行うことをできる半導体
メモリ装置に関する。
【０００２】
【従来の技術】従来、この種の半導体メモリ装置として
は、例えば、特開平５−５４６９７号公報（以下、従来
例）に開示されているものが挙げられる。
は、例えば、特開平５−５４６９７号公報（以下、従来
例）に開示されているものが挙げられる。
【０００３】従来例の半導体メモリ装置は、入力データ
及びＥＣＣを外部から個別に受容することのできる手段
と、該受容した入力データをデータ記憶ゾーンに書き込
むと共にＥＣＣハミングコード記憶ゾーンに書き込む手
段と、夫々のゾーンから読み出されたデータ及びコード
を外部に対して個別に出力することのできる手段とを備
えている。このような構成を備えた従来例の半導体メモ
リ装置において、メモリのテストは、次のようにして行
われる。まず、チェッカボードパターン等のテストパタ
ーンをデータ記憶ゾーンに書き込むと同時に、同じパタ
ーンをハミングコード発生器を介さずに直接ハミングコ
ード記憶ゾーンに書き込む。次に、当該半導体メモリ装
置を通常の目的で使用する際（以下、通常動作時）とは
異なり、複合器（又は、ＥＣＣデコーダ）を介さずに、
データ記憶ゾーンに書き込まれていたデータと、ハミン
グコード記憶ゾーンに書き込まれていたコードとを直接
外部に読み出す。このようなテストを行うことにより、
従来例の半導体メモリ装置においては、データ記憶ゾー
ンとハミングコード記憶ゾーンのテストを任意のパター
ンで一度にテストを行うことができることとしている。
及びＥＣＣを外部から個別に受容することのできる手段
と、該受容した入力データをデータ記憶ゾーンに書き込
むと共にＥＣＣハミングコード記憶ゾーンに書き込む手
段と、夫々のゾーンから読み出されたデータ及びコード
を外部に対して個別に出力することのできる手段とを備
えている。このような構成を備えた従来例の半導体メモ
リ装置において、メモリのテストは、次のようにして行
われる。まず、チェッカボードパターン等のテストパタ
ーンをデータ記憶ゾーンに書き込むと同時に、同じパタ
ーンをハミングコード発生器を介さずに直接ハミングコ
ード記憶ゾーンに書き込む。次に、当該半導体メモリ装
置を通常の目的で使用する際（以下、通常動作時）とは
異なり、複合器（又は、ＥＣＣデコーダ）を介さずに、
データ記憶ゾーンに書き込まれていたデータと、ハミン
グコード記憶ゾーンに書き込まれていたコードとを直接
外部に読み出す。このようなテストを行うことにより、
従来例の半導体メモリ装置においては、データ記憶ゾー
ンとハミングコード記憶ゾーンのテストを任意のパター
ンで一度にテストを行うことができることとしている。
【０００４】
【発明が解決しようとする課題】ところで、近年におけ
る技術の発達に伴い、ソフトエラーが生じる可能性が格
段に低くなっている上、例え１ワードラインあたり１ビ
ットのハードエラーが含まれていた場合であっても、製
品として使用する際には、ＥＣＣにより常にその１ビッ
トのエラーが訂正されて正常な動作を行うため、民生用
として用いられる場合などには、製造後に１ワードライ
ンあたり１ビットのエラーを有していたとしても、実際
上問題がない。
る技術の発達に伴い、ソフトエラーが生じる可能性が格
段に低くなっている上、例え１ワードラインあたり１ビ
ットのハードエラーが含まれていた場合であっても、製
品として使用する際には、ＥＣＣにより常にその１ビッ
トのエラーが訂正されて正常な動作を行うため、民生用
として用いられる場合などには、製造後に１ワードライ
ンあたり１ビットのエラーを有していたとしても、実際
上問題がない。
【０００５】しかしながら、上述した従来例の半導体メ
モリ装置を含め、従来の技術によっては、製造時におい
て、エラーが無いか若しくは１ビットのエラーが発生し
ているのか、又は２ビット以上のエラーが発生している
のかを判定するための手段が設けられていなかった。
モリ装置を含め、従来の技術によっては、製造時におい
て、エラーが無いか若しくは１ビットのエラーが発生し
ているのか、又は２ビット以上のエラーが発生している
のかを判定するための手段が設けられていなかった。
【０００６】従来例の半導体メモリ装置に代表される従
来の技術においては、テスト後に生じる１ビットのエラ
ーは訂正できるものの、製造時に発生した１ビットのエ
ラーを救済することができなかったため、製造時におい
て発生したエラーが１ビットでもある場合には、発生し
たエラーが２ビット以上である場合と区別することな
く、当該半導体メモリ装置を不良品と判定していた。
来の技術においては、テスト後に生じる１ビットのエラ
ーは訂正できるものの、製造時に発生した１ビットのエ
ラーを救済することができなかったため、製造時におい
て発生したエラーが１ビットでもある場合には、発生し
たエラーが２ビット以上である場合と区別することな
く、当該半導体メモリ装置を不良品と判定していた。
【０００７】即ち、従来の技術によっては、実際に動作
させる上で、問題となることの少ない１ワードラインあ
たり１ビットのエラーがあった場合であっても、不良品
として判定していたこと起因して、製造上、歩留まりの
向上が抑制されていた。
させる上で、問題となることの少ない１ワードラインあ
たり１ビットのエラーがあった場合であっても、不良品
として判定していたこと起因して、製造上、歩留まりの
向上が抑制されていた。
【０００８】そこで、本発明は、上述した従来の技術に
おける問題を解消し、歩留まりの向上が図られる半導体
メモリ装置を提供することを目的とする。
おける問題を解消し、歩留まりの向上が図られる半導体
メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、実際に動作させる上で問題とならな
いか問題となるかにより、良品／不良品と判定すること
のできるテスト方法を採用し、併せて当該テスト方法の
適用可能な半導体メモリ装置を提供することとした。
を解決するために、実際に動作させる上で問題とならな
いか問題となるかにより、良品／不良品と判定すること
のできるテスト方法を採用し、併せて当該テスト方法の
適用可能な半導体メモリ装置を提供することとした。
【００１０】具体的には、本発明は、以下に示す各手段
を提供する。
を提供する。
【００１１】即ち、本発明によれば、誤り訂正符号を格
納するための検査ビットセルアレイとライトデータを格
納するためのデータセルアレイとを備え、且つ、誤り訂
正機能を有するようにして製造された半導体メモリ装置
が、良品であるか不良品であるかを判定するための半導
体メモリ装置テスト方法であって、前記データセルアレ
イ及び前記検査ビットセルアレイを全体として１つのメ
モリセルアレイとみなし、当該メモリセルアレイの有す
る複数のワードラインに関し、各ワードラインごとのエ
ラーが１ビット以下である場合に良品と判定し、エラー
が２ビット以上であるワードラインが１つでもある場合
には不良品と判定することを特徴とする半導体メモリ装
置テスト方法が得られる。
納するための検査ビットセルアレイとライトデータを格
納するためのデータセルアレイとを備え、且つ、誤り訂
正機能を有するようにして製造された半導体メモリ装置
が、良品であるか不良品であるかを判定するための半導
体メモリ装置テスト方法であって、前記データセルアレ
イ及び前記検査ビットセルアレイを全体として１つのメ
モリセルアレイとみなし、当該メモリセルアレイの有す
る複数のワードラインに関し、各ワードラインごとのエ
ラーが１ビット以下である場合に良品と判定し、エラー
が２ビット以上であるワードラインが１つでもある場合
には不良品と判定することを特徴とする半導体メモリ装
置テスト方法が得られる。
【００１２】また、本発明によれば、ライトデータを格
納するためのデータセルアレイと、前記ライトデータを
受けて当該ライトデータに対応する誤り訂正符号を生成
するためのＥＣＣジェネレータと、該誤り訂正符号を格
納するための検査ビットセルアレイとを備え、少なくと
も１ビットのエラーを訂正することができる半導体メモ
リ装置において、当該半導体メモリ装置が良品であるか
不良品であるかを判定するために、当該判定の際に、前
記データセルアレイに書き込まれる前記ライトデータと
前記検査ビットセルアレイに対して当該半導体メモリ装
置外部からテスト用として書き込まれるテストデータと
を受けて、前記データセルアレイ及び前記検査ビットセ
ルアレイを全体として１つのメモリセルアレイとみな
し、前記ライトデータ及び前記テストデータから当該メ
モリセルアレイに対するテスト用の誤り訂正符号である
テスト誤り訂正符号を生成するためのテスト用ＥＣＣジ
ェネレータを備えることを特徴とする半導体メモリ装置
が得られる。
納するためのデータセルアレイと、前記ライトデータを
受けて当該ライトデータに対応する誤り訂正符号を生成
するためのＥＣＣジェネレータと、該誤り訂正符号を格
納するための検査ビットセルアレイとを備え、少なくと
も１ビットのエラーを訂正することができる半導体メモ
リ装置において、当該半導体メモリ装置が良品であるか
不良品であるかを判定するために、当該判定の際に、前
記データセルアレイに書き込まれる前記ライトデータと
前記検査ビットセルアレイに対して当該半導体メモリ装
置外部からテスト用として書き込まれるテストデータと
を受けて、前記データセルアレイ及び前記検査ビットセ
ルアレイを全体として１つのメモリセルアレイとみな
し、前記ライトデータ及び前記テストデータから当該メ
モリセルアレイに対するテスト用の誤り訂正符号である
テスト誤り訂正符号を生成するためのテスト用ＥＣＣジ
ェネレータを備えることを特徴とする半導体メモリ装置
が得られる。
【００１３】更に、本発明によれば、前記半導体メモリ
装置において、当該半導体メモリ装置を通常の目的で使
用する際には、前記ＥＣＣジェネレータの生成した前記
誤り訂正符号を選択して前記検査ビットセルアレイに対
して出力し、一方、当該半導体メモし装置に関して前記
判定を行う際には、前記テストデータを選択して前記検
査ビットセルアレイに対して出力するための切替手段を
更に有することを特徴とする半導体メモリ装置が得られ
る。
装置において、当該半導体メモリ装置を通常の目的で使
用する際には、前記ＥＣＣジェネレータの生成した前記
誤り訂正符号を選択して前記検査ビットセルアレイに対
して出力し、一方、当該半導体メモし装置に関して前記
判定を行う際には、前記テストデータを選択して前記検
査ビットセルアレイに対して出力するための切替手段を
更に有することを特徴とする半導体メモリ装置が得られ
る。
【００１４】また、本発明によれば、前記いずれかの半
導体メモリ装置において、前記通常の目的で使用する際
には、前記データセルアレイの出力するデータに対し、
前記検査ビットセルアレイから入力される前記誤り訂正
符号を用いて、誤り検出及び誤り訂正を行い、一方、前
記判定を行う際には、前記データセルアレイ及び前記検
査ビットセルアレイの出力するデータに対し、前記テス
ト用ＥＣＣジェネレータの生成した前記テスト誤り訂正
符号を用いて、誤り検出及び誤り訂正を行うためのＥＣ
Ｃデコーダを更に有することを特徴とする半導体メモリ
装置が得られる。
導体メモリ装置において、前記通常の目的で使用する際
には、前記データセルアレイの出力するデータに対し、
前記検査ビットセルアレイから入力される前記誤り訂正
符号を用いて、誤り検出及び誤り訂正を行い、一方、前
記判定を行う際には、前記データセルアレイ及び前記検
査ビットセルアレイの出力するデータに対し、前記テス
ト用ＥＣＣジェネレータの生成した前記テスト誤り訂正
符号を用いて、誤り検出及び誤り訂正を行うためのＥＣ
Ｃデコーダを更に有することを特徴とする半導体メモリ
装置が得られる。
【００１５】更に、本発明によれば、前記半導体メモリ
装置において、前記テスト用ＥＣＣジェネレータの生成
する前記テスト誤り訂正符号を一時的に格納するための
レジスタを更に備えており、前記ＥＣＣデコーダは、前
記判定を行う際に、該レジスタを介して、前記テスト用
ＥＣＣジェネレータの生成したテスト誤り符号を受ける
ことを特徴とする半導体メモリ装置が得られる。
装置において、前記テスト用ＥＣＣジェネレータの生成
する前記テスト誤り訂正符号を一時的に格納するための
レジスタを更に備えており、前記ＥＣＣデコーダは、前
記判定を行う際に、該レジスタを介して、前記テスト用
ＥＣＣジェネレータの生成したテスト誤り符号を受ける
ことを特徴とする半導体メモリ装置が得られる。
【００１６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を用いて説明する。
いて図面を用いて説明する。
【００１７】（第１の実施の形態）本発明の第１の実施
の形態による半導体メモリ装置は、図１に示されるよう
な構成を備えている。
の形態による半導体メモリ装置は、図１に示されるよう
な構成を備えている。
【００１８】即ち、本実施の形態による半導体メモリ装
置は、データセルアレイ１、ＥＣＣジェネレータ２、セ
レクタ３、検査ビットセルアレイ４、テスト用ＥＣＣジ
ェネレータ５、レジスタ６、ＥＣＣデコーダ７を備えて
いる。
置は、データセルアレイ１、ＥＣＣジェネレータ２、セ
レクタ３、検査ビットセルアレイ４、テスト用ＥＣＣジ
ェネレータ５、レジスタ６、ＥＣＣデコーダ７を備えて
いる。
【００１９】詳しくは、データセルアレイ１は、入力さ
れるライトデータWDを受けて、該ライトデータWDを格納
する。ＥＣＣジェネレータ２は、ライトデータWDを受け
て、該ライトデータWDに対応するＥＣＣを生成する。セ
レクタ３は、通常動作時において、ＥＣＣジェネレータ
２の生成したＥＣＣを選択して検査ビットセルアレイ４
に対して出力する。一方、セレクタ３は、テスト信号Ｔ
ＥＳＴを受けてテスト状態になると、テストデータTDを
選択して検査ビットセルアレイ４に対して出力する。検
査ビットセルアレイ４は、セレクタ３から入力されるＥ
ＣＣ（通常動作時）又はテストデータTD（テスト時）の
いずれかを受けて、そのいずれか一方を格納する。テス
ト用ＥＣＣジェネレータ５は、ライトデータWD及びテス
トデータTDを受けて、テスト用のＥＣＣであるテストＥ
ＣＣを生成する。レジスタ６は、テスト用ＥＣＣジェネ
レータ５の生成したテストＥＣＣを一時的に格納する。
ここで、レジスタ６において必要とされるワード数は、
「メモリセルの並び」や「テスト内容（テストパターン
等）」等の条件に応じて決定される。例えば、チェッカ
ーボードパターンを使用してテストを行う場合、データ
としては、一般的に、「オール０」と「オール１」のデ
ータや、「５５５５ｈ」と「ＡＡＡＡｈ」のデータ等が
使用される。このような条件の下では、レジスタ６とし
ては、２ワードの領域が必要とされる。ＥＣＣデコーダ
７は、通常動作時において、データセルアレイ１から読
み出したデータに対して、検査ビットセルアレイ４に格
納されているＥＣＣを用いて、誤り検出及び誤り訂正を
行いリードデータRDとして出力する。一方、ＥＣＣデコ
ーダ７は、テスト信号ＴＥＳＴを受けてテスト状態にな
ると、データセルアレイ１及び検査ビットセルアレイ４
から読み出したデータに対して、レジスタ６に格納され
ているテストＥＣＣを用いて、誤り検出及び誤り訂正を
行いリードデータRDとして出力する。
れるライトデータWDを受けて、該ライトデータWDを格納
する。ＥＣＣジェネレータ２は、ライトデータWDを受け
て、該ライトデータWDに対応するＥＣＣを生成する。セ
レクタ３は、通常動作時において、ＥＣＣジェネレータ
２の生成したＥＣＣを選択して検査ビットセルアレイ４
に対して出力する。一方、セレクタ３は、テスト信号Ｔ
ＥＳＴを受けてテスト状態になると、テストデータTDを
選択して検査ビットセルアレイ４に対して出力する。検
査ビットセルアレイ４は、セレクタ３から入力されるＥ
ＣＣ（通常動作時）又はテストデータTD（テスト時）の
いずれかを受けて、そのいずれか一方を格納する。テス
ト用ＥＣＣジェネレータ５は、ライトデータWD及びテス
トデータTDを受けて、テスト用のＥＣＣであるテストＥ
ＣＣを生成する。レジスタ６は、テスト用ＥＣＣジェネ
レータ５の生成したテストＥＣＣを一時的に格納する。
ここで、レジスタ６において必要とされるワード数は、
「メモリセルの並び」や「テスト内容（テストパターン
等）」等の条件に応じて決定される。例えば、チェッカ
ーボードパターンを使用してテストを行う場合、データ
としては、一般的に、「オール０」と「オール１」のデ
ータや、「５５５５ｈ」と「ＡＡＡＡｈ」のデータ等が
使用される。このような条件の下では、レジスタ６とし
ては、２ワードの領域が必要とされる。ＥＣＣデコーダ
７は、通常動作時において、データセルアレイ１から読
み出したデータに対して、検査ビットセルアレイ４に格
納されているＥＣＣを用いて、誤り検出及び誤り訂正を
行いリードデータRDとして出力する。一方、ＥＣＣデコ
ーダ７は、テスト信号ＴＥＳＴを受けてテスト状態にな
ると、データセルアレイ１及び検査ビットセルアレイ４
から読み出したデータに対して、レジスタ６に格納され
ているテストＥＣＣを用いて、誤り検出及び誤り訂正を
行いリードデータRDとして出力する。
【００２０】本実施の形態による半導体メモリ装置が製
造されると、以下に示すように、データセルアレイ１及
び検査ビットセルアレイ４が１つのメモリセルアレイと
して取り扱われて、該メモリセルアレイの各ワードライ
ンに対して、テストが行われる。テストの結果、該メモ
リセルアレイの有する全てのワードラインに関して、１
ワードラインあたりのエラーが１ビット以下であれば良
品と判定し、１ワードラインあたりのエラーが２ビット
以上であるようなワードラインが１つでもある場合には
不良品と判定する。ここで、本実施の形態における新規
な点は、データセルアレイ１及び検査ビットセルアレイ
４を１つのメモリセルアレイとみなして、該メモリセル
アレイに関して１ワードラインあたりのエラーが１ビッ
ト以下であるか否かを判定するために、別途テスト用に
設けられた誤り訂正機能を使用することにある。
造されると、以下に示すように、データセルアレイ１及
び検査ビットセルアレイ４が１つのメモリセルアレイと
して取り扱われて、該メモリセルアレイの各ワードライ
ンに対して、テストが行われる。テストの結果、該メモ
リセルアレイの有する全てのワードラインに関して、１
ワードラインあたりのエラーが１ビット以下であれば良
品と判定し、１ワードラインあたりのエラーが２ビット
以上であるようなワードラインが１つでもある場合には
不良品と判定する。ここで、本実施の形態における新規
な点は、データセルアレイ１及び検査ビットセルアレイ
４を１つのメモリセルアレイとみなして、該メモリセル
アレイに関して１ワードラインあたりのエラーが１ビッ
ト以下であるか否かを判定するために、別途テスト用に
設けられた誤り訂正機能を使用することにある。
【００２１】以下に、セレクタ３及びＥＣＣデコーダ７
に対してテスト信号ＴＥＳＴが入力され、半導体メモリ
装置に対するテストが行われる状態について図２を用い
て説明する。尚、図２においては、テスト信号ＴＥＳＴ
が入力されてテスト動作を行う様子についてより理解を
深めるべく、セレクタ３に関しては、図示せずにテスト
データTDを選択して検査ビットアレイ４に入力している
状態のみを示し、一方、ＥＣＣデコーダ７に関しては、
データセルアレイ１及び検査ビットセルアレイ４から受
けたデータをレジスタ６から入力されるテストＥＣＣに
より誤り検出などを行う状態を示す。
に対してテスト信号ＴＥＳＴが入力され、半導体メモリ
装置に対するテストが行われる状態について図２を用い
て説明する。尚、図２においては、テスト信号ＴＥＳＴ
が入力されてテスト動作を行う様子についてより理解を
深めるべく、セレクタ３に関しては、図示せずにテスト
データTDを選択して検査ビットアレイ４に入力している
状態のみを示し、一方、ＥＣＣデコーダ７に関しては、
データセルアレイ１及び検査ビットセルアレイ４から受
けたデータをレジスタ６から入力されるテストＥＣＣに
より誤り検出などを行う状態を示す。
【００２２】テスト時において、データセルアレイ１
は、ライトデータWDを受けて、該ライトデータWDを格納
する。検査ビットセルアレイ４は、テスト信号ＴＥＳＴ
が入力されたセレクタ３により選択されたテストデータ
TDを受けて、該テストデータTDを格納する。テスト用Ｅ
ＣＣジェネレータ５は、データセルアレイ１に入力され
るライトデータWDと検査ビットセルアレイ４に入力され
るテストデータTDとを受けて、テストＥＣＣを生成し、
レジスタ６に対して出力する。ＥＣＣデコーダ７は、デ
ータセルアレイ１及び検査ビットセルアレイ４を全体と
して１つのメモリセルアレイとみなし、該メモリセルア
レイに格納されているデータに対してレジスタ６から入
力されるテストＥＣＣにより誤り検出及び誤り訂正を行
ってリードデータRDとして出力する。このようにしてＥ
ＣＣデコーダ７から出力されるリードデータRDと、デー
タセルアレイ１に書き込まれたライトデータWD及び検査
ビットセルアレイ４に書き込まれたテストデータTDとを
比較して、双方のデータが一致した場合に、当該半導体
メモリ装置が良品であると判断する。この際、本実施の
形態による半導体メモリ装置においては、テストＥＣＣ
により、データセルアレイ１及び検査ビットセルアレイ
４により構成されるメモリセルアレイの有する各ワード
ラインに対して、１ワードラインあたりのエラーが１ビ
ットである場合には、その１ビットのエラーが訂正され
てリードデータRDとしてＥＣＣデコーダ７から出力され
ている。従って、本実施の形態による半導体メモリ装置
においては、ライトデータWD及びテストデータTDとリー
ドデータRDとの一致を観察するだけで、１ワードライン
あたりエラーが１ビット以下の半導体メモリ装置を良品
と判定することができる。
は、ライトデータWDを受けて、該ライトデータWDを格納
する。検査ビットセルアレイ４は、テスト信号ＴＥＳＴ
が入力されたセレクタ３により選択されたテストデータ
TDを受けて、該テストデータTDを格納する。テスト用Ｅ
ＣＣジェネレータ５は、データセルアレイ１に入力され
るライトデータWDと検査ビットセルアレイ４に入力され
るテストデータTDとを受けて、テストＥＣＣを生成し、
レジスタ６に対して出力する。ＥＣＣデコーダ７は、デ
ータセルアレイ１及び検査ビットセルアレイ４を全体と
して１つのメモリセルアレイとみなし、該メモリセルア
レイに格納されているデータに対してレジスタ６から入
力されるテストＥＣＣにより誤り検出及び誤り訂正を行
ってリードデータRDとして出力する。このようにしてＥ
ＣＣデコーダ７から出力されるリードデータRDと、デー
タセルアレイ１に書き込まれたライトデータWD及び検査
ビットセルアレイ４に書き込まれたテストデータTDとを
比較して、双方のデータが一致した場合に、当該半導体
メモリ装置が良品であると判断する。この際、本実施の
形態による半導体メモリ装置においては、テストＥＣＣ
により、データセルアレイ１及び検査ビットセルアレイ
４により構成されるメモリセルアレイの有する各ワード
ラインに対して、１ワードラインあたりのエラーが１ビ
ットである場合には、その１ビットのエラーが訂正され
てリードデータRDとしてＥＣＣデコーダ７から出力され
ている。従って、本実施の形態による半導体メモリ装置
においては、ライトデータWD及びテストデータTDとリー
ドデータRDとの一致を観察するだけで、１ワードライン
あたりエラーが１ビット以下の半導体メモリ装置を良品
と判定することができる。
【００２３】一方、良品と判定され出荷されると、本実
施の形態による半導体メモリ装置は、図３に示されるよ
うにして、通常動作、即ち、以下に示すようなメモリ動
作を行うこととなる。
施の形態による半導体メモリ装置は、図３に示されるよ
うにして、通常動作、即ち、以下に示すようなメモリ動
作を行うこととなる。
【００２４】通常動作時において、データセルアレイ１
は、ライトデータWDを受けて、該ライトデータWDを格納
する。ＥＣＣジェネレータ２は、ライトデータWDを受け
て、該ライトデータWDに対応するＥＣＣを生成すると共
にセレクタ３を介して検査ビットセルアレイ４に対して
該ＥＣＣを出力する。尚、セレクタ３は、通常動作時に
は前述の通り、ＥＣＣジェネレータ２の生成したＥＣＣ
を選択して検査ビットセルアレイ４に対して出力するも
のとして、図３においては省略してある。ＥＣＣデコー
ダ７は、データセルアレイ１から受けたデータに対して
検査ビットセルアレイ４から入力されるＥＣＣにより誤
り検出及び誤り訂正を行ってリードデータRDとして出力
する。
は、ライトデータWDを受けて、該ライトデータWDを格納
する。ＥＣＣジェネレータ２は、ライトデータWDを受け
て、該ライトデータWDに対応するＥＣＣを生成すると共
にセレクタ３を介して検査ビットセルアレイ４に対して
該ＥＣＣを出力する。尚、セレクタ３は、通常動作時に
は前述の通り、ＥＣＣジェネレータ２の生成したＥＣＣ
を選択して検査ビットセルアレイ４に対して出力するも
のとして、図３においては省略してある。ＥＣＣデコー
ダ７は、データセルアレイ１から受けたデータに対して
検査ビットセルアレイ４から入力されるＥＣＣにより誤
り検出及び誤り訂正を行ってリードデータRDとして出力
する。
【００２５】次に、本実施の形態による半導体メモリ装
置におけるＥＣＣデコーダ７について、図４を用いて、
より詳細に説明する。
置におけるＥＣＣデコーダ７について、図４を用いて、
より詳細に説明する。
【００２６】本実施の形態による半導体メモリ装置にお
けるＥＣＣデコーダ７は、図４に示されるように、シン
ドローム生成部７１、シンドロームデコード部７２、検
査ビットセル用シンドロームデコード部７３、誤り訂正
部７４、検査ビットセル用誤り訂正部７５を備えてい
る。
けるＥＣＣデコーダ７は、図４に示されるように、シン
ドローム生成部７１、シンドロームデコード部７２、検
査ビットセル用シンドロームデコード部７３、誤り訂正
部７４、検査ビットセル用誤り訂正部７５を備えてい
る。
【００２７】詳しくは、シンドローム生成部７１は、通
常動作時において、データセルアレイ１からのデータと
検査ビットセルアレイ４からのＥＣＣとを受けて、シン
ドロームを生成する。一方、テスト信号ＴＥＳＴを受け
てテスト状態になると、シンドローム生成部７１は、デ
ータセルアレイ１及び検査ビットセルアレイ４からのデ
ータとレジスタ６からのテストＥＣＣとを受けて、シン
ドロームを生成する。また、シンドローム生成部７１
は、通常動作時におけるシンドローム生成とテスト時に
おけるシンドローム生成との異なる２つのシンドローム
生成機能をテスト信号ＴＥＳＴにより切り換えるための
生成機能切替部７１１を備えている。この生成機能切替
部により、シンドローム生成部７１は、通常動作時にお
いて、データセルアレイ１より入力されるデータと検査
ビットセルアレイ４より入力されるＥＣＣとからシンド
ロームを生成し、シンドロームデコード部７２に対して
該シンドロームを出力し、一方、テスト時においては、
データセルアレイ１及び検査ビットセルアレイ４より入
力されるデータとレジスタ６より入力されるテストＥＣ
Ｃとからシンドロームを生成し、シンドロームデコード
部７２及び検査ビットセル用シンドロームデコード部７
３に対して該シンドロームを出力する。シンドロームデ
コード部７２は、シンドローム生成部７１からシンドロ
ームを受けて、該シンドロームをデコードし、誤り訂正
部７４に対して出力する。検査ビットセル用シンドロー
ムデコード部７３は、シンドローム生成部７１からシン
ドロームを受けて、該シンドロームをデコードし、検査
ビットセル用誤り訂正部７５に対して出力する。誤り訂
正部７４は、データセルアレイ１からのデータとシンド
ロームデコード部の出力とを受けて、誤り検出を行っ
て、エラーがなかった場合には言うまでも無くそのまま
に、また、１ビットのエラーが検出された場合には当該
エラーを訂正して、リードデータRDの一部として出力す
る。検査ビットセル用誤り訂正部７５は、検査ビットセ
ルアレイ４からのデータと検査ビットセル用シンドロー
ムデコード部７３からの出力とを受けて、誤り検出を行
って、誤り訂正部７４と同様にして誤り訂正を行ってリ
ードデータRDの他部として出力する。
常動作時において、データセルアレイ１からのデータと
検査ビットセルアレイ４からのＥＣＣとを受けて、シン
ドロームを生成する。一方、テスト信号ＴＥＳＴを受け
てテスト状態になると、シンドローム生成部７１は、デ
ータセルアレイ１及び検査ビットセルアレイ４からのデ
ータとレジスタ６からのテストＥＣＣとを受けて、シン
ドロームを生成する。また、シンドローム生成部７１
は、通常動作時におけるシンドローム生成とテスト時に
おけるシンドローム生成との異なる２つのシンドローム
生成機能をテスト信号ＴＥＳＴにより切り換えるための
生成機能切替部７１１を備えている。この生成機能切替
部により、シンドローム生成部７１は、通常動作時にお
いて、データセルアレイ１より入力されるデータと検査
ビットセルアレイ４より入力されるＥＣＣとからシンド
ロームを生成し、シンドロームデコード部７２に対して
該シンドロームを出力し、一方、テスト時においては、
データセルアレイ１及び検査ビットセルアレイ４より入
力されるデータとレジスタ６より入力されるテストＥＣ
Ｃとからシンドロームを生成し、シンドロームデコード
部７２及び検査ビットセル用シンドロームデコード部７
３に対して該シンドロームを出力する。シンドロームデ
コード部７２は、シンドローム生成部７１からシンドロ
ームを受けて、該シンドロームをデコードし、誤り訂正
部７４に対して出力する。検査ビットセル用シンドロー
ムデコード部７３は、シンドローム生成部７１からシン
ドロームを受けて、該シンドロームをデコードし、検査
ビットセル用誤り訂正部７５に対して出力する。誤り訂
正部７４は、データセルアレイ１からのデータとシンド
ロームデコード部の出力とを受けて、誤り検出を行っ
て、エラーがなかった場合には言うまでも無くそのまま
に、また、１ビットのエラーが検出された場合には当該
エラーを訂正して、リードデータRDの一部として出力す
る。検査ビットセル用誤り訂正部７５は、検査ビットセ
ルアレイ４からのデータと検査ビットセル用シンドロー
ムデコード部７３からの出力とを受けて、誤り検出を行
って、誤り訂正部７４と同様にして誤り訂正を行ってリ
ードデータRDの他部として出力する。
【００２８】このような構成を備える本実施の形態によ
る半導体メモリ装置においては、出荷時におけるテスト
の際に、例え１ワードラインあたり１ビットのエラーが
あったとしても良品と判定し、且つ、１ワードラインあ
たり２ビット以上のエラーがあった場合にのみ、当該半
導体メモリ装置を不良品と判定することができることか
ら、歩留まりの向上が図られることとなる。これは、出
荷時におけるテストにエラー訂正機能を使用したため、
１ワードラインあたり１ビットのエラーがあった場合で
も、当該エラーが訂正されて、エラーが無い場合と同様
にみなせることによる。尚、近年における技術の発達に
よりソフトエラーが生じる可能性が格段に低くなってい
る上に、実際上、１ワードラインあたり１ビットのハー
ドエラーが含まれていた場合であっても、製品として使
用する際には、ＥＣＣにより常にその１ビットのエラー
が訂正されて正常な動作を行うため、余程の精度が望ま
れる場合を除き、本実施の形態に示したようなテストが
行われた半導体メモリ装置でも問題は生じない。逆に、
このように、実際に動作させる上で、１ワードラインあ
たり１ビットのエラーがあったとしても問題がないにも
かかわらず、従来、このようなメモリ装置は、１ワード
ラインあたり２ビット以上のエラーを有するものと区別
することができずに不良品と判定されていたことを考慮
すると、本実施の形態による構成を備えた半導体メモリ
装置においては飛躍的に歩留まりの向上が達成されるこ
とが容易に理解される。
る半導体メモリ装置においては、出荷時におけるテスト
の際に、例え１ワードラインあたり１ビットのエラーが
あったとしても良品と判定し、且つ、１ワードラインあ
たり２ビット以上のエラーがあった場合にのみ、当該半
導体メモリ装置を不良品と判定することができることか
ら、歩留まりの向上が図られることとなる。これは、出
荷時におけるテストにエラー訂正機能を使用したため、
１ワードラインあたり１ビットのエラーがあった場合で
も、当該エラーが訂正されて、エラーが無い場合と同様
にみなせることによる。尚、近年における技術の発達に
よりソフトエラーが生じる可能性が格段に低くなってい
る上に、実際上、１ワードラインあたり１ビットのハー
ドエラーが含まれていた場合であっても、製品として使
用する際には、ＥＣＣにより常にその１ビットのエラー
が訂正されて正常な動作を行うため、余程の精度が望ま
れる場合を除き、本実施の形態に示したようなテストが
行われた半導体メモリ装置でも問題は生じない。逆に、
このように、実際に動作させる上で、１ワードラインあ
たり１ビットのエラーがあったとしても問題がないにも
かかわらず、従来、このようなメモリ装置は、１ワード
ラインあたり２ビット以上のエラーを有するものと区別
することができずに不良品と判定されていたことを考慮
すると、本実施の形態による構成を備えた半導体メモリ
装置においては飛躍的に歩留まりの向上が達成されるこ
とが容易に理解される。
【００２９】（第２の実施の形態）本発明の第２の実施
の形態による半導体メモリ装置は、図５に示されるよう
な構成を備えている。図１及び図５を参照すると理解さ
れるように、本実施の形態による半導体メモリ装置は、
前述の第１の実施の形態による半導体メモリ装置の変形
である。詳しくは、本実施の形態による半導体メモリ装
置は、第１の実施の形態におけるＥＣＣジェネレータ
２、セレクタ３、及びテスト用ＥＣＣジェネレータ５に
変えて、通常用／テスト用機能切替部８１を有するＥＣ
Ｃジェネレータ８を備えている。尚、他の構成要素は、
各々、第１の実施の形態における夫々の構成要素と同じ
ものである。ここで、本実施の形態による半導体メモリ
装置は、その動作上、図１に示される第１の実施の形態
による半導体メモリ装置と何等異なるものでは無い。即
ち、ＥＣＣジェネレータ８は、通常用／テスト用機能切
替部８１に対してテスト信号ＴＥＳＴが入力されるか否
かにより、機能が切り換えられ、第１の実施の形態にお
けるＥＣＣジェネレータ２、セレクタ３、及びテスト用
ＥＣＣジェネレータ５と同様の動作を行う。詳しくは、
ＥＣＣジェネレータ８は、通常動作時において、ライト
データWDを受けて、該ライトデータWDに対応するＥＣＣ
を生成して検査ビットセルアレイ４に対して出力する。
また、ＥＣＣジェネレータ８は、テスト信号ＴＥＳＴが
入力されると、通常用／テスト用機能切替部８１によ
り、その機能が切り替えられ、ライトデータWD及びテス
トデータTDを受けて、検査ビットセルアレイ４に対して
テストデータTDを出力すると共に、ライトデータWD及び
テストデータTDに対応するテストＥＣＣを生成してレジ
スタ６に対して出力する。尚、動作が実質的に同じであ
るにもかかわらず、異なるブロック図を示し説明したの
は、回路設計上、複数の概念により表してある方が実装
しやすいであろうとの配慮からである。従って、重ねて
言及するが、本実施の形態による半導体メモリ装置は、
第１の実施の形態による半導体メモリ装置と、その効果
等につき、何等異なるものでは無い。
の形態による半導体メモリ装置は、図５に示されるよう
な構成を備えている。図１及び図５を参照すると理解さ
れるように、本実施の形態による半導体メモリ装置は、
前述の第１の実施の形態による半導体メモリ装置の変形
である。詳しくは、本実施の形態による半導体メモリ装
置は、第１の実施の形態におけるＥＣＣジェネレータ
２、セレクタ３、及びテスト用ＥＣＣジェネレータ５に
変えて、通常用／テスト用機能切替部８１を有するＥＣ
Ｃジェネレータ８を備えている。尚、他の構成要素は、
各々、第１の実施の形態における夫々の構成要素と同じ
ものである。ここで、本実施の形態による半導体メモリ
装置は、その動作上、図１に示される第１の実施の形態
による半導体メモリ装置と何等異なるものでは無い。即
ち、ＥＣＣジェネレータ８は、通常用／テスト用機能切
替部８１に対してテスト信号ＴＥＳＴが入力されるか否
かにより、機能が切り換えられ、第１の実施の形態にお
けるＥＣＣジェネレータ２、セレクタ３、及びテスト用
ＥＣＣジェネレータ５と同様の動作を行う。詳しくは、
ＥＣＣジェネレータ８は、通常動作時において、ライト
データWDを受けて、該ライトデータWDに対応するＥＣＣ
を生成して検査ビットセルアレイ４に対して出力する。
また、ＥＣＣジェネレータ８は、テスト信号ＴＥＳＴが
入力されると、通常用／テスト用機能切替部８１によ
り、その機能が切り替えられ、ライトデータWD及びテス
トデータTDを受けて、検査ビットセルアレイ４に対して
テストデータTDを出力すると共に、ライトデータWD及び
テストデータTDに対応するテストＥＣＣを生成してレジ
スタ６に対して出力する。尚、動作が実質的に同じであ
るにもかかわらず、異なるブロック図を示し説明したの
は、回路設計上、複数の概念により表してある方が実装
しやすいであろうとの配慮からである。従って、重ねて
言及するが、本実施の形態による半導体メモリ装置は、
第１の実施の形態による半導体メモリ装置と、その効果
等につき、何等異なるものでは無い。
【００３０】尚、以上説明してきた第１及び第２の実施
の形態による半導体メモリ装置において、当該装置が良
品であるか不良品であるかを判定するためのライトデー
タWD及びテストデータTDとリードデータRDとの比較は、
該装置外部において行われても良いし、また、該装置内
部にテスト用の比較回路を設けることにより、内部にお
いて行われるものとしても良い。
の形態による半導体メモリ装置において、当該装置が良
品であるか不良品であるかを判定するためのライトデー
タWD及びテストデータTDとリードデータRDとの比較は、
該装置外部において行われても良いし、また、該装置内
部にテスト用の比較回路を設けることにより、内部にお
いて行われるものとしても良い。
【００３１】
【実施例】以上、本発明につき実施の形態を挙げて説明
してきたが、更に理解を深めるために、第２の実施の形
態による半導体メモリ装置に関し、図６にその検査行列
Ｈが示され、各構成要素がより具体的な回路として図７
乃至図１０に示される実施例について説明する。尚、本
実施例において、データセルアレイ１は、１ワードライ
ンが８ビットとなるように構成されたものであり、それ
に伴い検査ビットセルアレイ４は、１ワードラインが４
ビットとなるように構成され、また、レジスタ６は５ビ
ットとなるように構成されている。データセルアレイ１
のワードラインを１６ビットで構成すると、検査ビット
セルアレイ４のワードラインは５ビットにて、またレジ
スタ６は６ビットで構成される。同様に、データセルア
レイ１のワードラインを３２ビットで構成すると、検査
ビットセルアレイ４のワードラインは６ビットにて、レ
ジスタ６は７ビットで構成される。
してきたが、更に理解を深めるために、第２の実施の形
態による半導体メモリ装置に関し、図６にその検査行列
Ｈが示され、各構成要素がより具体的な回路として図７
乃至図１０に示される実施例について説明する。尚、本
実施例において、データセルアレイ１は、１ワードライ
ンが８ビットとなるように構成されたものであり、それ
に伴い検査ビットセルアレイ４は、１ワードラインが４
ビットとなるように構成され、また、レジスタ６は５ビ
ットとなるように構成されている。データセルアレイ１
のワードラインを１６ビットで構成すると、検査ビット
セルアレイ４のワードラインは５ビットにて、またレジ
スタ６は６ビットで構成される。同様に、データセルア
レイ１のワードラインを３２ビットで構成すると、検査
ビットセルアレイ４のワードラインは６ビットにて、レ
ジスタ６は７ビットで構成される。
【００３２】本実施例によるＥＣＣジェネレータ８は、
図７に示されるように、通常動作時においては、データ
セルアレイ１に入力される第１乃至第８のライトデータ
WD1〜WD8 を受けて、第１乃至第４のＥＣＣを生成し、
セレクタにて構成される通常用／テスト用機能切替部８
１を介して、検査ビットセルアレイに対して生成した第
１乃至第４のＥＣＣを出力する。本実施例において第１
乃至第４のＥＣＣは、夫々、次のようにして求められ
る。即ち、第１のＥＣＣは、第１、第４、第５、第７及
び第８のライトデータWD1 ，WD4 ，WD5 ，WD7 ，WD8 を
入力とした場合における排他的論理和として求められ
る。第２のＥＣＣは、第１、第２、第５、第６及び第８
のライトデータWD1 ，WD2 ，WD5 ，WD6 ，WD8 を入力と
した場合における排他的論理和として求められる。第３
のＥＣＣは、第２、第３、第５、第６及び第７のライト
データWD2 ，WD3 ，WD5 ，WD6 ，WD7 を入力とした場合
における排他的論理和として求められる。第４のＥＣＣ
は、第３、第４、第６、第７及び第８のライトデータWD
3 ，WD4 ，WD6 ，WD7 ，WD8 を入力とした場合における
排他的論理和として求められる。一方、本実施例による
ＥＣＣジェネレータ８は、テスト動作時においては、第
１乃至第８のライトデータWD1 〜WD8 及び第１乃至第４
のテストデータTD1 〜TD4 を受けて、第１乃至第４のテ
ストデータTD1 〜TD4 を、通常用／テスト用機能切替部
８１を介して、出力する一方で、通常動作時と同様にし
て得られた第１乃至第４のＥＣＣの夫々と対応する第１
乃至第４のテストデータTD1 〜TD4 の夫々との排他的論
理和として得られる第１乃至第４のテストＥＣＣと、第
１乃至第４のテストデータTD1 〜TD4 の排他的論理和と
して得られる第５のテストＥＣＣとをレジスタ６に対し
て出力する。尚、データセルアレイは、ワード毎に、第
１乃至第８のライトデータWD1 〜WD8 と同じ値を有する
第１乃至第８のセルデータDD1 〜DD8 を出力する。検査
ビットセルアレイ４は、第１乃至第４のビットデータBD
1 〜BD4 を出力する。また、検査ビットセルアレイ４の
出力する第１乃至第４のビットデータBD1 〜BD4 は、通
常動作時においては、第１乃至第４のＥＣＣであり、テ
スト時においては、第１乃至第４のテストデータTD1 〜
TD4 である。また、レジスタ６の出力する第１乃至第５
のレジスタデータTE1 〜TE5 は、第１乃至第５のテスト
ＥＣＣである。
図７に示されるように、通常動作時においては、データ
セルアレイ１に入力される第１乃至第８のライトデータ
WD1〜WD8 を受けて、第１乃至第４のＥＣＣを生成し、
セレクタにて構成される通常用／テスト用機能切替部８
１を介して、検査ビットセルアレイに対して生成した第
１乃至第４のＥＣＣを出力する。本実施例において第１
乃至第４のＥＣＣは、夫々、次のようにして求められ
る。即ち、第１のＥＣＣは、第１、第４、第５、第７及
び第８のライトデータWD1 ，WD4 ，WD5 ，WD7 ，WD8 を
入力とした場合における排他的論理和として求められ
る。第２のＥＣＣは、第１、第２、第５、第６及び第８
のライトデータWD1 ，WD2 ，WD5 ，WD6 ，WD8 を入力と
した場合における排他的論理和として求められる。第３
のＥＣＣは、第２、第３、第５、第６及び第７のライト
データWD2 ，WD3 ，WD5 ，WD6 ，WD7 を入力とした場合
における排他的論理和として求められる。第４のＥＣＣ
は、第３、第４、第６、第７及び第８のライトデータWD
3 ，WD4 ，WD6 ，WD7 ，WD8 を入力とした場合における
排他的論理和として求められる。一方、本実施例による
ＥＣＣジェネレータ８は、テスト動作時においては、第
１乃至第８のライトデータWD1 〜WD8 及び第１乃至第４
のテストデータTD1 〜TD4 を受けて、第１乃至第４のテ
ストデータTD1 〜TD4 を、通常用／テスト用機能切替部
８１を介して、出力する一方で、通常動作時と同様にし
て得られた第１乃至第４のＥＣＣの夫々と対応する第１
乃至第４のテストデータTD1 〜TD4 の夫々との排他的論
理和として得られる第１乃至第４のテストＥＣＣと、第
１乃至第４のテストデータTD1 〜TD4 の排他的論理和と
して得られる第５のテストＥＣＣとをレジスタ６に対し
て出力する。尚、データセルアレイは、ワード毎に、第
１乃至第８のライトデータWD1 〜WD8 と同じ値を有する
第１乃至第８のセルデータDD1 〜DD8 を出力する。検査
ビットセルアレイ４は、第１乃至第４のビットデータBD
1 〜BD4 を出力する。また、検査ビットセルアレイ４の
出力する第１乃至第４のビットデータBD1 〜BD4 は、通
常動作時においては、第１乃至第４のＥＣＣであり、テ
スト時においては、第１乃至第４のテストデータTD1 〜
TD4 である。また、レジスタ６の出力する第１乃至第５
のレジスタデータTE1 〜TE5 は、第１乃至第５のテスト
ＥＣＣである。
【００３３】本実施例によるシンドローム生成部７１
は、図８に示されるように、生成機能切替部７１１を備
えている。生成機能切替部７１１は、テスト信号ＴＥＳ
Ｔが入力されるとテスト状態になり、第１乃至第４のレ
ジスタデータTE1 〜TE4 を選択すると共に、第５のレジ
スタデータTE5 他の信号に従い生成された第５のシンド
ロームSY5 を出力する。一方、生成機能切替部７１１
は、通常動作時においては、レジスタ６から出力される
第１乃至第４のレジスタデータTE1 〜TE4 に代えて全て
０として出力するとともに、第５のシンドロームSY5 を
０として出力する。尚、この動作から理解されるよう
に、本実施の形態におけるテスト信号ＴＥＳＴは、正論
理で示されるものであり、テスト信号ＴＥＳＴが“Ｈ”
の際には、生成機能切替部７１１は第１乃至第４のレジ
スタデータTE1 〜TE4 を出力すると共に、第５のシンド
ロームSY5 を出力する。一方、テスト信号が“Ｌ”の際
には、生成機能切替部７１１は、第１乃至第４のレジス
タデータTE1 〜TE4 及び第５のシンドロームSY5 とし
て、オール０を出力する。また、このような生成機能切
替部７１１の動作により、シンドローム生成部７１全体
としては、次のように動作する。即ち、通常動作時にお
いて、シンドローム生成部７１は、データセルアレイ１
からの第１乃至第８のセルデータDD1 〜DD8 及び検査ビ
ットセルアレイ４からの第１乃至第４のビットデータBD
1 〜BD4 を受けて、第１乃至第４のシンドロームSY1 〜
SY4 を生成し、シンドロームデコード部７２に対して出
力する。尚、この際、第５のシンドロームSY5 は、０で
ある。一方、テスト時においては、シンドローム生成部
７１は、第１乃至第８のセルデータDD1 〜DD8 及び第１
乃至第４のビットデータBD1 〜BD4 と、レジスタ６から
の第１乃至第５のレジスタデータTE1 〜TE5 とを受け
て、第１乃至第５のシンドロームSY1 〜SY5 を出力す
る。詳しくは、テスト状態における第１乃至第５のシン
ドロームSY1 〜SY5 は、夫々、次のようにして求められ
る。第１のシンドロームSY1 は、第１、第４、第５、第
７、第８のセルデータDD1 ，DD4 ，DD5 ，DD7 ，DD
8 と、第１のビットデータBD1 及び第１のレジスタデー
タTE1 との排他的論理和として求められる。第２のシン
ドロームSY2 は、第１、第２、第５、第６、第８のセル
データDD1 ，DD2 ，DD5 ，DD6 ，DD8 と、第２のビット
データBD2 及び第２のレジスタデータTE2 との排他的論
理和として求められる。第３のシンドロームSY3 は、第
２、第３、第５、第６、第７のセルデータDD2 ，DD3 ，
DD5 ，DD6 ，DD7 と、第３のビットデータBD3 及び第３
のレジスタデータTE3 との排他的論理和として求められ
る。第４のシンドロームSY4 は、第３、第４、第６、第
７、第８のセルデータDD3 ，DD4，DD6 ，DD7 ，DD
8 と、第４のビットデータBD4 及び第４のレジスタデー
タTE4 との排他的論理和として求められる。第５のシン
ドロームSY5 は、第１乃至第４のビットデータBD1 〜BD
4 と第５のレジスタデータTE5 との排他的論理和として
求められる。尚、通常動作時においては第１乃至第４の
各レジスタデータTE1 〜TE4 がオール０になるため、第
１乃至第４の各シンドロームSY1 〜SY4 として、レジス
タデータを考慮しない際における排他的論理和と同じ結
果を出力すると共に、第５のシンドロームSY5 として０
を出力することとなる。
は、図８に示されるように、生成機能切替部７１１を備
えている。生成機能切替部７１１は、テスト信号ＴＥＳ
Ｔが入力されるとテスト状態になり、第１乃至第４のレ
ジスタデータTE1 〜TE4 を選択すると共に、第５のレジ
スタデータTE5 他の信号に従い生成された第５のシンド
ロームSY5 を出力する。一方、生成機能切替部７１１
は、通常動作時においては、レジスタ６から出力される
第１乃至第４のレジスタデータTE1 〜TE4 に代えて全て
０として出力するとともに、第５のシンドロームSY5 を
０として出力する。尚、この動作から理解されるよう
に、本実施の形態におけるテスト信号ＴＥＳＴは、正論
理で示されるものであり、テスト信号ＴＥＳＴが“Ｈ”
の際には、生成機能切替部７１１は第１乃至第４のレジ
スタデータTE1 〜TE4 を出力すると共に、第５のシンド
ロームSY5 を出力する。一方、テスト信号が“Ｌ”の際
には、生成機能切替部７１１は、第１乃至第４のレジス
タデータTE1 〜TE4 及び第５のシンドロームSY5 とし
て、オール０を出力する。また、このような生成機能切
替部７１１の動作により、シンドローム生成部７１全体
としては、次のように動作する。即ち、通常動作時にお
いて、シンドローム生成部７１は、データセルアレイ１
からの第１乃至第８のセルデータDD1 〜DD8 及び検査ビ
ットセルアレイ４からの第１乃至第４のビットデータBD
1 〜BD4 を受けて、第１乃至第４のシンドロームSY1 〜
SY4 を生成し、シンドロームデコード部７２に対して出
力する。尚、この際、第５のシンドロームSY5 は、０で
ある。一方、テスト時においては、シンドローム生成部
７１は、第１乃至第８のセルデータDD1 〜DD8 及び第１
乃至第４のビットデータBD1 〜BD4 と、レジスタ６から
の第１乃至第５のレジスタデータTE1 〜TE5 とを受け
て、第１乃至第５のシンドロームSY1 〜SY5 を出力す
る。詳しくは、テスト状態における第１乃至第５のシン
ドロームSY1 〜SY5 は、夫々、次のようにして求められ
る。第１のシンドロームSY1 は、第１、第４、第５、第
７、第８のセルデータDD1 ，DD4 ，DD5 ，DD7 ，DD
8 と、第１のビットデータBD1 及び第１のレジスタデー
タTE1 との排他的論理和として求められる。第２のシン
ドロームSY2 は、第１、第２、第５、第６、第８のセル
データDD1 ，DD2 ，DD5 ，DD6 ，DD8 と、第２のビット
データBD2 及び第２のレジスタデータTE2 との排他的論
理和として求められる。第３のシンドロームSY3 は、第
２、第３、第５、第６、第７のセルデータDD2 ，DD3 ，
DD5 ，DD6 ，DD7 と、第３のビットデータBD3 及び第３
のレジスタデータTE3 との排他的論理和として求められ
る。第４のシンドロームSY4 は、第３、第４、第６、第
７、第８のセルデータDD3 ，DD4，DD6 ，DD7 ，DD
8 と、第４のビットデータBD4 及び第４のレジスタデー
タTE4 との排他的論理和として求められる。第５のシン
ドロームSY5 は、第１乃至第４のビットデータBD1 〜BD
4 と第５のレジスタデータTE5 との排他的論理和として
求められる。尚、通常動作時においては第１乃至第４の
各レジスタデータTE1 〜TE4 がオール０になるため、第
１乃至第４の各シンドロームSY1 〜SY4 として、レジス
タデータを考慮しない際における排他的論理和と同じ結
果を出力すると共に、第５のシンドロームSY5 として０
を出力することとなる。
【００３４】本実施例によるシンドロームデコード部７
２は、第１乃至第５のシンドロームSY1 〜SY5 を受け
て、図９に示されるようにして、各シンドロームを必要
に応じて反転などした上で、論理積を求めることによ
り、第１乃至第８のシンドロームデコードデータSD1 〜
SD8 を生成し、誤り訂正部７４に対して出力する。ま
た、本実施例による検査ビットセル用シンドロームデコ
ード部７３は、第１乃至第５のシンドロームSY1 〜SY5
を受けて、図９に示されるようにして、各シンドローム
を必要に応じて反転などした上で、論理積を求めること
により、シンドロームデコードビットSB1 〜SB4 を生成
し、検査ビットセル用誤り訂正部７５に対して出力す
る。
２は、第１乃至第５のシンドロームSY1 〜SY5 を受け
て、図９に示されるようにして、各シンドロームを必要
に応じて反転などした上で、論理積を求めることによ
り、第１乃至第８のシンドロームデコードデータSD1 〜
SD8 を生成し、誤り訂正部７４に対して出力する。ま
た、本実施例による検査ビットセル用シンドロームデコ
ード部７３は、第１乃至第５のシンドロームSY1 〜SY5
を受けて、図９に示されるようにして、各シンドローム
を必要に応じて反転などした上で、論理積を求めること
により、シンドロームデコードビットSB1 〜SB4 を生成
し、検査ビットセル用誤り訂正部７５に対して出力す
る。
【００３５】本実施例による誤り訂正部７４は、データ
セルアレイ１からの第１乃至第８のセルデータDD1 〜DD
8 とシンドロームデコード部７２からの第１乃至第８の
シンドロームデコードデータSD1 〜SD8 とを受けて、夫
々、対応する対ごとに、排他的論理和を求めて、第１乃
至第８のリードデータRD1 〜RD8 として出力する。同様
に、本実施例による検査ビットセル用誤り訂正部７５
は、検査ビットセルアレイ４からの第１乃至第４のビッ
トデータBD1 〜BD4 と検査ビットセル用シンドロームデ
コード部７３からの第１乃至第４のシンドロームデコー
ドビットSB1 〜SB4 とを受けて、夫々、対応する対ごと
に、排他的論理和を求めて、第９乃至第１２のリードデ
ータRD9 〜RD12として出力する。
セルアレイ１からの第１乃至第８のセルデータDD1 〜DD
8 とシンドロームデコード部７２からの第１乃至第８の
シンドロームデコードデータSD1 〜SD8 とを受けて、夫
々、対応する対ごとに、排他的論理和を求めて、第１乃
至第８のリードデータRD1 〜RD8 として出力する。同様
に、本実施例による検査ビットセル用誤り訂正部７５
は、検査ビットセルアレイ４からの第１乃至第４のビッ
トデータBD1 〜BD4 と検査ビットセル用シンドロームデ
コード部７３からの第１乃至第４のシンドロームデコー
ドビットSB1 〜SB4 とを受けて、夫々、対応する対ごと
に、排他的論理和を求めて、第９乃至第１２のリードデ
ータRD9 〜RD12として出力する。
【００３６】このような構成を備えた本実施例の半導体
メモリ装置に対して、前述のように図６に示される検査
行列Ｈを用いて各メモリセルをテストすることにより、
データセルアレイ１及び検査ビットセルアレイ４を１つ
のメモリセルアレイとみなした場合における各ワードラ
インごとに、１ワードラインあたりのエラーが１ビット
以下である場合と、１ワードラインあたりのエラーが２
ビット以上である場合とを容易に分けることができるこ
とから、実施の形態において説明したような種々の効果
が得られることとなる。
メモリ装置に対して、前述のように図６に示される検査
行列Ｈを用いて各メモリセルをテストすることにより、
データセルアレイ１及び検査ビットセルアレイ４を１つ
のメモリセルアレイとみなした場合における各ワードラ
インごとに、１ワードラインあたりのエラーが１ビット
以下である場合と、１ワードラインあたりのエラーが２
ビット以上である場合とを容易に分けることができるこ
とから、実施の形態において説明したような種々の効果
が得られることとなる。
【００３７】
【発明の効果】以上説明してきたように、本発明によれ
ば、検査ビットセルアレイとデータセルアレイとを全体
として一つのメモリセルアレイとみなして、当該メモリ
セルアレイに対応するテストＥＣＣを生成すると共に、
当該メモリセルアレイの有する複数のワードラインに関
し、各ワードラインごとのエラーが１ビット以下である
場合に良品と判定し、エラーが２ビット以上であるワー
ドラインが１つでもある場合には不良品と判定すること
としたため、従来、不良品と判定されていたものの内、
性能に関して実質上問題とならないものを良品と判定で
きることから、従来の技術と比較して、歩留まりの向上
が図られている。
ば、検査ビットセルアレイとデータセルアレイとを全体
として一つのメモリセルアレイとみなして、当該メモリ
セルアレイに対応するテストＥＣＣを生成すると共に、
当該メモリセルアレイの有する複数のワードラインに関
し、各ワードラインごとのエラーが１ビット以下である
場合に良品と判定し、エラーが２ビット以上であるワー
ドラインが１つでもある場合には不良品と判定すること
としたため、従来、不良品と判定されていたものの内、
性能に関して実質上問題とならないものを良品と判定で
きることから、従来の技術と比較して、歩留まりの向上
が図られている。
【図１】本発明の第１の実施の形態による半導体メモリ
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】図１に示される半導体メモリ装置のテスト時に
おける主要な構成を示すブロック図である。
おける主要な構成を示すブロック図である。
【図３】図１に示される半導体メモリ装置の通常動作時
における主要な構成を示すブロック図である。
における主要な構成を示すブロック図である。
【図４】図１に示される半導体メモリ装置の有するＥＣ
Ｃデコーダの構成を示すブロック図である。
Ｃデコーダの構成を示すブロック図である。
【図５】本発明の第２の実施の形態による半導体メモリ
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図６】本発明の実施例における検査行列を示す図であ
る。
る。
【図７】本発明の実施例によるＥＣＣジェネレータを示
す図である。
す図である。
【図８】本発明の実施例によるシンドローム生成部を示
す図である。
す図である。
【図９】本発明の実施例によるシンドロームでコード部
及び検査ビットセル用シンドロームでコード部を示す図
である。
及び検査ビットセル用シンドロームでコード部を示す図
である。
【図１０】本発明の実施例による誤り訂正部及び検査ビ
ットセル用誤り訂正部を示す図である。
ットセル用誤り訂正部を示す図である。
１ データセルアレイ ２ ＥＣＣジェネレータ ３ セレクタ ４ 検査ビットセルアレイ ５ テスト用ＥＣＣジェネレータ ６ レジスタ ７ ＥＣＣデコーダ ７１ シンドローム生成部 ７１１ 生成機能切替部 ７２ シンドロームデコード部 ７３ 検査ビットセル用シンドロームデコード部 ７４ 誤り訂正部 ７５ 検査ビットセル用誤り訂正部 ８ ＥＣＣジェネレータ ８１ 通常用／テスト用機能切替部 WD ライトデータ TD テストデータ RD リードデータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G06F 11/10 G06F 12/16
Claims (5)
- 【請求項１】 誤り訂正符号を格納するための検査ビッ
トセルアレイとライトデータを格納するためのデータセ
ルアレイとテスト用ＥＣＣジェネレータとを備え、且
つ、誤り訂正機能を有するようにして製造された半導体
メモリ装置が、良品であるか不良品であるかを判定する
ための半導体メモリ装置テスト方法であって、前記デー
タセルアレイ及び前記検査ビットセルアレイを全体とし
て１つのメモリセルアレイとみなし、前記テスト用ＥＣ
Ｃジェネレータにより、前記ライトデータと前記検査ビ
ットセルアレイに対してテスト用として書き込まれるテ
ストデータとから当該メモリセルアレイに対するテスト
用の誤り訂正符号であるテスト誤り訂正符号を生成する
ことによって、当該メモリセルアレイの有する複数のワ
ードラインに関し、各ワードラインごとのエラーが１ビ
ット以下である場合に良品と判定し、エラーが２ビット
以上であるワードラインが１つでもある場合には不良品
と判定することを特徴とする半導体メモリ装置テスト方
法。 - 【請求項２】 ライトデータを格納するためのデータセ
ルアレイと、前記ライトデータを受けて当該ライトデー
タに対応する誤り訂正符号を生成するためのＥＣＣジェ
ネレータと、該誤り訂正符号を格納するための検査ビッ
トセルアレイとを備え、少なくとも１ビットのエラーを
訂正することができる半導体メモリ装置において、 当該半導体メモリ装置が良品であるか不良品であるかを
判定するために、当該判定の際に、前記データセルアレ
イに書き込まれる前記ライトデータと前記検査ビットセ
ルアレイに対して当該半導体メモリ装置外部からテスト
用として書き込まれるテストデータとを受けて、前記デ
ータセルアレイ及び前記検査ビットセルアレイを全体と
して１つのメモリセルアレイとみなし、前記ライトデー
タ及び前記テストデータから当該メモリセルアレイに対
するテスト用の誤り訂正符号であるテスト誤り訂正符号
を生成するためのテスト用ＥＣＣジェネレータを備える
ことを特徴とする半導体メモリ装置。 - 【請求項３】 請求項２に記載の半導体メモリ装置にお
いて、 当該半導体メモリ装置を通常の目的で使用する際には、
前記ＥＣＣジェネレータの生成した前記誤り訂正符号を
選択して前記検査ビットセルアレイに対して出力し、一
方、当該半導体メモし装置に関して前記判定を行う際に
は、前記テストデータを選択して前記検査ビットセルア
レイに対して出力するための切替手段を更に有すること
を特徴とする半導体メモリ装置。 - 【請求項４】 請求項２又は請求項３のいずれかに記載
の半導体メモリ装置において、 前記通常の目的で使用する際には、前記データセルアレ
イの出力するデータに対し、前記検査ビットセルアレイ
から入力される前記誤り訂正符号を用いて、誤り検出及
び誤り訂正を行い、一方、前記判定を行う際には、前記
データセルアレイ及び前記検査ビットセルアレイの出力
するデータに対し、前記テスト用ＥＣＣジェネレータの
生成した前記テスト誤り訂正符号を用いて、誤り検出及
び誤り訂正を行うためのＥＣＣデコーダを更に有するこ
とを特徴とする半導体メモリ装置。 - 【請求項５】 請求項４の記載の半導体メモリ装置にお
いて、 前記テスト用ＥＣＣジェネレータの生成する前記テスト
誤り訂正符号を一時的に格納するためのレジスタを更に
備えており、 前記ＥＣＣデコーダは、前記判定を行う際に、該レジス
タを介して、前記テスト用ＥＣＣジェネレータの生成し
たテスト誤り符号を受けることを特徴とする半導体メモ
リ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173719A JP3039455B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体メモリ装置テスト方法及び半導体メモリ装置 |
| DE19829234A DE19829234A1 (de) | 1997-06-30 | 1998-06-30 | Prüfverfahren für einen Halbleiter-Datenspeicher und Halbleiter-Datenspeicher |
| US09/107,292 US6295617B1 (en) | 1997-06-30 | 1998-06-30 | Testing method of semiconductor memory device and semiconductor memory device applicable to the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173719A JP3039455B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体メモリ装置テスト方法及び半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1125689A JPH1125689A (ja) | 1999-01-29 |
| JP3039455B2 true JP3039455B2 (ja) | 2000-05-08 |
Family
ID=15965884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9173719A Expired - Lifetime JP3039455B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体メモリ装置テスト方法及び半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6295617B1 (ja) |
| JP (1) | JP3039455B2 (ja) |
| DE (1) | DE19829234A1 (ja) |
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|---|---|---|---|---|
| JP3871471B2 (ja) | 1999-07-12 | 2007-01-24 | 松下電器産業株式会社 | Ｅｃｃ回路搭載半導体記憶装置及びその検査方法 |
| US7073099B1 (en) * | 2002-05-30 | 2006-07-04 | Marvell International Ltd. | Method and apparatus for improving memory operation and yield |
| JP2004234770A (ja) * | 2003-01-31 | 2004-08-19 | Renesas Technology Corp | 半導体記憶装置とテスト方法 |
| US7080288B2 (en) * | 2003-04-28 | 2006-07-18 | International Business Machines Corporation | Method and apparatus for interface failure survivability using error correction |
| DE10334520B4 (de) * | 2003-07-29 | 2008-08-21 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Fehlerkorrektur bei einem digitalen Speicher |
| US6988237B1 (en) | 2004-01-06 | 2006-01-17 | Marvell Semiconductor Israel Ltd. | Error-correction memory architecture for testing production errors |
| JP2005228039A (ja) * | 2004-02-13 | 2005-08-25 | Toshiba Corp | 半導体装置及びそのメモリテスト方法 |
| US7266635B1 (en) | 2004-07-22 | 2007-09-04 | Marvell Semiconductor Israel Ltd. | Address lookup apparatus having memory and content addressable memory |
| US20070061669A1 (en) * | 2005-08-30 | 2007-03-15 | Major Karl L | Method, device and system for detecting error correction defects |
| US7506226B2 (en) * | 2006-05-23 | 2009-03-17 | Micron Technology, Inc. | System and method for more efficiently using error correction codes to facilitate memory device testing |
| TWI462112B (zh) * | 2006-08-04 | 2014-11-21 | Marvell World Trade Ltd | 具有誤差修正功能之完全緩衝式雙直列記憶體模組 |
| JP4652308B2 (ja) * | 2006-10-27 | 2011-03-16 | 富士通テン株式会社 | エラー検出システム及びエラー検出方法 |
| WO2011111211A1 (ja) * | 2010-03-11 | 2011-09-15 | 三菱電機株式会社 | メモリ診断方法、メモリ診断装置およびメモリ診断プログラム |
| CN102890969B (zh) * | 2011-07-20 | 2015-06-10 | 群联电子股份有限公司 | 数据处理方法、存储器控制器及存储器储存装置 |
| KR101524535B1 (ko) * | 2013-05-28 | 2015-06-01 | 중소기업은행 | Ecc 내장 메모리의 메인 어레이 및 ecc 셀-어레이 테스트 방법 |
| KR102324769B1 (ko) | 2015-06-29 | 2021-11-10 | 삼성전자주식회사 | 반도체 메모리 장치의 에러 정정 회로, 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
| US11340979B2 (en) * | 2019-12-27 | 2022-05-24 | Seagate Technology Llc | Mitigation of solid state memory read failures with a testing procedure |
| CN112466380B (zh) * | 2020-12-11 | 2023-08-11 | 西安紫光国芯半导体有限公司 | 存储器及其存储方法 |
| KR20220168737A (ko) * | 2021-06-17 | 2022-12-26 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US11852680B1 (en) * | 2022-08-09 | 2023-12-26 | Nanya Technology Corporation | Test device and test method thereof |
| US11955989B2 (en) * | 2022-08-21 | 2024-04-09 | Nanya Technology Corporation | Memory device and test method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273500A (ja) * | 1985-09-26 | 1987-04-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61187199A (ja) | 1985-02-14 | 1986-08-20 | Nec Corp | 半導体メモリ− |
| JP2777276B2 (ja) * | 1990-09-20 | 1998-07-16 | 株式会社東芝 | 冗長回路付メモリｉｃの試験装置 |
| JPH0554697A (ja) | 1991-08-23 | 1993-03-05 | Sharp Corp | 半導体メモリ |
| US5588112A (en) * | 1992-12-30 | 1996-12-24 | Digital Equipment Corporation | DMA controller for memory scrubbing |
-
1997
- 1997-06-30 JP JP9173719A patent/JP3039455B2/ja not_active Expired - Lifetime
-
1998
- 1998-06-30 US US09/107,292 patent/US6295617B1/en not_active Expired - Fee Related
- 1998-06-30 DE DE19829234A patent/DE19829234A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1125689A (ja) | 1999-01-29 |
| US6295617B1 (en) | 2001-09-25 |
| DE19829234A1 (de) | 1999-01-14 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000201 |