KR101524535B1

KR101524535B1 - Ecc 내장 메모리의 메인 어레이 및 ecc 셀-어레이 테스트 방법

Info

Publication number: KR101524535B1
Application number: KR1020130060648A
Authority: KR
Inventors: 김용수
Original assignee: 중소기업은행
Priority date: 2013-05-28
Filing date: 2013-05-28
Publication date: 2015-06-01
Also published as: KR20140139928A

Abstract

메인 셀-어레이; ECC 셀-어레이; 및 복수 개의 입력데이터에 대한 ECC 입력 데이터를 생성하는 ECC 인코더를 포함하는 메모리가 공개된다. 이 메모리는 ECC 셀-어레이에 기록될 데이터로서, 상기 복수 개의 입력데이터의 일부 또는 전부와 상기 ECC 입력 데이터 중 하나를 선택하도록 되어 있는 쓰기-멀티플렉서를 포함한다.

Description

ECC 내장 메모리의 메인 어레이 및 ECC 셀-어레이 테스트 방법{Main array and ECC array test method for built-in ECC memory}

본 발명은 메모리에 관한 것으로서, 특히 메모리에 내장된 ECC 셀-어레이에 관한 기술이다.

도 1은 일반적인 NAND 플래시 메모리의 내부구조를 나타낸 것이다. 메모리(101)는 입출력 패드(I/O Pads)(100), 제어 로직(200), 아날로그 블록(300), 셀-어레이(400), 주소 디코더 블록들(510, 520, 530), 멀티플렉서(610, 620, 630)들을 포함하여 구성될 수 있다.

입출력 패드(100)는 메모리(101)의 패키지에서 외부로 노출된 단자들에 연결될 수 있다. 도 1에서는 주소(address)와 데이터(data) 입출력 단자가 복수 개 제공된 구성을 예시하였으나, 한 개의 단자만을 통해 주소와 데이터를 입력받는 구성예도 가능하다. 제어 로직(200)은 입출력 패드(100)로부터 주소, 제어신호, 및 데이터 등을 입력받고, 이를 해석하여 주소 디코더 블록들(510, 520, 530), 아날로그 블록(300), 및 입출력 패드(100)를 제어할 수 있다. 아날로그 블록(300)은 셀-어레이(400) 및 주소 디코더 블록들(510, 520, 530)에 필요한 전원을 제공하기 위한 회로를 포함할 수 있으며, 제어 로직(200)에 의해 제어될 수 있다.

본 발명의 일 실시예에 있어서, 셀-어레이(400)는 NAND 셀-어레이로 구성될 수 있으며, 행(칼럼, column)과 열(로우, row)로 이루어진 2차원 매트릭스 구조를 가지 수 있다. 각 열은 워드-라인(word-line)으로 지칭되고, 각 행은 비트-라인(bit-line)으로 지칭될 수 있다. 또한, 셀-어레이(400)는 N개의 섹터들로 구분될 수 있다.

메모리(101)에 입력되는 주소는 셀-어레이(400)의 특정 영역을 지시할 수 있는데, 이 중 칼럼주소는 칼럼디코더(530)에 의해 복호화될 수 있다. 메모리(101)의 입력 데이터 및 출력 데이터가 전달되는 내부 경로에는 한 개 이상의 멀티플렉서(610, 620, 630)가 개재될 수 있다.

셀-어레이(400)는 복수 개의 메인 셀-어레이를 포함할 수 있다. 한 개의 메인 셀-어레이는 데이터를 위한 데이터 셀-어레이, 여분(spare) 셀-어레이, 그리고 데이터 셀이나 여분 셀에서 불량이 발생 시 이를 대치하기 위한 잉여(redundant) 셀-어레이를 포함한다. 이는 제조사에서 초기 불량을 갖는 데이터 셀들을 강인한(robust) 잉여 셀로 대치하여 후속 공정을 진행하기 위해 필요하다. 이러한 초기 불량 셀들은 메인 셀-어레이에만 존재하는 것은 아니다. 즉, ECC 셀-어레이에서도 초기 불량 셀들이 존재할 수 있으므로 이러한 셀들을 구제할 필요가 있다.

에러 정정(correction) 코드는 메모리의 데이터 무결성(integrity)을 위하여 컨트롤러에 의해 많이 사용되어 왔다. 이러한 컨트롤러의 기능이었던 ECC는 이제 독립형(stand-alone) 메모리로 전이되고 있는 추세다. 특히나 표준 NAND 플래시와는 달리 특수 NAND 플래시, 예를 들면 SPI(Serial Periphery Interface) NAND 플래시 같은 것이 그 예이다.

메모리에 내장된 ECC 셀-어레이에 존재하는 초기 불량 셀들을 구제하기 위해서는, ECC 셀-어레이를 테스트해 불량위치를 파악해야 하며 또한 구제가 가능한지를 판단할 수 있어야 한다. 따라서 메인 셀-어레이와 ECC 셀-어레이를 구별하여 테스트(읽기/쓰기) 할 수 있는 방법을 구비하지 않으면 위와 같은 목적을 달성할 수 없다. 제조 비용을 낮추기 위해서는 위와 같이 메인 셀-어레이와 ECC 셀-어레이를 구별하여 테스트 할 수 있는 방법이 반드시 구비되어야 한다.

본 발명에서는 이러한 문제점을 해결하기 위한 메모리의 구조를 제공하고자 한다.

상술한 과제를 해결하기 위해 메인 셀-어레이; ECC 셀-어레이; 복수 개의 입력데이터에 대한 ECC 입력 데이터를 생성하는 ECC 인코더; 및 상기 ECC 셀-어레이에 기록될 데이터로서 상기 복수 개의 입력데이터의 일부 또는 전부와 상기 ECC 입력 데이터 중 하나를 선택하도록 되어 있는 쓰기-멀티플렉서를 포함하는 메모리가 제공된다.

이때, 상기 복수 개의 입력데이터는 한 개의 입력 패드로부터 입력된 시리얼(serial) 데이터일 수 있다.

이때, 상기 쓰기-멀티플렉서에 의해 상기 복수 개의 입력데이터가 선택되는 경우, 외부에서 프로그램 로드 명령이 입력되더라도 상기 메인 셀-어레이의 페이지 버퍼의 제1 쓰기 레지스터의 값이 변하지 않도록 되어 있을 수 있다.

이때, 상기 쓰기-멀티플렉서에 의해 상기 복수 개의 입력데이터가 선택되는 경우, 상기 제1 쓰기 레지스터를 위한 제1 쓰기 드라이버의 출력은 모두 디스에이블(disable)되도록 되어 있을 수 있다.

이때, 상기 쓰기-멀티플렉서에 의해 상기 복수 개의 입력데이터가 선택되는 경우, 상기 프로그램 로드 명령이 입력되더라도 상기 제1 쓰기 레지스터를 초기화하기 위한 내부신호가 이네이블(enable)되지 않도록 되어 있을 수 있다.

이때, 상기 내부신호는 상기 메인 셀-어레이와 상기 ECC 셀-어레이를 위한 모든 페이지 버퍼에 공통으로 연결되어 있을 수 있다.

본 발명의 다른 관점에 따라 제공되는 메모리는, 메인 셀-어레이; ECC 셀-어레이; 상기 메인 셀-어레이에서 읽은 복수 개의 메인 셀 데이터를 상기 ECC 셀-어레이에서 읽은 복수 개의 ECC 데이터를 이용하여 보정하여 생성한 보정 데이터를 제공하는 ECC 보정부; 및 상기 보정 데이터와 상기 ECC 데이터 중 하나를 선택하여 출력하도록 되어 있는 읽기-멀티플렉서를 포함한다.

이때, 상기 읽기-멀티플렉서에 의해 선택된 데이터는 한 개의 패드를 통해 시리얼 방식으로 출력될 수 있다.

본 발명의 다른 관점에 따라, 메인 셀-어레이, 및 ECC 셀-어레이를 포함하는 메모리를 테스트하는 방법이 제공된다. 이 방법은, ECC 테스트 모드로 전환하는 명령을 입력받는 단계; 상기 메인 셀-어레이를 위한 페이지 버퍼의 쓰기 레지스터를 구동하는 쓰기 드라이버의 출력을 디스에이블하는 단계; 외부로부터 입력받은 복수 개의 입력데이터를 상기 ECC 셀-어레이에 쓰는 단계; 및 상기 ECC 셀-어레이에 저장되어 있는 ECC 데이터를 출력하는 단계를 포함한다.

이때, 상기 입력데이터와 상기 ECC 데이터는 동일한 한 개의 입출력 패드를 통해 입출력될 수 있다.

이때, 상기 메모리는, 상기 복수 개의 입력데이터에 대한 ECC 입력 데이터를 생성하는 ECC 인코더; 및 상기 ECC 셀-어레이에 기록될 데이터로서, 상기 복수 개의 입력데이터의 일부 또는 전부와 상기 ECC 입력 데이터 중 하나를 선택하도록 되어 있는 쓰기-멀티플렉서를 더 포함할 수 있다.

이때, 상기 메모리는, 상기 메인 셀-어레이에서 읽은 복수 개의 메인 셀 데이터를 상기 ECC 데이터를 이용하여 보정하여 생성한 보정 데이터를 제공하는 ECC 보정부; 및 상기 보정 데이터와 상기 ECC 데이터 중 하나를 선택하여 출력하도록 되어 있는 읽기-멀티플렉서를 더 포함할 수 있다.

본 발명에 따르면 ECC 셀-어레이가 내장된 메모리에 있어서, 메인 셀-어레이와 ECC 셀-어레이를 구별하여 테스트 할 수 있다.

도 1은 일반적인 NAND 플래시 메모리의 내부구조를 나타낸 것이다.
도 2는 본 발명의 일 실시예에서 사용되는 NAND 플래시 메모리의 페이지 버퍼, 칼럼디코더 어레이 및 감지증폭기의 예를 나타낸다.
도 3은 NAND 플래시 메모리의 프로그램 데이터 로드 오퍼레이션의 타이밍 다이어그램의 예를 나타낸 것이다.
도 4a는 본 발명의 일 실시예에서 사용되는 셀-어레이의 구조를 나타낸 것이다.
도 4b는 도 4a에 도시한 8개의 메인 셀-어레이 중 한 개의 메인 셀-어레이의 구조를 더 자세히 나타낸 것이다.
도 5a는 본 발명의 일 실시예에 따른 메인 셀-어레이와 ECC 셀-어레이의 구조를 나타낸 것이다.
도 5b는 본 발명의 일 실시예에 따른 ECC 테스트 모드를 위한 주변회로를 나타낸 것이다.
도 5c는 본 발명의 일 실시예에 따른 ECC 테스트 모드를 지원하기 위한 쓰기 레지스터 리셋 드라이버, ECC 셀-어레이를 위한 쓰기 드라이버, 및 메인 셀-어레이를 위한 쓰기 드라이버의 예를 나타낸 것이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 시리얼 NAND 플래시 메모리의 데이터 쓰기 타이밍 다이어그램이다.
도 7a는 ECC 셀-어레이의 페이지 버퍼의 쓰기 레지스터에 외부 데이터로부터 생성된 ECC 입력 데이터와 상기 외부 데이터 중 하나를 선택하여 제공하는 ECC 쓰기-멀티플렉서 회로를 나타낸다.
도 7b는 도 7a에 나타낸 각 멀티플렉서의 구조를 나타낸 것이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 시리얼 NAND 플래시 메모리의 데이터 읽기 타이밍 다이어그램이다.
도 9는 본 발명의 일 실시예에 따라 ECC 셀-어레이에 기록된 ECC 데이터와 메인 셀-어레이에 기록된 메인 셀 데이터를 상기 ECC 데이터를 이용하여 보정한 보정 데이터를 선택하는 출력하는 읽기-멀티플렉서의 구성을 나타낸 것이다.
도 10a는 본 발명의 일 실시예에 따라 메인 셀-어레이와 ECC 셀-어레이에 데이터를 기록하는 방법을 설명하기 위한 도면이다.
도 10b는 본 발명의 일 실시예에 따라 메인 셀-어레이와 ECC 셀-어레이에 기록된 데이터를 출력하는 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따라 NAND 플래시 메모리 테스트 방법을 나타낸 순서도이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 이하에서 사용되는 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.

도 2는 본 발명의 일 실시예에서 사용되는 NAND 플래시 메모리에서 사용되는 페이지 버퍼(page buffer), 칼럼디코더 어레이(Y-decoder array) 및 감지증폭기(sense amplifier)의 예를 나타내고, 도 3은 NAND 플래시 메모리의 프로그램 데이터 로드 오퍼레이션(program data load operation)의 타이밍 다이어그램(timing diagram)의 예를 나타낸 것이다.

NAND 플래시 메모리의 외부로부터 프로그램 로드 명령(program load command)(80h)이 인가된 후, 칼럼주소(column address) 및 로우주소(low address)가 인가된다. 칼럼주소는 2 사이클에 걸쳐 입력되고, 로우주소는 3 사이클에 걸쳐 입력될 수 있다. 그 후, 데이터가 인가되면서 프로그램 데이터 로드 오퍼레이션(program data load operation)이 시작된다.

도 3과 같이 프로그램 로드 명령(80h)이 인가되면 내부적으로 PDRSTb 신호가 로우(Low)로 이네이블(enable)되면서 페이지 버퍼(1)의 쓰기 레지스터(write register)(4)의 PDDATA 노드(node)를 로지컬 하이(logical high)로 초기화(initialize)시킨다. NAND 플래시 메모리에서는 삭제 오퍼레이션(erase operation)에 의해서 셀 데이터(cell data)를 로지컬 하이(logical high)로 만들고, 프로그램 오퍼레이션(program operation)에 의해서 셀 데이터를 로지컬 로우(logical low)로 만든다. 따라서 프로그램 데이터 로드 시 인가되는 데이터가 로지컬 하이인 경우, 셀 데이터를 있는 그대로 두는 인히비트 오퍼레이션(inhibit operation)이 수행된다. 그리고 프로그램 데이터가 로지컬 로우인 경우 셀 데이터를 로지컬 로우로 만드는 프로그램 오퍼레이션이 수행된다. 쓰기 레지스터를 초기에 하이(high) 상태로 만드는 것은 프로그램 오퍼레이션 시 모든 셀 데이터는 인히비트 오퍼레이션을 수행하겠다는 의미를 갖게 된다. 이제 외부에서 입력되는 프로그램 데이터가 로지컬 로우인 경우에만 쓰기 레지스터의 PDDATA를 로지컬 로우로 만드는 오퍼레이션을 수행하게 된다.

외부에서 프로그램 데이터로서 로지컬 로우가 가해지게 되면 내부적으로 DI 신호가 로지컬 하이가 되고 nDI 신호는 로지컬 로우로 있게 되어 PDDATA 노드를 로지컬 로우 상태가 되도록 한다. 만일, 외부에서 프로그램 데이터가 로지컬 하이가 인가되면 내부적으로 DI는 로지컬 로우, nDI는 로지컬 하이 상태가 되어 초기에 초기화된 PDDATA는 변화하지 않고 그 상태를 그대로 유지하게 된다.

한편, 내장 ECC를 위해서는 에러를 수정하기 위한 ECC 비트가 필요하기 때문에 ECC를 위한 메모리 공간(space)이 존재하게 된다. ECC 방식으로서 여러 가지 방식이 적용될 수 있다. 일예로서 본 발명에서는 간단한 해밍(Hamming) 코드를 적용한 ECC 방식을 쓰는 경우 8바이트의 데이터 중 1비트의 에러를 수정(1비트/8바이트)하기 위해서는 7비트의 ECC 비트가 필요하게 된다. 이를 위한 메인 셀-어레이와 ECC 셀-어레이의 구조를 도 4a를 통해 설명할 수 있다.

도 4a는 본 발명의 일 실시예에서 사용되는 셀-어레이의 구조를 나타낸 것이다. 셀-어레이는 메인 셀-어레이(410~417)와 ECC 셀-어레이(490)를 포함한다. 메인 셀-어레이는 NAND 플래시 메모리의 I/O '0' ~ '7'을 위한 8개의 메인 셀-어레이(410~417)로 구성된다. 그리고 ECC 비트의 저장을 위한 ECC 셀-어레이(490)가 제공된다.

이때 각 메인 셀-어레이(410~417)는 8개의 데이터 비트를 동시에 입출력할 수 있다. 예컨대 메인 셀-어레이(410)는 메인 셀-어레이 비트 '0' ~ '7'을 동시에 입출력할 수 있다. 각각의 메인 셀-어레이 비트를 위한 영역에는 256개의 개별 페이지 버퍼가 존재한다. 서로 다른 페이지 버퍼는 서로 다른 칼럼주소에 대응된다. 따라서 1개의 메인 셀-어레이에는 2K ( = 256 * 8 ) 개의 페이지 버퍼가 존재하며, 8개의 메인 셀-어레이에는 총 16K ( = 2K * 8 ) 개의 페이지 버퍼가 존재한다.

또한, ECC 셀-어레이(490)는 7개의 ECC 셀-어레이 비트('0' ~ '6')를 동시에 입출력할 수 있다. 각각의 ECC 셀-어레이 비트를 위한 영역에는 256개의 개별 페이지 버퍼가 존재한다. 서로 다른 페이지 버퍼는 서로 다른 칼럼주소에 대응된다. 따라서 ECC 셀-어레이에는 1.75K ( = 256 * 7 ) 개의 페이지 버퍼가 존재한다.

상술한 어레이(410~417, 490)에는 총 17.75K 개의 페이지 버퍼가 존재하지만, 여기에 데이터를 입출력하기 위하여 8비트(2^8=256)의 칼럼주소(ADD<0:7>)가 사용된다.

도 4a에서 도 3에서 설명한 신호 PDRSTb는 8개의 메인 셀-어레이(410~417)와 ECC 셀-어레이(490)를 위한 모든 페이지 버퍼에 공통으로 연결되어 이용된다.

도 4b는 도 4a에 도시한 8개의 메인 셀-어레이 중 한 개의 메인 셀-어레이의 구조를 더 자세히 나타낸 것이다. 한 개의 메인 셀-어레이는 데이터를 위한 데이터 셀-어레이, 여분(spare) 셀-어레이, 그리고 데이터 셀이나 여분 셀에서 불량이 발생 시 이를 대치하기 위한 잉여(redundant) 셀-어레이를 포함할 수 있다.

도 5a는 본 발명의 일 실시예에 따른 메인 셀-어레이와 ECC 셀-어레이의 구조를 나타낸 것이다. 도 5b는 본 발명의 일 실시예에 따른 ECC 테스트 모드를 위한 주변회로를 나타낸 것이다. 도 5c는 본 발명의 일 실시예에 따른 ECC 테스트 모드를 지원하기 위한 쓰기 레지스터 리셋 드라이버, ECC 셀-어레이를 위한 쓰기 드라이버, 및 메인 셀-어레이를 위한 쓰기 드라이버의 예를 나타낸 것이다.

이하, 도 5a 내지 도 5c를 함께 참조하여 설명한다. 셀-어레이로부터 데이터를 읽으면, 메인 셀-어레이(410~417)로부터 8바이트의 데이터, 그리고 ECC 셀-어레이(490)로부터 7비트의 데이터가 셀-어레이로부터 페이지 버퍼(PB)를 거쳐 도 5b의 주변 회로(peripheral circuit)(54~59)에 전달된다.

ECC 디코더 회로(54)는 8바이트의 데이터(IO0<0:7> ~ IO7<0:7>), 7비트의 ECC 데이터(ECC<0:6>), 및 내부신호 TMECCDIS를 입력 받아 에러가 발생한 비트의 데이터를 수정하기 위한 7비트의 ERR<0:6>을 출력한다.

ECC 정정 회로(55)는 ERR<0:6> 및 데이터(IO0<0:7> ~ IO7<0:7>)를 입력 받아 에러가 발생된 비트를 수정한 결과값인 cIO0<0:7> ~ cIO7<0:7>을 출력하여, Dout 버퍼로 전송하고 최종 SO 패드를 통해 시리얼로 데이터를 출력하게 된다.

반대로, ECC 인코더 회로(57)는, 데이터를 셀-어레이에 프로그램 하는 경우, 외부에서 SPI 인터페이스를 통해 주어지는 8바이트의 데이터(DI0<0:7> ~ DI7<0:7>) 및 내부신호 TMECCDIS를 입력받아 pECC<0:6> 비트들을 출력한다. 그 다음 8바이트의 데이터(DI0<0:7> ~ DI7<0:7>)는 메인 셀-어레이에 쓰고, pECC<0:6>은 ECC 셀-어레이에 쓴다.

주변회로(56)는 메인 셀-어레이(410~417)와 ECC 셀-어레이(490)에서 읽은 데이터를 선택적으로 출력하는 멀티플렉서 회로로서, 구체적인 내용은 도 9에 후술한다.

그리고 주변회로(58)는 내부적으로 생성한 ECC 데이터(pECC<0:6>)와 외부에서 입력된 데이터(DI0<0:7>~DI7<0:7>)를 선택적으로 출력하는 멀티플렉서 회로로서, 그 구체적이니 구조는 도 7a에서 후술한다.

주변회로(59)는 ECC 오퍼레이션을 방지하기 위한 TMECCDIS 신호, 메인 셀-어레이 액세스를 위한 TMMAINARR 신호, ECC 셀-어레이의 쓰기 레지스터에 쓰기를 가능하게 하는 TMECCARR 신호를 생성하는 회로로서, CE#, SCLK, SI, WP#, HOLD# 등의 외부입력신호에 의해 동작하는 회로를 나타낸다.

한편, ECC 내장형 NAND 플래시 메모리의 일반 동작 모드에서는, ECC 셀-어레이(490)에 저장되는 7비트의 ECC 데이터는 메인 셀-어레이(410~417)에 저장되는 총 64비트의 데이터로부터 생성된다. 그러나 본 발명의 일 실시예에서는, 외부에서 위의 7비트 ECC 데이터를 직접 입력하여 ECC 셀-어레이(490)에 저장하는 테스트 모드를 제공한다. 이러한 테스트 모드를 시작할 때에는 일반 동작 모드에 따른 ECC 오퍼레이션을 방지해야 한다.

우선, ECC 오퍼레이션을 방지하기 위해서 TMECCDIS 신호가 로지컬 하이 상태가 되도록 테스트 모드 레지스터(59)를 세팅된다. TMECCDIS 신호가 로지컬 하이가 되면 도 5b의 주변회로(54, 57)의 동작이 제한될 수 있다.

그 다음, 메인 셀-어레이(410~417)의 페이지 버퍼에 프로그램 로드 오퍼레이션을 수행할 수 있도록 테스트 모드 레지스터(59)를 세팅한다. 이를 위해, 메인 셀-어레이를 액세스할 수 있도록 TMMAINARR 신호를 로지컬 하이 상태로 만들어 준다. 이를 위해 외부에서 미리 정해진 명령을 입력한다.

그 다음, TMMAINARR 신호가 로지컬 하이가 되어 있는 상태에서 메인 셀-어레이에 있는 페이지 버퍼들에 데이터를 쓰기 위해서 프로그램 로드 명령인 COM80h을 입력한다.

도 5c의 쓰기 레지스터 리셋 드라이버(61)는 디바이스 외부에서 프로그램 로드 명령(80h)이 입력되면 COM80h가 로지컬 하이인 동안 PDRSTb가 로지컬 로우 상태가 되도록 한다. PDRSTb가 로지컬 로우 상태가 되면 쓰기 레지스터(4)의 PDDATA가 로지컬 하이 상태로 리셋된다. PDRSTb 신호는 메인 셀-어레이와 ECC 셀-어레이에 있는 페이지 버퍼에 공통적으로 연결된다. 따라서 모든 페이지 버퍼의 쓰기 레지스터의 PDDATA 노드가 로지컬 하이가 된다.

칼럼주소가 외부에서 가해지면 이제 정해진 칼럼주소에 해당하는 페이지 버퍼로 데이터를 쓰기 할 수 있도록 Y-디코더(YD, 칼럼디코더)는 전기적인 경로를 페이지 버퍼에 형성하고 있다.

TMMAINARR 신호가 로지컬 하이 상태로 있으므로 ECC 셀-어레이 내에 있는 쓰기 드라이버(63)의 출력 DI와 nDI는 항상 로지컬 로우 상태를 유지하게 된다. 따라서 데이터가 인가되더라도 페이지 버퍼의 쓰기 레지스터에 데이터를 기입할 수 없다.

반면 메인 셀-어레이 내에 있는 쓰기 드라이버(62)는 데이터에 따라서 DI/nDI 가 구동되어 쓰기 레지스터에 데이터를 기입할 수 있는 상태가 된다.

도 5a에서 메인 셀-어레이(410~417)의 페이지 버퍼를 위한 쓰기 드라이버(WD)(62)들은 신호 TMECCARR에 의한 제어를 받고, ECC 셀-어레이(490)의 페이지 버퍼를 위한 쓰기 드라이버(WD)(63)는 신호 TMMAINARR의 제어를 받는다. 그리고 TMECCARR과 TMMAINARR은 동시에 로지컬 하이 값을 갖지 않도록 되어 있다.

도 6a는 본 발명의 일 실시예에 따른 시리얼 NAND 플래시 메모리의 데이터 쓰기 타이밍 다이어그램이다. 도 5a의 8개의 메인 셀-어레이에 기록되는 총 64개의 입력 데이터 DI0<7:0>~DI7<7:0>가 총 64개의 SCLK 동안 SI 패드를 통해 외부로부터 입력된다. 64개의 SCLK을 8개의 사이클로 구분할 수 있는데, 각 사이클 동안 8개의 SCLK이 입력된다. k+1번째 사이클에서는 입력 데이터 DIk<7:0>가 MSB부터 SI 패드를 통해 입력된다(단, k=0,1,2,...7). 예컨대 1번째 사이클(1st Cycle)에서는 DI0<7:0>이 입력되고, 4번째 사이클(4nd Cycle)에서는 DI3<7:0>이 입력된다.

도 6b는 도 6a를 다른 방식으로 나타낸 것이다. 입력되는 총 64개의 데이터 중 임의의 데이터인 DIm<n>은 편의상 DI<8*m+n>으로 표시될 수 있다(단, m=0,1,2,...,7, n=0,1,2,...7). 예컨대 DI0<0>, DI1<7>, 및 DI6<7>은 각각 DI<0>, DI<15>, 및 DI<55>로 표기될 수 있다.

외부에서 도 6a과 같은 타이밍으로 데이터를 인가하면 메인 셀-어레이(410~417)의 페이지 버퍼 내에 있는 쓰기 레지스터에 데이터들이 기입된다.

그 후, ECC 셀-어레이(490)의 페이지 버퍼의 쓰기 레지스터에 데이터를 기입한다. 이를 위하여 테스트 모드 레지스터(59)를 다시 세팅하여 TMECCARR 신호가 로지컬 하이 상태가 되도록 한다.

그 다음, 외부에서 프로그램 로드 명령 (COM80h)을 입력하면, 도 5b의 쓰기 레지스터 리셋 드라이버(61)의 출력인 PDRSTb 신호가 천이를 하지 않아 메인 셀-어레이 페이지 버퍼 내의 쓰기 레지스터는 영향을 받지 않고 이전에 기입된 데이터를 그대로 유지하게 되고, ECC 셀-어레이(490)의 페이지 버퍼의 쓰기 레지스터들은 리셋 상태 (로지컬 하이 상태)를 그대로 유지하게 된다.

이제 외부에서 칼럼주소 이후 데이터가 도 6a와 같은 데이터 쓰기 타이밍에 따라 입력될 수 있다. 입력된 데이터는 도 7a에 나타낸 ECC 쓰기-멀티플렉서에 의해 ECC 셀-어레이(490)의 페이지 버퍼의 쓰기 레지스터에 기입될 수 있다.

도 7a는 ECC 셀-어레이(490)의 페이지 버퍼의 쓰기 레지스터에 외부 데이터로부터 생성된 ECC 입력 데이터와 상기 외부 데이터 중 하나를 선택하여 제공하는 ECC 쓰기-멀티플렉서 회로를 나타낸다. 도 7a는 도 5b의 쓰기-멀티플렉서(58)에 대응한다.

ECC 셀-어레이(490)의 페이지 버퍼는 동시에 7비트의 데이터가 입출력될 수 있기 때문에 총 7개의 멀티플렉서가 제공된다. 7개의 멀티플렉서에서는 TMECCARR이 로지컬 하이 값을 가지면 DI<·> 를 선택하고 pECC<·>는 차단하게 된다.

도 7b는 도 7a에 나타낸 각 멀티플렉서의 구조를 나타낸 것이다. TMECCARRb는 TMECCAR과는 반대의 논리값을 갖도록 되어 있다. 그리고 TMECCARR이 로지컬 하이 값을 갖는 경우 OUT에 INB가 연결되고, TMECCARR이 로지컬 로우 값을 갖는 경우 OUT에 INA가 연결되도록 되어 있다.

도 7a에 나타낸 바와 같이 DI<0>는 DIECC<0>, DI<8>은 DIECC<1>, DI<16>은 DIECC<2>, DI<24>는 DIECC<3>, DI<32>는 DIECC<4>, DI<40>은 DIECC<5>, DI<48>은 DIECC<6>으로 연결되어 ECC 셀-어레이(490)의 페이지 버퍼의 쓰기 레지스터에 기입된다.

이때 메인 셀-어레이(410~417) 내의 페이지 버퍼 쓰기 레지스터는 영향을 받으면 안되기 때문에, 도 5b의 메인 셀-어레이 내에 있는 쓰기 드라이버(62)의 출력신호 DI/nDI는 로지컬 로우 상태를 유지하게 된다.

모든 데이터들이 기입된 후 이제 프로그램 실행 명령(COM10h)이 인가되면 메인 셀-어레이(410~417)와 ECC 셀-어레이(490)의 쓰기 레지스터의 데이터가 셀 데이터에 전달 기입된다. 쓰기 레지스터가 로지컬 하이 상태인 경우에는 프로그램 인히비트 동작으로 셀 데이터는 이전의 상태를 그대로 갖게 되고, 쓰기 레지스터가 로지컬 로우 상태인 경우에는 셀에 로지컬 로우 데이터가 전달 기입된다. 이렇게 하여 프로그램 동작은 수행된다.

본 발명의 일 실시예에서는 읽기 동작도 쓰기 동작과 유사한 방식으로 설명된다.

도 8a는 본 발명의 일 실시예에 따른 시리얼 NAND 플래시 메모리의 데이터 읽기 타이밍 다이어그램이다. 도 5a의 8개의 메인 셀-어레이로부터 총 64개의 데이터를 읽어 총 64개의 SCLK 동안 SO 패드를 통해 외부로 출력한다. 64개의 SCLK을 8개의 사이클로 구분할 수 있는데, 각 사이클 동안 8개의 SCLK이 입력된다. k+1번째 사이클에서는 출력 데이터 RDOk<7:0>가 MSB부터 SO 패드를 통해 출력된다(단, k=0,1,2,...7). 예컨대 1번째 사이클(1st Cycle)에서는 RDO0<7:0>이 출력되고, 4번째 사이클(4nd Cycle)에서는 RDO3<7:0>이 출력된다.

도 8b는 도 8a를 다른 방식으로 나타낸 것이다. 출력되는 총 64개의 데이터 중 임의의 데이터인 RDOm<n>은 편의상 RDO<8*m+n>으로 표시될 수 있다(단, m=0,1,2,...,7, n=0,1,2,...7). 예컨대 RDO0<0>, RDO1<7>, 및 RDO6<7>은 각각 RDO<0>, RDO<15>, 및 RDO<55>로 표기될 수 있다.

페이지 읽기 명령(COM13h)이 인가된 후 메인 셀-어레이(410~417) 및 ECC 셀-어레이(490)의 페이지 버퍼는 셀 데이터를 감지하여 유지하고 있다.

이제 랜덤 데이터 아웃풋 명령(COM03h)이 입력되고 칼럼주소가 인가되면, 페이지 버퍼로부터 데이터가 검출되어 읽기 데이터 경로를 거쳐 SO 패드로 시리얼하게 출력된다.

먼저 메인 셀-어레이(410~417)의 페이지 버퍼의 데이터를 검출하기 위해 TMMAINARR 신호가 로지컬 하이가 되도록 도 5b의 테스트 모드 레지스터(59)를 세팅한다.

이후 랜덤 데이터 아웃풋 명령(COM03h)과 칼럼주소를 인가해 주면 도 9에 나타낸 읽기 데이터 경로를 거쳐 IO<63:0> 데이터가 RDO<63:0>으로 그대로 전달되어 SO로 출력이 될 것이다.

위 모든 읽기 동작은 ECC를 동작시키지 않는 상태에서 진행되어야 함은 앞서 설명하였다.

메인 셀-어레이(410~417)의 페이지 버퍼의 모든 데이터들이 검출된 후, 이제 ECC 셀-어레이(490)에 저장된 데이터를 검출하기 위해서 TMECCARR 신호가 로지컬 하이 상태가 되도록 도 5b의 테스트 모드 레지스터(59)를 세팅한다.

그 후에 랜덤 데이터 아웃풋 명령와 칼럼주소가 인가되면 ECC 셀-어레이(490)의 페이지 버퍼의 데이터를 도 9에 도시한 멀티플렉서 회로를 이용하여 검출할 수 있다.

도 9는 본 발명의 일 실시예에 따라 ECC 셀-어레이(490)에 기록된 ECC 데이터와 메인 셀-어레이(410~417)에 기록된 메인 셀 데이터를 상기 ECC 데이터를 이용하여 보정한 보정 데이터를 선택하는 출력하는 읽기-멀티플렉서의 구성을 나타낸 것이다. 도 9의 구성은 도 5b의 읽기-멀티플렉서(56)에 대응한다.

도 9에서 메인 셀-어레이(410~417)로부터 읽은 데이터 cIO0<0:7> ~ cIO7<0:7>와 ECC 셀-어레이(490)로부터 읽은 데이터 ECC<0:6>의 선택은 TMECCARR의 값에 의해 이루어진다.

ECC<0:6>가 선택되는 경우, ECC<0>는 RDO<7:0>, ECC<1>은 RDO<15:8>, ECC<2>는 RDO<23:16>, ECC<3>는 RDO<31:24>, ECC<4>는 RDO<39:32>, ECC<5>는 RDO<47:40>, ECC<6>은 RDO<55:48>, VDD가 RDO<63:56>으로 전기적인 경로가 형성되어 SO 패드를 통해 시리얼로 출력하게 되며 도 8b와 같은 타이밍을 따르게 된다.

도 10a는 본 발명의 일 실시예에 따라 메인 셀-어레이와 ECC 셀-어레이에 데이터를 기록하는 방법을 설명하기 위한 도면이다. 이하, 본 발명의 일 실시예에 따른 NAND 플래시 메모리를 도 10a를 참조하여 설명한다.

본 발명의 일 실시예에 따른 NAND 플래시 메모리는 메인 셀-어레이(410~417), ECC 셀-어레이(490), 및 복수 개의 입력데이터(DI<0:63>)에 대한 ECC 입력 데이터(pECC<0:6>)를 생성하는 ECC 인코더(57)를 포함할 수 있다.또한, 상기 ECC 셀-어레이(490)에 기록될 데이터로서, 상기 복수 개의 입력데이터(DI<0:63>)의 일부 또는 전부와 상기 ECC 입력 데이터(pECC<0:6>) 중 하나를 선택하도록 되어 있는 쓰기-멀티플렉서(58)를 더 포함할 수 있다.

이때, 상기 복수 개의 입력데이터는 한 개의 입력 패드로부터 입력된 시리얼 데이터일 수 있다. 즉, 이 실시예는 SPI NAND 플래시 메모리에 적용될 수 있다. 그러나 이 실시예의 구성은 복수 개의 데이터 입출력 패드를 갖는 Parallel NAND 플래시 메모리에도 적용될 수 있다.

이때, 쓰기-멀티플렉서(58)에 의해 상기 복수 개의 입력데이터(DI<0:63>)가 선택되는 경우, 외부에서 프로그램 로드 명령(80h)이 입력되더라도 상기 메인 셀-어레이(410~417)의 페이지 버퍼의 제1 쓰기 레지스터(4)의 값이 변하지 않도록 되어 있다. 이를 위하여 도 5c의 주변회로(61, 62)가 이용될 수 있다.

이때, 쓰기-멀티플렉서(58)에 의해 복수 개의 입력데이터(DI<0:63>)가 선택되는 경우, 제1 쓰기 레지스터(4)를 위한 제1 쓰기 드라이버(62)의 출력(DI, nDI)은 모두 디스에이블(disable)되도록 되어 있다.

이때, 쓰기-멀티플렉서(58)에 의해 복수 개의 입력데이터(DI<0:63>)가 선택되는 경우, 프로그램 로드 명령(80h)이 입력되더라도 제1 쓰기 레지스터(4)를 초기화하기 위한 내부신호(PDRSTb)가 이네이블(enable)(즉, 로지컬 로우 상태로 되는 것)되지 않도록 되어 있을 수 있다.

이때, 내부신호(PDRSTb)는 메인 셀-어레이(410~417)와 ECC 셀-어레이(490)를 위한 모든 페이지 버퍼에 공통으로 연결되어 있을 수 있다.

도 10b는 본 발명의 일 실시예에 따라 메인 셀-어레이와 ECC 셀-어레이에 기록된 데이터를 출력하는 방법을 설명하기 위한 도면이다. 이하, 본 발명의 일 실시예에 따른 NAND 플래시 메모리를 도 10b를 참조하여 설명한다.

본 발명의 일 실시예에 따른 NAND 플래시 메모리는, 메인 셀-어레이(410~417), ECC 셀-어레이(490), 및 메인 셀-어레이(410~417)에서 읽은 복수 개의 메인 셀 데이터(IO<0:63>)를 ECC 셀-어레이(490)에서 읽은 복수 개의 ECC 데이터(ECC<0:6>)를 이용하여 보정하여 생성한 보정 데이터(cIO<0:63>)를 제공하는 ECC 보정부(54, 55)를 포함할 수 있다. 그리고 보정 데이터(cIO<0:63>)와 ECC 데이터(ECC<0:6>) 중 하나를 선택하여 출력하도록 되어 있는 읽기-멀티플렉서(56)를 더 포함할 수 있다. 이때, 읽기-멀티플렉서(56)에 의해 선택된 데이터는 한 개의 패드를 통해 시리얼 방식으로 출력될 수 있다.

도 11은 본 발명의 일 실시예에 따라 NAND 플래시 메모리 테스트 방법을 나타낸 순서도이다.

이하 본 발명의 또 다른 실시예에 따른 NAND 플래시 메모리 테스트 방법을 도 11을 참고하여 설명한다. 이 방법은, 메인 셀-어레이(410~417), 및 ECC 셀-어레이(490)를 포함하는 NAND 플래시 메모리를 테스트하는 방법으로서, ECC 셀-어레이(490)를 테스트하기 위한 ECC 테스트 모드로 전환하는 명령을 입력받는 단계(S10), 메인 셀-어레이(410~417)를 위한 페이지 버퍼의 쓰기 레지스터(4)를 구동하는 쓰기 드라이버(62)의 출력을 디스에이블(ex: DI=Low, nDI=Low)하는 단계(S20); 외부로부터 입력받은 복수 개의 입력데이터(DI<0>, DI<8>, DI<16>, DI<24>, DI<32>, DI<40>, DI<48>)를 ECC 셀-어레이(490)에 쓰는 단계(S30), 및 ECC 셀-어레이(490)에 저장되어 있는 ECC 데이터(ECC<0:6>)를 외부로 출력하는 단계(S40)를 포함할 수 있다.

본 명세서에서는 메인 셀-어레이가 총 8개, ECC 셀-어레이가 한 개이고, 각 메인 셀-어레이가 8개 비트의 데이터를 동시에 출력하며, ECC 셀-어레이가 7개 비트의 ECC 데이터를 출력하며, 칼럼주소는 8비트로 이루어진 예를 이용하여 설명하였으나, 이는 예시를 위한 것일 뿐이며 본 발명이 이에 의해 한정되지는 않는다.

본 발명의 실시예들에 따른 메모리는 비휘발성 메모리 소자일 수 있다. 또한 비휘발성 메모리 소자는 전원이 제거되어도 데이터를 유지할 수 있는 메모리 소자를 지칭할 수 있다. 예를 들어, 이러한 비휘발성 메모리 소자는 플래시(flash) 메모리, 이이피롬(EEPROM), 상전이 메모리(PRAM), 자기 메모리(MRAM), 저항 메모리(RRAM) 등을 포함할 수 있다. 한편, 플래시 메모리는 플로팅 게이트 메모리, 전하 트랩형 메모리, 소노스(SONOS) 메모리 등으로 불릴 수도 있고, 그 명칭이 이러한 실시예들의 범위를 제한하지 않는다.

본 발명의 실시예들에서, NAND 셀 어레이(NAND cell array)는 NAND 구조를 갖는 메모리셀의 어레이를 지칭할 수 있다.

본 명세서의 실시예에서는 NAND 플래시 메모리를 중심으로 설명하였지만, 본 발명은 상술한 구조가 적용될 수 있는 모든 구조의 메모리를 포함할 수 있다.

본 발명의 실시예에 따른 메모리는 컴퓨터, 휴대폰, 모바일 기기, 개인휴대기기(PDA) 내비게이션 장치, 가전 장치 등에 사용될 수 있다.

이상 본 발명이 양호한 실시예와 관련하여 설명되었으나, 본 발명의 기술분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다.

그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 진정한 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims

메인 셀-어레이; ECC 셀-어레이; 및 복수 개의 입력데이터로부터 ECC 입력 데이터를 생성하는 ECC 인코더를 포함하는 메모리로서,
상기 복수 개의 입력데이터의 일부 또는 전부와 상기 ECC 입력 데이터 중 하나를 선택하도록 되어 있는 쓰기-멀티플렉서를 더 포함하며,
상기 쓰기-멀티플렉서의 출력은 상기 ECC 셀-어레이에 기록되도록 되어 있는,
메모리.
제1항에 있어서, 상기 복수 개의 입력데이터는 한 개의 입력 패드로부터 입력된 시리얼 데이터로부터 생성된 것인, 메모리.
제1항에 있어서,
상기 쓰기-멀티플렉서에 의해 상기 복수 개의 입력데이터가 선택되는 경우, 외부에서 프로그램 로드 명령이 입력되더라도 상기 메인 셀-어레이의 제1 쓰기 레지스터로의 접근을 금지하도록 되어 있는,
메모리.
제3항에 있어서,
상기 쓰기-멀티플렉서에 의해 상기 복수 개의 입력데이터가 선택되는 경우, 상기 제1 쓰기 레지스터를 위한 제1 쓰기 드라이버의 출력은 모두 디스에이블(disable)되도록 되어 있는,
메모리.
제3항에 있어서,
상기 쓰기-멀티플렉서에 의해 상기 복수 개의 입력데이터가 선택되는 경우, 상기 프로그램 로드 명령이 입력되더라도 상기 제1 쓰기 레지스터를 초기화하기 위한 내부신호가 이네이블(enable)되지 않도록 되어 있는,
메모리.
제5항에 있어서, 상기 내부신호는 상기 메인 셀-어레이와 상기 ECC 셀-어레이를 위한 모든 페이지 버퍼에 공통으로 연결되어 있는, 메모리.
제1항에 있어서,
상기 메인 셀-어레이에서 읽은 복수 개의 메인 셀 데이터를 상기 ECC 셀-어레이에서 읽은 복수 개의 ECC 출력 데이터를 이용하여 보정하여 생성한 보정 데이터를 제공하는 ECC 보정부; 및
상기 보정 데이터와 상기 ECC 출력 데이터 중 하나를 선택하여 출력하도록 되어 있는 읽기-멀티플렉서
를 더 포함하는,
메모리.
제7항에 있어서, 상기 읽기-멀티플렉서에 의해 선택된 데이터는 한 개의 패드를 통해 시리얼 방식으로 출력되는, 메모리.
제1항에 있어서,
상기 메인 셀-어레이에서 읽은 복수 개의 메인 셀 데이터를 상기 ECC 셀-어레이에서 읽은 복수 개의 ECC 데이터를 이용하여 보정하여 생성한 보정 데이터를 제공하는 ECC 보정부
를 더 포함하며,
상기 보정 데이터와 상기 ECC 데이터 중 하나를 선택하여 출력하도록 되어 있는 읽기-멀티플렉서를 더 포함하는,
메모리.
제9항에 있어서, 상기 읽기-멀티플렉서에 의해 선택된 데이터는 한 개의 패드를 통해 시리얼 방식으로 출력되는, 메모리.
메인 셀-어레이, 및 ECC 셀-어레이를 포함하는 메모리를 테스트하는 방법으로서,
ECC 테스트 모드로 전환하는 명령을 입력받는 단계;
프로그램 로드 명령이 입력되더라도 상기 메인 셀-어레이를 위한 페이지 버퍼의 쓰기 레지스터를 초기화하지 않도록, 상기 쓰기 레지스터를 구동하는 쓰기 드라이버의 출력을 디스에이블하는 단계;
외부로부터 입력받은 복수 개의 입력데이터 자체를 상기 ECC 셀-어레이에 쓰는 단계; 및
상기 ECC 셀-어레이에 저장되어 있는 ECC 데이터를 출력하는 단계;
를 포함하는,
메모리 테스트 방법.
제11항에 있어서, 상기 입력데이터와 상기 ECC 데이터는 동일한 한 개의 입출력 패드를 통해 입출력되는, 메모리 테스트 방법.
제11항에 있어서,
상기 메모리는,
상기 복수 개의 입력데이터에 대한 ECC 입력 데이터를 생성하는 ECC 인코더; 및
상기 ECC 셀-어레이에 기록될 데이터로서, 상기 복수 개의 입력데이터의 일부 또는 전부와 상기 ECC 입력 데이터 중 하나를 선택하도록 되어 있는 쓰기-멀티플렉서
를 더 포함하는 것을 특징으로 하는,
메모리 테스트 방법.
제11항에 있어서,
상기 메모리는,
상기 메인 셀-어레이에서 읽은 복수 개의 메인 셀 데이터를 상기 ECC 데이터를 이용하여 보정하여 생성한 보정 데이터를 제공하는 ECC 보정부; 및
상기 보정 데이터와 상기 ECC 데이터 중 하나를 선택하여 출력하도록 되어 있는 읽기-멀티플렉서
를 더 포함하는 것을 특징으로 하는,
메모리 테스트 방법.