JP6014777B2 - データ経路整合性の照合 - Google Patents
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Description
要約すると、本開示の一つ以上の実施形態は、メモリデバイスのアレイ動作中のデータ経路の整合性の照合を示している。これは、例えば、メモリデバイスのデバッグモードにおいて、試験データ・セットをメモリデバイスからのデータ、もしくはメモリデバイスへと書き込まれたデータと比較することによって達成される。
Claims (21)
- メモリデバイスにおいてデータ経路整合性を照合する方法であって、
第1のレジスタに第1のデータ・セットをロードすることと、
第2のレジスタに前記第1のデータ・セットを伝送することと、
前記第1のレジスタを消去することと、
前記メモリデバイスのアレイへの前記第1のデータ・セットのプログラミング中に、前記第1のレジスタに第2のデータ・セットをロードすることと、
前記アレイへの前記第1のデータ・セットのプログラミング中に、前記第1のレジスタから前記第2のデータ・セットを読み出すことと、
前記第1のレジスタから読み出された前記第2のデータ・セットを前記第2のデータ・セットの元となるデータ・セットと比較することと、
を含む、
ことを特徴とする方法。 - データ経路整合性を照合することは、プログラム動作中に実施される、
ことを特徴とする請求項1に記載の方法。 - メモリデバイスにおいてデータ経路整合性を照合する方法であって、
前記メモリデバイスのアレイに第2のデータ・セットが書き込まれる間に、前記メモリデバイスの第1のレジスタから前記第2のデータ・セットとは異なる第1のデータ・セットを読み出すことと、
前記読み出された第1のデータ・セットを、前記第1のレジスタへの前記第1のデータ・セットの書き込みにおいて使用されたデータ・セットと比較することと、
を含む、
ことを特徴とする方法。 - 前記第1のデータ・セットを読み出すことは、
前記第1のレジスタから第2のレジスタに前記第1のデータ・セットをロードすることをさらに含み、
前記アレイに第2のデータ・セットを書き込むことは、
前記第1のレジスタを消去することと、
前記アレイに前記第2のデータ・セットを書き込む前に、前記第1のレジスタに前記第2のデータ・セットをロードすることと、
を含む、
ことを特徴とする請求項3に記載の方法。 - メモリデバイスにおいてデータ経路整合性を照合する方法であって、
前記メモリデバイスのアレイから前記メモリデバイスのページレジスタに部分的にプログラムされた第1のデータ・セットを読み出すことと、
前記メモリデバイスのキャッシュレジスタに前記部分的にプログラムされた第1のデータ・セットをロードすることと、
前記ページレジスタに前記アレイから第2のデータ・セットを読み出す間に、前記キャッシュレジスタのうちの前記部分的にプログラムされた第1のデータ・セットを含まない部分に、部分的な試験データを書き込むことと、
前記アレイから前記ページレジスタへの前記第2のデータ・セットの前記読み出しの間に、前記キャッシュレジスタから前記部分的な試験データを読み出すことと、
前記キャッシュレジスタから読み出された部分的な試験データを前記部分的な試験データの元となる試験データと、比較することと、
を含む、
ことを特徴とする方法。 - データ経路整合性を照合することは、アレイ読み出し動作中に実施される、
ことを特徴とする請求項5に記載の方法。 - データ経路整合性を照合することは、前記メモリデバイスのアレイ動作中にデバッグモードにおいて実施される、
ことを特徴とする請求項1、3、5のうちのいずれか一項に記載の方法。 - 前記1のデータ・セットをロードする前に、デバッグモードに入ることをさらに含む、
ことを特徴とする請求項1に記載の方法。 - データ経路整合性を照合するためのコマンドは、前記デバッグモードにおいてのみ利用可能である、
ことを特徴とする請求項8に記載の方法。 - 前記第1のレジスタから読み出された前記第2のデータ・セットを前記元となるデータ・セットと比較した後に、前記デバッグモードを終了することをさらに含む、
ことを特徴とする請求項8に記載の方法。 - 前記キャッシュレジスタから読み出された前記データは、前記キャッシュレジスタに書き込まれた前記試験データを含む、
ことを特徴とする請求項5に記載の方法。 - 前記第2のデータ・セットの前記読み出し中に、前記キャッシュレジスタを消去することをさらに含む、
ことを特徴とする請求項5に記載の方法。 - 前記キャッシュレジスタから読み出された前記データは、前記キャッシュレジスタの任意の部分に由来する、
ことを特徴とする請求項12に記載の方法。 - 部分的な試験データを書き込むことは、前記キャッシュレジスタの任意の部分へと書き込むことを含む、
ことを特徴とする請求項12に記載の方法。 - メモリデバイスにおいてデータ経路整合性を照合する方法であって、
前記メモリデバイスのアレイからあるデータ・セットを読み出す間に、前記メモリデバイスの部分的には一杯の第1のレジスタのうちのプログラムされていない部分にある試験データ・セットを書き込むことと、
前記メモリデバイスのアレイから前記あるデータ・セットが読み出される間に、前記第1のレジスタから前記ある試験データ・セットを読み出すことと、
前記読み出された試験データ・セットを、前記ある試験データ・セットの書き込みにおいて使用された試験データ・セットと比較することと、
を含む、
ことを特徴とする方法。 - メモリデバイスであって、
メモリセルのアレイと、
前記メモリデバイスにおけるデータ経路整合性を照合するように構成されたメモリ制御回路と、
を含み、
前記メモリ制御回路は、前記メモリデバイスのアレイに第2のデータ・セットが書き込まれる間に、前記メモリデバイスの第1のレジスタから前記第2のデータ・セットとは異なる第1のデータ・セットを読み出し、前記読み出された第1のデータ・セットを、前記第1のレジスタへの前記第1のデータ・セットの書き込みにおいて使用されたデータ・セットと比較するように構成される、
ことを特徴とするメモリデバイス。 - 前記メモリ制御回路は、前記第1のレジスタから第2のレジスタに前記第1のデータ・セットをロードし、前記第1のレジスタを消去することにより前記アレイに第2のデータ・セットを書き込み、前記アレイに前記第2のデータ・セットを書き込む前に前記第1のレジスタに前記第2のデータ・セットをロードすることによって、前記第1のデータ・セットを読み出すようにさらに構成される、
ことを特徴とする請求項16に記載のメモリデバイス。 - 前記メモリ制御回路は、前記メモリデバイスのアレイ動作中に、デバッグモードにおいてデータ経路整合性を照合するようにさらに構成される、
ことを特徴とする請求項16に記載のメモリデバイス。 - 前記データ経路は、前記メモリデバイスの前記第2のレジスタと、複数の入力/出力接続との間の物理的接続を含む、
ことを特徴とする請求項17に記載のメモリデバイス。 - 前記第1のレジスタは、前記アレイと動作可能に接続され、前記第2のレジスタは、前記第1のレジスタと動作可能に接続され、
前記メモリデバイスは、複数の入力/出力接続をさらに含み、
前記データ経路は、前記第2のレジスタおよび前記複数の入力/出力接続の間に接続される、
ことを特徴とする請求項16に記載のメモリデバイス。 - メモリデバイスであって、
メモリセルのアレイと、
前記メモリデバイスにおけるデータ経路整合性を照合するように構成されたメモリ制御回路と、
を含み、
前記メモリ制御回路は、前記メモリデバイスのアレイに第2のデータ・セットが書き込まれる間に、前記メモリデバイスの第1のレジスタから第1のデータ・セットを読み出し、前記読み出された第1のデータ・セットを前記第1のレジスタに書き込まれるデータと比較するように構成され、
前記第1のレジスタは、前記アレイと動作可能に接続され、前記第2のレジスタは、前記第1のレジスタと動作可能に接続され、
前記メモリデバイスは、複数の入力/出力接続をさらに含み、
前記データ経路は、前記第2のレジスタおよび前記複数の入力/出力接続の間に接続され、
前記メモリ制御回路は、前記メモリデバイスの前記アレイからあるデータ・セットを読み出す間に、前記メモリデバイスの部分的には一杯の第1のレジスタのうちのプログラムされていない部分へある試験データ・セットを書き込み、前記メモリデバイスのアレイから前記あるデータ・セットが読み出される間に、前記第1のレジスタから前記ある試験データ・セットを読み出し、前記読み出された試験データ・セットを、前記ある試験データ・セットの書き込みにおいて使用された試験データ・セットと、比較するようにさらに構成される、
ことを特徴とするメモリデバイス。
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