JP6014777B2 - データ経路整合性の照合 - Google Patents

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Description

本出願は、2013年1月14日に出願された米国仮特許出願整理番号61/752,137および2013年6月17日に出願された米国非仮特許出願整理番号13/919,135の優先権を享受する権利を主張し、それらは、参照によってその全体において本明細書に組み入れられる。
本実施形態は、概してメモリデバイスに関し、特定の実施形態は、メモリデバイスにおけるデータ経路の整合性(integrity)に関する。
メモリデバイス(時には、本明細書において“メモリ”と称されることもある)は、典型的には、コンピュータもしくは他の電子システムにおける内部の半導体集積回路として提供される。ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、ダイナミックランダムアクセスメモリ(DRAM)、シンクロナスダイナミックランダムアクセスメモリ(SDRAM)およびフラッシュメモリを含む、様々なタイプの多数のメモリが存在する。
フラッシュメモリデバイスは、広範囲の電子アプリケーションを用途とする不揮発性メモリの普及の源となってきた。フラッシュメモリデバイスは、典型的には、高メモリ密度、高信頼性および低電力消費を可能とする1トランジスタメモリセルを利用する。セルの閾値電圧における変化は、例えば浮遊ゲートやトラップ層といった電荷蓄積構造のプログラミングもしくは他の物理的現象を介して、各セルのデータ状態を決定する。フラッシュメモリデバイスを利用する一般的な電子システムは、ここに列挙するものには限定されないが、パーソナルコンピュータ、携帯情報端末(PDA)、デジタルカメラ、デジタルメディアプレイヤー、デジタルレコーダ、ゲーム、家電製品、自動車、無線デバイス、携帯電話およびリムーバブルメモリモジュールを含み、フラッシュメモリの用途は拡大し続けている。
フラッシュメモリは、NORフラッシュおよびNANDフラッシュとして知られる二つの基本アーキテクチャのうちの一つを典型的には利用する。その指定は、デバイスを読み出すために用いられる論理に由来する。NORフラッシュアーキテクチャにおいては、メモリセルのストリングは、データ線に結合された各メモリセルと並列に結合され、データ線は、典型的には、デジット(例えば、ビット)線と称される。NANDフラッシュアーキテクチャにおいては、メモリセルのストリングは、ビット線に結合されたストリングの第1のメモリセルのみと直列に結合される。
電子システムの性能や複雑さが増すにつれて、システム内にメモリを追加する必要性も増加する。しかしながら、システムのコストを低減し続けるために、部品数は最小限に維持しなければならない。これは、マルチレベルセル(MLC)などの技術を利用して集積回路のメモリ密度を増加させることによって達成することができる。例えば、MLC・NANDフラッシュメモリは、非常に対費用効果の高い不揮発性メモリである。
ビットエラー形式におけるデータの整合性は、メモリデバイスの2以上の部分の影響を受けることがある。例えば、ビットエラーレートは、データ経路ビットエラーおよびアレイビットエラーから生じることがある。アレイ経路エラーは、典型的には、適切にプログラムすべきデータセルの故障もしくは所望の閾値電圧からの閾値電圧シフトを有するセルによって引き起こされる。
NANDメモリデバイスなどのメモリデバイスにおけるデータ経路は、メモリセルのアレイ、ページレジスタおよびキャッシュレジスタなどのレジスタ、コンポーネントを接続する導電性トレースを有する入力/出力(I/O)パッドの間の物理的経路を含む。I/Oパッドは、典型的には、メモリデバイスの外部に取付けられ、ダイの大部分によって、アレイおよびレジスタから物理的に分離することができる。データ経路エラーは、例えば、シグナル・インテグリティの問題、電源供給の問題、グランドバウンス(ground bounce)、ノイズなどによって生じる可能性がある。このようなデータ経路エラーは、アレイ経路エラーのレートもしくは重要度を改悪するか増大させる可能性がある(アレイエラーとは、セル故障もしくはVシフトである)。データ経路エラーは散発的でありうるが、ほとんど予測不可能でもある。データ経路ビットエラーは、ハードエラーとも称されることがある。
メモリデバイス用のコントローラは、典型的には、エラー訂正をすることができ、生ビットエラーレートRBERの幾つかのレベルを固定できる。低密度パリティチェック(LDPC)および他のタイプのエラー訂正などのエラー訂正用のスキームでは、ハードエラーを訂正することは更に困難であるため、より多くのあらゆる利用可能な量のエラー訂正を利用することとなる。メモリデバイスエラーが生じると、ユーザは、通常、どのタイプのエラー、つまりデータ経路ビットエラーもしくはアレイビットエラーのいずれがエラーを引き起こしたかを識別することができない。
本明細書を当業者が読解することによって明らかとなる上述された理由および他の理由で、本技術分野には、メモリ内のデータ経路ビットエラーとアレイビットエラーの間で識別する必要性が存在する。
NANDアーキテクチャメモリアレイの一部の一実施形態の概略図を示す。 本開示の一実施形態による電子システムのブロック概略図である。 本開示の別の実施形態によるプログラムシーケンス方法のフローチャート図である。 本開示のプログラムシーケンスの実施形態による、メモリの一部のブロック概略図と、操作コードを有するタイミング図である。 本開示の別の実施形態による、読み出しシーケンス方法のフローチャート図である。 本開示の読み出しシーケンスの実施形態による、メモリの一部のブロック概略図と、操作コードを有するタイミング図である。 本開示の別の実施形態による方法のフローチャート図である。 本開示のさらに別の実施形態による方法のフローチャート図である。
以下の詳細な説明においては、本明細書の一部を形成する添付の図面に対して参照がなされ、図面には、例示する目的のために特定の実施形態が示される。図面においては、類似の参照番号は、幾つかの図面を通して、実質的に類似の構成要素を記述する。他の実施形態が使用されてもよく、構造的、論理的および電気的変更が本開示の範囲を逸脱することなく加えられてもよい。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではない。
不揮発性メモリは、NORおよびNANDを含む異なるアーキテクチャを利用することができる。アーキテクチャの指定は、デバイスを読み出すために使用される論理に由来する。NORアーキテクチャにおいては、メモリセルの論理列がデータ線に結合された各メモリセルと並列に結合され、データ線は、典型的にはビット線と称される。NANDアーキテクチャにおいては、メモリセルの列がビット線に結合された列の第1のメモリセルとのみ直列に結合される。
図1は、不揮発性メモリセルの直列ストリングを含むNANDアーキテクチャメモリアレイ101の一部の一実施形態の概略図を示す。
メモリアレイ101は、直列ストリング104、105などの列に配置された不揮発性メモリセル(例えば、浮遊ゲート)のアレイを含む。各セルは、各直列ストリング104、105において、ドレインがソースに結合されている。複数の直列ストリング104、105を横切って広がるアクセス線(例えば、ワード線)WL0−WL31は、行におけるメモリセルの制御ゲートをバイアスするために、行における各メモリセルの制御ゲートへと結合される。偶数/奇数ビット線BL_E、BL_Oなどのデータ線は、直列ストリングに結合されて、選択されたビット線上の電流もしくは電圧を検知することによって各セルの状態を検出して格納する検知回路およびページバッファに最終的には結合される。
メモリセルの各直列ストリング104、105は、ソース選択ゲート116、117(例えば、トランジスタ)によってソース線106へと結合され、ドレイン選択ゲート112、113(例えば、トランジスタ)によって個々のビット線BL_E、BL_Oへと結合される。ソース選択ゲート116、117は、その制御ゲートに結合されたソース選択ゲート制御線SG(S)118によって制御される。ドレイン選択ゲート112、113は、ドレイン選択ゲート制御線SG(D)114によって制御される。
典型的な従来のメモリアレイのプログラミング技術においては、各メモリセルは、シングルレベルセル(SLC)もしくはマルチレベルセル(MLC)のいずれかとして個々にプログラムされる。セルの閾値電圧(Vt)は、セル内に格納されているデータを示すものとして使用することができる。例えば、SLCメモリデバイスにおいては、2.5VのVtは、プログラムされたセルを示し、−0.5VのVtは、消去されたセルを示すことがある。MLCメモリデバイスにおいては、ある特定のVt範囲にあるビットパターンを割り当てることによって、複数のVt範囲は、異なる状態を各々示すことができる。
図2は、一実施形態による、電子システムの形をとる第三の装置の一部としてプロセッサ230の形をとる第二の装置と通信を行う、メモリデバイス200の形をとる第一の装置の簡略化されたブロック図である。電子システムの幾つかの実施例には、コンピュータサーバ、ネットワークデバイス、パーソナルコンピュータ、携帯情報端末(PDA)、デジタルカメラ、デジタルメディアプレイヤー、デジタルレコーダ、ゲーム、家電製品、自動車、無線デバイス、携帯電話などを含む。プロセッサ230は、メモリコントローラもしくは他の外部ホストデバイスであってもよい。
メモリデバイス200は、行および列に論理的に配置されたメモリセルのアレイ204を含む。論理行のメモリセルは、典型的には、同一のアクセス線(通常、ワード線と称される)に結合され、論理列のメモリセルは、典型的には、同一のデータ線(通常、ビット線と称される)に選択的に結合される。1本のアクセス線が、メモリセルのうちの2つ以上の論理行に関連付けられ、1本のデータ線が、2以上の論理列に関連付けられてもよい。
行デコード回路208および列デコード回路210は、アドレス信号を復号するために備えられる。アドレス信号は、メモリセルのアレイ204にアクセスするために受信され、復号される。メモリデバイス200は、メモリデバイス200からのデータおよび状態情報の出力だけでなく、メモリデバイス200へのコマンド、アドレスおよびデータの入力についても管理するための入力/出力(I/O)制御回路212も含む。アドレスレジスタ214は、復号前にアドレス信号をラッチするために、I/O制御回路212、行デコード回路208、列デコード回路210と通信を行う。コマンドレジスタ224は、入力コマンドをラッチするために、I/O制御回路212および制御論理216と通信を行う。
制御論理216は、コマンドに応じてメモリセルのアレイ204へのアクセスを制御し、外部プロセッサ230に対する状態情報を生成する。制御論理216は、アドレスに応じて行デコード回路208および列デコード回路210を制御するために、行デコード回路208および列デコード回路210と通信を行う。
制御論理216は、キャッシュレジスタ218とも通信を行う。メモリセルのアレイ204が其々他のデータの書き込みもしくは読み出しでビジーである間に、キャッシュレジスタ218は、データを一時的に格納するように制御論理216によって指示されると、入ってくるデータまたは出て行くデータのいずれかのデータをラッチする。書き込み動作中、データは、メモリセルのアレイ204へと伝送するために、キャッシュレジスタ218からページレジスタ220へと送られ、その後、新規のデータが、I/O制御回路212からキャッシュレジスタ218でラッチされる。読み出し動作中、データは、外部プロセッサ230への出力用に、キャッシュレジスタ218からI/O制御回路212へと送られ、その後、新規のデータが、ページレジスタ220からキャッシュレジスタ218へと送られる。状態レジスタ222は、プロセッサ230への出力用の状態情報をラッチするために、I/O制御回路212および制御論理216と通信を行う。
状態レジスタ222は、レディ/ビジーレジスタを含んでもよい。例えば、1ビットレジスタは、メモリデバイス200がビジー(busy:使用中)である(例えば、メモリデバイス200がアクセス動作を実施している)か、またはレディ(ready:準備完了状態)である(例えば、メモリデバイス200がアクセス動作を完了させたか、またはアクセス動作を実施していない)かを示すために使用することができる。このように、プロセッサ230もしくは制御論理216などによって状態レジスタ222を読み出すことを、メモリデバイス200がアクセス動作に携わっているか否か、例えば、メモリデバイスがアクセス動作を開始するのにレディであるか否かを判定するために利用することができる。あるいは、またはそれに加えて、メモリデバイス200の制御論理216は、メモリデバイス200がアクセス動作に携わっているか否かを示す情報をプロセッサ230に対して提供するためのレディ/ビジー(R/B#)信号を提供してもよい。例えば、メモリデバイスには、デバイスがアクセス動作に携わるときは論理ロウへとアサートされ、デバイスが再度利用可能である(例えば、アクセス動作に携わっていない)ときは論理ハイに引き上げられるピン(例えば、制御リンク232のピン)がよく備えられる。
メモリデバイス200は、制御リンク232を介してプロセッサ230から制御論理216で制御信号を受信する。制御信号は、少なくともチップイネーブルCE#、コマンドラッチイネーブルCLE、アドレスラッチイネーブルALEおよび書き込みイネーブルWE#を含んでもよい。メモリデバイス200の性質によっては、さらなる制御信号(図示されていない)が制御リンク232を介してさらに受信されるか、または提供されてもよい。メモリデバイス200は、(コマンドを表す)コマンド信号、(アドレスを表す)アドレス信号および(データを表す)データ信号を、多重化入力/出力(I/O)バス234を介してプロセッサ230から受信し、I/Oバス234を介してプロセッサ230へとデータを出力する。
例えば、コマンドは、I/O制御回路212におけるI/Oバス234の入力/出力(I/O)ピン[7:0]を介して受信され、コマンドレジスタ224へと書き込まれる。アドレスは、I/O制御回路212におけるバス234の入力/出力(I/O)ピン[7:0]を介して受信され、アドレスレジスタ214へと書き込まれる。データは、I/O制御回路212の8ビットデバイス用の入力/出力(I/O)ピン[7:0]もしくは16ビットデバイス用の入力/出力(I/O)ピン[15:0]を介して受信され、キャッシュレジスタ218へと書き込まれる。データは、その後、メモリセルのアレイ204をプログラミングするためにページレジスタ220へと書き込まれる。データ、例えば、メモリセルのアレイ204もしくは状態レジスタ222からのデータは、8ビットデバイス用の入力/出力(I/O)ピン[7:0]もしくは16ビットデバイス用の入力/出力(I/O)ピン[15:0]を介して出力される。
さらなる回路および信号を提供することができ、図2のメモリデバイスは簡略化されたものであることを当業者には理解されたい。図2を参照して記述された種々のブロックコンポーネントの機能は、必ずしも集積回路デバイスの個別のコンポーネントもしくはコンポーネント部分に分離される必要はないことも理解されたい。例えば、集積回路デバイスの単一のコンポーネントもしくはコンポーネント部分は、図2の2以上のブロックコンポーネントの機能を実施するように適応することができる。あるいは、集積回路デバイスの1以上のコンポーネントもしくはコンポーネント部分を、図2の単一のブロックコンポーネントの機能を実施するように組み合わせることができる。
さらに、特定のI/Oおよびコマンドピンが、種々の信号の送受信の慣例に従って記述されているが、種々の実施形態においては、他の組み合わせもしくは他の数のピンが使用されてもよいことに留意されたい。
メモリデバイスにおけるデータ経路ビットエラーとアレイビットエラーとの間で識別できることが望ましい。メモリデバイスにおいて、リアルタイム動作速度でデータ経路ビットエラーとアレイビットエラーとを識別することがさらに望ましい。メモリデバイスにおいて、アレイ動作中にデータ経路ビットエラーとアレイビットエラーとを識別することもまた望ましい。
図3を参照すると、プログラム動作中にデータ経路の整合性を照合するための一方法300が示される。方法300は、一実施形態においては、ブロック302において、キャッシュレジスタに第1のデータ・セットをロードすることと、ブロック304において、ページレジスタへと第1のデータ・セットを伝送することと、ブロック306において、キャッシュレジスタを消去することと、ブロック308において、メモリデバイスのアレイに第1のデータ・セットをプログラミングする間に、キャッシュレジスタに第2のデータ・セットをロードすることと、ブロック310において、アレイに第1のデータ・セットをプログラミングする間に、キャッシュレジスタから第2のデータ・セットを読み出すことと、ブロック312において、キャッシュレジスタから読み出された第2のデータ・セットを元の第2のデータ・セットと比較することと、を含む。
図4は、図3の方法に対する動作および操作コードの一例を示す。メモリデバイス400はアレイ402を有し、アレイ402は、ページレジスタ404へと接続されてこれと通信を行い、ページレジスタは、キャッシュレジスタ406に接続されてこれと通信を行う。キャッシュレジスタ406は、データ経路410を介して、I/Oパッド408と接続される。動作においては、メモリに対するコマンドは、操作コードの形式であるか、オペコード(opcode)の形式である。オペコードは製造者によって異なる。
一実施形態においては、プログラミング中のデータ経路410の整合性の照合には、メモリデバイスのデバッグモード(debug mode)を利用する。設定機能(feature)コマンドおよび機能アドレスによって当該モードに入り、設定機能コマンドおよび機能アドレスによってデバッグモードは有効となる。プログラミング動作中の整合性チェックを動作させるために、第1のデータ・セットは、I/Oパッド408を介してキャッシュレジスタ406にロードされる。このデータは、キャッシュレジスタ406からページレジスタ408へとロードされ、アレイ動作ビットSR5がアクティブ(ロウ)になるとプログラミングを開始する。第2のデータ・セットは、プログラミング動作中にキャッシュレジスタ406へと書き込まれ、その間アレイ動作はアクティブのままである。第2のデータ・セットのキャッシュレジスタ406への書き込み後、いまだページレジスタ404からアレイ402へのアクティブプログラミングの最中であるが、第2のデータ・セットはキャッシュレジスタ406から読み出され、元の第2のデータ・セットと比較される。2つのデータ・セットが一致する場合には、データ経路の整合性が確認される。これは、デバッグモードを通して、アレイ動作中に通常は制限されるコマンドを許可することによって、読み出し動作中に達成される。さらに、この方法は、データ経路の整合性のみを試験することによって、アレイビットエラーを回避する。なぜなら、アレイ402からはいずれのデータも読み出されていないからである。
典型的なメモリ上には多くのページレジスタおよびキャッシュレジスタがあるが、各レジスタのうちの一つだけが例示する目的のために示されていることを理解されたい。
図5を参照すると、読み出し動作中のデータ経路の整合性を照合するための一方法500が示される。方法500は、一実施形態においては、ブロック502において、メモリデバイスのアレイからメモリデバイスのページレジスタへと、部分的にプログラムされた第1のデータ・セットを読み出すことと、ブロック504において、メモリデバイスのキャッシュレジスタに部分的にプログラムされた第1のデータ・セットをロードすることと、ブロック506において、アレイからページレジスタに第2のデータ・セットを読み出している間に、部分的にプログラムされた第1のデータ・セットを含まないキャッシュレジスタの一部に部分的な試験データ・セットを書き込むことと、ブロック508において、アレイからページレジスタに第2のデータ・セットを読み出している間に、キャッシュレジスタから部分的な試験データ・セットを読み出すことと、ブロック510において、キャッシュレジスタから読み出された部分的な試験データ・セットと元の部分的な試験データ・セットとを比較することとを含む。
図6は、図5の方法に対する動作および操作コードの一例を示す。図6のメモリデバイス400は、図4に示されたメモリデバイスと同一であり、類似の参照番号は類似の構成要素を示す。読み出し動作に対して、キャッシュ読み出しコマンドは、部分的にプログラムされたページ、例えば、8KBのページのうちの2KBに対して発行される。部分的なページデータは、アレイ402からページレジスタ404へと伝送される。その後、別のキャッシュ読み出しコマンドは、ページレジスタ404からキャッシュレジスタ406へとそのデータを書き込む。この時点において、キャッシュレジスタ406は、アレイ402からの部分的なページデータを含む。データは、プログラムされたデータおよびブランク(例えば、プログラムされていない)データを含む。その後、別の読み出し動作を開始することができる。第2の読み出し動作がアクティブになると、第2の部分的なデータ・セットが、キャッシュレジスタ406のブランク部分に書き込まれ、第2の部分的なデータ・セットは、キャッシュレジスタ406から読み出されて、元の第2の部分的なデータ・セットと比較される。2つのデータ・セットが一致する場合、データ経路の整合性が確認される。これは、デバッグモードを通して、アレイ動作中には通常は制限されるコマンドを許可することによって、読み出し動作中に達成される。一実施形態においては、キャッシュレジスタに書き込まれる試験データだけがキャッシュレジスタから読み出される。さらに、この方法は、データ経路の整合性のみを試験することによってアレイビットエラーを回避する。なぜなら、アレイ402からはいずれのデータも読み出されていないからである。
別の実施形態においては、図5の方法ではキャッシュレジスタを消去しないままとしているが、この代わりに、キャッシュレジスタは、第2の読み出し動作がアクティブである間に消去される。本実施形態においては、データの書き込みおよび読み出しは、キャッシュレジスタの任意の部分に対して行うものであってもよい。
別の実施形態においては、メモリデバイスにおけるデータ経路の整合性を照合する方法700が、図7において、フローチャート形式で示される。方法700は、ブロック702において、第2のデータ・セットがメモリデバイスのアレイに書き込まれる間に、第1のデータ・セットをメモリデバイスの第1のレジスタから読み出すことと、ブロック704において、読み出した第1のデータ・セットを第1のレジスタに書き込まれたデータと比較することと、を含む。
さらに別の実施形態においては、メモリデバイスにおいてデータ経路の整合性を照合する方法800が、図8にフローチャート形式で示される。方法800は、ブロック802において、メモリデバイスのアレイからあるデータ・セットを読み出す間に、メモリデバイスの部分的には一杯の第1のレジスタのうちのプログラムされていない部分に試験データ・セットを書き込むことと、ブロック804において、メモリデバイスのアレイからデータ・セットが読み出される間に、第1のレジスタから試験データ・セットを読み出すことと、ブロック806において、読み出した試験データ・セットを試験データ・セットと比較することとを含む。
[結論]
要約すると、本開示の一つ以上の実施形態は、メモリデバイスのアレイ動作中のデータ経路の整合性の照合を示している。これは、例えば、メモリデバイスのデバッグモードにおいて、試験データ・セットをメモリデバイスからのデータ、もしくはメモリデバイスへと書き込まれたデータと比較することによって達成される。
本明細書には特定の実施形態が示され、記述されてきたが、同一の目的を達成すると推定される任意の配置が、示された特定の実施形態に対して置換されてもよいことが当業者には理解されたい。本開示の多くの適応は、当業者に対して明らかであろう。したがって、この出願は、本開示の任意の適応もしくは変形を包含することを意図される。

Claims (21)

  1. メモリデバイスにおいてデータ経路整合性を照合する方法であって、
    第1のレジスタに第1のデータ・セットをロードすることと、
    第2のレジスタに前記第1のデータ・セットを伝送することと、
    前記第1のレジスタを消去することと、
    前記メモリデバイスのアレイへの前記第1のデータ・セットのプログラミング中に、前記第1のレジスタに第2のデータ・セットをロードすることと、
    前記アレイへの前記第1のデータ・セットのプログラミング中に、前記第1のレジスタから前記第2のデータ・セットを読み出すことと、
    前記第1のレジスタから読み出された前記第2のデータ・セットを前記第2のデータ・セットの元となるデータ・セットと比較することと、
    を含む、
    ことを特徴とする方法。
  2. データ経路整合性を照合することは、プログラム動作中に実施される、
    ことを特徴とする請求項1に記載の方法。
  3. メモリデバイスにおいてデータ経路整合性を照合する方法であって、
    前記メモリデバイスのアレイに第2のデータ・セットが書き込まれる間に、前記メモリデバイスの第1のレジスタから前記第2のデータ・セットとは異なる第1のデータ・セットを読み出すことと、
    前記読み出された第1のデータ・セットを前記第1のレジスタへの前記第1のデータ・セットの書き込みにおいて使用されたデータ・セットと比較することと、
    を含む、
    ことを特徴とする方法。
  4. 前記第1のデータ・セットを読み出すことは、
    前記第1のレジスタから第2のレジスタに前記第1のデータ・セットをロードすることをさらに含み、
    前記アレイに第2のデータ・セットを書き込むことは、
    前記第1のレジスタを消去することと、
    前記アレイに前記第2のデータ・セットを書き込む前に、前記第1のレジスタに前記第2のデータ・セットをロードすることと、
    を含む、
    ことを特徴とする請求項3に記載の方法。
  5. メモリデバイスにおいてデータ経路整合性を照合する方法であって、
    前記メモリデバイスのアレイから前記メモリデバイスのページレジスタに部分的にプログラムされた第1のデータ・セットを読み出すことと、
    前記メモリデバイスのキャッシュレジスタに前記部分的にプログラムされた第1のデータ・セットをロードすることと、
    前記ページレジスタに前記アレイから第2のデータ・セットを読み出す間に、前記キャッシュレジスタのうちの前記部分的にプログラムされた第1のデータ・セットを含まない部分に、部分的な試験データを書き込むことと、
    前記アレイから前記ページレジスタへの前記第2のデータ・セットの前記読み出しの間に、前記キャッシュレジスタから前記部分的な試験データを読み出すことと、
    前記キャッシュレジスタから読み出された部分的な試験データを前記部分的な試験データの元となる試験データと、比較することと、
    を含む、
    ことを特徴とする方法。
  6. データ経路整合性を照合することは、アレイ読み出し動作中に実施される、
    ことを特徴とする請求項5に記載の方法。
  7. データ経路整合性を照合することは、前記メモリデバイスのアレイ動作中にデバッグモードにおいて実施される、
    ことを特徴とする請求項1、3、5のうちのいずれか一項に記載の方法。
  8. 前記1のデータ・セットをロードする前に、デバッグモードに入ることをさらに含む、
    ことを特徴とする請求項1に記載の方法。
  9. データ経路整合性を照合するためのコマンドは、前記デバッグモードにおいてのみ利用可能である、
    ことを特徴とする請求項8に記載の方法。
  10. 前記第1のレジスタから読み出された前記第2のデータ・セットを前記元となるデータ・セットと比較した後に、前記デバッグモードを終了することをさらに含む、
    ことを特徴とする請求項8に記載の方法。
  11. 前記キャッシュレジスタから読み出された前記データは、前記キャッシュレジスタに書き込まれた前記試験データを含む、
    ことを特徴とする請求項5に記載の方法。
  12. 前記第2のデータ・セットの前記読み出し中に、前記キャッシュレジスタを消去することをさらに含む、
    ことを特徴とする請求項5に記載の方法。
  13. 前記キャッシュレジスタから読み出された前記データは、前記キャッシュレジスタの任意の部分に由来する、
    ことを特徴とする請求項12に記載の方法。
  14. 部分的な試験データを書き込むことは、前記キャッシュレジスタの任意の部分へと書き込むことを含む、
    ことを特徴とする請求項12に記載の方法。
  15. メモリデバイスにおいてデータ経路整合性を照合する方法であって、
    前記メモリデバイスのアレイからあるデータ・セットを読み出す間に、前記メモリデバイスの部分的には一杯の第1のレジスタのうちのプログラムされていない部分にある試験データ・セットを書き込むことと、
    前記メモリデバイスのアレイから前記あるデータ・セットが読み出される間に、前記第1のレジスタから前記ある試験データ・セットを読み出すことと、
    前記読み出された試験データ・セットを前記ある試験データ・セットの書き込みにおいて使用された試験データ・セットと比較することと、
    を含む、
    ことを特徴とする方法。
  16. メモリデバイスであって、
    メモリセルのアレイと、
    前記メモリデバイスにおけるデータ経路整合性を照合するように構成されたメモリ制御回路と、
    を含み、
    前記メモリ制御回路は、前記メモリデバイスのアレイに第2のデータ・セットが書き込まれる間に、前記メモリデバイスの第1のレジスタから前記第2のデータ・セットとは異なる第1のデータ・セットを読み出し、前記読み出された第1のデータ・セットを前記第1のレジスタへの前記第1のデータ・セットの書き込みにおいて使用されたデータ・セットと比較するように構成される、
    ことを特徴とするメモリデバイス。
  17. 前記メモリ制御回路は、前記第1のレジスタから第2のレジスタに前記第1のデータ・セットをロードし、前記第1のレジスタを消去することにより前記アレイに第2のデータ・セットを書き込み、前記アレイに前記第2のデータ・セットを書き込む前に前記第1のレジスタに前記第2のデータ・セットをロードすることによって、前記第1のデータ・セットを読み出すようにさらに構成される、
    ことを特徴とする請求項16に記載のメモリデバイス。
  18. 前記メモリ制御回路は、前記メモリデバイスのアレイ動作中に、デバッグモードにおいてデータ経路整合性を照合するようにさらに構成される、
    ことを特徴とする請求項16に記載のメモリデバイス。
  19. 前記データ経路は、前記メモリデバイスの前記第2のレジスタと、複数の入力/出力接続との間の物理的接続を含む、
    ことを特徴とする請求項17に記載のメモリデバイス。
  20. 前記第1のレジスタは、前記アレイと動作可能に接続され、前記第2のレジスタは、前記第のレジスタと動作可能に接続され、
    前記メモリデバイスは、複数の入力/出力接続をさらに含み、
    前記データ経路は、前記第2のレジスタおよび前記複数の入力/出力接続の間に接続される、
    ことを特徴とする請求項16に記載のメモリデバイス。
  21. メモリデバイスであって、
    メモリセルのアレイと、
    前記メモリデバイスにおけるデータ経路整合性を照合するように構成されたメモリ制御回路と、
    を含み、
    前記メモリ制御回路は、前記メモリデバイスのアレイに第2のデータ・セットが書き込まれる間に、前記メモリデバイスの第1のレジスタから第1のデータ・セットを読み出し、前記読み出された第1のデータ・セットを前記第1のレジスタに書き込まれるデータと比較するように構成され、
    前記第1のレジスタは、前記アレイと動作可能に接続され、前記第2のレジスタは、前記第1のレジスタと動作可能に接続され、
    前記メモリデバイスは、複数の入力/出力接続をさらに含み、
    前記データ経路は、前記第2のレジスタおよび前記複数の入力/出力接続の間に接続され、
    前記メモリ制御回路は、前記メモリデバイスの前記アレイからあるデータ・セットを読み出す間に、前記メモリデバイスの部分的には一杯の第1のレジスタのうちのプログラムされていない部分へある試験データ・セットを書き込み、前記メモリデバイスのアレイから前記あるデータ・セットが読み出される間に、前記第1のレジスタから前記ある試験データ・セットを読み出し、前記読み出された試験データ・セットを前記ある試験データ・セットの書き込みにおいて使用された試験データ・セット比較するようにさらに構成される、
    ことを特徴とするメモリデバイス。
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