JP2013030251A

JP2013030251A - メモリシステム

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Publication number: JP2013030251A
Application number: JP2011166081A
Authority: JP
Inventors: Norimasa Hara; 徳正原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-07-28
Filing date: 2011-07-28
Publication date: 2013-02-07

Abstract

【課題】
実施形態は、制御部をテスト可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムは、前記ＮＡＮＤ型フラッシュメモリと前記入出力部との間、および前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間に設けられた複数のデータバスと、入力される選択信号に基づいて、所望の前記データバスを選択するスイッチと、前記ＮＡＮＤ型フラッシュメモリ、前記入出力部、及び前記スイッチを制御して、前記入力バッファ部から前記ＮＡＮＤ型フラッシュメモリにデータを書き込むとき、選択された前記データバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間を接続し、残りのデータバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間を接続しない前記選択信号を前記スイッチに出力する制御部とを含む。
【選択図】図１

Description

本発明の実施形態は、メモリシステムに関し、例えば、ＮＡＮＤ型フラッシュメモリを備えた半導体装置に関する。

複数種類のメモリを１チップに集積した半導体記憶装置として、例えばＮＡＮＤ型フラッシュメモリ（記憶部）と、ＳＲＡＭ（Static Random Access Memory）とを１チップで集積された半導体記憶装置がある。

特開２０１０−１８２３４９号公報

実施形態は、制御部をテスト可能なメモリシステムを提供する。

本実施形態のメモリシステムによれば、コマンド実行を指示するコマンド信号を生成する第１信号生成部を有するＮＡＮＤ型フラッシュメモリと、前記ＮＡＮＤ型フラッシュメモリに入力されるデータ、または前記ＮＡＮＤ型フラッシュメモリから出力されるデータについてＥＣＣ処理を行うＥＣＣ部を有し、前記ＮＡＮＤ型フラッシュメモリと外部との間のデータの入出力を司る第１入出力部と、前記第１入出力部を介さずに、前記ＮＡＮＤ型フラッシュメモリと外部との間のデータの入出力を司る第２入出力部と、第１信号生成部とデータバスを介して電気的に接続されてファンクション動作を規定するレジスタ、を含む制御部と、を備えることを特徴とする。

第１実施形態のメモリシステムを示すブロック図。第１実施形態のＮＡＮＤ部を示すブロック図。第１実施形態のメモリセルの閾値分布を示すグラフ。第１実施形態のテスト動作を示すフローチャート図。

（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

［メモリシステムの構成］
第１の実施形態に係るメモリシステムについて、図１のブロック図を用いて説明する。

図１に示すように、メモリシステム１００は、ＮＡＮＤ部１０と、第１入出力部２０と、第２入出力部３０と、制御部４０とを有する。例えば、メモリシステム１００では、ＮＡＮＤ部１０、第１入出力部２０、第２入出力部３０、及び制御部４０は、同一の半導体基板上に形成され、１つのチップに集積される。

＜ＮＡＮＤ部＞
ＮＡＮＤ部１０は、メモリセルアレイ１１、センスアンプ１２ａ（図１のＳ／Ａ）、ページバッファ１２ｂ、ロウデコーダ１３、カラムアドレスカウンタ１４、電圧発生部（ドライバ回路も含む）１５、ＮＡＮＤシーケンサ１６、オシレータ１７ａ，１７ｂ、シリアルアクセス制御部１８、ＮＡＮＤＣＵＩ１９を有する。

次に、本実施形態のメモリセルアレイ１１、センスアンプ１２ａ、ロウデコーダ１３、電圧発生部１５について、図２を用いて説明する。

＜＜メモリセルアレイ＞＞
図２に示すように、メモリセルアレイ１１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、複数のＮＡＮＤストリングＮＳを備える。このＮＡＮＤストリングＮＳそれぞれは、例えば、６４個の不揮発性のメモリセルＭＴと、選択トランジスタＳＴ１、ＳＴ２を含む。図２に示すように、６４個のメモリセルは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルＭＴの一端側（ワード線ＷＬ６３に接続されたメモリセルＭＴ）のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側（ワード線ＷＬ０に接続されたメモリセルＭＴ）のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。

メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は、例えば、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。なお、メモリセルＭＴの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜上に形成された制御ゲートとを有するＭＯＮＯＳ構造あってもよい。

メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。

同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。すわなち、セレクトゲート線ＳＧＳ，ＳＧＤは、複数のワード線ＷＬ０〜ＷＬ６３を挟むように、ワード線ＷＬ０とワード線ＷＬ６３の両端にそれぞれ平行に配置されている。

また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬ（ｎ＋１）に共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。また、メモリセルＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位で一括してデータが消去される。

また、メモリセルアレイ１１は、通常データが保存される第１領域と、第１領域のスペア領域として用いられデータが保存される第２領域を含む。第２領域には、例えばエラーを訂正するパリティを保存する。

＜＜メモリセルトランジスタＭＴの閾値分布について＞＞
図３を用いて上記メモリセルトランジスタＭＴの閾値分布について説明する。図３は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータを保持できる。

メモリセルトランジスタＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能とされている。メモリセルトランジスタＭＴは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。

＜＜センスアンプ、ページバッファ＞＞
図１、図２に戻って説明をする。センスアンプ１２ａは、ページサイズのデータを保持可能なバッファメモリであり、ＮＡＮＤ型フラッシュメモリ１における１次データキャッシュとして機能する。このセンスアンプ１２ａは、図２に示すように、ビット線ＢＬを介してＮＡＮＤストリングＮＳに接続する。

センスアンプ１２ａは、データの読み出し時には、メモリセルアレイ１１のメモリセルから読み出されたデータをセンス・増幅して一時的に保持し、ページバッファ１２ｂに転送する。またデータの書き込み時には、ページバッファ１２ｂから転送されたデータをビット線ＢＬに転送して、データのプログラムを実行する。

ページバッファ１２ｂは、ＮＡＮＤデータバスを介して第１入出力部２０、及びシリアルアクセス制御部１８を介して第２入出力部３０に接続する。データの読み出し時に、センスアンプ１２ａから転送されたデータを第１入出力部２０、又は第２入出力部３０に出力する。また、データの書き込み時に、第１入出力部２０又は第２入出力部３０から入力されたデータを一時的に保持し、これをセンスアンプ１２ａに転送する。

センスアンプ１２ａ、ページバッファ１２ｂは、例えばビット線ＢＬ毎に設けられたラッチ回路を備え、これにより１ページ分のデータを保持出来る。従って、一部の領域がメインデータ保持用として使用され、残りがパリティ等のＥＣＣデータ保持用として使用される。なお、例えばラッチ回路は１ページ分だけあれば良い。

＜＜ロウデコーダ＞＞
図１、図２に示すように、ロウデコーダ１３について説明する。ロウデコーダ１３は、ブロックデコーダ１３ａ、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）１３ｂ乃至１３ｄを備える。ブロックデコーダ１３ａは、データの書き込み動作時、読み出し動作時、及び消去時において、ＮＡＮＤシーケンサ１６から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。ブロックデコーダ１３ａからブロック選択信号が転送トランジスタ１３ｂ乃至１３ｄに転送される。これにより、転送トランジスタ１３ｂ乃至１３ｄはオン状態となる。これにより、ブロックデコーダ１３ａから与えられるブロック選択信号に基づいて、ロウデコーダ１３はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路から与えられた電圧をそれぞれ転送する。

また、ロウデコーダ１３ａは、ＮＡＮＤシーケンサ１６から与えられたロウアドレスをデコードして、その結果に基づいて、選択されたブロック内の複数のワード線ＷＬのうち所望のワード線ＷＬを選択する。

＜＜カラムアドレスカウンタ＞＞
カラムアドレスカウンタ１４は、ＮＡＮＤシーケンサ１６とページバッファ１２ｂとの間に接続される。ＮＡＮＤシーケンサ１６からの内部制御信号に基づいて、例えばシリアルアクセスする際のカラムアドレスをページバッファ１２ｂに出力する。

＜＜電圧発生部＞＞
電圧発生部１５は、電圧発生回路１５ａと、ドライバ回路１５ｂを有する。ドライバ回路１５ｂ内には、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ（図２におけるＳＧＳＤｒｉｖｅｒ、ＳＧＤＤｒｉｖｅｒ）、及びワード線ＷＬ毎に設けられたワード線ドライバ（図２におけるＷＬＤｒｉｖｅｒ）を備える。本実施形態では、ワード線ドライバ、セレクトゲート線ドライバは、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。

セレクトゲート線ドライバＳＧＤＤｒｉｖｅｒは、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベルであった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。

また、セレクトゲート線ドライバＳＧＤＤｒｉｖｅｒと同様にセレクトゲート線ドライバＳＧＳＤｒｉｖｅｒは、選択ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇｓを選択トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。

電圧発生回路１５ａは、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路１５ｂに供給する。

＜＜ＮＡＮＤシーケンサ＞＞
ＮＡＮＤシーケンサ１６は、ＮＡＮＤ部１０全体の動作を司る。すなわち、制御部４０から命令（NAND I/F Command）を受けると、これに応答して、ＮＡＮＤシーケンサ１６は、データのプログラム、読み出し、及び消去を実行するためのシーケンスを実行する。そして、ＮＡＮＤシーケンサ１６は、このシーケンスに従って、電圧発生回路１５、センスアンプ１２ａ、及びページバッファ１２ｂ等の動作を制御する。

＜＜オシレータ＞＞
オシレータ１７ａは内部クロックＩＣＬＫを生成する。すなわち、クロック生成器として機能する。そしてオシレータ１７ａは、生成した内部クロックＩＣＬＫをＮＡＮＤシーケンサ１６に供給する。ＮＡＮＤシーケンサ１６は、この内部クロックＩＣＬＫに同期して動作する。

オシレータ１７ｂは内部クロックＡＣＬＫを生成する。すなわち、クロック生成器として機能する。そしてオシレータ１７ｂは、生成した内部クロックＡＣＬＫを、制御部４０に供給する。内部クロックＡＣＬＫは、制御部４０の動作の基準となるクロックである。

＜＜ＮＡＮＤＣＵＩ＞＞
ＮＡＮＤＣＵＩ１９は、ＮＡＮＤ部１０のコマンドユーザインターフェースである。ＮＡＮＤＣＵＩ１９は、第２入出力部３０から出力されたファンクション実行コマンドに基づいて、内部コマンド信号をＮＡＮＤシーケンサ１６に出力する。

このＮＡＮＤＣＵＩ１９は制御部４０のＯｎｅＮＡＮＤレジスタ４４とデータバスと介して電気的に接続する。

＜第１入出力部＞
次に、本実施形態の第１入出力部２０は、データバッファ２１ａ、ロウデコーダ２１ｂ、センスアンプ２１ｃ（Ｓ／Ａ）、ＳＲＡＭバッファ２２、ＥＣＣバッファ２３、エラーポジションデコーダ２４、パリティシンドローム２５、ＥＣＣ制御回路２６、アクセスコントローラ２７、バーストバッファ２８（図１のＢｕｒｓｔＲｅａｄ／ＷｒｉｔｅＢｕｆｆｅｒ）、ＯｎｅＮＡＮＤ（登録商標）ユーザインターフェース２９を有する。

説明の便宜上、「データバッファ２１ａ、ロウデコーダ２１ｂ、センスアンプ２１ｃ（Ｓ／Ａ）、ＳＲＡＭバッファ２２」を総括してバッファ部と呼ぶ。このバッファ部は、ＮＡＮＤ部１０におけるデータキャッシュとしての機能を担う。

＜＜バッファ部＞＞
バッファ部のＳＲＡＭメモリセルアレイ２１ａは、データ保持可能な複数のＳＲＡＭセルを備える。ＳＲＡＭセルそれぞれは対応するワード線及びビット線に接続する。このメモリセルアレイ２１ａは、メモリセルアレイ１１と同様に、メインデータを保持する領域と、パリティ等を保持する領域とを備える。ロウデコーダ２１ｂは、バッファ部のメモリセルアレイ２１ａにおけるワード線を選択する。また、センスアンプ２１ｃは、ＳＲＡＭセルからビット線に読み出したデータをセンス・増幅する。また、センスアンプ２１ｃは、データをＳＲＡＭセルに書き込む際の負荷としても機能する。

＜＜ＳＲＡＭバッファ＞＞
ＳＲＡＭバッファ２２は、センスアンプ２１ｃを介して、メモリセルアレイ２１ａ内のメモリセルとデータの授受を行う。また、ＳＲＡＭバッファ２２は、ＥＣＣデータバスを介してＥＣＣバッファ２３と接続する。また、ＳＲＡＭバッファ２２は、ＲＡＭレジスタデータバスを介してバーストバッファ２８、制御部４０のＯｎｅＮＡＮＤレジスタ４４に接続する。

ＳＲＡＭバッファ２２は、データの書き込み時に、バーストバッファ２８から転送されるデータを一時的に保持する。そののち、ＥＣＣバッファ２３、ＮＡＮＤデータバスを介して、データをページバッファ１２ｂに書き込む。また、データの読み出し時には、ＮＡＮＤデータバスを介して、ページバッファ１２ｂからＥＣＣバッファ２３を介してデータを読み出し、これをバーストバッファ２８に転送する。

＜＜ＥＣＣバッファ＞＞
ＥＣＣバッファ２３は、ＳＲＡＭバッファ２２とＮＡＮＤ部１０のページバッファ１２ｂとの間に位置し、それぞれに接続する。ＥＣＣバッファ２３は、ＥＣＣ処理用（データロード時は誤り訂正，データプログラム時はパリティ発生）に一時的にデータを格納する。

＜＜エラーポジションデコーダ＞＞
エラーポジションデコーダ（Error Position Dec.）２４は、ＥＣＣバッファ２３と後述するパリティシンドローム２５との間に位置し、それぞれに接続する。エラーポディションでコーダ２４は、パリティシンドローム２５からのシンドローム入力を受け、データ誤りがあったビット（bit）のアドレス（Correct）をＥＣＣバッファ２３に出力する。

＜＜パリティシンドローム＞＞
パリティシンドローム（Parity Syndrome）２５は、ＥＣＣ制御回路２６の制御を受けて、プログラムに際してはＥＣＣバッファ２３からＥＣＣ処理用のデータ（Data）の入力を受けパリティ生成を行う。また、パリティシンドローム２５は、ＥＣＣ制御回路２６の制御を受けて、ロードに際してはＥＣＣバッファ２３からＥＣＣ処理用のデータ（Data）及びパリティの入力を受けてシンドローム生成を行う。

＜＜ＥＣＣ制御回路＞＞
ＥＣＣ制御回路（ECC Control）２６は、制御部４０のＳＲＡＭアドレス／タイミング発生回路４３より受けたアドレス及びタイミングに従い、ＥＣＣバッファ２３のデータ入出力やパリティまたはシンドローム発生のタイミング制御を行うように、パリティシンドローム２５を制御する。

＜＜アクセスコントローラ＞＞
アクセスコントローラ（Access Controller）２７は、ＯｎｅＮＡＮＤユーザインターフェース２９から入力されたアドレス、制御信号を受け、センスアンプ２１ｃ、ＳＲＡＭバッファ２２、バーストバッファ２８など各内部回路に必要な制御を行う。

＜＜バーストバッファ＞＞
バーストバッファ２８は、データ読み出し／書き込みのために、データを一時的に保存するバッファの機能を有する。このバーストバッファ２８は、ＲＡＭレジスタデータバスを介してＳＲＡＭバッファ２２及びＯｎｅＮＡＮＤレジスタ４４に接続する。

＜＜ＯｎｅＮＡＮＤユーザインターフェース＞＞
次に、ＯｎｅＮＡＮＤユーザインターフェース２９について説明する。ＯｎｅＮＡＮＤユーザインターフェース２９は、例えばＮＯＲ型フラッシュメモリと同様のインターフェース規格である。

ＯｎｅＮＡＮＤユーザインターフェース２９は、メモリシステム１００外部のホスト機器（ユーザ）と接続可能な入出力バッファに接続する。ＯｎｅＮＡＮＤユーザインターフェース２９は、入出力バッファを介して、ホスト機器との間でデータ、制御信号、及びアドレスＡｄｄ等、種々の信号の入出力を司る。制御信号の一例は、メモリシステム１００全体をイネーブルにするチップイネーブル信号／ＣＥ、アドレスをラッチさせるためのアドレスバリッド信号／ＡＶＤ、バーストリード（burst read）用のクロックＣＬＫ、書き込み動作をイネーブルにするライトイネーブル信号／ＷＥ、データの外部への出力をイネーブルにするアウトプットイネーブル信号／ＯＥ、などである。

ＯｎｅＮＡＮＤユーザインターフェース２９は、データ入出力バスを介してバーストバッファ２８に接続する。データ入出力バスは、例えば２バイトである。そしてＯｎｅＮＡＮＤユーザインターフェース２９は、データのリード要求、ロード要求、及びプログラム要求等に係る制御信号をアクセスコントローラ２７に転送する。そして、データリード時には、バーストバッファ２８内のデータを、入出力バッファを介してホスト機器に出力する。また、データライト時には、ホスト機器から与えられるデータを、入出力バッファを介してバーストバッファ２８に転送する。

＜第２入出力部＞
次に、本実施形態の第２入出力部３０は、ＮＡＮＤユーザインターフェース３１、ＮＡＮＤＢＩＳＴインターフェース３２を有する。このＮＡＮＤユーザインターフェース３１は、ＮＡＮＤ部１０のシリアルアクセス制御回路１８に接続する。また、ＮＡＮＤＢＩＳＴインターフェース３２は、ＮＡＮＤ部１０のＮＡＮＤＣＵＩ１９、ＮＡＮＤ部１０のページバッファ１２ｂに接続する。図面の便宜上、図１では、ＮＡＮＤＢＩＳＴインターフェース３２とページバッファ１２ｂとの間に設けられたデータバスの図示を省略した。

ＮＡＮＤＢＩＳＴインターフェース３２は、入力されたテスト用のデータをＮＡＮＤ部１０のページバッファ１２ｂにデータバス（図示略）を介して出力し、コマンドラッチイネーブル信号などに基づいて、テスト用コマンドをＮＡＮＤ部１０のＮＡＮＤＣＵＩ１９に出力する。

＜制御部＞
次に、引き続き図１を参照しつつ、制御部４０について説明する。制御部４０は、ＮＡＮＤ部１０及び入出力部１０，２０の動作を制御する。すなわち、メモリシステム１００全体としての動作を統括する機能を有する。

図示するように制御部４０は、ステートマシン（state machine）４１、ＮＡＮＤアドレス／コマンド発生回路４２、ＳＲＡＭアドレス／タイミング発生回路４３、ＯｎｅＮＡＮＤレジスタ４４、ＯｎｅＮＡＮＤＣＵＩ４５、ＳＲＡＭセルアレイ４６ａ、センスアンプ４６ｂ、ロウデコーダ４６ｃを備える。

＜＜ステートマシン＞＞
ステートマシン４１は、ＯｎｅＮＡＮＤＣＵＩ４５から与えられる内部コマンド信号に基づいて、メモリシステム１００内部におけるシーケンス動作を制御する。ステートマシン４１がサポートするファンクションは、ロード、プログラム、及び消去等、多数あり、これらのファンクションを実行するよう、ＮＡＮＤ部１０及び入出力部２０，３０の動作を制御する。

ステートマシン４１は、オシレータ１９の生成する内部クロックＡＣＬＫに同期しつつ、これらの制御を行う。またステートマシン４１は、ＮＡＮＤシーケンサ１６から与えられるレディ信号及びエラー信号により、ＮＡＮＤ部１０の動作状態を把握出来る。

＜＜ＮＡＮＤアドレス／コマンド発生回路＞＞
ＮＡＮＤアドレス／コマンド発生回路４２は、ステートマシン４１の制御に基づいてＮＡＮＤ部１０の動作を制御する。より具体的には、アドレスや、ＯｎｅＮＡＮＤユーザインターフェース２９にサポートされたコマンド（Program/Load）等を生成し、ＮＡＮＤ部１０に出力する。

＜＜ＳＲＡＭアドレス／タイミング発生回路＞＞
ＳＲＡＭアドレス／タイミング発生回路４３は、ステートマシン４１の制御に基づいて第１入出力部２０の動作を制御する。より具体的には、ＳＲＡＭアドレス／タイミング発生回路４３は、第１入出力部２０で必要なアドレスやコマンドを発行して、ＥＣＣ制御回路２６及びアクセスコントローラ２７に出力する。

＜＜ＯｎｅＮＡＮＤレジスタ＞＞
ＯｎｅＮＡＮＤレジスタ４４は、ファンクションの動作状態を設定するためのレジスタである。すなわち、このレジスタ４４は、アクセスコントローラ２７から与えられるコマンド等に応じて、ファンクションの動作状態を設定する。より具体的には、レジスタ４４は、例えばデータロード時にはロードコマンドを保持し、データプログラム時にはプログラムコマンドを保持する。

このレジスタ４４は、ＮＡＮＤ部１０の第１のＮＡＮＤＣＵＩ１９とデータバスを介して接続する。

＜＜コマンドユーザインターフェース＞＞
ＯｎｅＮＡＮＤＣＵＩ４５は、所定のコマンド等がＯｎｅＮＡＮＤレジスタ４４に設定されて、メモリシステム１００に対してファンクション実行コマンドが与えられたことを認識する。そして、内部コマンド信号（Command）を発行し、ステートマシン４１に出力する。

＜＜ＳＲＡＭセルアレイ＞＞
ＳＲＡＭセルアレイ４６ａは、ＳＲＡＭメモリセルアレイ２１ａと同様に、データ保持可能な複数のＳＲＡＭセルを備える。ＳＲＡＭセルそれぞれは対応するワード線及びビット線に接続する。このＳＲＡＭセルアレイ４６ａは、メインデータを保持する領域と、パリティ等を保持する領域とを備える。

ロウデコーダ４６ｂは、ＳＲＡＭセルアレイ４６ａにおけるワード線を選択する。また、センスアンプ４６ｃは、ＳＲＡＭセルからビット線に読み出したデータをセンス・増幅する。また、センスアンプ４６ｃは、データをＳＲＡＭセルに書き込む際の負荷としても機能する。

［第１実施形態のテスト動作］
本実施形態のメモリシステムにおけるテスト動作について、図４のフローチャート図を用いて説明する。このテスト動作は、例えばダイソート工程で行い、制御部４０をテスト可能なメモリシステムを提供する。

（ステップＳ１）
図４に示すように、ＮＡＮＤＢＩＳＴインターフェース３２及びＮＡＮＤＣＵＩ１９を介して、ＮＡＮＤシーケンサ１６は、所望のコマンド信号等を受けてアクティブとなる。ＮＡＮＤシーケンサ１６の制御により、ページバッファ１２ｂは、ＮＡＮＤＢＩＳＴインターフェース３１から入力されるデータ列（ＯｎｅＮＡＮＤレジスタ４４の記憶領域のうち、コマンド領域、アドレス領域などにセットされるデータ列）を、ＮＡＮＤＣＵＩ１９、データバス（図示略）を介して、受け取る。

例えばコマンド領域にセットされるデータ列は、テスト工程で実行するファンクション（ロック動作等）を示すコマンドデータである。また、アドレス領域にセットされるデータ列は、ファンクション動作を行う対象となるアドレスを示すアドレスデータである。

（ステップＳ２）
ＮＡＮＤシーケンサ１６は、ＮＡＮＤＢＩＳＴインターフェース３２から受け取るコマンドを介して、ＮＡＮＤＣＵＩ１９からコマンド制御信号を受け取る。

ＮＡＮＤシーケンサ１６は、このコマンド制御信号に基づき、ステートマシン４１を制御する。ＮＡＮＤシーケンサ１６は、ページバッファ１２ｂに保持されたデータ列を、第１入出力部１０に転送する（ビジー状態）。

ステートマシン４１は、ＮＡＮＤシーケンサ１６によりアクティブとなり、ＳＲＡＭアドレス／タイミング発生回路４３を制御する。ＳＲＡＭアドレス／タイミング発生回路４３は、アクセスコントローラ２７等を制御して、ＥＣＣバッファ２３、ＳＲＡＭバッファ２２、ＲＡＭレジスタデータバスを介して、ＯｎｅＮＡＮＤレジスタ４４にデータ列を転送する。

ＯｎｅＮＡＮＤレジスタ４４がデータ列を保持すると、レディ状態となる。このビジー／レディ状態を示す信号は、例えば第２入出力部３０の図示せぬインターフェースから出力される。このビジー／レディ状態を示す信号は、メモリシステム全体のレディまたはビジーを示す。

（ステップＳ３）
ステップＳ２で、メモリシステム１００がレディ状態を出力したのちに、ＮＡＮＤＣＵＩ１９は、ＮＡＮＤＢＩＳＴインターフェース３２を介して、所望のパルスを受け取る。ＮＡＮＤＣＵＩ１９は、このパルスを、データバスを介して、ＯｎｅＮＡＮＤレジスタ４４に転送する。

ＯｎｅＮＡＮＤレジスタ４４は、このパルスを受け取ると、ＯｎｅＮＡＮＤＣＵＩ４５にコマンド生成信号を出力する。このとき、ＯｎｅＮＡＮＤレジスタ４４に保持されたデータ列のコマンドを実行するよう、ＯｎｅＮＡＮＤレジスタ４４は、このデータ列と対応するコマンド生成信号を出力する。

その結果、ＯｎｅＮＡＮＤＣＵＩ４５は、データ列に対応するコマンドを生成し、ステートマシン４１に出力する。

そして、ステートマシン４１は、このコマンドに基づいて、ファンクション動作するよう制御する。このファンクション動作として、例えばロック動作、アンロック動作、ロックタイト動作が挙げられる。

ロック動作は、ロック命令に基づくメモリシステムの動作である。このロック命令は、ＮＡＮＤ部１０の少なくとも一部への書き込み及び消去を禁止するロック情報を、ＳＲＡＭセルアレイ４６ａの所望の領域に書き込む命令である。また、アンロック動作は、アンロック命令に基づくメモリシステムの動作である。このアンロック命令とは、ＳＲＡＭセルアレイ４６ａに書き込まれたＮＡＮＤ部１０のロック情報を解消する命令である。ロックタイト動作は、ロックタイト命令に基づくメモリシステムの動作である。このロックタイト命令は、始まりおよび終了ブロックアドレスの変更を禁止するための命令である。

（ステップＳ４）
このコマンドが、例えばロック動作に対応するコマンドである場合、ステートマシン４１は、ＯｎｅＮＡＮＤレジスタ４４を制御する。ＯｎｅＮＡＮＤレジスタ４４は、ＳＲＡＭセルアレイ４６ａ等に保持するコマンドデータ、アドレスデータを出力する。

そして、ＳＲＡＭセルアレイ４６ａの対応するアドレスのデータを上書きし、ロック情報を書き込む。

ＳＲＡＭセルアレイ４６ａの対応するアドレスにロック情報が書き込まれたのち、ＯｎｅＮＡＮＤレジスタ４４は、このロック情報を読み出し、保持する。

（ステップＳ５）
ＮＡＮＤシーケンサ１６は、ＮＡＮＤＢＩＳＴインターフェース３２から受け取るコマンドを介して、ＮＡＮＤＣＵＩ１９からコマンド制御信号を受け取る。

ＮＡＮＤシーケンサ１６は、このコマンド制御信号に基づき、ステートマシン４１を制御する。ステートマシン４１は、ＯｎｅＮＡＮＤレジスタ４４に保持された例えばロック情報、対応するアドレスのデータ列などを、ＲＡＭレジスタデータバス、ＳＲＡＭバッファ２２、ＥＣＣバッファ２３に転送する。

ＮＡＮＤシーケンサ１６は、このデータ列をページバッファ１２ａに転送する。

（ステップＳ６）
そして、ステップＳ１と同様に、ＮＡＮＤシーケンサ１６の制御により、ページバッファ１２ｂに保持されたデータ列は、データバス（図示略）、ＮＡＮＤＣＵＩ１９、及びＮＡＮＤＢＩＳＴインターフェース３２を介して、外部に出力される。

（ステップＳ７）
図示せぬ比較装置は、外部に出力されたデータ列と、外部からメモリシステムに入力したデータ列を比較する。比較装置は、両者が一致する場合には、適合（パス）と判定し、両者が一致しない場合には、不適合（フェイル）として判定する。

［第１実施形態の読み出し動作］
次に、第１の実施形態に係る半導体記憶装置の読み出し動作を説明する。上記のように、読み出し動作とは、ロード動作及びリード動作の動作を合わせた動作である。

データのロード動作は、データがＮＡＮＤ部１０のメモリセルアレイ１１から読み出されてから、ページバッファ１２ｂを介して第１入出力部２０のＳＲＡＭメモリセルアレイ２１ａに転送されるまでの動作をいう。データのリード動作は、ＳＲＡＭメモリセルアレイ２１ａ内のデータが、バーストバッファ２８を介してＯｎｅＮＡＮＤユーザインターフェース２９に転送されるまでの動作をいう。

＜ロード動作＞
（１）まず、外部ホストから、ＯｎｅＮＡＮＤユーザインターフェース（User I/F）２９を通じて、ロードするＮＡＮＤアドレス・ＳＲＡＭアドレスをアクセスコントローラ２７に出力する。アクセスコントローラ２７は、このＮＡＮＤアドレス・ＳＲＡＭアドレスを、ＯｎｅＮＡＮＤレジスタ４４に設定する。

（２）続いて、外部ホストから、ＯｎｅＮＡＮＤユーザインターフェース２９を通じて、ロードコマンドをアクセスコントローラ２７に出力する。アクセスコントローラ２７は、このロードコマンドをＯｎｅＮＡＮＤレジスタ４４に設定する。ここで、レジスタ４４にコマンドが書かれ、ＯｎｅＮＡＮＤＣＵＩ４５がコマンドであることを検知すると、内部コマンド信号を生成する。そして、ロードコマンドが成立する。

（３）続いて、ロードコマンドの成立を受けて、ステートマシン４１が起動する。

（４）続いて、ステートマシン４１は、必要な回路初期化を行った後、ＮＡＮＤアドレス／コマンド発生回路（NAND Add/Command Generator）４２へ、ＮＡＮＤ部１０のセンスコマンドを発行するよう要求する。

（５）続いて、ＮＡＮＤアドレス／コマンド発生回路４２は、ＯｎｅＮＡＮＤレジスタ４４に設定されたＮＡＮＤアドレスをセンスするよう、ＮＡＮＤシーケンサ１６へセンスコマンドを発行する。

（６）続いて、センスコマンドを受けて、ＮＡＮＤシーケンサ１６が起動する。

（７）続いて、ＮＡＮＤシーケンサ１６は、必要な回路初期化を行った後、指定されたアドレスのセンス動作を行うために、電圧発生部１５、ロウデコーダ（Row Decoder）１３、センスアンプ（S/A）１２ａ、ページバッファ（Page Buffer）１２ｂを制御し、センスデータをページバッファ１２ｂに保存するように制御する。

（８）続いて、ＮＡＮＤシーケンサ１６は、ＮＡＮＤ部１０のセンス動作が終了したことを、ステートマシン４１へ通知する。

（９）続いて、ステートマシン４１は、ＮＡＮＤアドレス／コマンド発生回路４２へ、ＮＡＮＤ部１０のリードコマンドを発行するよう要求する。

（１０）続いて、リードコマンドを受けて、ＮＡＮＤシーケンサ１６が、ページバッファ１２ｂをリード可能なようにセットする。

（１１）続いて、ステートマシン４１よりリードコマンド（クロック）をＮＡＮＤシーケンサ１６へ発行し、ＮＡＮＤデータバス（NAND Data Bus）へページバッファ１２ｂ内のデータ及びパリティを読み出し、そのデータ及びパリティをＥＣＣバッファ（ECC Buffer）２３に転送する。

（１２）続いて、ステートマシン４１の制御により、ＥＣＣ制御回路２６は、パリティシンドローム（Parity Syndrome）回路２５へＥＣＣ訂正開始制御信号を発行する。

（１３）続いて、パリティシンドローム（Parity Syndrome）回路２５は、ＥＣＣバッファ２３から入力されたデータ及びパリティに基づいて、シンドロームを生成し、それを元にエラー誤り位置デコーダ（Error Position Decoder）２４がデータ誤り位置を決定し、誤ったデータを反転させる。

（１４）続いて、ＥＣＣデータバスへエラー訂正されたデータを読み出し、ＳＲＡＭメモリセルアレイ２１ａへ転送し、データの書き込み、ロード動作を終了する。

＜リード動作＞
（１５）その後、データのリードを行う。即ち、ＳＲＡＭメモリセルアレイ２１ａ内のデータを、バーストバッファ２８を介してＯｎｅＮＡＮＤユーザインターフェース（User I/F）２９に転送する。

この結果、外部ユーザは、ＯｎｅＮＡＮＤユーザインターフェース（User I/F）２９を通じて、ＳＲＡＭメモリセルアレイ２１ａ内のデータを、外部に読み出すことができる。

［第１実施形態の書き込み動作］
次に、第１の実施形態に係る半導体記憶装置の書き込み動作を説明する。上記のように、書き込み動作とは、ライト動作及びプログラムの動作を合わせた動作である。

データのライト動作は、ＮＡＮＤ部１０に記憶させるべきデータが、ＯｎｅＮＡＮＤユーザインターフェース２９からバーストバッファ２８を介してＳＲＡＭメモリセルアレイ２１ａに転送されるまでの動作である。データのプログラム動作は、ＳＲＡＭメモリセルアレイ２１ａ内のデータがページバッファ１２ｂに転送されて、ＮＡＮＤ部１０のメモリセルアレイ１１に書き込まれるまでの動作である。

＜ライト動作＞
（１）まず、ユーザの指示を実行する外部ホストは、ＯｎｅＮＡＮＤユーザインターフェース（User I/F）２９を通じて、第１入出力部１０のＳＲＡＭメモリセルアレイ２１ａへプログラムしたいデータを書き込む。

＜プログラム動作＞
（２）続いて、ユーザユーザの指示を実行する外部ホストは、ＯｎｅＮＡＮＤユーザインターフェース（User I/F）２９を通じて、プログラムするＮＡＮＤアドレス及びＳＲＡＭアドレスをアクセスコントローラ２７に出力する。アクセスコントローラ２７は、ＮＡＮＤアドレス及びＳＲＡＭアドレスをＯｎｅＮＡＮＤレジスタ４４に設定する。

（３）続いて、ユーザの指示を実行する外部ホストは、ＯｎｅＮＡＮＤユーザインターフェース（User I/F）２９を通じて、プログラムコマンドをレジスタ４４に設定する。レジスタ４４にコマンドが書かれ、ＯｎｅＮＡＮＤコマンドユーザインターフェース（CUI）４５がコマンドであることを検知すると、内部コマンド信号（Command）を生成する。ここで、プログラムコマンドが成立する。

（４）続いて、プログラムコマンド信号の成立を受けて、ステートマシン４１が起動する。

（５）続いて、ステートマシン４１は、必要な回路初期化を行った後、ＮＡＮＤアドレス／コマンド発生回路４２へ、ＮＡＮＤ部１０のページバッファロードコマンドを発行するよう要求する。

（６）続いて、ステートマシン４１は、リードクロックを第１入出力部２０へ発行し、ＥＣＣバス（ECC Bus）へＳＲＡＭセルアレイ２１ａ内のデータを読み出し、そのデータをＥＣＣバッファ（ECC Buffer）２３へ転送する。

（７）続いて、ステートマシン４１は、ＥＣＣパリティ発生開始制御信号を発行するように制御する。

（８）続いて、パリティシンドローム回路（Parity Syndrome）２５は、データに基づいてシンドロームを生成し、それを元にパリティデータを発生し、ＥＣＣバッファ２３に書き込む。

（９）続いて、ステートマシン４１は、ＮＡＮＤデータバスにパリティデータを追加したデータを読み出し、ページバッファ１２ｂへ転送する。

（１０）続いて、ＮＡＮＤアドレス／コマンド発生回路４２は、レジスタ４４に設定されたＮＡＮＤアドレスへプログラムするよう、ＮＡＮＤシーケンサ１６に対してプログラムコマンドを発行する。

（１１）続いて、ＮＡＮＤシーケンサ１６は、プログラムコマンドを受けて必要な回路初期化を行った後、指定されたアドレスへのプログラム動作を行うために、電圧発生部１５、ロウデコーダ（Row Decoder）１３、センスアンプ（S/A）１２ａ、ページバッファ（Page Buffer）１２ｂを制御し、データをメモリセルアレイ１１にプログラムする。

（１２）続いて、ＮＡＮＤシーケンサ１６は、メモリセルアレイ１１のプログラムが終了したことを、ステートマシン４１へ通知する。

（１３）続いて、ユーザが、モニタするためのステータス等をセットし、この動作を終了する。

［本実施形態の効果］
以上より、本実施形態は、実施形態は、制御部をテスト可能なメモリシステムを提供できる。

比較例の半導体記憶装置は、不揮発性メモリと、不揮発性メモリの入出力データを格納するバッファとを備える主記憶部と、揮発性メモリと、データ入出力ピンを有する自己テストインターフェイスとを備える主記憶部のバッファ部と、主記憶部とバッファ部とを制御する制御部とを具備する。比較例の半導体記憶装置の制御部は、データ入出力ピンを介して自己テストインターフェイスからバッファへデータを格納し、バッファの格納データを揮発性メモリへ書き込み、（バッファ１３の格納データを全て反転させ）、揮発性メモリから読み出したデータをバッファへ格納し、バッファの格納データを自己テストインターフェイスから読み出し、判定する。

本実施形態の半導体記憶装置は、所望のデータ列をＯｎｅＮＡＮＤレジスタ４４に転送する。そののち、ＯｎｅＮＡＮＤレジスタ４４は所望のパルスを受け取る。このパルスを受けると、メモリシステムはファンクション動作を行い、その結果を外部に出力する。

その結果、本実施形態の半導体記憶装置は、比較例の半導体記憶装置ではテストできない制御部４０のテストも実行することができる。したがって、本実施形態の半導体記憶装置は、制御部４０をテスト可能なメモリシステムを提供できる。

例えば、制御部４０内の配線に断線があるかどうかを、比較例では判定できずテスト時間全体は長くなる。本実施形態の半導体装置では、制御部４０内の配線に断線があるかどうかをＮＡＮＤＢＩＳＴインターフェース３２からデータ列を読み出すことで判定する。比較例と比べて、本実施形態の半導体記憶装置は、制御部４０もテスト対象とすることができるため、テスト時間を全体として短くすることができる。すなわち、第１入出力部２０、ＮＡＮＤ部１０、制御部４０との間で、別々のテスト環境を構築する必要がなく、テスト時間を短くすることができ、テストコストを低減できる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…ＮＡＮＤ部
２０…第１入出力部
３０…第２入出力部
４０…制御部

Claims

コマンド実行を指示するコマンド信号を生成する第１信号生成部を有するＮＡＮＤ型フラッシュメモリと、
前記ＮＡＮＤ型フラッシュメモリに入力されるデータ、または前記ＮＡＮＤ型フラッシュメモリから出力されるデータについてＥＣＣ処理を行うＥＣＣ部を有し、前記ＮＡＮＤ型フラッシュメモリと外部との間のデータの入出力を司る第１入出力部と、
前記第１入出力部を介さずに、前記ＮＡＮＤ型フラッシュメモリと外部との間のデータの入出力を司る第２入出力部と、
第１信号生成部とデータバスを介して電気的に接続されてファンクション動作を規定するレジスタ、を含む制御部と、
を備えることを特徴とするメモリシステム。
前記ＮＡＮＤフラッシュメモリは、ページバッファをさらに有し、
前記第２入出力部は、テスト用インターフェースをさらに有し、
前記ページバッファと前記テスト用インターフェースはデータバスを介して電気的に接続されることを特徴とする請求項１記載のメモリシステム。
前記制御部は、前記レジスタと接続されてコマンド実行を指示するコマンド信号を生成する第２信号生成部をさらに有し、
テスト時に、制御部は、前記テスト用インターフェースから入力されたテストデータを前記レジスタに保持させたのちに、前記テスト用インターフェースから入力されたテスト信号に基づいて、前記第２信号生成部を動作させることを特徴とする請求項１又は請求項２記載のメモリシステム。