TW201711172A - 記憶體系統 - Google Patents

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TW201711172A
TW201711172A TW105107083A TW105107083A TW201711172A TW 201711172 A TW201711172 A TW 201711172A TW 105107083 A TW105107083 A TW 105107083A TW 105107083 A TW105107083 A TW 105107083A TW 201711172 A TW201711172 A TW 201711172A
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memory
nand
block
controller
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TW105107083A
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岩井信
綱島秀昭
岡崎昭夫
Original Assignee
東芝股份有限公司
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

本發明之實施形態提供一種能夠延長具備半導體記憶裝置之記憶體系統之壽命之記憶體系統。 實施形態之記憶體系統1包含：半導體記憶裝置100，其具備記憶資料之區域；及控制器200，其向半導體記憶裝置100發送寫入命令。控制器200向半導體記憶裝置100之第1資料區域寫入第1資料，於與第1資料之寫入動作相關之第1狀態失效之情形時，自半導體記憶裝置100讀出第1資料，並對自半導體記憶裝置100讀出之第1資料之錯誤進行訂正。半導體記憶裝置100於錯誤訂正失效之情形時，記憶表示第1資料區域不良之第1資訊，於錯誤訂正通過之情形時，記憶表示有關第1資料區域之與第1資訊不同之狀態之第2資訊。

Description

記憶體系統 [相關申請案]
本申請案享有以日本專利申請案2015-178457號(申請日：2015年9月10日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
實施形態係關於一種具備半導體記憶裝置之記憶體系統。
作為半導體記憶裝置，已知有NAND(Not And，反及)型快閃記憶體。
本發明之實施形態提供一種能夠延長具備半導體記憶裝置之記憶體系統之壽命之記憶體系統。
實施形態之記憶體系統具備：半導體記憶裝置，其具備記憶資料之區域；及控制器，其向上述半導體記憶裝置發送寫入命令。上述控制器向上述半導體記憶裝置之第1資料區域寫入第1資料，於與上述第1資料之寫入動作相關之第1狀態失效之情形時，自上述半導體記憶裝置讀出上述第1資料，並對自上述半導體記憶裝置讀出之上述第1資料之錯誤進行訂正。上述半導體記憶裝置於上述錯誤訂正失效之情形時，記憶表示上述第1資料區域不良之第1資訊，於上述錯誤訂正通過之情形時，記憶表示有關上述第1資料區域之與上述第1資訊不同之狀態之第2資訊。
1‧‧‧記憶體系統
100‧‧‧NAND型快閃記憶體
101‧‧‧記憶胞陣列
102‧‧‧列解碼器
102-0、102-1‧‧‧列解碼器
103‧‧‧行解碼器
104‧‧‧感測放大器部
104-0、104-1‧‧‧感測放大器部
105‧‧‧頁面緩衝器
105-0、105-1‧‧‧頁面緩衝器
106‧‧‧核心驅動器
107‧‧‧電壓產生電路
108‧‧‧輸入輸出電路
109‧‧‧位址暫存器
110‧‧‧控制器
111‧‧‧狀態暫存器
112‧‧‧失效位元計數器
120‧‧‧NAND串
121‧‧‧感測放大器
200‧‧‧記憶體控制器
201‧‧‧主機介面電路
202‧‧‧CPU
203‧‧‧RAM
204‧‧‧緩衝記憶體
205‧‧‧NAND介面電路
206‧‧‧ECC電路
300‧‧‧主機裝置
Add‧‧‧位址
ALE‧‧‧位址鎖存賦能信號
BL0~BL(m-1)
BLK0~BLK(j-1)‧‧‧區塊
CEn‧‧‧晶片賦能信號
CLE‧‧‧指令鎖存賦能信號
CMD‧‧‧指令
MT0~MT7‧‧‧記憶胞電晶體
PLN、PLN0、PLN1‧‧‧片
R/Bn‧‧‧待命/忙碌信號
REn‧‧‧讀出賦能信號
S100~S107‧‧‧步驟
SGD0~SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
SL‧‧‧源極線
SU0~SU3‧‧‧串單元
WEn‧‧‧寫入賦能信號
WL0~WL(n-1)‧‧‧字元線
圖1係第1實施形態之記憶體系統之方塊圖。
圖2係第1實施形態之NAND型快閃記憶體之方塊圖。
圖3係圖2所示之記憶胞陣列之方塊圖。
圖4係圖3所示之片之電路圖。
圖5係說明不良區塊判定動作之整體流程之流程圖。
圖6係說明不良區塊判定動作之時序圖。
圖7係說明不良區塊判定動作之時序圖。
圖8係說明部分不良區塊之登錄動作之時序圖。
圖9係說明記憶胞陣列之管理區域之圖。
圖10係說明向部分不良區塊之寫入動作之時序圖。
圖11係說明狀態用之參數變更動作之時序圖。
圖12係第2實施形態之記憶胞陣列中所包含之1個區塊之電路圖。
以下，參照圖式對實施形態進行說明。
本實施形態之半導體記憶裝置係能夠電改寫資料之非揮發性半導體記憶體，於以下之實施形態中，作為半導體記憶裝置列舉NAND型快閃記憶體為例而進行說明。
[1]第1實施形態 [1-1]記憶體系統之構成
使用圖1，對包含第1實施形態之半導體記憶裝置之記憶體系統1之構成進行說明。記憶體系統1具備NAND型快閃記憶體100及記憶體控制器200。
記憶體系統1既可於搭載有主機裝置之母板上安裝構成記憶體系統1之複數個晶片而構成，亦可作為由1個模組實現記憶體系統1之系統LSI(large-scale integrated circuit，大規模積體電路)或SoC(system on chip，片上系統)而構成。作為記憶體系統1之例，可列舉SDTM卡等記憶卡、SSD(solid state drive，固態驅動器)及eMMC(embedded multimedia card，嵌入式多媒體卡)等。
NAND型快閃記憶體100具備複數個記憶胞，非揮發地記憶資料。NAND型快閃記憶體100之構成之詳細內容將於下文敍述。
記憶體控制器200應答例如來自主機裝置300之命令，而命令NAND型快閃記憶體100寫入(亦稱為編程)、讀出及刪除等。又，記憶體控制器200管理NAND型快閃記憶體100之記憶體空間。記憶體控制器200具備主機介面電路(Host I/F(Inter Face))201、CPU(Central Processing unit，中央處理單元)202、RAM(Random Access Memory，隨機存取記憶體)203、緩衝記憶體204、NAND介面電路(NAND I/F)205及ECC(Error Checking and Correcting，錯誤檢查與訂正)電路206等。
主機介面電路201經由控制器匯流排而連接於主機裝置300，於與主機裝置300之間進行介面處理。又，主機介面電路201於與主機裝置300之間進行命令及資料之收發。
CPU202對記憶體控制器200整體之動作進行控制。例如，於自主機裝置300接收到寫入命令之情形時，CPU202應答該命令，而將基於NAND介面之寫入命令發佈給NAND型快閃記憶體100。於讀出及刪除時亦相同。又，CPU202執行耗損均衡等用以管理NAND型快閃記憶體100之各種處理。
RAM203被作為CPU202之作業區域而使用，記憶自NAND型快閃記憶體100載入之韌體、或CPU202所製成之各種表格。RAM203例如包含DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)。緩衝記憶體204暫時地保存自主機裝置300發送來之資料，並且暫時地保存自NAND型快閃記憶體100發送來之資料。
ECC電路206於資料之寫入時，針對寫入資料生成糾錯碼，並將該糾錯碼附加於寫入資料而發送至NAND介面電路205。又，ECC電路206於資料之讀出時，使用讀出資料中所包含之糾錯碼，對讀出資料進行錯誤檢查及錯誤訂正。再者，ECC電路206亦可設置於NAND介面電路205內。
NAND介面電路205經由NAND匯流排而與NAND型快閃記憶體100連接，於與NAND型快閃記憶體100之間進行介面處理。又，NAND介面電路205於與NAND型快閃記憶體100之間進行命令及資料之收發。
[1-1-1]NAND型快閃記憶體100之構成
使用圖2，對NAND型快閃記憶體100之構成進行說明。NAND型快閃記憶體100具備記憶胞陣列101、列解碼器102、行解碼器103、感測放大器部104、頁面緩衝器105、核心驅動器106、電壓產生電路107、輸入輸出電路108、位址暫存器109、控制器110、狀態暫存器111及失效位元計數器112。
記憶胞陣列101具備複數個區塊，複數個區塊分別具備複數個記憶胞電晶體MT(有時亦簡稱為記憶胞)。記憶胞電晶體MT包含可電改寫之EEPROM(Electrically Erasable Programmable Read-Only Memory，電可擦可編程唯讀記憶體)單元。為了控制施加於記憶胞電晶體MT之電壓，而於記憶胞陣列101配設複數條位元線、複數條字元線及源極線。記憶胞陣列101之詳細內容將於下文敍述。
列解碼器102自位址暫存器109接收區塊位址信號及列位址信號，並基於該等信號，選擇對應之區塊內之任一字元線。行解碼器103自位址暫存器109接收行位址信號，並基於該行位址信號，選擇任一位元線。
感測放大器部104於資料之讀出時，檢測及放大自記憶胞讀出至 位元線之資料。又，感測放大器部104於資料之寫入時，將寫入資料傳送至記憶胞。自記憶胞陣列101讀出資料及向記憶胞陣列101寫入資料係以複數個記憶胞為單位而進行，該單位成為頁。
頁面緩衝器105以頁為單位而保存資料。頁面緩衝器105於資料之讀出時，暫時地保存以頁為單位自感測放大器部104傳送來之資料，並以串行方式將該資料傳送至輸入輸出電路108。又，頁面緩衝器105於資料之寫入時，暫時地保存以串行方式自輸入輸出電路108傳送來之資料，並將該資料以頁為單位而傳送至感測放大器部104。
核心驅動器106將資料之寫入、讀出及刪除所需之電壓供給至列解碼器102、感測放大器部104及未圖示之源極線控制電路等。由核心驅動器106供給之電壓經由列解碼器102、感測放大器部104及源極線控制電路而施加於記憶胞(具體而言為字元線、選擇閘極線、位元線及源極線)。電壓產生電路107產生各動作所需之內部電壓(例如，將電源電壓升高所得之電壓)，並將內部電壓供給至核心驅動器106。
控制器110對NAND型快閃記憶體100之整體動作進行控制。控制器110自記憶體控制器200接收各種外部控制信號，例如，晶片賦能信號CEn、位址鎖存賦能信號ALE、指令鎖存賦能信號CLE、寫入賦能信號WEn及讀出賦能信號REn。附註於信號名中之“n”表示低態有效(active low)。
控制器110基於該等外部控制信號，識別自輸入輸出端子I/O供給之位址Add與指令CMD。然後，控制器110將位址Add經由位址暫存器109傳送至行解碼器103及列解碼器102。又，控制器110對指令CMD進列解碼。控制器110按照外部控制信號及指令CMD，進行資料之讀出、寫入及刪除之各序列控制。又，控制器110為了向記憶體控制器200通知NAND型快閃記憶體100之動作狀態，而輸出待命/忙碌信號R/Bn。記憶體控制器200藉由接收待命/忙碌信號R/Bn，能夠獲知 NAND型快閃記憶體100之狀態。
輸入輸出電路108於與記憶體控制器200之間，經由NAND匯流排而進行資料(包括指令CMD、位址Add及資料)之收發。
例如於電源接通時，狀態暫存器111暫時地保存自記憶胞陣列101之ROM用戶空間文件系統(Filesystem in Userspace，FUSE)讀出之管理資料。又，狀態暫存器111暫時地保存記憶胞陣列101之動作所需之各種資料。狀態暫存器111例如包含SRAM(Static Random Access Memory，靜態隨機存取記憶體)。
失效位元計數器112於寫入後之驗證動作中，將自記憶胞讀出之資料與期待值比較，而計數不一致之位元(失效位元)之數量。所謂驗證動作係指如下動作：將實際寫入至記憶胞之資料與期待值(寫入資料)比較，而確認期待值是否已寫入至記憶胞。利用失效位元計數器112而計數出之失效位元數用於判定寫入動作之狀態。即，控制器110將利用失效位元計數器112而計數出之失效位元數與基準值比較，當失效位元數為基準值以下時，判定為寫入動作通過。
[1-1-2]記憶胞陣列101之構成
使用圖3，對記憶胞陣列101之構成進行說明。
記憶胞陣列101例如具備2個片PLN0、PLN1。各片PLN係向記憶胞電晶體寫入資料、及自記憶胞電晶體讀出資料時之單位。控制器110能夠使片PLN0、PLN1個別地動作，亦能夠使片PLN0、PLN1並聯地動作。片PLN之數量並不限定於2個，亦可為1個或3個以上。
再者，於如圖3之複數個片PLN之構成例中，針對片PLN0、PLN1分別設置列解碼器102-0、102-1、感測放大器部104-0、104-1、及頁面緩衝器105-0、105-1。
使用圖4，對片PLN之構成進行說明。片PLN具備複數個區塊BLK(區塊BLK0~BLK(j-1))。“j”為1以上之整數。複數個區塊 BLK分別具備複數個NAND串120。
NAND串120分別具備複數個(n個)記憶胞電晶體MT、及2個選擇電晶體ST1、ST2。“n”為1以上之整數。記憶胞電晶體MT具備包含控制閘極及電荷儲存層之積層閘極，非揮發地記憶資料。1個NAND串120中所包含之記憶胞電晶體MT之數量可任意設定，例如8個、16個、32個、64個、或128個等。複數個記憶胞電晶體MT係以將其等之電流路徑串聯連接之方式配置於選擇電晶體ST1與ST2之間。該串聯連接之一端側之記憶胞電晶體MT之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT之電流路徑連接於選擇電晶體ST2之電流路徑之一端。
同一區塊BLK中所包含之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD，同一區塊BLK中所包含之複數個選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。同一列中所包含之複數個記憶胞電晶體MT之控制閘極共通連接於複數條字元線WL(WL0~WL(n-1))中之1條。
再者，NAND串120亦可具備虛設單元電晶體。虛設單元電晶體串聯連接於選擇電晶體ST1與記憶胞電晶體之間、及選擇電晶體ST2與記憶胞電晶體之間。於虛設單元電晶體之閘極，連接有虛設字元線。虛設單元電晶體之構造與記憶胞電晶體相同。虛設單元電晶體並非用以記憶資料，而具有如下功能：於寫入脈衝施加動作及刪除脈衝施加動作中，緩和記憶胞電晶體及選擇電晶體所受到之干擾。
複數個區塊BLK中位於同一行之複數個NAND串120中所包含之選擇電晶體ST1之電流路徑之另一端共通連接於複數條位元線BL(BL0~BL(m-1)中之1條。“m”為1以上之整數。即，1條位元線BL於複數個區塊BLK間將位於同一行之NAND串120共通連接。再者，於複數條位元線BL，分別連接有感測放大器部104中所包含之複數個感測 放大器(SA)121。同一區塊BLK中所包含之複數個選擇電晶體ST2之電流路徑之另一端共通連接於源極線SL。源極線SL例如於複數個區塊間將NAND串120共通連接。
位於同一區塊BLK內之複數個記憶胞電晶體MT之資料被統括地刪除。資料之讀出及寫入係針對共通連接於配設於1個區塊BLK之1條字元線WL之複數個記憶胞電晶體MT而統括地進行。將該資料單位稱為頁。
[1-2]記憶體系統1之動作
其次，對以上述方式構成之記憶體系統1之動作進行說明。
通常，成為編程錯誤之不良區塊(無法正常地寫入資料之區塊)被作為不良區塊管理，以後，該不良區塊因可靠性較低而不被用於資料之寫入。於本實施形態中，並非立即將成為編程錯誤之區塊作為不良區塊來管理，而對該區塊進行ECC處理來判定是否能夠正確地讀出資料。於能夠自成為編程錯誤之區塊正確地讀出資料之情形時，將該區塊作為與不良區塊不同之部分不良區塊(不良區塊候補)來管理。並且，一面利用資料之多工化等方法補償資料可靠性，一面使用部分不良區塊。
[1-2-1]不良區塊判定動作
首先，使用圖5，對不良區塊判定動作之整體流程進行說明。記憶體控制器200向NAND型快閃記憶體100寫入資料(進行編程)(步驟S100)。
接著，記憶體控制器200自NAND型快閃記憶體100讀出與步驟S100之編程相關之狀態資訊(步驟S101、S102)。於編程狀態通過之情形時(步驟S103：No(否))，編程動作正常地結束。以後，同樣地，記憶體控制器200向NAND型快閃記憶體100寫入資料。
於編程狀態失效之情形時(步驟S103：Yes(是))，記憶體控制器 200自NAND型快閃記憶體100，讀出在步驟S100中進行了編程之資料(步驟S104)。接著，記憶體控制器200對在步驟S104中讀出之資料進行錯誤訂正(步驟S105)。
於在步驟S105中錯誤訂正正常地結束之情形時(步驟S105：Pass(通過))，讀出資料之錯誤位元數為ECC電路206之錯誤訂正能力(能夠錯誤訂正之位元數)以下，記憶體控制器200能夠自NAND型快閃記憶體100正常地讀出資料。於該情形時，記憶體控制器200將編程對象之區塊作為與不良區塊不同之部分不良區塊管理，並且將編程對象之區塊作為部分不良區塊而登錄於NAND型快閃記憶體100之管理區域(步驟S106)。再者，錯誤訂正通過或失效之判定基準可適當設定，既可於能夠訂正全部錯誤位元之情形時判定為錯誤訂正通過，亦可在錯誤訂正後之錯誤位元數為閾值以下之情形時判定為錯誤訂正通過。
於在步驟S105中錯誤訂正未正常地結束之情形時(步驟S105：Fail(失效))，讀出資料之錯誤位元數超出ECC電路206之錯誤訂正能力，記憶體控制器200無法自NAND型快閃記憶體100正常地讀出資料。於該情形時，記憶體控制器200將編程對象之區塊作為不良區塊而登錄於NAND型快閃記憶體100之管理區域(步驟S107)。以後，該不良區塊被自編程對象排除。
以下，對更具體之不良區塊判定動作進行說明。
如圖6所示，記憶體控制器200將寫入指令“80h”、位址“Add1”、寫入資料“W-Data1”、及執行指令“10h”發送至NAND型快閃記憶體100。寫入資料“W-Data1”例如為使用者資料，位址“Add1”為任意之位址。
NAND型快閃記憶體100應答執行指令“10h”，而向記憶體控制器200發送忙碌信號，並且執行寫入動作。即，NAND型快閃記憶體100之控制器110將寫入資料“W-Data1”寫入至記憶胞陣列101。 NAND型快閃記憶體100於寫入動作結束之後，向記憶體控制器200發送待命信號(解除忙碌信號)。
接著，記憶體控制器200應答待命信號，而將狀態讀取指令“70h”發送至NAND型快閃記憶體100。NAND型快閃記憶體100應答狀態讀取指令“70h”，而將與寫入動作相關之狀態資訊發送至記憶體控制器200。記憶體控制器200接收自NAND型快閃記憶體100讀出之狀態資訊，並使用該狀態資訊來判定NAND型快閃記憶體100之寫入動作是否已正常地結束(編程狀態通過或失效)。
(圖5之步驟S104、S105之動作)
接下來，使用圖7，對編程狀態失效之情形時之讀出動作進行說明。
於編程狀態失效之情形時，記憶體控制器200將讀出指令“00h”、位址“Add1”、及執行指令“30h”發送至NAND型快閃記憶體100。由讀出動作而指定之位址“Add1”與由圖6之寫入動作而指定之位址“Add1”相同。
NAND型快閃記憶體100應答執行指令“30h”，而向記憶體控制器200發送忙碌信號，並且執行讀出動作。即，NAND型快閃記憶體100之控制器110使用位址“Add1”，自記憶胞陣列101讀出資料。
NAND型快閃記憶體100於讀出動作結束之後，向記憶體控制器200發送待命信號。接著，NAND型快閃記憶體100將讀出資料“R-Data1”發送至記憶體控制器200。記憶體控制器200接收讀出資料“R-Data1”，並對讀出資料“R-Data1”進行錯誤訂正處理(ECC處理)。
(圖5之步驟S106之動作)
如圖5所示，在對讀出資料之錯誤訂正正常地結束之情形時，該區塊被作為部分不良區塊管理。使用圖8，對部分不良區塊之登錄動 作進行說明。
於對讀出資料之錯誤訂正正常地結束之情形時，記憶體控制器200將寫入指令“80h”、位址“Add2”、寫入資料“W-Data2”、及執行指令“10h”發送至NAND型快閃記憶體100。位址“Add2”係指定用以記憶NAND型快閃記憶體100之管理資訊之區域(管理區域)之位址。寫入資料“W-Data2”係部分不良區塊資訊。
NAND型快閃記憶體100應答執行指令“10h”，而向記憶體控制器200發送忙碌信號，並且執行寫入動作。即，NAND型快閃記憶體100之控制器110將部分不良區塊資訊寫入至記憶胞陣列101之管理區域。其後之動作與圖6之寫入動作相同。
再者，步驟S107中之不良區塊之登錄動作除了管理區域內之位址不同以外，其他與部分不良區塊之情形相同。
圖9係說明記憶胞陣列101之管理區域之圖。記憶胞陣列101中所包含之任意片PLN具備管理區塊(區塊BLKi)。於管理區塊BLKi中記憶NAND型快閃記憶體100之管理資訊。於該管理資訊中，包含不良區塊資訊及部分不良區塊資訊。此外，於管理資訊中，亦包含修訂資訊等。
不良區塊資訊係與不良區塊相關之資訊，例如不良區塊之區塊位址。部分不良區塊資訊係與部分不良區塊相關之資訊，例如部分不良區塊之區塊位址。
如圖9所示，與不良區塊資訊分開地管理部分不良區塊資訊，可使用該部分不良區塊資訊，如以下所說明般執行適於部分不良區塊之動作。
[1-2-2]向部分不良區塊之寫入動作
部分不良區塊與正常區塊(既非不良區塊亦非部分不良區塊之區塊)相比產生更多錯誤位元數。因此，於向部分不良區塊寫入資料之 情形時，將資料多工化而記憶於NAND型快閃記憶體100中。
使用圖10，對向部分不良區塊之寫入動作進行說明。
記憶體控制器200將讀出指令“00h”、位址“Add2”及執行指令“30h”發送至NAND型快閃記憶體100。由讀出動作而指定之位址“Add2”與圖8所示之指定NAND型快閃記憶體100之管理區域之位址“Add2”相同。
NAND型快閃記憶體100應答執行指令“30h”，而向記憶體控制器200發送忙碌信號，並且執行讀出動作。即，NAND型快閃記憶體100之控制器110使用位址“Add2”，自記憶胞陣列101讀出資料(管理資訊)。
NAND型快閃記憶體100於讀出動作結束之後，向記憶體控制器200發送待命信號。接著，NAND型快閃記憶體100將管理資訊“R-Data2”發送至記憶體控制器200。記憶體控制器200接收管理資訊“R-Data2”，並使用管理資訊“R-Data2”，取得部分不良區塊之資訊(包含位址)。
接著，記憶體控制器200將寫入指令“80h”、位址“Add3”、寫入資料“W-Data3”及執行指令“11h”發送至NAND型快閃記憶體100。位址“Add3”係使用上述管理資訊“R-Data2”而取得之部分不良區塊之位址。例如於片PLN0內存在部分不良區塊，向該部分不良區塊寫入資料“W-Data3”。寫入資料“W-Data3”例如係使用者資料。
NAND型快閃記憶體100應答執行指令“11h”，而向記憶體控制器200發送忙碌信號，並且向片PLN0之頁面緩衝器105-0傳送資料“W-Data3”。NAND型快閃記憶體100於資料傳送動作結束之後，向記憶體控制器200發送待命信號。
接著，記憶體控制器200應答待命信號，而將寫入指令 “81h”、位址“Add4”、寫入資料“W-Data3”及執行指令“10h”發送至NAND型快閃記憶體100。位址“Add4”係用於將資料多工化之位址，作為一例，係指定片PLN1內之正常區塊之位址。片PLN1用之寫入資料“W-Data3”與上述片PLN0用之寫入資料“W-Data3”相同。
NAND型快閃記憶體100應答執行指令“10h”，而向記憶體控制器200發送忙碌信號，並且向片PLN0之部分不良區塊寫入寫入資料“W-Data3”，並且向片PLN1之正常區塊寫入寫入資料“W-Data3”。以此方式，實現向記憶胞陣列101之資料之多工化。
[1-2-3]狀態用之參數變更動作
亦可於NAND型快閃記憶體100內改變用以判定錯誤位元數之參數，而代替上述資料之多工化。使用圖11，對狀態用之參數變更動作進行說明。取得部分不良區塊之資訊之動作與圖10相同。
於向部分不良區塊寫入資料之前，記憶體控制器200將測試模式指令“TM”、及應該變更之參數發送至NAND型快閃記憶體100。再者，用以變更參數之指令可任意設定，於本實施形態中，使用測試模式指令“TM”作為一例。與測試模式指令“TM”一併發送之參數係有關與編程動作時之失效位元數(錯誤位元數)比較之閾值之資訊。
於NAND型快閃記憶體100中，編程之狀態係藉由利用失效位元計數器112而計數出之失效位元數是否超過閾值而判定。於NAND型快閃記憶體100中，反覆多次實施包含寫入資料之寫入動作、及確認已被寫入之資料之驗證動作之寫入循環。又，於即便執行指定次數之寫入循環，失效位元數依然超過閾值之情形時，判定為編程狀態失效。於本實施形態中，在部分不良區塊之編程動作中，使用於編程狀態之失效位元數之閾值大於正常區塊。藉此，於部分不良區塊之編程動作中，編程狀態通過。
NAND型快閃記憶體100應答測試模式指令“TM”，而變更記憶於狀態暫存器111中之參數(失效位元數之閾值)。
於參數之變更動作結束之後，記憶體控制器200將寫入指令“80h”、位址“Add1”、寫入資料“W-Data1”及執行指令“10h”發送至NAND型快閃記憶體100。位址“Add1”係部分不良區塊之位址。寫入資料“W-Data1”例如係使用者資料。
NAND型快閃記憶體100應答執行指令“10h”，而向記憶體控制器200發送忙碌信號，並且執行寫入動作。即，NAND型快閃記憶體100之控制器110將寫入資料“W-Data1”寫入至記憶胞陣列101。NAND型快閃記憶體100於寫入動作結束之後，向記憶體控制器200發送待命信號。其後，與圖8同樣地，使用狀態讀取指令“70h”來判定編程狀態。
於圖11之編程動作中，用於判定編程狀態之失效位元數之閾值比正常區塊大。藉此，能夠防止於對部分不良區塊之編程動作中，判定為編程狀態失效。自部分不良區塊讀出之讀出資料係藉由記憶體控制器200而得以錯誤訂正。
再者，於向部分不良區塊之寫入動作結束之後，進行正常區塊用之參數變更動作。該再次之參數變更動作除了應該寫入之參數之內容不同以外，其他與上述參數變更動作相同。
又，亦可將圖11之參數變更動作應用於圖10之資料多工化動作。即，於進行圖11之參數變更動作之後，進行向部分不良區塊之寫入動作。
[1-3]第1實施形態之效果
於作為記憶體系統之一例之eMMC中，若不良區塊之數量達到某值，則會ROM(Read Only Mode，唯讀模式)化。不良區塊數係由出廠時之不良區塊數與於出廠後產生之後天性不良區塊數之總和來計算。 後天性不良區塊係於發生了編程狀態失效、及刪除狀態失效之情形時被登錄。狀態係藉由例如數bit/1KB而判定，但於讀出時，進行較狀態判定時多之例如40bit/1KB之錯誤訂正。於此種eMMC中，即便登錄為不良區塊亦能夠正確地讀出資料。藉此，若無論是否能夠正確地讀出資料均登錄不良區塊，則有不良區塊登錄多發，而使eMMC之不良品增加之虞。
於本實施形態中，對編程狀態被判定為失效之區塊進行資料之讀出動作，並對讀出之資料進行錯誤訂正處理。又，於正常地進行了錯誤訂正處理之情形時，不將該區塊作為不良區塊，而作為與不良區塊不同之部分不良區塊來管理。又，其後亦將被作為部分不良區塊管理之區塊作為編程對象之區塊而使用。
因此，根據本實施形態，能夠減少被作為不良區塊而登錄之區塊之數量。由此，能夠防止於不良區塊之數量超過某閾值之情形時被判定為不良品之規格中，判定NAND型快閃記憶體100為不良品。藉此，能夠延長具備NAND型快閃記憶體100之記憶體系統1之壽命。
又，於向被作為部分不良區塊管理之區塊寫入資料之情形時，將與寫入至部分不良區塊之資料相同之資料寫入至正常區塊。藉此，能夠補償NAND型快閃記憶體100之資料可靠性。
又，於向部分不良區塊寫入資料之情形時，變更用於狀態判定之失效位元數之閾值。藉此，能夠防止於向部分不良區塊寫入資料時，判定為編程狀態失效。
[2]第2實施形態
第2實施形態係針對複數個記憶胞積層於半導體基板上而形成之三維積層型NAND型快閃記憶體之應用例。
NAND型快閃記憶體100中除了記憶胞陣列101之構成以外，其他與第1實施形態相同。與第1實施形態同樣地，記憶胞陣列101具備複 數個區塊BLK。圖12係第2實施形態之記憶胞陣列101中所包含之1個區塊BLK之電路圖。
區塊BLK具備複數個串單元SU，複數個串單元SU分別具備複數個NAND串120。於圖12中，作為一例，表示4個串單元SU0~SU3。1個區塊BLK內之串單元SU之數量可任意設定。又，雖然圖12表示NAND串120具備8個記憶胞電晶體MT(MT0~MT7)之構成例，但NAND串120所具備之記憶胞電晶體MT之數量可任意設定。
串單元SU0中所包含之選擇電晶體ST1之閘極共通連接於選擇閘極線SGD0，與上述同樣地，於串單元SU1~SU3連接選擇閘極線SGD1~SGD3。位於同一區塊BLK內之複數個選擇電晶體ST2之閘極共通連接於同一選擇閘極線SGS。位於同一區塊BLK內之記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。再者，各串單元SU中所包含之選擇電晶體ST2亦可與選擇電晶體ST1同樣地，連接於各選擇閘極線SGS0~SGS3。
又，於記憶胞陣列101內呈矩陣狀配置之NAND串120中，位於同一列之NAND串120之選擇電晶體ST1之電流路徑之另一端共通連接於位元線BL0~BL(m-1)中之任一條。即，1條位元線BL於複數個區塊BLK間將位於同一行之NAND串120共通連接。又，選擇電晶體ST2之電流路徑之另一端共通連接於源極線SL。源極線SL例如於複數個區塊間將NAND串120共通連接。
關於記憶胞陣列之構成，例如，於2009年3月19日提出申請之名為“三維積層非揮發性半導體記憶體”之美國專利申請案12/407,403號中有所記載。又，於2009年3月18日提出申請之名為“三維積層非揮發性半導體記憶體”之美國專利申請案12/406,524號、2010年3月25日提出申請之名為“非揮發性半導體記憶裝置及其製造方法”之美國專利申請案12/679,991號、2009年3月23日提出申請之名為“半導體記 憶體及其製造方法”之美國專利申請案12/532,030號中有所記載。該等專利申請整體藉由參照而引用於本案說明書中。
又，資料之刪除能夠以區塊BLK為單位、或以較區塊BLK小之單位為單位而進行。關於刪除方法，例如於2011年9月18日提出申請之名為“NONVOLATILE SEMICONDUCTOR MEMORY DEVIC”之美國專利申請案13/235,389號中有所記載。又，於2010年1月27日提出申請之名為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”之美國專利申請案12/694,690號中有所記載。進而，於2012年5月30日提出申請之名為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”之美國專利申請案13/483,610號中有所記載。該等專利申請整體藉由參照而引用於本申請之說明書中。
於第2實施形態中，編程狀態係針對每個串單元SU而判定。又，並非立即將成為編程錯誤之串單元(無法正常地寫入資料之串單元)作為壞串單元來管理，而對該串單元進行ECC處理而判定是否能夠正確地讀出資料。於能夠自成為編程錯誤之串單元正確地讀出資料之情形時，將該串單元作為部分壞串單元管理。又，與第1實施形態同樣地，一面利用資料之多工化等方法補償資料可靠性，一面使用部分壞串單元。於第2實施形態中，除了將針對每個區塊之狀態判定變更為針對每個串單元之狀態判定以外，其他均應用第1實施形態之動作。
於1個記憶胞電晶體MT保存2位元資料之情形時，其閾值電壓根據保存資料而取用4種位準中之任一種。於將4種位準自低至高地依序設定為刪除位準、A位準、B位準及C位準之情形時，於A位準之讀出動作時施加於選擇字元線之電壓例如為0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V等任一個之間。於B位準之讀出時施加於選擇 字元線之電壓例如為1.5V~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V等任一個之間。於C位準之讀出動作時施加於選擇字元線之電壓例如為3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V等任一個之間。作為讀出動作之時間(tR)，例如亦可為25μs~38μs、38μs~70μs、70μs~80μs等任一個之間。
寫入動作包含編程及編程驗證。於寫入動作中，最初施加於在編程時選擇之字元線之電壓例如為13.7V~14.3V之間。並不限定於此，例如亦可為13.7V~14.0V、14.0V~14.6V等任一個之間。亦可使對第奇數條字元線進行寫入時最初施加於所選擇之字元線之電壓、與對第偶數條字元線進行寫入時最初施加於所選擇之字元線之電壓不同。於將編程動作設定為ISPP方式(Incremental Step Pulse Program，增量步進脈衝編程)時，作為上升之電壓，可列舉例如0.5V左右。作為施加於非選擇之字元線之電壓，例如亦可為6.0V~7.3V之間。並不限定於此，例如亦可為7.3V~8.4V之間，亦可為6.0V以下。亦可根據非選擇之字元線係第奇數條字元線或第偶數條字元線，而使所施加之通過電壓不同。作為寫入動作之時間(tProg)，例如亦可為1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
於刪除動作中，最初施加於配置在半導體基板上部且上方配置有記憶胞之井之電壓例如為12V~13.6V之間。並不限定於此，例如亦可為13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V等任一個之間。作為刪除動作之時間(tErase)，例如亦可為3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
又，記憶胞例如亦可為如下構造。記憶胞於矽基板等半導體基板上具有隔著膜厚為4nm~10nm之隧道絕緣膜而配置之電荷儲存 膜。該電荷儲存膜可設定為膜厚為2nm~3nm之氮化矽(SiN)膜、或氮氧化矽(SiON)膜等絕緣膜與膜厚為3nm~8nm之多晶矽(Poly-Si)膜之積層構造。亦可於多晶矽膜中添加釕(Ru)等金屬。記憶胞於電荷儲存膜之上具有絕緣膜。該絕緣膜具有例如被膜厚為3nm~10nm之下層High-k膜與膜厚為3nm~10nm之上層High-k膜夾著之膜厚為4nm~10nm之氧化矽(SiO)膜。作為High-k膜之材料，可列舉氧化鉿(HfO)等。再者，氧化矽膜之膜厚可較High-k膜之膜厚厚。於絕緣膜上，經由膜厚為3nm~10nm之功函數調整用膜而設置膜厚為30nm~70nm之控制電極。此處，功函數調整用膜例如為氧化鉭(TaO)等金屬氧化膜、氮化鉭(TaN)等金屬氮化膜。控制電極可使用鎢(W)等。可於記憶胞間配置氣隙。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
S100~S107‧‧‧步驟

Claims (7)

  1. 一種記憶體系統，其特徵在於，具備：半導體記憶裝置，其具備記憶資料之區域；及控制器，其向上述半導體記憶裝置發送寫入命令；且上述控制器係向上述半導體記憶裝置之第1資料區域寫入第1資料，於與上述第1資料之寫入動作相關之第1狀態失效之情形時，自上述半導體記憶裝置讀出上述第1資料，並對自上述半導體記憶裝置讀出之上述第1資料之錯誤進行訂正；上述半導體記憶裝置係於上述錯誤訂正失效之情形時，記憶表示上述第1資料區域不良之第1資訊，於上述錯誤訂正通過之情形時，記憶表示有關上述第1資料區域之與上述第1資訊不同之狀態之第2資訊。
  2. 如請求項1之記憶體系統，其中上述控制器係於上述錯誤訂正失效之情形時，向上述半導體記憶裝置之第2資料區域寫入上述第1資訊，於上述錯誤訂正通過之情形時，向上述第2資料區域寫入上述第2資訊。
  3. 如請求項1或2之記憶體系統，其中上述控制器於向被作為上述第2資訊管理之上述第1資料區域寫入資料之情形時，向上述半導體記憶裝置之第3資料區域寫入與上述第1資料區域相同之資料。
  4. 如請求項3之記憶體系統，其中 上述控制器於自上述半導體記憶裝置讀出上述第2資訊之後，向被作為上述第2資訊管理之上述第1資料區域寫入資料。
  5. 如請求項1或2之記憶體系統，其中上述半導體記憶裝置係於在寫入動作中錯誤位元數超過閾值之情形時，判定為上述寫入動作之狀態失效，於向被作為上述第2資訊管理之上述第1資料區域寫入資料之情形時，變更上述閾值。
  6. 如請求項5之記憶體系統，其中上述控制器將用以變更上述閾值之命令發送至上述半導體記憶裝置。
  7. 如請求項1或2之記憶體系統，其中上述控制器於向上述半導體記憶裝置寫入上述第1資料之後，將用以讀出上述第1狀態之讀出命令發送至上述半導體記憶裝置。
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