TW201535389A - 半導體記憶裝置及記憶體控制器 - Google Patents

半導體記憶裝置及記憶體控制器 Download PDF

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TW201535389A
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Inventor
Masanobu Shirakawa
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Toshiba Kk
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Abstract

本發明提供一種可提昇動作性能之半導體記憶裝置及記憶體控制器。 實施形態之半導體記憶裝置包括記憶胞、字元線、及列解碼器。列解碼器於編程驗證時對連接於未編程之記憶胞之非選擇字元線傳送第1電壓VPVD。於讀出時對連接於未編程之記憶胞之非選擇字元線WL4-7傳送第1電壓VPVD，對連接於已編程之記憶胞的非選擇字元線WL0,2-3傳送高於第1電壓之第2電壓VREAD。

Description

半導體記憶裝置及記憶體控制器 [相關申請案]
本申請案享受以日本專利申請2014-52706號(申請日：2014年3月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本實施形態係關於一種半導體記憶裝置及記憶體控制器。
已知有一種記憶胞三維排列而成之NAND型快閃記憶體。
本發明提供一種可提昇動作性能之半導體記憶裝置及記憶體控制器。
實施形態之半導體記憶裝置包括：於半導體基板之上方積層之由電流路徑串列連接而成之複數之記憶胞、分別連接於複數之記憶胞之閘極之複數之字元線、及對字元線施加電壓之列解碼器。列解碼器於資料讀出時對連接於未編程之記憶胞之非選擇字元線施加第1電壓，對連接於已編程之記憶胞的非選擇字元線施加與第1電壓不同之第2電壓。
1‧‧‧記憶體系統
100‧‧‧NAND型快閃記憶體
110‧‧‧核心部
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測放大器
114‧‧‧源極線驅動器
115‧‧‧井驅動器
116‧‧‧定序器
117‧‧‧暫存器
118‧‧‧NAND串
200‧‧‧控制器
210‧‧‧主機介面
220‧‧‧內建記憶體
230‧‧‧CPU
240‧‧‧緩衝記憶體
250‧‧‧NAND介面
260‧‧‧ECC電路
270‧‧‧寫入狀況表
Icell2‧‧‧胞電流
MT0~MT7‧‧‧記憶胞電晶體
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
圖1係一實施形態之記憶體系統之方塊圖。
圖2係一實施形態之半導體記憶裝置之方塊圖。
圖3係一實施形態之記憶胞陣列之電路圖。
圖4係一實施形態之記憶胞陣列之剖面圖。
圖5係一實施形態之寫入狀況表之概念圖。
圖6係一實施形態之串單元之電路圖。
圖7係一實施形態之寫入動作時之各種信號之時序圖。
圖8係表示一實施形態之記憶胞之閾值分佈之圖表。
圖9係一實施形態之NAND串之電路圖。
圖10係一實施形態之NAND串之電路圖。
圖11係一實施形態之讀出動作時之各種信號之時序圖。
圖12係一實施形態之NAND串之電路圖。
圖13係一實施形態之抹除動作時之各種信號之時序圖。
圖14係一實施形態之NAND串之電路圖。
圖15係一實施形態之NAND串之電路圖。
圖16係一實施形態之NAND串之電路圖。
圖17係NAND串之電路圖。
圖18係NAND串之電路圖。
圖19係NAND串之電路圖。
圖20係NAND串之電路圖。
圖21係一實施形態之變化例之寫入狀況表所保持之資訊之概念圖。
圖22係一實施形態之變化例之NAND串之電路圖。
圖23係一實施形態之變化例之NAND串之電路圖。
圖24係一實施形態之變化例之NAND串之電路圖。
以下，參照圖式對實施形態進行說明。再者，以下說明中對具有相同功能及構成之構成要素附加共通之參照符號。
對一實施形態之半導體記憶裝置及記憶體控制器進行說明。以 下，作為半導體記憶裝置係列舉記憶胞積層於半導體基板之上方之三維積層型NAND型快閃記憶體為例而進行說明。
1 構成
1.1關於記憶體系統之構成
首先，使用圖1來說明本實施形態之包含半導體記憶裝置之記憶體系統之構成。圖1係本實施形態之記憶體系統之方塊圖。
如圖所示，記憶體系統1具備NAND型快閃記憶體100及記憶體控制器200。控制器200與NAND型快閃記憶體100例如根據其等之組合而可構成一個半導體裝置，作為其例可列舉如SDTM卡之記憶體卡、或SSD(solid state drive)等。
NAND型快閃記憶體100具備複數之記憶胞，非揮發地記憶資料。關於NAND型快閃記憶體100之構成之詳細內容於下文敍述。
控制器200回應來自外部之主機機器之命令，對NAND型快閃記憶體100命令執行讀出、寫入、及抹除等。又，管理NAND型快閃記憶體100之記憶體空間。
控制器200具備主機介面電路210、內建記憶體(RAM)220、處理器(CPU)230、緩衝記憶體240、NAND介面電路250、及ECC電路260。
主機介面電路210經由控制器匯流排而與主機機器連接，負責與主機機器之通信。而且，將自主機機器接收之命令及資料分別傳送至CPU230及緩衝記憶體240。且回應CPU230之命令，將緩衝記憶體240內之資料傳送至主機機器。
NAND介面電路250經由NAND匯流排而與NAND型快閃記憶體100連接，負責與NAND型快閃記憶體100之通信。而且，將自CPU230接收之命令傳送至NAND型快閃記憶體100，且於寫入時將緩衝記憶體240內之寫入資料傳送至NAND型快閃記憶體100。進而，於 讀出時將自NAND型快閃記憶體100讀出之資料傳送至緩衝記憶體240。
CPU230控制控制器200全體之動作。例如CPU230於自主機機器接收寫入命令時，回應該寫入命令而發佈基於NAND介面之寫入命令。於讀出及抹除時亦相同。又，CPU230執行損耗平均等用於管理NAND型快閃記憶體100之各種處理。進而，CPU230執行各種演算。例如，執行資料之加密處理或隨機化處理等。
ECC電路260執行資料之錯誤訂正(ECC：Error Checking and Correcting)處理。即，ECC電路260於資料寫入時基於寫入資料產生奇偶性，讀出時根據奇偶性產生校正子(syndrome)而檢測錯誤，並訂正該錯誤。再者，CPU230亦可具有ECC電路260之功能。
內建記憶體220係例如DRAM等半導體記憶體，作為CPU230之作業區域而使用。而且，內建記憶體220保持用於管理NAND型快閃記憶體100之韌體、各種管理表等。又，內建記憶體220保持與NAND型快閃記憶體100相關之寫入狀況表270。寫入狀況表270係表示資料寫入至後述串單元SU之哪一頁面為止之資訊。而且，CPU230參照寫入狀況表270內之資訊，發佈資料之讀出命令或抹除命令。關於寫入狀況表270之詳細內容於後述1.3項中說明。
1.2關於NAND型快閃記憶體之構成
其次，對NAND型快閃記憶體100之構成進行說明。
1.2.1關於NAND型快閃記憶體100之全體構成
圖2係本實施形態之NAND型快閃記憶體100之方塊圖。如圖所示，NAND型快閃記憶體100具備記憶胞陣列111、列解碼器112、感測放大器113、源極線驅動器114、井驅動器(well driver)115、定序器116、及暫存器117。
記憶胞陣列111具備作為分別與字元線及位元線相關聯之複數之 非揮發性記憶胞之集合的複數之區塊BLK(BLK0、BLK1、BLK2、…)。區塊BLK作為資料之抹除單位，同一區塊BLK內之資料被一次抹除。區塊BLK之各者具備作為串列連接有記憶胞之NAND串118之集合的複數之串單元SU(SU0、SU1、SU2、…)。當然，記憶胞陣列111內之區塊數、及1區塊BLK內之串單元數為任意。
列解碼器112對區塊位址或頁面位址進行解碼，選擇對應之區塊之任一字元線。而且，列解碼器112對選擇字元線及非選擇字元線施加適當之電壓。
感測放大器113於資料讀出時對自記憶胞讀出至位元線之資料進行感測‧放大。又，於資料寫入時，將寫入資料傳送至記憶胞。對記憶胞陣列111之資料之讀出及寫入係以複數之記憶胞為單位進行，該單位為頁面。
源極線驅動器114對源極線施加電壓。
井驅動器115對形成有NAND串118之井區域施加電壓。
暫存器117中保持各種信號。例如，保持資料之寫入及抹除動作之狀態，藉由向控制器通知動作是否正常完成。或者，暫存器117可保持自控制器200接收之命令或位址等，且亦可保持各種表。
定序器116控制NAND型快閃記憶體100全體之動作。
1.2.2關於記憶胞陣列111
其次，對上述記憶胞陣列111之構成之詳細內容進行說明。圖3係任一區塊BLK之電路圖，其他區塊BLK亦具有相同之構成。
如圖所示，區塊BLK包含例如4個串單元SU(SU0~SU3)。且各串單元SU包含複數之NAND串118。
NAND串118之各者包含例如8個記憶胞電晶體MT(MT0~MT7)、及選擇電晶體ST1、ST2。記憶胞電晶體MT具備包含控制閘極及電荷蓄積層之積層閘極，非揮發地保持資料。再者，記憶胞電晶體MT之 個數並不限於8個，可為16個或32個、64個、128個等，其個數並無限定。記憶胞電晶體MT係配置於選擇電晶體ST1、ST2間以將其等之電流路徑串列連接。該串列連接之一端側之記憶胞電晶體MT7之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。
串單元SU0~SU3之各者之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。另一方面，選擇電晶體ST2之閘極於複數之串單元間共通連接於同一選擇閘極線SGS。又，同一區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。
即，字元線WL0~WL7及選擇閘極線SGS於同一區塊BLK內之複數之串單元SU0~SU3間係共通地連接，相對於此，選擇閘極線SGD於同一區塊BLK內針對串單元SU0~SU3之每一個而獨立。
又，於記憶胞陣列111內矩陣狀配置之NAND串118之中，位於同一列之NAND串118之選擇電晶體ST1之電流路徑之另一端共通連接於任一位元線BL(BL0~BL(L-1)、(L-1)為大於等於1之自然數)。即，位元線BL於複數之區塊BLK間係使NAND串118共通連接。又，選擇電晶體ST2之電流路徑之另一端共通連接於源極線SL。源極線SL於例如複數之區塊間使NAND串118共通連接。
如上所述，位於同一區塊BLK內之記憶胞電晶體MT之資料被一次抹除。相對於此，資料之讀出及寫入係針對任一區塊BLK之任一串單元SU中之共通連接於任一字元線WL的複數之記憶胞電晶體MT而一次進行。將該單位稱為「頁面」。
圖4係本實施形態之記憶胞陣列118之一部分區域之剖面圖。如圖所示，於p型井區域20上形成有複數之NAND串118。即，於井區域20上形成有作為選擇閘極線SGS發揮功能之複數之佈線層27、作為字元 線WL發揮功能之複數之佈線層23、及作為選擇閘極線SGD發揮功能之複數之佈線層25。
而且，形成有貫通該等佈線層25、23、及27而到達井區域20之記憶體孔26。於記憶體孔26之側面依序形成有區塊絕緣膜28、電荷蓄積層29(絕緣膜)、及閘極絕緣膜28，進而於記憶體孔26內嵌入有導電膜31。導電膜31係作為NAND串118之電流路徑發揮功能，且於記憶胞電晶體MT以及選擇電晶體ST1及ST2之動作時形成通道的區域。
於各NAND串118中，設有複數層(本例中為4層)之佈線層27係電性地共通連接並連接於同一選擇閘極線SGS。即，該等4層之佈線層27實質上作為1個選擇電晶體ST2之閘極電極發揮功能。該點對於選擇電晶體ST1(4層之選擇閘極線SGD)而言亦相同。
根據以上之構成，於各NAND串118中，在井區域20上依序積層有選擇電晶體ST2、複數之記憶胞電晶體MT、及選擇電晶體ST1。
再者，於圖4之例中選擇電晶體ST1及ST2係與記憶胞電晶體MT同樣地具備電荷蓄積層29。但，選擇電晶體ST1及ST2實質上並非作為保持資料之記憶胞發揮功能者，而是作為開關發揮功能。此時，使選擇電晶體ST1及ST2導通/斷開之閾值可藉由向電荷蓄積層29注入電荷而予以控制。
於導電膜31之上端形成有作為位元線BL發揮功能之佈線層32。位元線BL係連接於感測放大器113。
進而，於井區域20之表面內形成有n+型雜質擴散層33及p+型雜質擴散層34。於擴散層33上形成有接點插塞35，於接點插塞35上形成有作為源極線SL發揮功能之佈線層36。源極線SL係連接於源極線驅動器114。又，於擴散層34上形成有接點插塞37，於接點插塞37上形成有作為井佈線CPWELL發揮功能之佈線層38。井佈線CPWELL係連接於井驅動器115。佈線層36及38係形成有較選擇閘極線SGD更上 層、且較佈線層32更下層之層。
以上之構成係於記載圖4之紙面之深度方向排列複數個，藉由於深度方向排列之複數之NAND串118之集合而形成串單元SU。又，同一串單元SU內所含之作為複數之選擇閘極線SGS發揮功能之佈線層27係彼此共通地連接。即，於鄰接之NAND串118間之井區域20上亦形成有閘極絕緣膜30，且與擴散層33鄰接之半導體層27及閘極絕緣膜30形成至擴散層33附近為止。
因此，當選擇電晶體ST2為導通狀態時，其通道將記憶胞電晶體MT0與擴散層33電性連接。又，藉由對井佈線CPWELL施加電壓，而可對導電膜31賦予電位。
再者，關於記憶胞陣列111之構成，亦可為其他構成。即，關於記憶胞陣列111之構成，例如記載於「三維積層非揮發性半導體記憶體」之2009年3月19日申請之美國專利申請12/407,403號。又，記載於「三維積層非揮發性半導體記憶體」之2009年3月18日申請之美國專利申請12/406,524號、「非揮發性半導體記憶裝置及其製造方法」之2010年3月25日申請之美國專利申請12/679,991號、「半導體記憶體及其製造方法」之2009年3月23日申請之美國專利申請12/532,030號。該等專利申請之全部內容藉由參照而援用於本案說明書中。
1.3關於寫入狀況表270
其次，對圖1中說明之寫入狀況表270進行說明。圖5係寫入狀況表270之概念圖。
如圖所示，表270保持表示於各區塊BLK之各串單元SU中將資料寫入至哪一字元線WL(換言之哪一頁面)為止的資訊。通常，於NAND型快閃記憶體中係自源極側之記憶胞電晶體MT依序寫入資料。因此，於圖5之例中，表示在區塊BLK0之串單元SU0中，對連接於字元線WL0~WL2之記憶胞電晶體寫入資料，連接於字元線WL3~WL7之 記憶胞電晶體為抹除狀態。圖6表示該狀況。又，表示於區塊BLK1之串單元SU1中，對字元線WL0~WL7、即所有記憶胞電晶體MT寫入資料。
記憶體控制器200之CPU230每當對NAND型快閃記憶體100寫入資料、或進行區塊間之資料拷貝時，更新寫入狀況表270。
2.關於資料之寫入動作
其次，對本實施形態之資料之寫入動作進行說明。
2.1關於NAND匯流排上之信號
首先，使用圖7對NAND型快閃記憶體100與控制器200之間之NAND匯流排上收發之信號進行說明。圖7係資料之寫入時之各種信號之時序圖。圖中之晶片啟動信號/CE、位址鎖存器啟動信號ALE、命令鎖存器啟動信號CLE、燈啟動信號/WE、引線啟動信號/RE、輸入輸出信號I/O、及就緒/忙碌信號R/B係於控制器200與NAND型快閃記憶體100之間收發的信號。
/CE係用於使NAND型快閃記憶體100啟動之信號，以Low位準斷定啟動。ALE係向NAND型快閃記憶體通知輸入信號為位址信號之信號。CLE係向NAND型快閃記憶體通知輸入信號為命令之信號。/WE係用於使輸入信號獲取至NAND型快閃記憶體100之信號。R/B信號係向控制器200表示NAND型快閃記憶體100處於就緒狀態(可接收信號之狀態)還是忙碌狀態(不可接收信號之狀態)的信號。
如圖所示，控制器200首先發佈寫入命令「80H」，並斷定CLE(「H」位準)。繼而控制器200在2個循環內發佈行位址(CA0~CA11)，並斷定ALE(「H」位準)。接著，控制器200在3個循環內發佈頁面位址(PA0-PA16)。該等命令及位址被儲存於NAND型快閃記憶體100之例如暫存器117。
其後，控制器200在複數之循環內輸出資料Din。於該期間ALE及 CLE被否定(「L」位準)。最後，控制器200發佈寫入命令「10H」，並斷定CLE。控制器200每當發佈命令、位址、及資料等時，斷定/WE。由此，每當/WE被觸發(toggle)時，信號便被獲取至NAND型快閃記憶體100。
回應命令「10H」，NAND型快閃記憶體100開始寫入動作，而成為忙碌狀態(R/B=「L」)。
若NAND型快閃記憶體100之寫入動作完成，則R/B恢復至「H」位準。其後，控制器200發佈狀態讀出命令「70H」，自暫存器117讀出資料寫入是否成功之狀態。
2.2關於閾值分佈
圖8係表示記憶胞電晶體MT之閾值分佈之圖表。於本例中，係說明記憶胞電晶體可保持1位元(2值)之資料之例，但亦可保持大於等於2位元(4值)之資料。
如圖所示，抹除狀態下之記憶胞電晶體MT之閾值小於抹除驗證位準Vev，可為負值亦可為正值。寫入狀態下之記憶胞電晶體MT之閾值大於編程驗證位準Vpv(Vpv>Vev)，具有例如正值。
於資料之寫入及讀出中，使用電壓VPVD(例如4V)、VREAD(例如7V)、VPASS(例如8~9V)、及VPGM(例如20V)等，且有Vpv<VPVD<VREAD<VPASS<VPGM之關係。
2.3關於NAND型快閃記憶體100之動作
其次，對寫入動作時之NAND型快閃記憶體100之動作進行說明。寫入動作大致包含將電荷注入至電荷蓄積層而使閾值上升之編程動作、及確認作為編程動作結果之已變化之閾值的編程驗證動作。而且，藉由重複該等動作之組而以頁面單位寫入資料。該等動作主要係藉由定序器116之控制而進行。再者，將使記憶胞電晶體MT之閾值以「E」位準維持之動作稱為「1」寫入，將自「E」位準上升至「P」 位準之動作稱為「0」寫入。
圖9係編程時之NAND串118之電路圖。如圖所示，列解碼器112對選擇字元線WL1施加電壓VPGM，對其他非選擇字元線WL0及WL2~WL7施加電壓VPASS。VPGM係用於藉由FN穿隧而向電荷蓄積層注入電荷之高電壓，VPASS係如下電壓，即，能夠以可抑制「0」寫入對象之NAND串中對非選擇記憶胞電晶體之誤寫入，且可抑制「1」寫入態樣之NAND串中選擇記憶胞電晶體MT之閾值上升的程度藉由耦合而使通道上升。
又，列解碼器112對選擇閘極線SGS賦予0V，使選擇電晶體ST2斷開。又，對選擇閘極線SGD賦予VSGD。其結果，於經「0」寫入之位元線BL(例如被賦予0V)中選擇電晶體ST1成為導通狀態，將位元線之電位傳送至記憶胞電晶體MT之通道。藉此，對選擇記憶胞電晶體MT1編程資料。另一方面，於經「1」寫入之位元線BL(例如被賦予正電位)中選擇電晶體ST1稱為截止狀態。其結果，記憶胞電晶體MT之通道成為電性浮動之狀態，不對資料進行編程。
圖10係編程驗證時之NAND串118之電路圖。如圖所示，列解碼器112對選擇字元線WL1施加編程驗證電壓Vpv，對業已編程之非選擇字元線WL0施加電壓VREAD或VREADK，對非選擇字元線WL2施加VREAD、VREADK、或VPVD，對其他非選擇字元線WL4~WL7施加電壓VPVD。VREAD及VPVD係無關於保持資料而使記憶胞電晶體MT導通之電壓，有VREAD>VPVD之關係。VREADK係如下電壓，即，通常為大於VREAD之值，但亦有小於VREAD之值之情形，用於防止與選擇字元線鄰接之字元線之誤讀出。
以下表示編程驗證時對字元線WL施加之更具體的一例。例如，假定串單元SU內之字元線根數為N+1(N為大於等於6之自然數)，WLn(n為0~N之任一者)係選擇字元線。
於該情形時，對字元線WLn施加編程驗證電壓Vpv。而且，對較選擇字元線WLn更靠源極側之字元線WL(n-1)施加VREAD或VREADK，對字元線WL0~WL(n-2)施加VREAD。
另一方面，對較選擇字元線WLn更靠汲極側之字元線WL(n+1)施加VREAD或VREADK，對WL(n+2)施加VREAD，對WL(n+3)~WLN施加VPVD。但，可適當地選擇對非選擇字元線施加VREAD、VREADK、及VPVD之哪一者。
又，列解碼器112對選擇閘極線SGD及SGS賦予VSG，使選擇電晶體ST1及ST2導通。其結果，若連接於選擇字元線WL1之記憶胞電晶體MT1導通，則胞電流Icell1自位元線BL流入源極線SL。感測放大器113對該胞電流進行感測‧放大而讀出資料。
3.關於資料之讀出動作
其次，對本實施形態之資料之讀出動作進行說明。
3.1關於NAND匯流排上之信號
首先，使用圖11對NAND型快閃記憶體100與控制器200之間之NAND匯流排上收發的信號進行說明。圖11係資料之寫入時之各種信號之時序圖。
如圖所示，控制器200首先發佈寫入狀況傳送命令「XXH」，並斷定CLE。繼而，控制器200之CPU230參照內建記憶體220內之寫入狀況表，讀出表示成為讀出對象之串單元SU中將資料寫入至哪一字元線WL為止(換言之哪一頁面為止)之資訊，並將該資訊傳送至NAND型快閃記憶體100(「INF0」及「INF1」)。於該期間斷定信號ALE。資訊「INF0」及「INF1」儲存於例如暫存器117。
其後，控制器200發佈讀出命令「00H」，並斷定CLE。繼而，控制器200與寫入動作時同樣地發佈行位址及頁面位址。該等命令及位址亦儲存於例如暫存器117。而且，最後發佈讀出命令「30H」。
回應命令「30H」，NAND型快閃記憶體100開始讀出動作，而成為忙碌狀態(R/B=「L」)。
其後，若NAND型快閃記憶體100恢復至就緒狀態，則每當斷定/RE時，便將讀出資料自NAND型快閃記憶體100傳送至控制器200。
3.2關於NAND型快閃記憶體100之動作
其次，對讀出動作時之NAND型快閃記憶體100之動作進行說明。圖12係讀出時之NAND串118之電路圖。於圖12中，表示對連接於字元線WL0~WL3之記憶胞電晶體MT業已寫入資料，而對連接於字元線WL4~WL7之記憶胞電晶體MT仍未寫入資料(為抹除狀態)的情形。
如圖所示，列解碼器112對選擇字元線WL1施加電壓VCGRV。VCGRV係與讀出資料相應之資料。又，列解碼器112對業已寫入資料之非選擇字元線WL0及WL2施加電壓VREAD或VREADK，對字元線WL3施加電壓VREAD。進而，列解碼器112對仍未寫入資料之字元線WL4~WL7施加亦用於編程驗證時之電壓VPVD。對哪一字元線WL施加VREAD，對哪一字元線WL施加VPVD，可藉由例如定序器116參照暫存器117內之資訊「INF0」及「INF1」而進行判斷。
而且，列解碼器112對選擇閘極線SGD及SGS賦予VSG，使選擇電晶體ST1及ST2導通。其結果，若連接於選擇字元線WL1之記憶胞電晶體MT1導通，則胞電流Icell2自位元線BL流入源極線SL。感測放大器113對該胞電流進行感測‧放大而讀出資料。
以下表示於讀出時對字元線WL施加之更具體的一例。例如，假定串單元SU內之字元線根數為N+1(N為大於等於6之自然數)，WLn(n為0~N之任一者)為選擇字元線，對字元線WL0~WLm(m為大於等於n之自然數，且n<<m)寫入資料。
於該情形時，對字元線WLn施加讀出電壓VCGRV。而且，對與 選擇字元線WLn鄰接之字元線WL(n-1)及WL(n+1)施加VREAD或VREADK，對字元線WL0~WL(n-2)及字元線WL(n+2)施加VREAD，對字元線WL(n+3)~WLm施加VREAD，對字元線WL(m+1)~WLN施加VPVD。但，可適當地選擇對非選擇字元線施加VREAD、VREADK、及VPVD之哪一者。
4.關於資料之抹除動作
其次，對本實施形態之資料之抹除動作進行說明。
4.1關於NAND匯流排上之信號
首先，使用圖13對NAND型快閃記憶體100與控制器200之間之NAND匯流排上收發的信號進行說明。圖13係資料之寫入時之各種信號之時序圖。
如圖所示，與資料讀出時同樣地，控制器200首先將資訊「INF0」及「INF1」與寫入狀況傳送命令「XXH」一併傳送至NAND型快閃記憶體100。
其後，控制器200發佈抹除命令「60H」，傳送成為抹除對象之區塊BLK之區塊位址。該等命令及位址亦儲存於例如暫存器117。而且，最後發佈抹除命令「D0H」。
回應命令「D0H」，NAND型快閃記憶體100開始讀出動作，而變成忙碌狀態(R/B=「L」)。
若NAND型快閃記憶體100之寫入動作完成，則R/B恢復至「H」位準。其後，控制器200發佈狀態讀出命令「70H」，自暫存器117讀出資料抹除是否成功之狀態。
4.2關於NAND型快閃記憶體100之動作
其次，對抹除動作時之NAND型快閃記憶體100之動作進行說明。抹除動作大致包括自電荷蓄積層拉取電荷、或對電荷蓄積層注入電洞而使閾值下降之資料抹除動作、以及確認作為資料抹除動作結果 之閾值分佈之變化的抹除驗證動作。而且，藉由重複該等動作之組，而將資料以例如區塊單位(或者串單元單位等)抹除。
圖14係資料抹除時之NAND串118之電路圖。於圖14中，表示對連接於字元線WL0~WL3之記憶胞電晶體MT業已寫入資料，對連接於字元線WL4~WL7之記憶胞電晶體MT仍未寫入資料(為抹除狀態)的情形。
如圖所示，列解碼器112對所有字元線WL0~WL7施加電壓V1(例如0V)。又，井驅動器115對井區域20施加抹除電壓VERA(為正電壓，例如20V)。其結果，電荷蓄積層內之電荷被拉取至導電膜31，記憶胞電晶體MT之閾值下降。
圖15係抹除驗證時之NAND串118之電路圖。如圖所示，列解碼器112對業已寫入資料之非選擇字元線WL0~WL3施加抹除驗證電壓Vev1。進而，列解碼器112對仍未寫入資料之字元線WL4~WL7施加抹除驗證電壓Vev2(<Vev1)。對哪一字元線WL施加Vev1，對哪一字元線WL施加Vev2，可藉由例如定序器116參照暫存器117內之資訊「INF0」及「INF1」而進行判斷。
而且，列解碼器112對選擇閘極線SGD及SGS賦予VSG，使選擇電晶體ST1及ST2導通。其結果，若連接於所有字元線WL0~WL7之記憶胞電晶體MT0~MT7均導通，即記憶胞電晶體MT之閾值下降至所需之值，則胞電流Icell3自位元線BL流入源極線SL。感測放大器113對該胞電流進行感測‧放大而讀出資料。
再者，圖14所說明之資料抹除動作中，亦可根據是否已寫入而變更施加於字元線WL之電壓。圖16表示此種例。圖16係資料抹除動作時之NAND串118之電路圖。如圖所示，列解碼器112亦可對業已寫入資料之非選擇字元線WL0~WL3施加電壓V1，對字元線WL4~WL7施加電壓V2(>V1)。
5.本實施形態之效果等
如上述般，根據本實施形態之半導體記憶裝置，根據資料寫入至NAND串118之哪一字元線，而設定寫入及抹除動作時施加於字元線WL之電壓。因此，可提昇NAND型快閃記憶體之動作性能。以下，參照圖17至圖20說明本效果。圖17至圖20係NAND串之電路圖。
進行編程驗證時，一般考慮之施加電壓係如圖17所示。即，對非選擇字元線WL之全體施加VREAD。該情形時，例如當記憶胞電晶體MT1為寫入對象時，連接於較其更靠汲極側之記憶胞電晶體MT2~MT7之記憶胞電晶體為抹除狀態。即，該等記憶胞電晶體MT2~MT7之閾值充分低，故而流通相對較大之胞電流Icell4。
其後，圖18表示對記憶胞電晶體MT2~MT7寫入資料後自記憶胞電晶體MT1讀出資料的狀況。該情形時，狀況與圖17不同，較記憶胞電晶體MT1更靠汲極側之非選擇記憶胞電晶體MT2~MT7之大多數之閾值(亦受寫入圖案影響)高於抹除狀態之閾值。因此，該等記憶胞電晶體MT2~MT7相較圖17之情況而較弱地導通。因此，流通之胞電流Icell5小於編程驗證時流通之胞電流Icell4。
於是，有記憶胞電晶體MT1無論編程驗證時是否通過，在讀出時被判斷為斷開胞之可能性。即，有因編程驗證時與讀出時之狀況差異，使得無法準確地讀出資料之可能性。
因此，考慮圖19所示之方法。若為圖19之方法，於編程驗證時對連接於抹除狀態之記憶胞電晶體MT2~MT7的字元線WL2~WL7施加小於電壓VREAD之VPVD。於是，與圖17相比，記憶胞電晶體MT2~MT7之閘極電位下降，故而流通之胞電流Icell6小於Icell4，可為大致與Icell5同等程度。即，可將編程驗證時流通之胞電流、與讀出時流通之胞電流設為相同程度，藉此可準確地讀出資料。
但，應用本方法時，係以對串單元SU內之所有頁面(所有字元線) 寫入資料為前提。換言之，編程驗證時之電壓條件係以對所有頁面寫入資料為前提，故而若未對所有頁面寫入資料，讀出時無法再現相同條件，有產生誤讀出之可能性。又，於資料抹除時，如圖20所示，原本為抹除狀態之記憶胞電晶體MT2~MT7流通較大之胞電流Icell7，故而有已寫入之記憶胞電晶體MT0及MT1未被充分抹除而通過抹除驗證之可能性。
關於該點，於三維積層型NAND型快閃記憶體中，與藉由將字元線積層於半導體基板上方，使記憶胞二維地形成的平面型NAND型快閃記憶體相比，可顯著提高集成度。相應地，1串單元SU所含之頁面數亦非常多。因此，即便於僅對與例如字元線WL1對應之頁面寫入資料便足夠之情形時，需要對剩餘的所有頁面隨機寫入資料。但，隨機資料寫入多餘，由此導致寫入頗費時間。
因此，根據本實施形態，於資料之讀出時，控制器200將表示資料寫入至哪一字元線WL(頁面)為止之資訊提供給NAND型快閃記憶體100。然後，NAND型快閃記憶體100並非對所有非選擇字元線WL施加相等之電壓，而是按照所接收之資訊，對與已寫入之區域及未寫入之區域對應的字元線WL施加適當之電壓。藉此，無需多餘之資料之寫入，便可準確地讀出資料，且可準確地抹除資料。
更具體而言，於編程驗證時對較選擇字元線更靠汲極側之非選擇字元線施加低於VREAD之VPVD(參照圖10)。而且，於其後之讀出時，對與未寫入之區域對應之字元線WL施加VPVD，對與已寫入之區域對應之字元線WL施加VREAD(參照圖12)。即，對非常容易有力地導通之抹除狀態之記憶胞電晶體MT之閘極施加相對較低之電壓VPVD，對資料寫入後閾值便會上升之記憶胞電晶體MT之閘極施加較高的電壓VREAD。藉此，即便於串單元SU內在途中之頁面便結束寫入之情形時，亦可使讀出時流通之胞電流Icell2成為與編程驗證時流 通之胞電流Icell1同等之值。因此，可抑制資料之誤讀出。
該點於抹除時亦相同。例如，於抹除驗證時，如圖15所示，抹除時對字元線WL0~WL7設定如已處於抹除狀態之記憶胞電晶體MT4~MT7容易導通、而已寫入之記憶胞電晶體MT0~MT3難以導通之電壓關係。藉此，可充分降低記憶胞電晶體MT0~MT3之閾值。或者，於資料抹除時，如圖16所示，對字元線WL0~WL7設定如使已處於抹除狀態之記憶胞電晶體MT4~MT7之閾值相對難以下降、而已寫入之記憶胞電晶體MT0~MT3容易下降之電壓關係。藉此，可準確地抹除資料。
6.變化例等
如上述般，實施形態之半導體記憶裝置包括積層於半導體基板之上方之串列連接的複數之記憶胞、連接於複數之記憶胞之閘極的複數之字元線、及連接於複數之字元線之列解碼器。列解碼器於資料之讀出時對連接於未編程之記憶胞之非選擇字元線(圖12中WL4-7)傳送第1電壓(圖12中VPVD)，對連接於已編程之記憶胞之非選擇字元線(圖12中WL0,2-3)傳送高於第1電壓之第2電壓(圖12中VREAD)。再者，於本說明書中之「未編程之記憶胞」係指資料抹除後未執行編程動作而具有抹除位準之閾值之記憶胞電晶體。因此，已編程之記憶胞即便為經「0」寫入之記憶胞亦為「已編程之記憶胞」。又，臨時被寫入資料，其後此資料被抹除，仍未進行資料之再寫入之記憶胞電晶體符合「未編程之記憶胞」。
根據上述構成，可提昇半導體記憶裝置之動作性能。但，實施形態並不限於上述說明，可實施各種變化。例如，寫入狀況表270並不限定於如圖5之資訊，只要為表示資料寫入至哪一頁面為止、換言之哪一頁面為抹除狀態之資訊便可。又，使用圖9、圖10、圖12、及圖14至圖16所說明之對字元線WL施加之電壓為一例，並不限定於 此。即，即便不以無用資料填滿空白區域，只要編程驗證時與讀出時流通之胞電流為相同程度之電壓便無限定。
又，於上述實施形態中，係說明對寫入動作及抹除動作之兩方關注胞電流之大小之情形，但亦可為僅關注任一方之情形。
又，於圖4之例中，係以選擇閘極線SGS藉由鄰接之NAND串彼此而共通連接之情形為例進行說明。但，亦可使各選擇閘極線SGS分離，獨立地控制各者。
進而，寫入狀況表270於記憶胞電晶體MT之各者可保持多位元資料之情形時(Multi-level cell)，亦可保持表示資料寫入至哪一位元為止之資訊。而且，亦可根據資料寫入至哪一位元為止，而決定施加於非選擇字元線之電壓。使用圖21至圖24說明此種例。圖21係寫入狀況表270所保持之資訊之概念圖，圖22至圖24係讀出時之NAND串之電路圖，表示記憶胞電晶體MT可保持2位元資料之例。
如圖21所示，寫入狀況表270例如針對每個串單元保持資料寫入至哪一字元線(頁面)為止之資訊。於圖21之例中例示針對每個字元線保持僅寫入下位位元還是寫入至其上位位元為止之資訊的例子，但當然並不限於此種表，只不過為表270所保持之資訊之概念圖。例如，亦可為保持串單元中位址最大(最靠後)之情形。若為圖21之例，字元線WL0~WL2寫入至下位位元及上位位元為止，字元線WL3則僅寫入至下位位元。
圖22係資料讀出時選擇字元線WL2，資料被寫入至字元線WL3之上位位元為止，且字元線WL4以後為抹除狀態之NAND串之電路圖。於該情形時，對字元線WL3施加VREAD或VREADK。
圖23係資料讀出時選擇字元線WL2，資料被寫入至字元線WL3之下位位元為止，且字元線WL4以後為抹除狀態之NAND串之電路圖。於該情形時，對字元線WL3施加VREADL或VREADKL 。VREADL可 為與VREAD相同之值，亦可為不同之值。VREADKL可為與VREADK相同之值，亦可為不同之值。
圖24係於資料讀出時選擇字元線WL2，資料僅被寫入至字元線WL2，且字元線WL3以後為抹除狀態之NAND串之電路圖。於該情形時，對字元線WL3施加VREADE或VREADKE。VREADE可為與VREAD及VREADL相同之值，亦可為不同之值。VREADKE可為與VREADK相同之值，亦可為不同之值。
如以上般，根據本實施形態，可自外部向NAND型快閃記憶體輸入資料寫入至哪一字元線(頁面)為止。因此，於MLC之情形時亦輸入寫入至哪一字元線之lower(下位)/upper(上位)頁面為止之資訊。而且，定序器116基於該資訊決定對各字元線WL施加之電壓。例如，如上述般於字元線WL(n+1)均未寫入之情形時施加VREADE或VREADKE，以lower寫入之情形時施加VREADL或VREADKL，若以upper寫入則施加VREAD或VREADK。當然，此僅為一例，亦可進行不同之電壓控制。
又，記憶胞陣列111亦可形成於列解碼器112或感測放大器113等周邊電路之上方。即，亦可於半導體基板上形成周邊電路，以被覆周邊電路之方式形成層間絕緣膜，並於該層間絕緣膜上形成井區域20。或者，井區域20亦可為半導體基板。於該情形時，列解碼器112或感測放大器113係與記憶胞陣列111鄰接而形成於半導體基板上。
進而，於上述實施形態中係以三維積層型NAND型快閃記憶體之情形為例而進行說明，但亦可應用於平面型NAND型快閃記憶體。當然，亦可為各記憶胞電晶體MT保持大於等於2位元之資料之情形，於記憶胞電晶體MT之閾值因編程而變得更高之情形時，上述實施形態之效果變得顯著。
再者，於本發明相關之各實施形態中，
(1)例如閾值自低變高而具有「E」位準、「A」位準、「B」位準、及「C」位準之可保持2位元資料的記憶胞電晶體之讀出動作中，
A位準之讀出動作中被選擇之字元線施加之電壓為例如0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V之任一者之間。
B位準之讀出動作中被選擇之字元線施加之電壓為例如1.5V~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V之任一者之間。
C位準之讀出動作中被選擇之字元線施加之電壓為例如3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V之任一者之間。
作為讀出動作之時間(tR)亦可為例如25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)寫入動作係如上述般包括編程動作及驗證動作。於寫入動作中，
最初施加於編程動作時被選擇之字元線之電壓為例如13.7V~14.3V之間。並不限定於此，亦可為例如13.7V~14.0V、14.0V~14.6V之任一者之間。
亦可改變對第奇數個字元線進行寫入時最初施加於被選擇之字元線之電壓、與對第偶數個字元線進行寫入時最初施加於被選擇之字元線的電壓。
當將編程動作設為ISPP方式(Incremental Step Pulse Program)時，作為步升之電壓可列舉例如0.5V左右。
作為施加於非選擇之字元線之電壓亦可為例如6.0V~7.3V之間。並不限定於該情形，例如可為7.3V~8.4V之間，亦可小於等於 6.0V。
亦可根據非選擇之字元線為第奇數個字元線、還是第偶數個字元線，而變更要施加之PASS電壓。
作為寫入動作之時間(tProg)，亦可為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
(3)抹除動作中，
最初施加於形成有半導體基板上部且上方配置有上述記憶胞之井的電壓為例如12V~13.6V之間。並不限定於該情形，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V之間。
作為抹除動作之時間(tErase)亦可為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之構造具有
於半導體基板(矽基板)上介隔膜厚4~10nm之隧道絕緣膜而配置之電荷蓄積層。該電荷蓄積層可為膜厚2~3nm之SiN、或SiON等絕緣膜與膜厚3~8nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷蓄積層之上具有絕緣膜。該絕緣膜包含例如被膜厚3~10nm之下層High-k膜與膜厚3~10nm之上層High-k膜夾著的膜厚4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上經由膜厚3~10nm之功函數調整用之材料而形成膜厚30nm~70nm之控制電極。此處功函數調整用之材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。
又，於記憶胞間可形成氣隙。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提示者，並不意圖限定發明之範圍。該等實施形態可以其他 各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及要旨，同樣地包含於申請專利範圍所記載之發明及其均等範圍內。
Icell2‧‧‧胞電流
MT0~MT7‧‧‧記憶胞電晶體
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體

Claims (9)

  1. 一種半導體記憶裝置，其包括：複數之記憶胞，其等係積層於半導體基板之上方，且串列連接；複數之字元線，其等係連接於上述複數之記憶胞之閘極；及列解碼器，其與上述複數之字元線電性連接；且上述列解碼器於資料讀出時對連接於未編程之記憶胞的非選擇字元線傳送第1電壓，對連接於已編程之記憶胞的非選擇字元線傳送與上述第1電壓不同之第2電壓。
  2. 如請求項1之半導體記憶裝置，其中上述列解碼器於資料之編程驗證時對連接於未編程之記憶胞的非選擇字元線傳送上述第1電壓。
  3. 如請求項1或2之半導體記憶裝置，其中上述第2電壓較上述第1電壓大。
  4. 如請求項1或2之半導體記憶裝置，其中上述半導體記憶裝置自控制該半導體記憶裝置之控制器接收與連接於上述已編程之記憶胞的字元線相關的資訊，其後接收寫入命令，並根據上述寫入命令而執行編程及上述編程驗證。
  5. 一種半導體記憶裝置，其包括：複數之記憶胞，其等積層於半導體基板之上方，且串列連接；複數之字元線，其連接於上述複數之記憶胞之閘極；及列解碼器，其對上述複數之字元線施加電壓；且上述列解碼器於資料之抹除時或抹除驗證時，對連接於未編程之記憶胞的字元線施加第1電壓，對連接於已編程之記憶胞的 字元線傳送與上述第1電壓不同的第2電壓。
  6. 如請求項5之半導體記憶裝置，其中上述第1電壓較上述第2電壓大。
  7. 如請求項5或6之半導體記憶裝置，其中上述半導體記憶裝置自控制該半導體記憶裝置之控制器接收與連接於上述已編程之記憶胞的字元線相關的資訊，其後接收抹除命令，並根據上述抹除命令執行上述資料之抹除及上述抹除驗證。
  8. 一種記憶體控制器，其控制以頁面單位寫入資料之半導體記憶裝置；該記憶體控制器包括：記憶體，其保持第1表；及控制部，其發佈命令；且上述第1表保持與已編程之頁面或未編程之頁面相關的資訊，上述控制部於對上述半導體記憶裝置命令進行資料之讀出或抹除時，在對上述半導體記憶裝置發送讀出命令或抹除命令之前，向上述半導體記憶裝置發送基於上述第1表之資訊。
  9. 如請求項8之記憶體控制器，其中基於上述第1表之資訊，決定上述讀出時施加於非選擇字元線的電壓、或上述抹除時施加於字元線的電壓。
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