JP6887044B1 - 半導体記憶装置および読出し方法 - Google Patents

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Abstract

【課題】 メモリセルのＧｍの劣化を補償することができる半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリ１００は、各ブロックに、プログラムおよび消去のサイクル頻度を監視するための少なくとも１つの監視用ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイ１１０と、監視用ＮＡＮＤストリングを流れる電流を検出する電流検出部１５２と、検出された電流に基づき読出しパス電圧および読出し電圧にそれぞれ付加する第１および第２のオフセット電圧を決定するオフセット電圧決定部１５６と、第１のオフセット電圧を付加した読出しパス電圧および第２のオフセット電圧を付加した読出し電圧を生成する読出し電圧生成部１５８とを含む。【選択図】 図４Ａ

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特に、メモリセルアレイの読出し方法に関する。
フラッシュメモリでは、メモリセルの小型化が進むと、エンデュランス特性やデータ保持特性の劣化が顕著になることが知られている（特許文献１、非特許文献１）。図１Ａは、プログラム／消去のサイクル特性を示すグラフであり、縦軸は、メモリセルのしきい値、横軸は、プログラム／消去のサイクル数である。同図からも明らかなように、１０−１０００サイクル付近までは、プログラム／消去のメモリセルのしきい値Ｖｔはほとんど変化しないが、数千回を越えるあたりから、徐々にしきい値Ｖｔが正の方向にシフトしていることがわかる。これは、プログラム／消去のサイクル数が増加するにつれ、ゲート酸化膜に電子がトラップされたり、電子のトンネリングによりゲート酸化膜そのものが劣化することが原因の一つと推測されている。
特許第６２４９５０４号公報 The new program/Erase Cycling Degradation Mechanism of NAND Flash Memory Devices, Albert Fayrushin, et al. Flash Core Technology Lab, Samsung Electronics Co, Ltd, IEDM09-823, P34.2.1-2.4
上記したように、プログラム／消去のサイクル数が増加すると、ゲート絶縁膜等が劣化し、メモリセルのしきい値Ｖｔがシフトする。また、図１Ｂは、トランジスタのストレスの回数とＧｍ（トランスコンダクタンス）との関係を示すグラフである（ＪＬは、ジャンクションレスＴＦＴトランジスタ、ＩＭは、インバージョンモードＴＦＴトランジスタである）。（Junctionless Nanosheet (3 nm) Poly-Si TFT: Electrical Characteristics and Superior Positive Gate Bias Stress Reliability, Jer-Yi Lin, Malkundi Puttaveerappa Vijay Kumar, Tien-Sheng Chao, Published in IEEE Electron Device Letters 2018,Chemistry）。同図からも明らかなようにトランジスタへのゲートのストレスの回数が増加するにつれて、Ｇｍが減少する。トランジスタのゲートへのストレスは、メモリセルのプログラム／消去と等価であり、それ故、プログラム／消去のサイクル数が増加すると、メモリセルのＧｍ（トランスコンダクタンス）が低下する。こうしたしきい値ＶｔのシフトやＧｍの劣化の現象によって、メモリセルのデータを正確に読み出すことができなくなるおそれがある。例えば、プログラム／消去のサイクル数が少ないあるいはサイクルがないフレッシュなメモリセルに対して読出し電圧ＶＲＥＡＤを最適化した場合、プログラム／消去のサイクル数が多いメモリセルのしきい値Ｖｔが正の方向にシフトし、プログラム状態のメモリセルのしきい値Ｖｔとの差が小さくなり、消去状態のメモリセルをプログラム状態のメモリセルと読み違えてしまう可能性がある。更に、メモリセルのＧｍの劣化により、しきい値Ｖｔに対してのゲート電圧の増分が同じでも、プログラム／消去のサイクル数が多いメモリセルのほうが、得られる電流量が減少してしまう。これにより、ディスチャージ期間ｔＤＩＳにおいて、所望の電流が得られず、同様の読み違えが発生してしまう可能性がある。
図２は、従来のＮＡＮＤ型フラッシュメモリの読出し動作のタイミングチャートである。プリチャージ期間ｔＰＲＥにおいて、選択ワード線および非選択ワード線に読出しパス電圧ＶＰＡＳＳＲ（プログラムされたメモリセルがオンするのに十分高い電圧）が印加され、ビット線側選択トランジスタＳＥＬ＿Ｄがゲート電圧ＶＳＧＤによりオンし、ソース線側選択トランジスタＳＥＬ＿Ｓがゲート電圧０Ｖによりオフし、ビット線および選択されたブロック内のＮＡＮＤストリングに電圧がプリチャージされる。次に、ディスチャージ期間ｔＤＩＳにおいて、選択ワード線に読出し電圧ＶＲＥＡＤ（例えば、０．２Ｖ）が印加され、ソース線側選択トランジスタＳＥＬ＿Ｓがゲート電圧ＶＳＧＳによりオンされる。選択メモリセルがプログラム状態の場合には、ＮＡＮＤストリングが非導通であるためビット線の電位は変化しないが、選択メモリセルが消去状態の場合には、ＮＡＮＤストリングが導通しビット線の電位が低下する。次に、センシング期間ｔＳＥＮにおいて、ページバッファ／センス回路は、クランプされたビット線の電位を検出することで、選択メモリセルがプログラム状態（データ「０」）または消去状態（データ「１」）を判定する。
破線Ａは、選択メモリセルがプログラムされているときのビット線の電位を示し、実線Ｂ、Ｃは、選択メモリセルが消去されているときのビット線の電位を示し、実線Ｂは、プログラム／消去のサイクル数が多く、実線Ｃは、プログラム／消去のサイクル数が少ない場合を例示している。
上記したように、プログラム／消去のサイクル数が多くなるとメモリセルのしきい値Ｖｔが正の方向にシフトし、Ｇｍが劣化するため、ディスチャージ期間ｔＤＩＳにおいて、メモリセルは十分に電流を流すことができず、実線Ｂに示すようにビット線の電位が十分に下がらず、プログラムされたメモリセルのビット線の電位（破線Ａ）との差が小さくなる。つまり、読出しマージンが小さくなり、消去状態のメモリセルを誤ってプログラム状態のメモリセルと判定してしまうことがある。
本発明は、このような従来の課題を解決し、メモリセルのしきい値ＶｔシフトやＧｍの劣化を補償することができる半導体記憶装置および読出し方法を提供することを目的とする。
本発明に係る半導体記憶装置の読出し方法は、ＮＡＮＤ型のメモリセルアレイの各ブロックに、プログラムおよび消去のサイクル頻度を監視するための少なくとも１つの監視用ＮＡＮＤストリングを用意する第１のステップと、前記監視用ＮＡＮＤストリングを流れる電流を検出する第２のステップと、前記検出された電流に基づき読出しパス電圧および読出し電圧にそれぞれ付加する第１および第２のオフセット電圧を決定する第３のステップと、メモリセルアレイの読出しを行うとき、前記第１のオフセット電圧を付加した読出しパス電圧を非選択ワード線に印加し、前記第２のオフセット電圧を付加した読出し電圧を選択ワード線に印加する第４のステップとを含む。
ある実施態様では、前記第１のステップは、ブロックの消去が行われるときに前記監視用ＮＡＮＤストリングをプログラムするステップを含む。ある実施態様では、前記監視用ＮＡＮＤストリングの全てのメモリセルが一括してプログラムされる。ある実施態様では、前記第１のステップは、メモリセルアレイの選択ページがプログラムされるとき、前記監視用ＮＡＮＤストリングの対応するメモリセルをプログラムするステップを含む。ある実施態様では、前記監視用ＮＡＮＤストリングのプログラムは、メモリセルアレイのユーザー使用領域のページをプログラムするときよりも弱いプログラムである。ある実施態様では、前記第２のステップは、メモリセルアレイの読出しが行われるときに実施され、好ましくはビット線のプリチャージ期間中に実施される。ビット線のプリチャージ期間中、ソース線側選択トランジスタを一定期間だけ導通させることで前記監視用ＮＡＮＤストリングを導通状態にし、少なくとも監視用ＮＡＮＤストリングが接続されたビット線にプリチャージ電圧を印加したときに監視用ＮＡＮＤストリングを流れる電流を検出する。ある実施態様では、前記第２のステップは、検出した電流に関する情報を記憶部に格納し、前記第３のステップは、前記記憶部から読み出された情報に基づき第１および第２のオフセット電圧を決定する。ある実施態様では、前記第３のステップは、第２のステップで検出された電流と基準電流との差に基づき第１および第２のオフセット電圧を決定する。ある実施態様では、前記監視用ＮＡＮＤストリングは、ユーザーによって使用されないメモリセルアレイの領域またはユーザーによってアクセスすることができないメモリセルアレイの領域に用意される。
本発明に係る半導体記憶装置は、複数のブロックを含み、各ブロックには、プログラムおよび消去のサイクル頻度を監視するための少なくとも１つの監視用ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、前記監視用ＮＡＮＤストリングを流れる電流を検出する電流検出手段と、前記電流検出手段により検出された電流に基づき読出しパス電圧および読出し電圧にそれぞれ付加する第１および第２のオフセット電圧を決定する決定手段と、メモリセルアレイのページを読み出す読出し手段とを含み、前記読出し手段は、前記第１のオフセット電圧を付加した読出しパス電圧を非選択ワード線に印加し、前記第２のオフセット電圧を付加した読出し電圧を選択ワード線に印加する。
ある実施態様では、半導体記憶装置はさらに、ブロックの消去が行われるときに前記監視用ＮＡＮＤストリングの全てのメモリセルを一括してプログラムするプログラム手段を含む。ある実施態様では、半導体記憶装置はさらに、メモリセルアレイの選択ページをプログラムするとき、前記監視用ＮＡＮＤストリングの対応するメモリセルをプログラムするプログラム手段を含む。ある実施態様では、前記プログラム手段は、メモリセルアレイのユーザー使用領域のページをプログラムするときよりも弱いプログラムである。ある実施態様では、前記電流検出手段は、前記読出し手段による読出し動作が行われるときに実施される。ある実施態様では、前記電流検出手段は、ビット線のプリチャージ期間中、ソース線側選択トランジスタを一定期間だけ導通させることで前記監視用ＮＡＮＤストリングを導通状態にし、少なくとも監視用ＮＡＮＤストリングが接続されたビット線にプリチャージ電圧を印加したときに監視用ＮＡＮＤストリングを流れる電流を検出する。ある実施態様では、前記電流検出手段は、検出した電流に関する情報を記憶する記憶部を含み、前記決定手段は、前記記憶部から読み出された情報に基づき第１および第２のオフセット電圧を決定する。ある実施態様では、前記決定手段は、前記電流検出手段により検出された電流と基準電流との差に基づき第１および第２のオフセット電圧を決定する。
本発明によれば、プログラムおよび消去のサイクル頻度を監視するための監視用ＮＡＮＤストリングの電流を検出し、検出した電流に基づき読出しパス電圧および読出し電圧にオフセット電圧を付加するようにしたので、メモリセルのしきい値ＶｔシフトやＧｍの劣化を補償することができる。これにより、メモリセルに記憶されたデータを正確に読み出すことができる。
ＮＡＮＤ型フラッシュメモリのデータ書換え回数（プログラム／消去のサイクル数）とメモリセルのしきい値との関係を示すグラフである。 トランジスタのストレスとＧｍとの関係を示すグラフである。 従来のフラッシュメモリの読出し動作を説明するタイミングチャートである。 本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。 本発明の実施例に係る監視用ＮＡＮＤストリングおよび読出し電圧制御部の構成例を示す図である。 本発明の実施例に係る監視用ＮＡＮＤストリングおよび読出し電圧制御部の他の構成を示す図である。 本発明の実施例によるフラッシュメモリの読出し動作を説明するタイミングチャートである。 従来の電流センス方式によるフラッシュメモリの読出し動作を説明するタイミグチャートである。 本発明の他の実施例に係る電流センス方式によるフラッシュメモリの読出し動作を説明するタイミングチャートである。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。
図３は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの内部構成を示す図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、データ等の入出力を行う入出力バッファ１２０と、入出力バッファ１２０を介して受け取ったアドレスを保持するアドレスレジスタ１３０と、入出力バッファ１２０を介して受け取ったコマンド等に基づき各部を制御するコントローラ１４０と、読出し動作時に選択ワード線および非選択ワード線に印加する読出し電圧および読出しパス電圧を制御する読出し電圧制御部１５０と、アドレスレジスタ１３０からの行アドレスＡｘのデコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレスＡｙのデコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、読出し、プログラムおよび消去等のために必要な種々の電圧（読出し電圧ＶＲＥＡＤ、読出しパス電圧ＶＰＡＳＳＲ、プログラム電圧ＶＰＧＭ、消去電圧ＶＥＲＳなど）を生成する内部電圧生成回路１９０とを含んで構成される。
メモリセルアレイ１１０は、ｍ個の複数のブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を含む。１つのブロックには、図４に示すように、ユーザーが使用することができる（またはユーザーによってアクセスすることができる）ユーザー領域ＲＡに形成された１ページ分のＮＡＮＤストリングと、ユーザーが使用することができない（またはユーザーがアクセスすることができない）非ユーザー領域ＲＢに形成された少なくとも１つの監視用ＮＡＮＤストリングＭＳとが形成される。ユーザー領域ＲＡに形成された１つのＮＡＮＤストリングは、ゲートが選択ゲート線ＳＧＳに接続されたソース線側選択トランジスタＳＥＬ＿Ｓ、ゲートがダミーワード線ＤＷＬＳに接続されたソース線側ダミーメモリセル、各ゲートがワード線ＷＬ０、ＷＬ１、・・・ＷＬ３１に接続された３２個のメモリセルと、ゲートがダミーワード線ＤＷＬＤに接続されたビット線側ダミーメモリセルと、ゲートが選択ゲート線ＳＧＤに接続されたビット線側選択トランジスタＳＥＬ＿Ｄとを含む。ソース線側およびビット線側のダミーメモリセルは、消去状態またはプログラム状態のいずれであってもよい。これらのＮＡＮＤストリングは、ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・ＢＬｎを介してページバッファ／センス回路１７０に接続される。
非ユーザー領域ＲＢに形成された監視用ＮＡＮＤストリングＭＳは、ユーザー領域ＲＡに形成されたＮＡＮＤストリングと同様に構成され、監視用ＮＡＮＤストリングＭＳは、ビット線ＢＬＦを介してページバッファ／センス回路１７０に接続される。監視用ＮＡＮＤストリングＭＳは、当該ブロックのプログラム／消去のサイクル数またはサイクル頻度を監視するために用意される。１つの実施態様では、監視用ＮＡＮＤストリングＭＳに含まれる２つのダミーメモリセルおよび３２個のメモリセルは、当該ブロックが消去されたときにその後連続してプログラムされる。監視用ＮＡＮＤストリングのプログラムは、２つのダミーメモリセルと３２個のメモリセルを一括してダンププログラムする（詳細は後述する）。また、監視用ＮＡＮＤストリングＭＳのプログラムは、ユーザー領域ＲＡのメモリセルをプログラムするときと比べて弱いプログラムであることができる。これは、監視用ＮＡＮＤストリングＭＳの過書き込みの抑制および、プログラムベリファイを省略することでプログラム時間が長くなるのを抑制するため、あるいは、その後の消去動作の際、監視用ＮＡＮＤストリングＭＳの消去ベリファイを省略することでブロック全体の消去時間が長くなるのを抑制すると同時に、ユーザー領域ＲＡのＮＡＮＤストリングの過消去を抑制するためである。例えば、監視用ＮＡＮＤストリングＭＳのメモリセルに印加するプログラムパルスの数は、ユーザー領域ＲＡをプログラムするときよりも少ない限られた回数（例えば、１回）で行われる。あるいは、監視用ＮＡＮＤストリングＭＳのメモリセルに印加するプログラム電圧は、ユーザー領域ＲＡをプログラムするときよりも低い電圧で行われる。あるいは、監視用ＮＡＮＤストリングＭＳのビット線に印加する電圧は、プログラム電圧と非プログラム電圧の中間の電圧で行われる。但し、監視用ＮＡＮＤストリングＭＳのメモリセルのプログラム状態のしきい値を精度よく管理する場合には、プログラムベリファイを行うようにしてもよい。その際、プログラムベリファイの選択ワード線電圧を低めに設定することで過書き込みを抑制してもよい。こうして、ブロックが消去されるたびに当該ブロックの監視用ＮＡＮＤストリングＭＳをプログラムすることで、監視用ＮＡＮＤストリングＭＳのメモリセルのＧｍなどの特性は、当該ブロックのユーザー領域ＲＡのＮＡＮＤストリングのメモリセルのプログラム／消去のサイクル数またはサイクル頻度を概ね反映する。
他の実施態様では、監視用ＮＡＮＤストリングＭＳは、メモリセルアレイの選択ページをプログラムするときに同時にプログラムされる。例えば、ワード線ＷＬ０のページがプログラムされるとき、監視用ＮＡＮＤストリングＭＳのワード線ＷＬ０のメモリセルが同時にプログラム（データ「０」）される。これにより、監視用ＮＡＮＤストリングＭＳのメモリセルのＧｍなどの特性は、ユーザー領域ＲＡの同一ページのメモリセルのプログラム／消去のサイクル数を概ね反映する。
なお、メモリセルアレイ１１０は、基板表面に２次元的に形成されるものであってもよいし、基板表面から垂直方向に３次元的に形成されるものであってもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。
コントローラ１４０は、ステートマシンあるいはマイクロコントローラを含み、フラッシュメモリの各動作を制御する。読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に読出し電圧ＶＲＥＡＤを印加し、非選択ワード線に読出しパス電圧ＶＰＡＳＳＲを印加し、ビット線側選択トランジスタおよびソース線側選択トランジスタをオンし、ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧ＶＰＧＭを印加し、非選択のワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の全ての選択ワード線に０Ｖを印加し、Ｐウエルに高電圧の消去電圧ＶＥＲＳを印加し、フローティングゲートの電子を基板に引き抜き、ブロック単位でデータを消去する。
コントローラ１４０は、上記したように、選択されたブロックの消去を行うとき、消去動作に連続して監視用ＮＡＮＤストリングＭＳのプログラムを行う。消去動作では、選択ブロックの全てのワード線に０Ｖを印加し、Ｐウエル領域に消去パルスを印加し、消去ベリファイを行う。その後、監視用ＮＡＮＤストリングＭＳをプログラムする。ある実施態様では、監視用ＮＡＮＤストリングＭＳはダンププログラムされる。すなわち、選択ブロックのダミーワード線ＤＷＬＳ／ＤＷＬＤおよび全てのワード線にプログラム電圧を印加し、監視用ＮＡＮＤストリングＭＳのビット線ＢＬＦにプログラム電圧（例えば、０Ｖ）を印加し、ユーザー領域ＲＡの各ビット線にプログラム禁止電圧を印加し、監視用ＮＡＮＤストリングＭＳの全てのメモリセルを一括してプログラムする。一度にＮＡＮＤストリングＭＳのプログラムを行うことで、選択ブロックの消去に要する時間が長くなるのを抑制する。但し、選択ブロックの消去時間に余裕がある場合には、監視用ＮＡＮＤストリングＭＳのソース線側から順にページ単位でプログラムを実施することを妨げるものではない。
本実施例では、コントローラ１４０は、読出し動作を行うとき（プログラムベリファイを含む）、読出し電圧制御部１５０で制御された読出し電圧ＶＲＥＡＤおよび読出しパス電圧ＶＰＡＳＳＲを選択ワード線および非選択ワード線に印加する。ある実施態様では、読出し電圧制御部１５０は、コントローラ１４０の制御下において、読出し動作のプリチャージ期間中に、監視用ＮＡＮＤストリングＭＳを流れる電流を検出し、検出された電流と基準電流との差分から読出し電圧ＶＲＥＡＤおよび読出しパス電圧ＶＰＡＳＳＲに付加するオフセット電圧を決定する。プログラム／消去のサイクル数が多くなるとメモリセルのＧｍ（トランスコンダクタンス）が低下し、メモリセルが流す電流が小さくなる。監視用ＮＡＮＤストリングのメモリセルは、当該ブロックのプログラム／消去のサイクル数またはサイクル頻度を反映した電流を流す。基準電流は、プログラム／消去のサイクル数が少ないかサイクルが行われていないフレッシュな消去状態のメモリセルを流れる電流である。
読出し電圧制御部１５０は、例えば、図４Ａに示すように、監視用ＮＡＮＤストリングＭＳのソース線側に接続され、監視用ＮＡＮＤストリングを流れる電流ＩＤＥＴを検出する電流検出部１５２と、検出された電流ＩＤＥＴと基準電流ＩＲＥＦとを比較する比較部１５４と、比較部１５４の比較結果に基づきオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定するオフセット電圧決定部１５６と、オフセット電圧決定部１５６で決定されたオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２に基づき読出しパス電圧ＶＰＡＳＳＲ＋Ｖｏｆｓ１および読出し電圧ＶＲＥＡＤ＋Ｖｏｆｓ２を生成する読出し電圧生成部１５８とを含む。別の実施態様では、読出し電圧制御部１５０は、例えば、図４Ｂに示すように、監視用ＮＡＮＤストリングのビット線側に接続されるようにしてもよい。読出し電圧制御部１５０は、ハードウェアおよび／またはソフトウェアにより構成される。
電流検出部１５２による監視用ＮＡＮＤストリングＭＳの電流の検出が行われるとき、ビット線側選択トランジスタＳＥＬ＿Ｄ、ソース線側選択トランジスタＳＥＬ＿Ｓが導通され、ダミーワード線ＤＷＬＳ／ＤＷＬＤおよび全てのワード線に読出しパス電圧ＶＰＡＳＳＲが印加され、全てのメモリセルが導通状態になる。また、監視用ＮＡＮＤストリングＭＳに接続されたビット線ＢＬＦに電圧が印加される。この電圧は、例えば、ページバッファ／センス回路１７０が読出し動作時に印加するプリチャージ電圧である。こうして、監視用ＮＡＮＤストリングＭＳのビット線側からソース線側に電流が流れ、図４Ａに示す構成の場合には、ビット線ＢＬＦから流れ込む電流が電流検出部１５２によって検出され、図４Ｂに示す構成の場合には、ソース線に向かって流れ出す電流が電流検出部１５２によって検出される。
比較部１５４は、電流検出部１５２によって検出された電流ＩＤＥＴと予め用意された基準電流ＩＲＥＦとを比較する。基準電流ＩＲＥＦは、例えば、監視用ＮＡＮＤストリングＭＳの電流を検出するときに印加された電圧と同じ電圧を印加したときに、消去状態にあるプログラム／消去のサイクルが行われていないフレッシュなＮＡＮＤストリングを流れるときの電流である。比較部１５４は、検出された電流ＩＤＥＴと基準電流ＩＲＥＦとの差分を算出し、この差分をオフセット電圧決定部１５６へ提供する。差分は、ＩＤＥＴ＜ＩＲＥＦか否かを示す情報であってもよいし、ＩＲＥＦ−ＩＤＥＴの差分の大きさを表す情報であってもよい。
基準電流ＩＲＥＦの生成方法は任意であるが、例えば、フレッシュなＮＡＮＤストリングのレプリカ（ダミー）を用いて基準電流ＩＲＥＦを生成したり、メモリセルアレイの未使用のＮＡＮＤストリングを用いて基準電流ＩＲＥＦを生成したり、電流源回路、抵抗、トランジスタ等を用いて基準電流ＩＲＥＦを生成する。また、基準電流ＩＲＥＦは、コントローラ１４０からの指示に応じて調整されるようにしてもよい。例えば、製造バラツキを補償するためのトリミングデータに基づき基準電流ＩＲＥＦを調整する。
オフセット電圧決定部１５６は、比較部１５４の比較結果に基づきオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定する。オフセット電圧Ｖｏｆｓ１は、ディスチャージ期間中（センシング期間を一部含んでもよい）に非選択ワード線に印加する読出しパス電圧ＶＰＡＳＳＲに付加する電圧であり、オフセット電圧Ｖｏｆｓ２は、ディスチャージ期間中（センシング期間を一部含んでもよい）、選択ワード線に印加する読出し電圧ＶＲＥＡＤに付加する電圧である。
ある実施態様では、オフセット電圧決定部１５６は、比較部１５４によってＩＤＥＴ＜ＩＲＥＦが検出されたとき、予め決められたオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定する。決定方法は、任意であるが、例えば、ＩＤＥＴ＜ＩＲＥＦ（またはＩＲＥＦ−ＩＤＥＴ＞一定値）が検出されたことに応答してオフセット電圧を生成する回路をイネーブルさせるようにしてもよい。
別な実施態様では、オフセット電圧決定部１５６は、比較部１５４によってＩＲＥＦ−ＩＤＥＴの差分が検出されたとき、差分に応じたオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定する。決定方法は、任意であるが、例えば、差分の大きさとオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２との関係を規定したルックアップテーブルを用意しておき、オフセット電圧決定部１５６は、このテーブルを参照してオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定する。あるいは、比較器１５４からの差分がデジタル信号であれば、オフセット電圧決定部１５６は、当該デジタル信号に応じたオフセットＶｏｆｓ１／Ｖｏｆｓ２を決定し、比較器１５４からの差分がアナログ信号であれば、オフセット電圧決定部１５６は、アナログ信号をデジタル信号にＡ／Ｄ変換し、オフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定するようにしてもよい。
読出し電圧生成部１５８は、読出し動作時に、内部電圧生成回路１９０から受け取った読出しパス電圧ＶＰＡＳＳＲ、読出し電圧ＶＲＥＡＤに、オフセット電圧決定部１５６で決定されたオフセット電圧Ｖｏｆｓ１／ｏｆｓ２を付加し、読出しパス電圧ＶＰＡＳＳＲ＋Ｖｏｆｓ１、読出し電圧ＶＲＥＡＤ＋Ｖｏｆｓ２を生成する。検出された電流ＩＤＥＴと基準電流ＩＲＥＦとの差が一定値未満である場合には、オフセット電圧Ｖｏｆｓ１、Ｖｏｆｓ２はゼロであっても良い。
次に、本実施例のフラッシュメモリの読出し動作について図５のタイミングチャートを参照して説明する。コントローラ１４０は、ホスト装置から読出しコマンド、アドレスを入出力バッファ１２０を介して受け取ると、読出し動作を開始する。
プリチャージ期間ｔＰＲＥは、電流検出期間ｔＤＥＴを含み、ビット線のプリチャージと並行して監視用ＮＡＮＤストリングＭＳを流れる電流の検出が行われる。初めにＮＡＮＤストリングＭＳの電流が検出される。ワード線選択回路１６０は、選択ワード線および非選択ワード線に読出しパス電圧ＶＰＡＳＳＲを印加する。読出しパス電圧ＶＰＡＳＳＲは、メモリセルのプログラムの如何にかかわらずメモリセルを導通させる電圧であり、例えば、約６．０Ｖである。ワード線選択回路１６０はさらに、ゲート電圧ＶＳＧＤを印加してビット線側選択トランジスタＳＥＬ＿Ｄを導通させ、また、一定のパルス幅のゲート電圧ＶＳＧＳを印加してソース線側選択トランジスタＳＥＬ＿Ｓを一定期間導通させる。
こうして、監視用ＮＡＮＤストリングＭＳがビット線側からソース線側まで導通状態になる期間中、ページバッファ／センス回路１７０は、ビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎ、ＢＬＦにプリチャージ電圧を印加する。但し、可能であれば、電流検出期間ｔＤＥＴにおいて監視用ＮＡＮＤストリングＭＳに接続されたビット線ＢＬＦにのみプリチャージ電圧が印加されるようにしてもよい。こうして、監視用ＮＡＮＤストリングＭＳに電流が流れ、この電流が電流検出部１５２により検出される。監視用ＮＡＮＤストリングＭＳのメモリセルを流れる電流Ｉｃｅｌｌは、フレッシュなときの電流Ｉｍａｘからプログラム／消去のサイクル数に応じてΔＩだけ低下する。こうして、電流検出期間ｔＤＥＴにおいて、読出し電圧生成部１５８は、検出された電流ＩＤＥＴと基準電流ＩＲＥＦとの差分に基づき読出しパス電圧ＶＰＡＳＳＲ＋Ｖｏｆｓ１、読出し電圧ＶＲＥＡＤ＋Ｖｏｆｓ２を生成する。
電流検出期間ｔＤＥＴが終了すると、ワード線選択回路１６０は、ソース線側選択トランジスタＳＥＬ＿Ｓのゲート電圧を０Ｖにし、ソース線側選択トランジスタＳＥＬ＿Ｓを非導通にする。また、ワード線選択回路１６０は、読出し電圧生成部１５８で生成された読出しパス電圧ＶＰＡＳＳＲ＋Ｖｏｆｓ１を選択ワード線および非選択ワード線に印加する。これは、従来の読出しパス電圧ＶＰＡＳＳＲと比較してオフセット電圧Ｖｏｆｓ１だけ高い電圧である。これにより、当該ブロックのユーザー領域ＲＡのメモリセルのＧｍの劣化がオフセット電圧Ｖｏｆｓ１により補償され、ビット線およびＮＡＮＤストリングのプリチャージ電圧が予期する電圧より低下するのが抑制される。
プリチャージ後、ビット線およびＮＡＮＤストリングのディスチャージが行われる。ディスチャージ期間ｔＤＩＳにおいて、ワード線選択回路１６０は、読出し電圧生成部１５８で生成された読出し電圧ＶＲＥＡＤ＋Ｖｏｆｓ２を選択ワード線に印加し、また、ソース線側選択トランジスタＳＥＬ＿Ｓにゲート電圧ＶＳＧＳを印加してソース線側選択トランジスタＳＥＬ＿Ｓを導通させる。これにより、選択メモリセルがプログラム状態のＮＡＮＤストリングは、プリチャージ電圧をそのまま保持し（破線Ａで示す）、選択メモリセルが消去状態のＮＡＮＤストリングは、プリチャージ電圧をソース線ＳＬに放電する。実線Ｂは、プログラム／消去のサイクル数が多いＮＡＮＤストリングおよびビット線のディスチャージ電位を示し、実線Ｃは、プログラム／消去のサイクル数が少ないかサイクルがないＮＡＮＤストリングおよびビット線のディスチャージ電位を示している。
本実施例では、選択ワード線に読出し電圧ＶＲＥＡＤ＋Ｖｏｆｓ２を印加することで、消去状態にあるプログラム／消去のサイクル数が多いメモリセルであっても、オフセット電圧Ｖｏｆｓ２の増加に応じて電流を多く流すことができ、これによりメモリセルのＧｍの劣化を補償し、実線Ｂのディスチャージ電位を実線Ｃのディスチャージ電位と同じレベルにすることができる。
次に、センシング期間ｔＳＥＮにおいて、ページバッファ／センス回路１７０は、ビット線の電位をセンスし、選択メモリセルがプログラム状態（データ「０」）または消去状態（データ「１」）を判定する。プログラムされたメモリセルを含むビット線の電位（破線Ａ）と、消去状態にあるメモリセルを含むビット線の電位（実線Ｂ／Ｃ）との読出しマージンの差が十分に確保されるため、消去状態のメモリセルを誤ってプログラム状態のメモリセルと誤判定することが防止される。
上記実施例では、監視用ＮＡＮＤストリングＭＳの電流の検出を、読出し動作のプリチャージ期間中に行う例を示したが、電流を検出するタイミングは、これに限らず他の動作の時に行うことも可能である。例えば、フラッシュメモリの電源投入時、ブロックの消去時、ページのプログラム時などに実施してもよい。この場合、電流検出部１５２は、検出した電流に関するデータをレジスタ等に保持し、読出し動作が行われるときにレジスタから読み出したデータに基づきオフセット電圧Ｖｏｆｓ１、Ｖｏｆｓ２を決定する。
上記実施例では、メモリセルアレイのページ読出し動作について例示したが、本実施例の読出し方法は、プログラム動作時のプログラムベリファイの読出しにも同様に適用することができる。
上記実施例では、監視用ＮＡＮＤストリングの検出電流ＩＤＥＴと基準電流ＩＲＥＦとの比較によりオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定したが、これに限らず、必ずしも基準電流との比較は不要である。例えば、検出電流ＩＤＥＴの大きさとオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２との関係を規定するテーブルを予め用意しておき、当該テーブルを参照してオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定するようにしてもよい。
上記実施例では、１つの監視用ＮＡＮＤストリングを用意したが、監視用ＮＡＮＤストリングを複数用意してもよい。例えば、一方の監視用ＮＡＮＤストリングの全てのメモリセルは、ブロックの消去時にプログラムされるようにし、他方の監視用ＮＡＮＤストリングは、選択ページをプログラムするときに、データ「０」のプログラムビット数が過半数を超える場合に、そのページに対応するメモリセルをプログラムする。一方の監視用ＮＡＮＤストリングの全てのメモリセルのプログラムは、プログラムするデータの如何にかかわらずメモリセルのワーストケースの劣化を想定するのに対し、他方の監視用ストリングのプログラムは、選択ページのメモリセルの実際の劣化を近似したものになる。コントローラ１４０は、ユーザー設定等により、一方の監視用ＮＡＮＤストリングまたは他方の監視用ＮＡＮＤストリングのいずれかを選択して電流を検出することが可能である。あるいは、コントローラ１４０は、一方の監視用ＮＡＮＤストリングと他方の監視用ＮＡＮＤストリングとの双方の電流を検出し、その平均値と基準電流ＩＲＥＦとを比較し、オフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定するようにしてもよい。
次に、本発明の第２の実施例について説明する。上記実施例は、ページバッファ／センス回路１７０がビット線の電圧を検出する電圧検出方式を用いたが、第２の実施例は、ビット線を流れる電流を検出する電流検出方式を用いてメモリセルのデータ「０」、「１」を判定する。電圧検出方式は、図５に示すように、ビット線をプリチャージした後にプリチャージした電圧をディスチャージさせるが、電流検出方式は、ビット線を流れる電流をセンスすればよいので、プリチャージとディスチャージのステップを必要としない。
電流検出方式のセンス回路は、例えば、カスコード回路により電流を電圧に変換してメモリセルのデータ「０」、「１」を判定したり、ＮＡＮＤストリングを流れる電流と基準電流とを比較することでメモリセルのデータ「０」、「１」を判定する。電圧検出方式のセンス回路を用いた場合、ビット線間の容量結合によるノイズを抑制するため、偶数ビット線と奇数ビット線の一方を選択し他方をＧＮＤにするシールド読出しが一般的であるが、電流検出方式のセンス回路は、全てのビット線を同時に選択する読出しが可能である。
図６は、従来の電流検出方式による読出し動作を説明するタイミングチャートである。チャージ期間ｔＣＨＡにおいて、選択ワード線および非選択ワード線に読出しパス電圧ＶＰＡＳＳＲが印加され、ビット線側選択トランジスタＳＥＬ＿Ｄがゲート電圧ＶＳＧＤによりオンし、ソース線側選択トランジスタＳＥＬ＿Ｓがゲート電圧ＶＳＧＳによりオンし、ページバッファ／センス回路１７０は、ビット線および選択されたブロック内のＮＡＮＤストリングに電流を流す。
次に、センシング期間ｔＳＥＮにおいて、選択ワード線に読出し電圧ＶＲＥＡＤ（例えば、０．２Ｖ）が印加される。選択メモリセルがプログラム状態の場合には、ＮＡＮＤストリングが非導通であるためビット線を流れる電流はＧＮＤレベルとなり、選択メモリセルが消去状態の場合には、ＮＡＮＤストリングが導通するためビット線に一定の電流が流れる。ここで、破線Ａは、選択メモリセルがプログラムされているときのビット線の電流を示し、実線Ｂ、Ｃは、選択メモリセルが消去されているときのビット線の電流を示す。実線Ｂは、プログラム／消去のサイクル数が多く、メモリセルのＧｍが劣化によりビット線の電流が低下する。実線Ｃは、プログラム／消去のサイクル数が少ない（サイクルなしを含む）、メモリセルのＧｍの劣化が少なくビット線の電流は大きい。実線Ｂの場合、破線Ａとの読出しマージンの差が小さくなり、メモリセルの読出しデータの誤判定が生じ得る。
図７は、第２の実施例による電流検出方式の読出し動作を説明するタイミングチャートである。本実施例の場合、チャージ期間ｔＣＨＡにおいて、監視用ＮＡＮＤストリングＭＳを流れる電流が検出され、その検出結果に基づき決定されたオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２が読出しパス電圧ＶＰＡＳＳＲおよび読出し電圧ＶＲＥＡＤにほぼリアルタイムで印加される。これにより、センシング期間ｔＳＥＮにおいて、プログラム／消去のサイクル数が多い消去状態のメモリセルを含むビット線の電流（実線Ｂ）は、プログラム／消去のサイクル数が少ない（サイクルなしを含む）消去状態のメモリセルを含むビット線の電流（実線Ｃ）と概ね等しくなる。従って、プログラム状態のメモリセルを含むビット線の電流（破線Ａ）に対する一定の読出しマージンを保つことができ、メモリセルの読出しデータの誤判定が抑制される。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：コントローラ
１５０：読出し電圧制御部
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路

Claims (19)

  1. 半導体記憶装置の読出し方法であって、
    ＮＡＮＤ型のメモリセルアレイの各ブロックに、プログラムおよび消去のサイクル頻度を監視するための少なくとも１つの監視用ＮＡＮＤストリングを用意する第１のステップと、
    前記監視用ＮＡＮＤストリングを流れる電流を検出する第２のステップと、
    前記検出された電流に基づき読出しパス電圧および読出し電圧にそれぞれ付加する第１および第２のオフセット電圧を決定する第３のステップと、
    メモリセルアレイの読出しを行うとき、前記第１のオフセット電圧を付加した読出しパス電圧を非選択ワード線に印加し、前記第２のオフセット電圧を付加した読出し電圧を選択ワード線に印加する第４のステップと、
    を含む読出し方法。
  2. 前記第１のステップは、ブロックの消去が行われるときに前記監視用ＮＡＮＤストリングをプログラムするステップを含む、請求項１に記載の読出し方法。
  3. 前記監視用ＮＡＮＤストリングの全てのメモリセルが一括してプログラムされる、請求項２に記載の読出し方法。
  4. 前記第１のステップは、メモリセルアレイの選択ページがプログラムされるとき、前記監視用ＮＡＮＤストリングの対応するメモリセルをプログラムするステップを含む、請求項１に記載の読出し方法。
  5. 前記監視用ＮＡＮＤストリングのプログラムは、メモリセルアレイのユーザー使用領域のページをプログラムするときよりも弱いプログラムである、請求項２ないし４いずれか１つに記載の読出し方法。
  6. 前記第２のステップは、メモリセルアレイの読出しが行われるときに実施される、請求項１に記載の読出し方法。
  7. 前記第２のステップは、ビット線のプリチャージ期間中に実施される、請求項６に記載の読出し方法。
  8. 前記第２のステップは、ビット線のプリチャージ期間中、ソース線側選択トランジスタを一定期間だけ導通させることで前記監視用ＮＡＮＤストリングを導通状態にし、少なくとも監視用ＮＡＮＤストリングが接続されたビット線にプリチャージ電圧を印加したときに監視用ＮＡＮＤストリングを流れる電流を検出する、請求項７に記載の読出し方法。
  9. 前記第２のステップは、検出した電流に関する情報を記憶部に格納し、前記第３のステップは、前記記憶部から読み出された情報に基づき第１および第２のオフセット電圧を決定する、請求項１に記載の読出し方法。
  10. 前記第３のステップは、第２のステップで検出された電流と基準電流との差に基づき第１および第２のオフセット電圧を決定する、請求項１に記載の読出し方法。
  11. 前記監視用ＮＡＮＤストリングは、ユーザーによって使用されないメモリセルアレイの領域またはユーザーによってアクセスすることができないメモリセルアレイの領域に用意される、請求項１に記載の読出し方法。
  12. 複数のブロックを含み、各ブロックには、プログラムおよび消去のサイクル頻度を監視するための少なくとも１つの監視用ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、
    前記監視用ＮＡＮＤストリングを流れる電流を検出する電流検出手段と、
    前記電流検出手段により検出された電流に基づき読出しパス電圧および読出し電圧にそれぞれ付加する第１および第２のオフセット電圧を決定する決定手段と、
    メモリセルアレイのページを読み出す読出し手段とを含み、
    前記読出し手段は、前記第１のオフセット電圧を付加した読出しパス電圧を非選択ワード線に印加し、前記第２のオフセット電圧を付加した読出し電圧を選択ワード線に印加する、半導体記憶装置。
  13. 半導体記憶装置はさらに、ブロックの消去が行われるときに前記監視用ＮＡＮＤストリングの全てのメモリセルを一括してプログラムするプログラム手段を含む、請求項１２に記載の半導体記憶装置。
  14. 半導体記憶装置はさらに、メモリセルアレイの選択ページをプログラムするとき、前記監視用ＮＡＮＤストリングの対応するメモリセルをプログラムするプログラム手段を含む、請求項１２に記載の半導体記憶装置。
  15. 前記プログラム手段は、メモリセルアレイのユーザー使用領域のページをプログラムするときよりも弱いプログラムである、請求項１３または１４に記載の半導体記憶装置。
  16. 前記電流検出手段は、前記読出し手段による読出し動作が行われるときに実施される、請求項１３に記載の半導体記憶装置。
  17. 前記電流検出手段は、ビット線のプリチャージ期間中、ソース線側選択トランジスタを一定期間だけ導通させることで前記監視用ＮＡＮＤストリングを導通状態にし、少なくとも監視用ＮＡＮＤストリングが接続されたビット線にプリチャージ電圧を印加したときに監視用ＮＡＮＤストリングを流れる電流を検出する、請求項１６に記載の半導体記憶装置。
  18. 前記電流検出手段は、検出した電流に関する情報を記憶する記憶部を含み、前記決定手段は、前記記憶部から読み出された情報に基づき第１および第２のオフセット電圧を決定する、請求項１２に記載の半導体記憶装置。
  19. 前記決定手段は、前記電流検出手段により検出された電流と基準電流との差に基づき第１および第２のオフセット電圧を決定する、請求項１２に記載の半導体記憶装置。

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