JP4406527B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4406527B2 JP4406527B2 JP2002257571A JP2002257571A JP4406527B2 JP 4406527 B2 JP4406527 B2 JP 4406527B2 JP 2002257571 A JP2002257571 A JP 2002257571A JP 2002257571 A JP2002257571 A JP 2002257571A JP 4406527 B2 JP4406527 B2 JP 4406527B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- level
- dummy word
- blb
- vcc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、ダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」という。）等の半導体集積回路装置、例えば、ＤＲＡＭのダミーワード線駆動方式に関するものである。
【０００３】
【従来の技術】
【０００４】
【特許文献１】
【０００５】
特開昭６０−２４２５９１号公報
【０００６】
【特許文献２】
【０００７】
特開平 ６−１８７７８１号公報
【０００８】
従来、メモリに関する技術としては、例えば、前記のような文献に記載されるものがあった。
【０００９】
図９は、特許文献２（以下、単に「文献２」という。）に記載されたＤＲＡＭにおけるメモリセル部の一構成例を示す概略の回路図である。
【００１０】
このメモリセル部は、特許文献１（以下、単に「文献１」という。）に記載されたメモリセル部の欠点を解決するために提案されたものであり、相補的な第１及び第２のビット線ＢＬａ，ＢＬｂと、各ビット線ＢＬａ，ＢＬｂに対して交差配置された複数のワード線ＷＬ０，ＷＬ１と、該ビット線ＢＬａ，ＢＬｂに対して交差配置された複数の第１のダミーワード線ＤＷＬ０，ＤＷＬ１と、該第１のダミーワード線ＤＷＬ０，ＤＷＬ１の近傍にこれらに対してほぼ平行に配置された複数の第２のダミーワード線ＤＷＬ２，ＤＷＬ３とを備えている。
【００１１】
ビット線ＢＬｂとワード線ＷＬ０との交差箇所には、ダイナミック型のメモリセル１０0 が接続され、さらに、ビット線ＢＬａとワード線ＷＬ１との交差箇所にも、ダイナミック型のメモリセル１０1 が接続されている。各メモリセル１０0 ，１０1 は、電荷蓄積用のキャパシタ１１と電荷転送用のＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１２とを有し、これらが１／２・ＶＣＣ（但し、ＶＣＣは電源電位）とビット線ＢＬｂ，ＢＬａとの間に直列に接続されている。
【００１２】
ビット線ＢＬｂ，ＢＬａとダミーワード線ＤＷＬ０，ＤＷＬ１との交差箇所に、ダミーセル２０0 ，２０1 がそれぞれ接続され、さらに、ビット線ＢＬａ，ＢＬｂとダミーワード線ＤＷＬ２，ＤＷＬ３との交差箇所に、ダミーセル２０2 ，２０3 がそれぞれ接続されている。各ダミーセル２０0 〜２０3 は、ＮＭＯＳで構成されている。
【００１３】
ビット線ＢＬａ，ＢＬｂの一端には、これらのビット線ＢＬａ，ＢＬｂを例えば１／２・ＶＣＣにイコライズ（均等化）するイコライズ回路３０が接続されている。イコライズ回路３０は、ビット線ＢＬａと１／２・ＶＣＣ間に接続されたＮＭＯＳ３１と、ビット線ＢＬｂと１／２・ＶＣＣ間に接続されたＮＭＯＳ３２と、該ビット線ＢＬａとＢＬｂ間に接続されたＮＭＯＳ３３とで構成され、これらがイコライズ信号ＥＱによってオン／オフ動作するようになっている。
【００１４】
ビット線ＢＬａ，ＢＬｂの他端には、これらのビット線ＢＬａ，ＢＬｂ上の電位差を検知、増幅するセンスアンプ４０が接続されると共に、カラム線Ｙ−ＤＥＣによってオン／オフ動作するデータ転送用ＮＭＯＳ５１，５２を介して、相補的なデータ線Ｄａ，Ｄｂが接続されている。センスアンプ４０は、ビット線ＢＬａとＢＬｂ間にたすき掛け接続されたＮＭＯＳ４１，４２とＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という）４３，４４とで構成され、これらのＮＭＯＳ４１，４２が活性化信号φａでオン／オフ動作し、ＰＭＯＳ４３，４４が活性化信号φａに対して逆相の活性化信号φｂによってオン／オフ動作するようになっている。
【００１５】
文献１のメモリセル部では、第２のダミーワード線ＤＷＬ２，ＤＷＬ３及びダミーセル２０2 ，２０3 が省略された構成になっている。このようなメモリセル部において、例えば、メモリセル１０0 に記憶された“０”情報を読出す場合の動作を説明する。
【００１６】
イコライズ信号ＥＱがＶＣＣレベルのとき、イコライズ回路３０内のＮＭＯＳ３１，３２，３３がオン状態のため、ビット線ＢＬａとＢＬｂが１／２・ＶＣＣにイコライズされている。又、センスアンプ活性化信号φａ，φｂも１／２・ＶＣＣにイコライズされている。イコライズ信号ＥＱがＶＣＣレベルから接地電位（以下「ＧＮＤ」という。）レベルに立下がると、イコライズ回路３０内のＮＭＯＳ３１〜３３がオフ状態となり、次いで、図示しないデコーダで選択されたワード線ＷＬ０が立上がり、メモリセル１０0 内のＮＭＯＳ１２がオンし、キャパシタ１１に記憶された“０”情報がビット線ＢＬｂへ出力される。この際、ワード線ＷＬ０はＧＮＤレベルから（ＶＣＣ＋Ｖｔ＋α）レベル（但し、Ｖｔ；ＮＭＯＳの閾値電圧）まで立上がり、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ立下がる。ダミーワード線ＤＷＬ１はＶＣＣレベルのままである。
【００１７】
次に、センスアンプ活性化信号φａが１／２・ＶＣＣレベルからＶＣＣレベルへ徐々に上昇すると共に、センスアンプ活性化信号φｂが１／２・ＶＣＣレベルからＧＮＤレベルへ下降する。すると、センスアンプ４０が動作し、ビット線ＢＬａはＶＣＣレベルに、ビット線ＢＬｂはＧＮＤレベルへ増幅される。その後、カラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ立上がり、データ転送用ＮＭＯＳ５１，５２がオン状態となり、ビット線ＢＬａ，ＢＬｂの情報がデータ線Ｄａ，Ｄｂへ伝送される。
【００１８】
このような文献１のハーフプリチャージ方式のメモリセル部では、本来的に不要なダミーセル２０0 ，２０1 を設けることにより、ワード線ＷＬ０，ＷＬ１によるビット線ＢＬａ，ＢＬｂへの結合電圧によって生じるビット線対電位のアンバランスを避けることができ、動作マージンが大きくなって誤動作を防止できるという利点がある。
【００１９】
しかしながら、メモリセル１０0 の情報読出し時に、ワード線ＷＬ０がＧＮＤレベルから（ＶＣＣ＋Ｖｔ＋α）レベルへ遷移し、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移する際、電圧振幅差ΔＶ＝Ｖｔ＋αがあるため、ワード線ＷＬ０とビット線ＢＬｂ、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、ビット線ＢＬａとＢＬｂ間にオフセット電圧ΔＶｓを生じる。このため、読出し信号量の損失が生じ、センスアンプ４０が誤動作するという欠点があった。
【００２０】
又、例えば１６ＭビットのＤＲＡＭに使用しているＶＣＣ＝３．３Ｖよりさらに低電圧レベルを使用するＤＲＡＭで、ＶＣＣ＝１．５Ｖになると、ワード線ＷＬ０，ＷＬ１の活性化レベルに占める（Ｖｔ＋α）の割合が高くなるため、読出し信号量の損失がさらに大きくなるという欠点があった。
【００２１】
そこで、このような欠点を解決するために、文献２のメモリセル部では、複数の第１のダミーワード線ＤＷＬ０，ＤＷＬ１の近傍に、複数の第２のダミーワード線ＤＷＬ２，ＤＷＬ３を設けると共に、複数のダミーセル２０2 ，２０3 を設けている。
【００２２】
この文献２のメモリセル部では、例えば、ワード線ＷＬ０，ＷＬ１の昇圧レベルが（ＶＣＣ＋Ｖｔ＋α）で、メモリセル１０0 に記憶された“０”情報を読出す場合、ワード線ＷＬ０をＧＮＤレベルから（ＶＣＣ＋Ｖｔ＋α）レベルへ遷移させる。この際、第１のダミーワード線ＤＷＬ０をＶＣＣレベルからＧＮＤレベルへ遷移させると共に、第２のダミーワード線ＤＷＬ２をＶＣＣレベルから（ＶＣＣ＋Ｖｔ＋α）レベルへ遷移させる。これにより、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが相殺されて０となる。よって、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がなくなり、正しい情報を読出すことができる。しかも、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが０となるので、低電圧を使用したＤＲＡＭ、例えばＶＣＣ＝１．５Ｖの場合においても、読出し信号量が損失することなく、正しい情報を読出すことができる。
【００２３】
【発明が解決しようとする課題】
【００２４】
しかしながら、文献２に記載された半導体集積回路装置では、文献１に記載された半導体集積回路装置の欠点を解決できるものの、複数の第２のダミーワード線ＤＷＬ２，ＤＷＬ３及び複数のダミーセル２０2 ，２０3 を付加しなければならないので、この付加されたダミーワード線ＤＷＬ２，ＤＷＬ３を駆動するための駆動回路も設けなければならず、回路素子数が増える。しかも、第２のダミーワード線ＤＷＬ２，ＤＷＬ３は、アレイ構成のいくつかに亙って設けられるため、ダミーワード線の形成面積が増大する。このため、チップサイズの増大を招く上に、ダミーワード線ＤＷＬ２，ＤＷＬ３等を駆動するために電力消費量が増えるという課題があり、これらを解決することが困難であった。
【００２５】
本発明は、前記従来技術のもっていた課題を解決し、チップサイズの小型化、及び低消費電力化が図れる半導体集積回路装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
【００２７】
前記課題を解決するために、本発明では、相補的な第１及び第２のビット線と、前記第１及び第２のビット線に対して交差配置されたワード線と、前記第１及び第２のビット線に対して交差配置されたダミーワード線と、前記第１又は第２のビット線と前記ワード線との交差箇所に接続されたメモリセルと、前記第１又は第２のビット線と前記ダミーワード線との交差箇所に接続されたダミーセルと、を備えた半導体集積回路装置において、次のような構成にしている。
【００３４】
即ち、前記メモリセルからのデータ読出し時に、前記ダミーワード線をプリチャージレベルである正の電源電位レベル（ＶＣＣレベル）から、これよりも低い負の電源電位レベル（ＶＢＢレベル）へ遷移させると共に、前記ワード線を前記負の電源電位レベル（ＶＢＢレベル）よりも高い接地電位レベル（ＧＮＤレベル）から、前記正の電源電位レベル（ＶＣＣレベル）よりも高い活性化レベル（例えば、ＶＰＰレベル）へ遷移させる構成にしている。
【００３５】
本発明によれば、このような構成を採用したことにより、データ読出し時に、ワード線とダミーワード線には電圧振幅差がないので、例えば、ワード線と第２のビット線間、及びダミーワード線と第２のビット線間の容量結合により、該第２のビット線にオフセット電圧が生じない。このため、メモリセルからビット線へ伝達される信号量の変化がない。
【００３８】
【発明の実施の形態】
【００３９】
［第１の実施形態］
【００４０】
（構成）
【００４１】
図１は、本発明の第１の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、従来の図９中の要素と共通の要素には共通の符号が付されている。
【００４２】
このメモリセル部では、従来の図９の複数のダミーワード線ＤＷＬ２，ＤＷＬ３及び複数のダミーセル２０2 ，２０3 が省略された回路構成になっている。
【００４３】
即ち、第１、第２のビット線ＢＬａ，ＢＬｂと複数のワード線ＷＬ０，ＷＬ１との交差箇所には、メモリセル１０0 ，１０1 がそれぞれ接続されている。メモリセル１０0 は、電荷蓄積用のキャパシタ１１と電荷転送用のＮＭＯＳ１２とが、１／２・ＶＣＣとビット線ＢＬｂとの間に直列接続され、このＮＭＯＳ１２のゲートがワード線ＷＬ０に接続されている。メモリセル１０1 も、電荷蓄積用のキャパシタ１１と電荷転送用のＮＭＯＳ１２とが、１／２・ＶＣＣとビット線ＢＬａとの間に直列接続され、このＮＭＯＳ１２のゲートがワード線ＷＬ１に接続されている。第１、第２のビット線ＢＬａ，ＢＬｂの一端には、ＮＭＯＳ３１，３２，３３からなるイコライズ回路３０が接続されている。該ビット線ＢＬａ，ＢＬｂの他端には、ＮＭＯＳ４１，４２及びＰＭＯＳ４３，４４からなるセンスアンプ４０が接続されると共に、データ転送用のＮＭＯＳ５１，５２を介して相補的なデータ線Ｄａ，Ｄｂが接続されている。
【００４４】
各ワード線ＷＬ０，ＷＬ１の一端には、これを駆動するためのワード線駆動回路６０0 ，６０1 がそれぞれ接続されている。各ワード線駆動回路６０0 ，６０1 は、デコーダから与えられるワード線活性化信号φ１ａ，φ２ａにより、各ワード線ＷＬ０，ＷＬ１を第２の電源電位レベル（例えば、ＧＮＤレベル）から、プリチャージレベルであるワード線活性化レベル（例えば、ＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベル、但しＶｔはＮＭＯＳの閾値電圧）へ遷移させる回路であり、ＰＭＯＳ６１及びＮＭＯＳ６２からなるインバータでそれぞれ構成されている。
【００４５】
各ワード線駆動回路６０0 ，６０1 のＰＭＯＳ６１は、ソースがＶＰＰに接続され、ドレインが各ワード線ＷＬ０，ＷＬ１及びＮＭＯＳ６２のドレインに接続され、このＮＭＯＳ６２のソースがＧＮＤに接続されている。ワード線駆動回路６０0 のＰＭＯＳ６１及びＮＭＯＳ６２のゲートには、活性化信号φ１ａが入力される。ワード線駆動回路６０1 のＰＭＯＳ６１及びＮＭＯＳ６２のゲートには、活性化信号φ２ａが入力される。
【００４６】
各ダミーワード線ＤＷＬ０，ＤＷＬ１の一端には、これを駆動するためのダミーワード線駆動回路７０0 ，７０1 がそれぞれ接続されている。各ダミーワード線駆動回路７０0 ，７０1 は、データ読出し時に、制御回路等から与えられるダミーワード線活性化信号φ１０ａ，φ２０ａにより、各ダミーワード線ＤＷＬ０，ＤＷＬ１を第１の電源電位レベル（例えば、ＶＣＣレベル）よりも高いプリチャージレベル（例えば、ＶＰＰレベル）から、ＶＣＣレベルよりも低い第２の電源電位レベル（例えば、ＧＮＤレベル）へ遷移させる回路であり、ＰＭＯＳ７１及びＮＭＯＳ７２からなるインバータでそれぞれ構成されている。
【００４７】
ダミーワード線駆動回路７０0 のＰＭＯＳ７１は、ソースがＶＰＰに接続され、ドレインがダミーワード線ＤＷＬ０及びＮＭＯＳ７２のドレインに接続され、このＮＭＯＳ７２のソースがＧＮＤに接続されている。このダミーワード線駆動回路７０0 のＰＭＯＳ７１及びＮＭＯＳ７２のゲートには、活性化信号φ１０ａが入力される。ダミーワード線駆動回路７０1 のＰＭＯＳ７１は、ソースがＶＰＰに接続され、ドレインがダミーワード線ＤＷＬ１及びＮＭＯＳ７２のドレインに接続され、このＮＭＯＳ７２のソースがＧＮＤに接続されている。このダミーワード線駆動回路７０1 のＰＭＯＳ７１及びＮＭＯＳ７２のゲートには、活性化信号φ２０ａが入力される。
【００４８】
その他の構成は、従来の図９と同様である。
【００４９】
（動作）
【００５０】
図２は、図１のワード線ＷＬ０，ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル１０0 に記憶された“０”情報読出し動作を示すタイミングチャートである。
【００５１】
以下、図２を参照しつつ、図１の読出し動作を説明する。
【００５２】
イコライズ信号ＥＱがＶＣＣレベルのとき、イコライズ回路３０内のＮＭＯＳ３１，３２，３３がオン状態のため、ビット線ＢＬａとＢＬｂが１／２・ＶＣＣにイコライズされている。又、センスアンプ活性化信号φａ，φｂも１／２・ＶＣＣにイコライズされているため、センスアンプ４０内のＮＭＯＳ４１，４２及びＰＭＯＳ４３，４４がオフ状態になっている。イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移すると、イコライズ回路３０内のＮＭＯＳ３１，３２，３３がオフ状態になる。
【００５３】
次に、図示しない制御回路等から与えられるダミーワード線活性化信号φ１０ａが“Ｈ”レベルに立上がり、ダミーワード線駆動回路７０0 内のＰＭＯＳ７１がオフ状態になると共に、ＮＭＯＳ７２がオン状態になる。これにより、ダミーワード線ＤＷＬ０がＶＰＰレベルからＧＮＤレベルへ遷移する。ダミーワード線ＤＷＬ０がＧＮＤレベルになった後、図示しないデコーダから与えられるワード線活性化信号φ１ａが“Ｌ”レベルに立下がり、ワード線駆動回路６０0 内のＰＭＯＳ６１がオン状態になると共に、ＮＭＯＳ６２がオフ状態になる。ＰＭＯＳ６１がオン状態になると、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移し、メモリセル１０0 内のＮＭＯＳ１２がオン状態になり、該メモリセル１０0 に記憶された“０”情報がビット線ＢＬｂへ出力される。
【００５４】
ダミーワード線ＤＷＬ０がＶＰＰレベルからＧＮＤレベルへ遷移し、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移するとき、ダミーワード線ＤＷＬ０とワード線ＷＬ０の電圧振幅差ΔＶが０になるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂのオフセット電圧ΔＶｓが０となる。このため、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がない。
【００５５】
従って、センスアンプ４０が動作するまでにビット線ＢＬａ，ＢＬｂ間の電位差が十分大きくなり、その後、センスアンプ活性化信号φａが１／２・ＶＣＣレベルからＶＣＣレベルへ上昇すると共に、センスアンプ活性化信号φｂが１／２・ＶＣＣレベルからＧＮＤレベルへ下降し、該センスアンプ４０が動作してビット線ＢＬａとＢＬｂ間の電位差が増幅される。そして、カラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ上昇し、データ転送用のＮＭＯＳ５１，５２がオン状態となり、ビット線ＢＬａ，ＢＬｂ上の読出し情報“０”が、データ線Ｄａ，Ｄｂへ正確に読出される
【００５６】
これに対して、図１の書込み動作（例えば、メモリセル１０0 への情報の書込み動作）では、ダミーワード線ＤＷＬ０，…を駆動しない。書込み情報をデータ線Ｄａ，Ｄｂに入力し、イコライズ回路３０をオフ状態、及びセンスアンプ４０をオン状態にした後にＮＭＯＳ５１，５２をオン状態にすると、データ線Ｄａ，Ｄｂ上の書込み情報がビット線ＢＬａ，ＢＬｂへ転送される。ビット線ＢＬａ，ＢＬｂ上の書込み情報は、センスアンプ４０で増幅された後、ワード線ＷＬ０の活性化によりオン状態になったメモリセル１０0 内のＮＭＯＳ１２を介して、該メモリセル１０0 に書込まれる。
【００５７】
（効果）
【００５８】
この第１の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
【００５９】
（ａ） ダミーワード線ＤＷＬ０をＶＰＰレベルからＧＮＤレベルへ遷移させた後、ワード線ＷＬ０をＧＮＤレベルからＶＰＰレベルへ遷移させることにより、メモリセル１０0 に記憶された“０”情報を読出すようにしているので、ダミーワード線ＤＷ０とワード線ＷＬ０の電圧振幅差ΔＶが０になり、ワード線ＷＬ０とビット線ＢＬｂ間及びダミーワード線ＤＷ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂのオフセット電圧ΔＶｓが０となる。これにより、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がなくなり、正しい情報を読出すことができる。しかも、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが０となるので、低電圧を使用したＤＲＡＭ（例えば、ＶＣＣ＝１．５Ｖ）の場合においても、読出し信号量が損失することなく、正しい情報を読出すことができる。
【００６０】
（ｂ） 従来の図９の複数のダミーワード線ＤＷＬ２，ＤＷＬ３及び複数のダミーセル２０2 ，２０3 が不要となるので、ダミーワード線の形成面積を小さくできると共に、回路素子数を削減できる。従って、チップサイズを小型化できると共に、電力消費量を減少できる。
【００６１】
（ｃ） ダミーワード線駆動回路７０0 ，７０1 は、ＰＭＯＳ７１及びＮＭＯＳ７２からなるインバータで構成しているので、回路構成が簡単で、回路形成面積が小さく、チップサイズをより小型化できる。
【００６２】
［第２の実施形態］
【００６３】
（構成）
【００６４】
図３は、本発明の第２の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００６５】
このメモリセル部では、図１の複数のダミーワード線駆動回路７０0 ，７０1 に代えて、構成の異なる複数のダミーワード線駆動回路８０0 ，８０1 を設けた点のみが、第１の実施形態と異なっている。図１と同様に、ワード線（第１のワード線）ＷＬ０は、ワード線駆動回路６０0 で駆動され、ワード線（第２のワード線）ＷＬ１はワード線駆動回路６０1 で駆動される。
【００６６】
ダミーワード線（第１のダミーワード線）ＤＷＬ０を駆動するためのダミーワード線駆動回路８０0 は、制御回路等から与えられるダミーワード線活性化信号φ１０ａを入力するＰＭＯＳ８１及びＮＭＯＳ８２からなるインバータを有し、このインバータの出力側がダミーワード線ＤＷＬ０に接続されている。ＰＭＯＳ８１のドレインは、ダミーワード線ＤＷＬ０及びＮＭＯＳ８２のドレインに接続され、このＮＭＯＳ８２のソースがＧＮＤに接続されている。ＰＭＯＳ８１及びＮＭＯＳ８２のゲートには、活性化信号φ１０ａが入力される。
【００６７】
ＰＭＯＳ８１のソースには、これにＶＰＰとＶＣＣを切替えて印加するためのＰＭＯＳ８３，８４が接続されている。ＰＭＯＳ８３は、ソースがＶＰＰに接続され、ドレインがＰＭＯＳ８１のソースに接続され、ゲートに活性化信号φ１０ｂが入力される。ＰＭＯＳ８４は、ソースがＶＣＣに接続され、ドレインがＰＭＯＳ８１のソースに接続され、ゲートに活性化信号φ１０ｃが入力される。
【００６８】
ダミーワード線（第２のダミーワード線）ＤＷＬ１を駆動するためのダミーワード線駆動回路８０1 は、ダミーワード線駆動回路８０0 と同様に、ＰＭＯＳ８１及びＮＭＯＳ８２からなるインバータと、これにＶＰＰとＶＣＣを切替えて印加するためのＰＭＯＳ８３，８４とで構成されている。
【００６９】
このダミーワード線駆動回路８０1 は、ダミーワード線駆動回路８０0 と同一の回路であるが、入力されるダミーワード線活性化信号φ２０ａ，φ２０ｂ，φ２０ｃのみがダミーワード線駆動回路８０0 と異なっている。即ち、ＰＭＯＳ８１及びＮＭＯＳ８２のゲートに活性化信号φ２０ａが入力され、ＰＭＯＳ８３，８４のゲートに活性化信号φ２０ｂ，φ２０ｃがそれぞれ入力されるようになっている。
【００７０】
その他の構成は、図１と同様である。
【００７１】
（動作）
【００７２】
図４（ａ）、（ｂ）は図３のワード線ＷＬ０，ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル（第１のメモリセル）１０0 に記憶された“０”情報読出し動作のタイミングチャートである。
【００７３】
以下、図４を参照しつつ、図３の読出し動作を説明する。
【００７４】
イコライズ信号ＥＱがＶＣＣレベルのとき、図１と同様に、イコライズ回路３０によってビット線ＢＬａとＢＬｂが１／２・ＶＣＣにイコライズされ、さらに、センスアンプ活性化信号φａ，φｂも１／２・ＶＣＣにイコライズされているため、センスアンプ４０がオフ状態になっている。
【００７５】
このとき、ワード線ＷＬ０，ＷＬ１はＧＮＤレベルになっている。又、ダミーワード線活性化信号φ１０ａ〜φ１０ｃ，φ２０ａ〜φ２０ｃのうち、φ１０ａはＧＮＤレベル、φ１０ｂはＶＰＰレベル、φ１０ｃはＧＮＤレベル、φ２０ａはＧＮＤレベル、φ２０ｂはＶＰＰレベル、及びφ２０ｃはＧＮＤレベルになっている。このため、各ダミーワード線駆動回路８０0 ，８０1 内のＰＭＯＳ８１，８４がオン状態、ＮＭＯＳ８２及びＰＭＯＳ８３がオフ状態のため、各ダミワード線ＤＷＬ０，ＤＷＬ１がＶＣＣレベルにプリチャージされている。
【００７６】
イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移すると、イコライズ回路３０がオフ状態となる。次いで、ダミーワード線活性化信号φ１０ａ〜φ１０ｃ，φ２０ａ〜φ２０ｃのうち、φ１０ｂがＶＰＰレベルを維持し、φ１０ｃ，φ２０ａがＧＮＤレベルを維持し、φ１０ａがＶＣＣレベルへ、φ２０ｂがＧＮＤレベルへ、及びφ２０ｃがＶＰＰレベルへ、それぞれ遷移する。このため、ダミーワード線駆動回路８０0 内のＰＭＯＳ８１がオフ、ＮＭＯＳ８２がオンし、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移する。さらに、ダミーワード線駆動回路８０1 内のＰＭＯＳ８１，８３がオン、ＮＭＯＳ８２及びＰＭＯＳ８４がオフするので、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移する。
【００７７】
その後、図示しないデコーダから与えられるワード線活性化信号により、ワード線ＷＬ０が“Ｈ”レベルに立上がり、これに接続されたメモリセル１０0 内のＮＭＯＳ１２がオン状態になり、該メモリセル１０0 に記憶された“０”情報がビット線ＢＬｂへ出力される。
【００７８】
ここで、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移し、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。又、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。このため、ビット線ＢＬｂとＢＬａに生じているオフセット電圧ΔＶｓが互いに相殺され、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がない。
【００７９】
従って、センスアンプ４０が動作するまでにビット線ＢＬａ，ＢＬｂ間の電位差が十分大きくなり、その後、図１と同様に、センスアンプ活性化信号φａが１／２・ＶＣＣレベルからＶＣＣレベルへ上昇すると共に、センスアンプ活性化信号φｂが１／２・ＶＣＣレベルからＧＮＤレベルへ下降し、該センスアンプ４０が動作してビット線ＢＬａとＢＬｂ間の電位差が増幅される。そして、カラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ上昇し、データ転送用のＮＭＯＳ５１，５２がオン状態になり、ビット線ＢＬａ，ＢＬｂ上の読出し情報“０”が、データ線Ｄａ，Ｄｂへ正確に読出される。
【００８０】
（効果）
【００８１】
この第２の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
【００８２】
（ａ） 読出し時において、ダミーワード線ＤＷＬ０をＶＣＣレベルからＧＮＤレベルへ遷移させると共に、ダミーワード線ＤＷＬ１をＶＣＣレベルからＶＰＰレベルへ遷移させた後、ワード線ＷＬ０をＧＮＤレベルからＶＰＰレベルへ遷移させるので、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが相殺されて０となる。これにより、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がなくなり、正しい情報を読出すことができる。さらに、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが０となるので、低電圧を使用したＤＲＡＭ（例えば、ＶＣＣ＝１．５Ｖ）の場合においても、読出し信号量が損失することなく、正しい情報を読出すことができる。
【００８３】
（ｂ） 第１の実施形態の効果（ｂ）と同様の効果がある。
【００８４】
（ｃ）第１の実施形態に比べて、ダミーワード線駆動回路８０0 ，８０1 は、ダミーワード線ＤＷＬ０，ＤＷＬ１の電圧の遷移幅が小さいので、動作速度が速く、ノイズによる悪影響も受けない。しかも、ダミーワード線駆動回路８０0 ，８０1 の駆動能力も小さくて良いので、電力消費量をより低減できる。
【００８５】
［第３の実施形態］
【００８６】
（構成）
【００８７】
図５は、本発明の第３の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、第２の実施形態を示す図３中の要素と共通の要素には共通の符号が付されている。
【００８８】
このメモリセル部では、図３の複数のダミーワード線駆動回路８０0 ，８０1 に代えて、構成の異なる複数のダミーワード線駆動回路９０0 ，９０1 を設けた点のみが、第２の実施形態と異なっている。
【００８９】
ダミーワード線（第１のダミーワード線）ＤＷＬ０を駆動するためのダミーワード線駆動回路９０0 は、ダミーワード線活性化信号φ１０ａを入力するＰＭＯＳ９１及びＮＭＯＳ９２からなるインバータと、このＮＭＯＳ９２のドレインに対してＶＣＣ又はＧＮＤを切替えて接続するためのＰＭＯＳ９３及びＮＭＯＳ９４からなるインバータとで、構成されている。
【００９０】
ＰＭＯＳ９１のソースはＶＰＰに接続され、ドレインがダミーワード線ＤＷＬ０及びＮＭＯＳ９２のドレインに接続され、これらのＰＭＯＳ９１及びＮＭＯＳ９２のゲートに、ダミーワード線活性化信号φ１０ａが入力される。ＮＭＯＳ９２のソースは、ＰＭＯＳ９３及びＮＭＯＳ９４のドレインに接続されている。ＰＭＯＳ９３のソースがＶＣＣに接続され、ＮＭＯＳ９４のソースがＧＮＤに接続され、これらのＰＭＯＳ９３及びＮＭＯＳ９４のゲートに、ダミーワード線活性化信号φ１０ｂが入力される。
【００９１】
ダミーワード線（第２のダミーワード線）ＤＷＬ１を駆動するためのダミーワード線駆動回路９０1 は、ダミーワード線駆動回路９０0 と同様の回路で構成されており、入力されるダミーワード線活性化信号φ２０ａ，φ２０ｂのみが異なっている。
【００９２】
その他の構成は、図３と同様である。
【００９３】
（動作）
【００９４】
図６は、図５のワード線（第１のワード線）ＷＬ０及びワード線（第２のワード線）ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル（第１のメモリセル）１０0 に記憶された“０”情報読出し動作のタイミングチャートである。
【００９５】
以下、図６を参照しつつ、図５の読出し動作を説明する。
【００９６】
イコライズ信号ＥＱがＶＣＣレベルのとき、図３と同様に、ビット線ＢＬａとＢＬｂが１／２・ＶＣＣレベルにイコライズされ、センスアンプ４０もオフ状態となっている。このとき、ダミーワード線活性化信号φ１０ａ，φ２０ａが“Ｈ”レベル、ダミーワード線活性化信号φ１０ｂ，φ２０ｂが“Ｌ”レベルとなっているので、各ダミーワード線駆動回路９０0 ，９０1 内のＰＭＯＳ９１及びＮＭＯＳ９４がオフ状態、ＮＭＯＳ９２及びＰＭＯＳ９３がオン状態になっている。このため、ダミーワード線ＤＷＬ０，ＤＷＬ１がＶＣＣレベルにプリチャージされている。
【００９７】
イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移し、イコライズ回路３０がオフ状態となった後、ダミーワード線活性化信号φ１０ｂが“Ｌ”レベルから“Ｈ”レベルに立上がり、ＰＭＯＳ９３がオフ状態、ＮＭＯＳ９４がオン状態となり、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移する。これと同時に、ダミーワード線活性化信号φ２０ａが“Ｈ”レベルから“Ｌ”レベルへ立下がり、ダミーワード線駆動回路９０1 内のＰＭＯＳ９１がオン状態、ＮＭＯＳ９２がオフ状態となり、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移する。
【００９８】
次に、図３と同様に、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移する。ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移し、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。
【００９９】
又、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。このため、ビット線ＢＬｂとＢＬａに生じているオフセット電圧ΔＶｓが互いに相殺され、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がない。
【０１００】
従って、図３と同様に、センスアンプ４０が動作するまでにビット線ＢＬａ，ＢＬｂ間の電位差が十分大きくなり、その後、センスアンプ４０が動作してビット線ＢＬａとＢＬｂ間の電位差が増幅され、ビット線ＢＬａ，ＢＬｂ上の読出し情報“０”が、ＮＭＯＳ５１，５２を介してデータ線Ｄａ，Ｄｂへ正確に読出される。
【０１０１】
（効果）
【０１０２】
この第３の実施形態で、次の（ａ）〜（ｃ）のような効果がある。
【０１０３】
（ａ） 第２の実施形態の効果（ａ）と同様の効果がある。
【０１０４】
（ｂ） 第１の実施形態の効果（ｂ）と同様の効果がある。
【０１０５】
（ｃ） 第２の実施形態の効果（ｃ）と同様に、ダミーワード線ＤＷＬ０，ＤＷＬ１の電圧の遷移幅が小さいので、動作速度が速く、ノイズによる悪影響も受けない。しかも、ダミーワード線駆動回路９０0 ，９０1 の駆動能力も小さくて良く、第２の実施形態よりも信号φ１０ａ，φ１０ｂ，φ２０ａ，φ２０ｂの数が少ないので、電力消費量をより低減できる。但し、各ダミーワード線駆動回路９０0 ，９０1 は、ＰＭＯＳ９１及びＮＭＯＳ９２からなるインバータと、ＰＭＯＳ９３及びＮＭＯＳ９４からなるインバータとで構成しているので、これらを半導体基板に形成する場合、ＰＭＯＳとＮＭＯＳをウエルを用いて分離する必要がある。
【０１０６】
［第４の実施形態］
【０１０７】
図７は、本発明の第４の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１０８】
このメモリセル部では、図１の複数のダミーワード線駆動回路７０0 ，７０1 に代えて、構成の異なる複数のダミーワード線駆動回路１００0 ，１００1 を設けている。その他の構成は、図１と同様である。
【０１０９】
ダミーワード線ＤＷＬ０を駆動するためのダミーワード線駆動回路１００0 は、ダミーワード線活性化信号φ１０ａを入力するＰＭＯＳ１０１及びＮＭＯＳ１０２からなるインバータと、このＮＭＯＳ１０２のソースに対してＧＮＤ又は第３の電源電位（例えば、−１／２・ＶＣＣの負の電源電位ＶＢＢ）を切替えて接続するためのＮＭＯＳ１０３，１０４とで、構成されている。
【０１１０】
ＰＭＯＳ１０１のソースはＶＣＣに接続され、このドレインがダミーワード線ＤＷＬ０及びＮＭＯＳ１０２のドレインに接続され、これらのＰＭＯＳ１０１及びＮＭＯＳ１０２のゲートに、ダミーワード線活性化信号φ１０ａが入力される。ＮＭＯＳ１０２のソースは、ＮＭＯＳ１０３のドレイン及びＭＭＯＳ１０４のソースに接続されている。ＮＭＯＳ１０３のソースがＶＢＢに接続されると共に、ＮＭＯＳ１０４のドレインがＧＮＤに接続されている。ＮＭＯＳ１０３のゲートにダミーワード線活性化信号φ１０ｂが入力され、ＮＭＯＳ１０４のゲートにダミーワード線活性化信号φ１０ｃが入力される。
【０１１１】
ダミーワード線ＤＷＬ１を駆動するためのワード線駆動回路１００1 は、ダミーワード線駆動回路１００0 と同様の回路で構成されており、入力されるダミーワード線活性化信号φ２０ａ，φ２０ｂ，φ２０ｃのみが異なっている。
【０１１２】
（動作）
【０１１３】
図８（ａ）、（ｂ）は図７のワード線ＷＬ０，ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル１０0 に記憶された“０”情報読出し動作のタイミングチャートである。
【０１１４】
以下、図８を参照しつつ、図７の読出し動作を説明する。
【０１１５】
イコライズ信号ＥＱがＶＣＣレベルのとき、図１と同様に、イコライズ回路３０がオン状態、センスアンプ４０がオフ状態となっている。このとき、ダミーワード線活性化信号φ１０ａ〜φ１０ｃ，φ２０ａ〜φ２０ｃが“Ｌ”レベルのため、各ダミーワード線駆動回路１００0 ，１００1 内のＰＭＯＳ１０１がオン状態、ＮＭＯＳ１０２〜１０４がオフ状態のため、ダミーワード線ＤＷＬ０，ＤＷＬ１がＶＣＣレベルにプリチャージされている。
【０１１６】
イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移すると、イコライズ回路３０がオフ状態となり、次いでダミーワード線活性化信号φ１０ａ，φ１０ｂが“Ｌ”レベルから“Ｈ”レベルに立上がると共に、ダミーワード線活性化信号φ２０ｃが“Ｌ”レベルから“Ｈ”レベルに立上がる。すると、ダミーワード線駆動回路１００0 内のＰＭＯＳ１０１がオフ状態、ＮＭＯＳ１０２，１０３がオン状態となり、ダミーワード線ＤＷＬ０がＶＣＣレベルからＶＢＢレベルへ遷移する。このとき、ダミーワード線駆動回路１００1 内のＰＭＯＳ１０１がオン状態を維持するため、ダミーワード線ＤＷＬ１がＶＣＣレベルに保持される。
【０１１７】
その後、図１と同様に、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移する。このとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶがほぼ０になるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂのオフセット電圧ΔＶｓがほぼ０になる。そして、ワード線ＷＬ０の“Ｈ”レベルへの立上がりにより、メモリセル１０0 内のＮＭＯＳ１２がオン状態となり、該メモリセル１０0 に記憶された“０”情報がビット線ＢＬｂへ出力される。ビット線ＢＬｂに生じるオフセット電圧ΔＶｓがほぼ０のため、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がない。
【０１１８】
従って、図１と同様に、センスアンプ４０が動作するまでに、ビット線ＢＬａ，ＢＬｂ間の電位差が大きくなり、その後、センスアンプ４０によってビット線ＢＬａとＢＬｂ間の電位差が増幅され、この読出し情報“０”が、ＮＭＯＳ５１，５２を介してデータ線Ｄａ，Ｄｂへ正確に読出される。
【０１１９】
（効果）
【０１２０】
この第４の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
【０１２１】
（ａ） 第１の実施形態の効果（ａ）とほぼ同様の効果がある。
【０１２２】
（ｂ） 第１の実施形態の効果（ｂ）とほぼ同様の効果がある。
【０１２３】
（ｃ） 各ダミーワード線駆動回路１００0 ，１００1 内のＮＭＯＳ１０３のソースに、負の電源電位ＶＢＢを印加している。この負の電源電位ＶＢＢを、例えば各メモリセル１０0 ,1０1 内のキャパシタ１１を形成している半導体ウエルに印加すれば、この半導体ウエルにおけるＰＮ接合箇所のリ−ク電流を減らすことができる。このため、メモリセル部の電力消費量をより低減できる。
【０１２４】
［変形例］
【０１２５】
本発明は上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ｉ）、（ii）のようなものがある。
【０１２６】
（ｉ） 図示のメモリセル部のビット線ＢＬａ，ＢＬｂ、ワード線ＷＬ０，ＷＬ１、及びダミーワード線ＤＷＬ０，ＤＷＬ１を任意の数にしたり、メモリセル１０0 ，１０1 やダミーセル２０0 ，２０1 を他の回路で構成したり、あるいはイコライズ回路３０、センスアンプ４０及びデータ転送用ＮＭＯＳ５１，５２を他のトランジスタ構成にしてもよい。
【０１２７】
（ii） 実施形態を他の半導体メモリ等の半導体集積回路装置に適用することも可能である。
【０１２８】
【発明の効果】
【０１２９】
以上詳細に説明したように、本発明によれば、メモリセルからのデータ読出し時に、ダミーワード線をプリチャージレベルから負の電源電位レベルへ遷移させると共に、ワード線も接地電位レベルからワード線活性化レベルへ遷移させるようにしたので、第１と第２のビット線間に生じるオフセット電圧が０となり、メモリセルからビット線へ伝達される信号量に変化がなくなり、低電圧を使用したＤＲＡＭ等の半導体集積回路装置においても、正しい情報を読出すことができる。さらに、ダミーワード線、ダミーセル、及びダミーワード線駆動回路の数を減少できるので、チップサイズの小型化と低消費電力化が可能となる。
【０１３１】
その上、負の電源電位を、例えばメモリセルを形成している半導体ウエルに印加することにより、この半導体ウエルにおけるＰＮ接合箇所のリーク電流を減らすことができる。このため、メモリセル部の電力消費量をより低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図２】図１の読出し動作のタイミングチャートである。
【図３】本発明の第２の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図４】図３の読出し動作のタイミングチャートである。
【図５】本発明の第３の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図６】図５の読出し動作のタイミングチャートである。
【図７】本発明の第４の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図８】図７の読出し動作のタイミングチャートである。
【図９】従来のＤＲＡＭにおけるメモリセル部の概略の回路図である。
【符号の説明】
１０0 ，１０1 メモリセル
２０0 ，２０1 ダミーセル
３０ イコライズ回路
４０ センスアンプ
５１，５２ データ転送用ＮＭＯＳ
６０0 ，６０1 ワード線駆動回路
７０0 ，７０1 ，８０0 ，８０1 ，９０0 ，９０1 ，１００0 ，１００1
ダミーワード線駆動回路
ＢＬａ，ＢＬｂ 第１、第２のビット線
Ｄａ，Ｄｂ データ線
ＤＷＬ０，ＤＷＬ１ ダミーワード線
【発明の属する技術分野】
【０００２】
本発明は、ダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」という。）等の半導体集積回路装置、例えば、ＤＲＡＭのダミーワード線駆動方式に関するものである。
【０００３】
【従来の技術】
【０００４】
【特許文献１】
【０００５】
特開昭６０−２４２５９１号公報
【０００６】
【特許文献２】
【０００７】
特開平 ６−１８７７８１号公報
【０００８】
従来、メモリに関する技術としては、例えば、前記のような文献に記載されるものがあった。
【０００９】
図９は、特許文献２（以下、単に「文献２」という。）に記載されたＤＲＡＭにおけるメモリセル部の一構成例を示す概略の回路図である。
【００１０】
このメモリセル部は、特許文献１（以下、単に「文献１」という。）に記載されたメモリセル部の欠点を解決するために提案されたものであり、相補的な第１及び第２のビット線ＢＬａ，ＢＬｂと、各ビット線ＢＬａ，ＢＬｂに対して交差配置された複数のワード線ＷＬ０，ＷＬ１と、該ビット線ＢＬａ，ＢＬｂに対して交差配置された複数の第１のダミーワード線ＤＷＬ０，ＤＷＬ１と、該第１のダミーワード線ＤＷＬ０，ＤＷＬ１の近傍にこれらに対してほぼ平行に配置された複数の第２のダミーワード線ＤＷＬ２，ＤＷＬ３とを備えている。
【００１１】
ビット線ＢＬｂとワード線ＷＬ０との交差箇所には、ダイナミック型のメモリセル１０0 が接続され、さらに、ビット線ＢＬａとワード線ＷＬ１との交差箇所にも、ダイナミック型のメモリセル１０1 が接続されている。各メモリセル１０0 ，１０1 は、電荷蓄積用のキャパシタ１１と電荷転送用のＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１２とを有し、これらが１／２・ＶＣＣ（但し、ＶＣＣは電源電位）とビット線ＢＬｂ，ＢＬａとの間に直列に接続されている。
【００１２】
ビット線ＢＬｂ，ＢＬａとダミーワード線ＤＷＬ０，ＤＷＬ１との交差箇所に、ダミーセル２０0 ，２０1 がそれぞれ接続され、さらに、ビット線ＢＬａ，ＢＬｂとダミーワード線ＤＷＬ２，ＤＷＬ３との交差箇所に、ダミーセル２０2 ，２０3 がそれぞれ接続されている。各ダミーセル２０0 〜２０3 は、ＮＭＯＳで構成されている。
【００１３】
ビット線ＢＬａ，ＢＬｂの一端には、これらのビット線ＢＬａ，ＢＬｂを例えば１／２・ＶＣＣにイコライズ（均等化）するイコライズ回路３０が接続されている。イコライズ回路３０は、ビット線ＢＬａと１／２・ＶＣＣ間に接続されたＮＭＯＳ３１と、ビット線ＢＬｂと１／２・ＶＣＣ間に接続されたＮＭＯＳ３２と、該ビット線ＢＬａとＢＬｂ間に接続されたＮＭＯＳ３３とで構成され、これらがイコライズ信号ＥＱによってオン／オフ動作するようになっている。
【００１４】
ビット線ＢＬａ，ＢＬｂの他端には、これらのビット線ＢＬａ，ＢＬｂ上の電位差を検知、増幅するセンスアンプ４０が接続されると共に、カラム線Ｙ−ＤＥＣによってオン／オフ動作するデータ転送用ＮＭＯＳ５１，５２を介して、相補的なデータ線Ｄａ，Ｄｂが接続されている。センスアンプ４０は、ビット線ＢＬａとＢＬｂ間にたすき掛け接続されたＮＭＯＳ４１，４２とＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という）４３，４４とで構成され、これらのＮＭＯＳ４１，４２が活性化信号φａでオン／オフ動作し、ＰＭＯＳ４３，４４が活性化信号φａに対して逆相の活性化信号φｂによってオン／オフ動作するようになっている。
【００１５】
文献１のメモリセル部では、第２のダミーワード線ＤＷＬ２，ＤＷＬ３及びダミーセル２０2 ，２０3 が省略された構成になっている。このようなメモリセル部において、例えば、メモリセル１０0 に記憶された“０”情報を読出す場合の動作を説明する。
【００１６】
イコライズ信号ＥＱがＶＣＣレベルのとき、イコライズ回路３０内のＮＭＯＳ３１，３２，３３がオン状態のため、ビット線ＢＬａとＢＬｂが１／２・ＶＣＣにイコライズされている。又、センスアンプ活性化信号φａ，φｂも１／２・ＶＣＣにイコライズされている。イコライズ信号ＥＱがＶＣＣレベルから接地電位（以下「ＧＮＤ」という。）レベルに立下がると、イコライズ回路３０内のＮＭＯＳ３１〜３３がオフ状態となり、次いで、図示しないデコーダで選択されたワード線ＷＬ０が立上がり、メモリセル１０0 内のＮＭＯＳ１２がオンし、キャパシタ１１に記憶された“０”情報がビット線ＢＬｂへ出力される。この際、ワード線ＷＬ０はＧＮＤレベルから（ＶＣＣ＋Ｖｔ＋α）レベル（但し、Ｖｔ；ＮＭＯＳの閾値電圧）まで立上がり、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ立下がる。ダミーワード線ＤＷＬ１はＶＣＣレベルのままである。
【００１７】
次に、センスアンプ活性化信号φａが１／２・ＶＣＣレベルからＶＣＣレベルへ徐々に上昇すると共に、センスアンプ活性化信号φｂが１／２・ＶＣＣレベルからＧＮＤレベルへ下降する。すると、センスアンプ４０が動作し、ビット線ＢＬａはＶＣＣレベルに、ビット線ＢＬｂはＧＮＤレベルへ増幅される。その後、カラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ立上がり、データ転送用ＮＭＯＳ５１，５２がオン状態となり、ビット線ＢＬａ，ＢＬｂの情報がデータ線Ｄａ，Ｄｂへ伝送される。
【００１８】
このような文献１のハーフプリチャージ方式のメモリセル部では、本来的に不要なダミーセル２０0 ，２０1 を設けることにより、ワード線ＷＬ０，ＷＬ１によるビット線ＢＬａ，ＢＬｂへの結合電圧によって生じるビット線対電位のアンバランスを避けることができ、動作マージンが大きくなって誤動作を防止できるという利点がある。
【００１９】
しかしながら、メモリセル１０0 の情報読出し時に、ワード線ＷＬ０がＧＮＤレベルから（ＶＣＣ＋Ｖｔ＋α）レベルへ遷移し、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移する際、電圧振幅差ΔＶ＝Ｖｔ＋αがあるため、ワード線ＷＬ０とビット線ＢＬｂ、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、ビット線ＢＬａとＢＬｂ間にオフセット電圧ΔＶｓを生じる。このため、読出し信号量の損失が生じ、センスアンプ４０が誤動作するという欠点があった。
【００２０】
又、例えば１６ＭビットのＤＲＡＭに使用しているＶＣＣ＝３．３Ｖよりさらに低電圧レベルを使用するＤＲＡＭで、ＶＣＣ＝１．５Ｖになると、ワード線ＷＬ０，ＷＬ１の活性化レベルに占める（Ｖｔ＋α）の割合が高くなるため、読出し信号量の損失がさらに大きくなるという欠点があった。
【００２１】
そこで、このような欠点を解決するために、文献２のメモリセル部では、複数の第１のダミーワード線ＤＷＬ０，ＤＷＬ１の近傍に、複数の第２のダミーワード線ＤＷＬ２，ＤＷＬ３を設けると共に、複数のダミーセル２０2 ，２０3 を設けている。
【００２２】
この文献２のメモリセル部では、例えば、ワード線ＷＬ０，ＷＬ１の昇圧レベルが（ＶＣＣ＋Ｖｔ＋α）で、メモリセル１０0 に記憶された“０”情報を読出す場合、ワード線ＷＬ０をＧＮＤレベルから（ＶＣＣ＋Ｖｔ＋α）レベルへ遷移させる。この際、第１のダミーワード線ＤＷＬ０をＶＣＣレベルからＧＮＤレベルへ遷移させると共に、第２のダミーワード線ＤＷＬ２をＶＣＣレベルから（ＶＣＣ＋Ｖｔ＋α）レベルへ遷移させる。これにより、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが相殺されて０となる。よって、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がなくなり、正しい情報を読出すことができる。しかも、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが０となるので、低電圧を使用したＤＲＡＭ、例えばＶＣＣ＝１．５Ｖの場合においても、読出し信号量が損失することなく、正しい情報を読出すことができる。
【００２３】
【発明が解決しようとする課題】
【００２４】
しかしながら、文献２に記載された半導体集積回路装置では、文献１に記載された半導体集積回路装置の欠点を解決できるものの、複数の第２のダミーワード線ＤＷＬ２，ＤＷＬ３及び複数のダミーセル２０2 ，２０3 を付加しなければならないので、この付加されたダミーワード線ＤＷＬ２，ＤＷＬ３を駆動するための駆動回路も設けなければならず、回路素子数が増える。しかも、第２のダミーワード線ＤＷＬ２，ＤＷＬ３は、アレイ構成のいくつかに亙って設けられるため、ダミーワード線の形成面積が増大する。このため、チップサイズの増大を招く上に、ダミーワード線ＤＷＬ２，ＤＷＬ３等を駆動するために電力消費量が増えるという課題があり、これらを解決することが困難であった。
【００２５】
本発明は、前記従来技術のもっていた課題を解決し、チップサイズの小型化、及び低消費電力化が図れる半導体集積回路装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
【００２７】
前記課題を解決するために、本発明では、相補的な第１及び第２のビット線と、前記第１及び第２のビット線に対して交差配置されたワード線と、前記第１及び第２のビット線に対して交差配置されたダミーワード線と、前記第１又は第２のビット線と前記ワード線との交差箇所に接続されたメモリセルと、前記第１又は第２のビット線と前記ダミーワード線との交差箇所に接続されたダミーセルと、を備えた半導体集積回路装置において、次のような構成にしている。
【００３４】
即ち、前記メモリセルからのデータ読出し時に、前記ダミーワード線をプリチャージレベルである正の電源電位レベル（ＶＣＣレベル）から、これよりも低い負の電源電位レベル（ＶＢＢレベル）へ遷移させると共に、前記ワード線を前記負の電源電位レベル（ＶＢＢレベル）よりも高い接地電位レベル（ＧＮＤレベル）から、前記正の電源電位レベル（ＶＣＣレベル）よりも高い活性化レベル（例えば、ＶＰＰレベル）へ遷移させる構成にしている。
【００３５】
本発明によれば、このような構成を採用したことにより、データ読出し時に、ワード線とダミーワード線には電圧振幅差がないので、例えば、ワード線と第２のビット線間、及びダミーワード線と第２のビット線間の容量結合により、該第２のビット線にオフセット電圧が生じない。このため、メモリセルからビット線へ伝達される信号量の変化がない。
【００３８】
【発明の実施の形態】
【００３９】
［第１の実施形態］
【００４０】
（構成）
【００４１】
図１は、本発明の第１の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、従来の図９中の要素と共通の要素には共通の符号が付されている。
【００４２】
このメモリセル部では、従来の図９の複数のダミーワード線ＤＷＬ２，ＤＷＬ３及び複数のダミーセル２０2 ，２０3 が省略された回路構成になっている。
【００４３】
即ち、第１、第２のビット線ＢＬａ，ＢＬｂと複数のワード線ＷＬ０，ＷＬ１との交差箇所には、メモリセル１０0 ，１０1 がそれぞれ接続されている。メモリセル１０0 は、電荷蓄積用のキャパシタ１１と電荷転送用のＮＭＯＳ１２とが、１／２・ＶＣＣとビット線ＢＬｂとの間に直列接続され、このＮＭＯＳ１２のゲートがワード線ＷＬ０に接続されている。メモリセル１０1 も、電荷蓄積用のキャパシタ１１と電荷転送用のＮＭＯＳ１２とが、１／２・ＶＣＣとビット線ＢＬａとの間に直列接続され、このＮＭＯＳ１２のゲートがワード線ＷＬ１に接続されている。第１、第２のビット線ＢＬａ，ＢＬｂの一端には、ＮＭＯＳ３１，３２，３３からなるイコライズ回路３０が接続されている。該ビット線ＢＬａ，ＢＬｂの他端には、ＮＭＯＳ４１，４２及びＰＭＯＳ４３，４４からなるセンスアンプ４０が接続されると共に、データ転送用のＮＭＯＳ５１，５２を介して相補的なデータ線Ｄａ，Ｄｂが接続されている。
【００４４】
各ワード線ＷＬ０，ＷＬ１の一端には、これを駆動するためのワード線駆動回路６０0 ，６０1 がそれぞれ接続されている。各ワード線駆動回路６０0 ，６０1 は、デコーダから与えられるワード線活性化信号φ１ａ，φ２ａにより、各ワード線ＷＬ０，ＷＬ１を第２の電源電位レベル（例えば、ＧＮＤレベル）から、プリチャージレベルであるワード線活性化レベル（例えば、ＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベル、但しＶｔはＮＭＯＳの閾値電圧）へ遷移させる回路であり、ＰＭＯＳ６１及びＮＭＯＳ６２からなるインバータでそれぞれ構成されている。
【００４５】
各ワード線駆動回路６０0 ，６０1 のＰＭＯＳ６１は、ソースがＶＰＰに接続され、ドレインが各ワード線ＷＬ０，ＷＬ１及びＮＭＯＳ６２のドレインに接続され、このＮＭＯＳ６２のソースがＧＮＤに接続されている。ワード線駆動回路６０0 のＰＭＯＳ６１及びＮＭＯＳ６２のゲートには、活性化信号φ１ａが入力される。ワード線駆動回路６０1 のＰＭＯＳ６１及びＮＭＯＳ６２のゲートには、活性化信号φ２ａが入力される。
【００４６】
各ダミーワード線ＤＷＬ０，ＤＷＬ１の一端には、これを駆動するためのダミーワード線駆動回路７０0 ，７０1 がそれぞれ接続されている。各ダミーワード線駆動回路７０0 ，７０1 は、データ読出し時に、制御回路等から与えられるダミーワード線活性化信号φ１０ａ，φ２０ａにより、各ダミーワード線ＤＷＬ０，ＤＷＬ１を第１の電源電位レベル（例えば、ＶＣＣレベル）よりも高いプリチャージレベル（例えば、ＶＰＰレベル）から、ＶＣＣレベルよりも低い第２の電源電位レベル（例えば、ＧＮＤレベル）へ遷移させる回路であり、ＰＭＯＳ７１及びＮＭＯＳ７２からなるインバータでそれぞれ構成されている。
【００４７】
ダミーワード線駆動回路７０0 のＰＭＯＳ７１は、ソースがＶＰＰに接続され、ドレインがダミーワード線ＤＷＬ０及びＮＭＯＳ７２のドレインに接続され、このＮＭＯＳ７２のソースがＧＮＤに接続されている。このダミーワード線駆動回路７０0 のＰＭＯＳ７１及びＮＭＯＳ７２のゲートには、活性化信号φ１０ａが入力される。ダミーワード線駆動回路７０1 のＰＭＯＳ７１は、ソースがＶＰＰに接続され、ドレインがダミーワード線ＤＷＬ１及びＮＭＯＳ７２のドレインに接続され、このＮＭＯＳ７２のソースがＧＮＤに接続されている。このダミーワード線駆動回路７０1 のＰＭＯＳ７１及びＮＭＯＳ７２のゲートには、活性化信号φ２０ａが入力される。
【００４８】
その他の構成は、従来の図９と同様である。
【００４９】
（動作）
【００５０】
図２は、図１のワード線ＷＬ０，ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル１０0 に記憶された“０”情報読出し動作を示すタイミングチャートである。
【００５１】
以下、図２を参照しつつ、図１の読出し動作を説明する。
【００５２】
イコライズ信号ＥＱがＶＣＣレベルのとき、イコライズ回路３０内のＮＭＯＳ３１，３２，３３がオン状態のため、ビット線ＢＬａとＢＬｂが１／２・ＶＣＣにイコライズされている。又、センスアンプ活性化信号φａ，φｂも１／２・ＶＣＣにイコライズされているため、センスアンプ４０内のＮＭＯＳ４１，４２及びＰＭＯＳ４３，４４がオフ状態になっている。イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移すると、イコライズ回路３０内のＮＭＯＳ３１，３２，３３がオフ状態になる。
【００５３】
次に、図示しない制御回路等から与えられるダミーワード線活性化信号φ１０ａが“Ｈ”レベルに立上がり、ダミーワード線駆動回路７０0 内のＰＭＯＳ７１がオフ状態になると共に、ＮＭＯＳ７２がオン状態になる。これにより、ダミーワード線ＤＷＬ０がＶＰＰレベルからＧＮＤレベルへ遷移する。ダミーワード線ＤＷＬ０がＧＮＤレベルになった後、図示しないデコーダから与えられるワード線活性化信号φ１ａが“Ｌ”レベルに立下がり、ワード線駆動回路６０0 内のＰＭＯＳ６１がオン状態になると共に、ＮＭＯＳ６２がオフ状態になる。ＰＭＯＳ６１がオン状態になると、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移し、メモリセル１０0 内のＮＭＯＳ１２がオン状態になり、該メモリセル１０0 に記憶された“０”情報がビット線ＢＬｂへ出力される。
【００５４】
ダミーワード線ＤＷＬ０がＶＰＰレベルからＧＮＤレベルへ遷移し、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移するとき、ダミーワード線ＤＷＬ０とワード線ＷＬ０の電圧振幅差ΔＶが０になるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂのオフセット電圧ΔＶｓが０となる。このため、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がない。
【００５５】
従って、センスアンプ４０が動作するまでにビット線ＢＬａ，ＢＬｂ間の電位差が十分大きくなり、その後、センスアンプ活性化信号φａが１／２・ＶＣＣレベルからＶＣＣレベルへ上昇すると共に、センスアンプ活性化信号φｂが１／２・ＶＣＣレベルからＧＮＤレベルへ下降し、該センスアンプ４０が動作してビット線ＢＬａとＢＬｂ間の電位差が増幅される。そして、カラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ上昇し、データ転送用のＮＭＯＳ５１，５２がオン状態となり、ビット線ＢＬａ，ＢＬｂ上の読出し情報“０”が、データ線Ｄａ，Ｄｂへ正確に読出される
【００５６】
これに対して、図１の書込み動作（例えば、メモリセル１０0 への情報の書込み動作）では、ダミーワード線ＤＷＬ０，…を駆動しない。書込み情報をデータ線Ｄａ，Ｄｂに入力し、イコライズ回路３０をオフ状態、及びセンスアンプ４０をオン状態にした後にＮＭＯＳ５１，５２をオン状態にすると、データ線Ｄａ，Ｄｂ上の書込み情報がビット線ＢＬａ，ＢＬｂへ転送される。ビット線ＢＬａ，ＢＬｂ上の書込み情報は、センスアンプ４０で増幅された後、ワード線ＷＬ０の活性化によりオン状態になったメモリセル１０0 内のＮＭＯＳ１２を介して、該メモリセル１０0 に書込まれる。
【００５７】
（効果）
【００５８】
この第１の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
【００５９】
（ａ） ダミーワード線ＤＷＬ０をＶＰＰレベルからＧＮＤレベルへ遷移させた後、ワード線ＷＬ０をＧＮＤレベルからＶＰＰレベルへ遷移させることにより、メモリセル１０0 に記憶された“０”情報を読出すようにしているので、ダミーワード線ＤＷ０とワード線ＷＬ０の電圧振幅差ΔＶが０になり、ワード線ＷＬ０とビット線ＢＬｂ間及びダミーワード線ＤＷ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂのオフセット電圧ΔＶｓが０となる。これにより、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がなくなり、正しい情報を読出すことができる。しかも、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが０となるので、低電圧を使用したＤＲＡＭ（例えば、ＶＣＣ＝１．５Ｖ）の場合においても、読出し信号量が損失することなく、正しい情報を読出すことができる。
【００６０】
（ｂ） 従来の図９の複数のダミーワード線ＤＷＬ２，ＤＷＬ３及び複数のダミーセル２０2 ，２０3 が不要となるので、ダミーワード線の形成面積を小さくできると共に、回路素子数を削減できる。従って、チップサイズを小型化できると共に、電力消費量を減少できる。
【００６１】
（ｃ） ダミーワード線駆動回路７０0 ，７０1 は、ＰＭＯＳ７１及びＮＭＯＳ７２からなるインバータで構成しているので、回路構成が簡単で、回路形成面積が小さく、チップサイズをより小型化できる。
【００６２】
［第２の実施形態］
【００６３】
（構成）
【００６４】
図３は、本発明の第２の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００６５】
このメモリセル部では、図１の複数のダミーワード線駆動回路７０0 ，７０1 に代えて、構成の異なる複数のダミーワード線駆動回路８０0 ，８０1 を設けた点のみが、第１の実施形態と異なっている。図１と同様に、ワード線（第１のワード線）ＷＬ０は、ワード線駆動回路６０0 で駆動され、ワード線（第２のワード線）ＷＬ１はワード線駆動回路６０1 で駆動される。
【００６６】
ダミーワード線（第１のダミーワード線）ＤＷＬ０を駆動するためのダミーワード線駆動回路８０0 は、制御回路等から与えられるダミーワード線活性化信号φ１０ａを入力するＰＭＯＳ８１及びＮＭＯＳ８２からなるインバータを有し、このインバータの出力側がダミーワード線ＤＷＬ０に接続されている。ＰＭＯＳ８１のドレインは、ダミーワード線ＤＷＬ０及びＮＭＯＳ８２のドレインに接続され、このＮＭＯＳ８２のソースがＧＮＤに接続されている。ＰＭＯＳ８１及びＮＭＯＳ８２のゲートには、活性化信号φ１０ａが入力される。
【００６７】
ＰＭＯＳ８１のソースには、これにＶＰＰとＶＣＣを切替えて印加するためのＰＭＯＳ８３，８４が接続されている。ＰＭＯＳ８３は、ソースがＶＰＰに接続され、ドレインがＰＭＯＳ８１のソースに接続され、ゲートに活性化信号φ１０ｂが入力される。ＰＭＯＳ８４は、ソースがＶＣＣに接続され、ドレインがＰＭＯＳ８１のソースに接続され、ゲートに活性化信号φ１０ｃが入力される。
【００６８】
ダミーワード線（第２のダミーワード線）ＤＷＬ１を駆動するためのダミーワード線駆動回路８０1 は、ダミーワード線駆動回路８０0 と同様に、ＰＭＯＳ８１及びＮＭＯＳ８２からなるインバータと、これにＶＰＰとＶＣＣを切替えて印加するためのＰＭＯＳ８３，８４とで構成されている。
【００６９】
このダミーワード線駆動回路８０1 は、ダミーワード線駆動回路８０0 と同一の回路であるが、入力されるダミーワード線活性化信号φ２０ａ，φ２０ｂ，φ２０ｃのみがダミーワード線駆動回路８０0 と異なっている。即ち、ＰＭＯＳ８１及びＮＭＯＳ８２のゲートに活性化信号φ２０ａが入力され、ＰＭＯＳ８３，８４のゲートに活性化信号φ２０ｂ，φ２０ｃがそれぞれ入力されるようになっている。
【００７０】
その他の構成は、図１と同様である。
【００７１】
（動作）
【００７２】
図４（ａ）、（ｂ）は図３のワード線ＷＬ０，ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル（第１のメモリセル）１０0 に記憶された“０”情報読出し動作のタイミングチャートである。
【００７３】
以下、図４を参照しつつ、図３の読出し動作を説明する。
【００７４】
イコライズ信号ＥＱがＶＣＣレベルのとき、図１と同様に、イコライズ回路３０によってビット線ＢＬａとＢＬｂが１／２・ＶＣＣにイコライズされ、さらに、センスアンプ活性化信号φａ，φｂも１／２・ＶＣＣにイコライズされているため、センスアンプ４０がオフ状態になっている。
【００７５】
このとき、ワード線ＷＬ０，ＷＬ１はＧＮＤレベルになっている。又、ダミーワード線活性化信号φ１０ａ〜φ１０ｃ，φ２０ａ〜φ２０ｃのうち、φ１０ａはＧＮＤレベル、φ１０ｂはＶＰＰレベル、φ１０ｃはＧＮＤレベル、φ２０ａはＧＮＤレベル、φ２０ｂはＶＰＰレベル、及びφ２０ｃはＧＮＤレベルになっている。このため、各ダミーワード線駆動回路８０0 ，８０1 内のＰＭＯＳ８１，８４がオン状態、ＮＭＯＳ８２及びＰＭＯＳ８３がオフ状態のため、各ダミワード線ＤＷＬ０，ＤＷＬ１がＶＣＣレベルにプリチャージされている。
【００７６】
イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移すると、イコライズ回路３０がオフ状態となる。次いで、ダミーワード線活性化信号φ１０ａ〜φ１０ｃ，φ２０ａ〜φ２０ｃのうち、φ１０ｂがＶＰＰレベルを維持し、φ１０ｃ，φ２０ａがＧＮＤレベルを維持し、φ１０ａがＶＣＣレベルへ、φ２０ｂがＧＮＤレベルへ、及びφ２０ｃがＶＰＰレベルへ、それぞれ遷移する。このため、ダミーワード線駆動回路８０0 内のＰＭＯＳ８１がオフ、ＮＭＯＳ８２がオンし、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移する。さらに、ダミーワード線駆動回路８０1 内のＰＭＯＳ８１，８３がオン、ＮＭＯＳ８２及びＰＭＯＳ８４がオフするので、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移する。
【００７７】
その後、図示しないデコーダから与えられるワード線活性化信号により、ワード線ＷＬ０が“Ｈ”レベルに立上がり、これに接続されたメモリセル１０0 内のＮＭＯＳ１２がオン状態になり、該メモリセル１０0 に記憶された“０”情報がビット線ＢＬｂへ出力される。
【００７８】
ここで、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移し、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。又、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。このため、ビット線ＢＬｂとＢＬａに生じているオフセット電圧ΔＶｓが互いに相殺され、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がない。
【００７９】
従って、センスアンプ４０が動作するまでにビット線ＢＬａ，ＢＬｂ間の電位差が十分大きくなり、その後、図１と同様に、センスアンプ活性化信号φａが１／２・ＶＣＣレベルからＶＣＣレベルへ上昇すると共に、センスアンプ活性化信号φｂが１／２・ＶＣＣレベルからＧＮＤレベルへ下降し、該センスアンプ４０が動作してビット線ＢＬａとＢＬｂ間の電位差が増幅される。そして、カラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ上昇し、データ転送用のＮＭＯＳ５１，５２がオン状態になり、ビット線ＢＬａ，ＢＬｂ上の読出し情報“０”が、データ線Ｄａ，Ｄｂへ正確に読出される。
【００８０】
（効果）
【００８１】
この第２の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
【００８２】
（ａ） 読出し時において、ダミーワード線ＤＷＬ０をＶＣＣレベルからＧＮＤレベルへ遷移させると共に、ダミーワード線ＤＷＬ１をＶＣＣレベルからＶＰＰレベルへ遷移させた後、ワード線ＷＬ０をＧＮＤレベルからＶＰＰレベルへ遷移させるので、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが相殺されて０となる。これにより、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がなくなり、正しい情報を読出すことができる。さらに、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが０となるので、低電圧を使用したＤＲＡＭ（例えば、ＶＣＣ＝１．５Ｖ）の場合においても、読出し信号量が損失することなく、正しい情報を読出すことができる。
【００８３】
（ｂ） 第１の実施形態の効果（ｂ）と同様の効果がある。
【００８４】
（ｃ）第１の実施形態に比べて、ダミーワード線駆動回路８０0 ，８０1 は、ダミーワード線ＤＷＬ０，ＤＷＬ１の電圧の遷移幅が小さいので、動作速度が速く、ノイズによる悪影響も受けない。しかも、ダミーワード線駆動回路８０0 ，８０1 の駆動能力も小さくて良いので、電力消費量をより低減できる。
【００８５】
［第３の実施形態］
【００８６】
（構成）
【００８７】
図５は、本発明の第３の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、第２の実施形態を示す図３中の要素と共通の要素には共通の符号が付されている。
【００８８】
このメモリセル部では、図３の複数のダミーワード線駆動回路８０0 ，８０1 に代えて、構成の異なる複数のダミーワード線駆動回路９０0 ，９０1 を設けた点のみが、第２の実施形態と異なっている。
【００８９】
ダミーワード線（第１のダミーワード線）ＤＷＬ０を駆動するためのダミーワード線駆動回路９０0 は、ダミーワード線活性化信号φ１０ａを入力するＰＭＯＳ９１及びＮＭＯＳ９２からなるインバータと、このＮＭＯＳ９２のドレインに対してＶＣＣ又はＧＮＤを切替えて接続するためのＰＭＯＳ９３及びＮＭＯＳ９４からなるインバータとで、構成されている。
【００９０】
ＰＭＯＳ９１のソースはＶＰＰに接続され、ドレインがダミーワード線ＤＷＬ０及びＮＭＯＳ９２のドレインに接続され、これらのＰＭＯＳ９１及びＮＭＯＳ９２のゲートに、ダミーワード線活性化信号φ１０ａが入力される。ＮＭＯＳ９２のソースは、ＰＭＯＳ９３及びＮＭＯＳ９４のドレインに接続されている。ＰＭＯＳ９３のソースがＶＣＣに接続され、ＮＭＯＳ９４のソースがＧＮＤに接続され、これらのＰＭＯＳ９３及びＮＭＯＳ９４のゲートに、ダミーワード線活性化信号φ１０ｂが入力される。
【００９１】
ダミーワード線（第２のダミーワード線）ＤＷＬ１を駆動するためのダミーワード線駆動回路９０1 は、ダミーワード線駆動回路９０0 と同様の回路で構成されており、入力されるダミーワード線活性化信号φ２０ａ，φ２０ｂのみが異なっている。
【００９２】
その他の構成は、図３と同様である。
【００９３】
（動作）
【００９４】
図６は、図５のワード線（第１のワード線）ＷＬ０及びワード線（第２のワード線）ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル（第１のメモリセル）１０0 に記憶された“０”情報読出し動作のタイミングチャートである。
【００９５】
以下、図６を参照しつつ、図５の読出し動作を説明する。
【００９６】
イコライズ信号ＥＱがＶＣＣレベルのとき、図３と同様に、ビット線ＢＬａとＢＬｂが１／２・ＶＣＣレベルにイコライズされ、センスアンプ４０もオフ状態となっている。このとき、ダミーワード線活性化信号φ１０ａ，φ２０ａが“Ｈ”レベル、ダミーワード線活性化信号φ１０ｂ，φ２０ｂが“Ｌ”レベルとなっているので、各ダミーワード線駆動回路９０0 ，９０1 内のＰＭＯＳ９１及びＮＭＯＳ９４がオフ状態、ＮＭＯＳ９２及びＰＭＯＳ９３がオン状態になっている。このため、ダミーワード線ＤＷＬ０，ＤＷＬ１がＶＣＣレベルにプリチャージされている。
【００９７】
イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移し、イコライズ回路３０がオフ状態となった後、ダミーワード線活性化信号φ１０ｂが“Ｌ”レベルから“Ｈ”レベルに立上がり、ＰＭＯＳ９３がオフ状態、ＮＭＯＳ９４がオン状態となり、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移する。これと同時に、ダミーワード線活性化信号φ２０ａが“Ｈ”レベルから“Ｌ”レベルへ立下がり、ダミーワード線駆動回路９０1 内のＰＭＯＳ９１がオン状態、ＮＭＯＳ９２がオフ状態となり、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移する。
【００９８】
次に、図３と同様に、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移する。ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移し、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。
【００９９】
又、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。このため、ビット線ＢＬｂとＢＬａに生じているオフセット電圧ΔＶｓが互いに相殺され、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がない。
【０１００】
従って、図３と同様に、センスアンプ４０が動作するまでにビット線ＢＬａ，ＢＬｂ間の電位差が十分大きくなり、その後、センスアンプ４０が動作してビット線ＢＬａとＢＬｂ間の電位差が増幅され、ビット線ＢＬａ，ＢＬｂ上の読出し情報“０”が、ＮＭＯＳ５１，５２を介してデータ線Ｄａ，Ｄｂへ正確に読出される。
【０１０１】
（効果）
【０１０２】
この第３の実施形態で、次の（ａ）〜（ｃ）のような効果がある。
【０１０３】
（ａ） 第２の実施形態の効果（ａ）と同様の効果がある。
【０１０４】
（ｂ） 第１の実施形態の効果（ｂ）と同様の効果がある。
【０１０５】
（ｃ） 第２の実施形態の効果（ｃ）と同様に、ダミーワード線ＤＷＬ０，ＤＷＬ１の電圧の遷移幅が小さいので、動作速度が速く、ノイズによる悪影響も受けない。しかも、ダミーワード線駆動回路９０0 ，９０1 の駆動能力も小さくて良く、第２の実施形態よりも信号φ１０ａ，φ１０ｂ，φ２０ａ，φ２０ｂの数が少ないので、電力消費量をより低減できる。但し、各ダミーワード線駆動回路９０0 ，９０1 は、ＰＭＯＳ９１及びＮＭＯＳ９２からなるインバータと、ＰＭＯＳ９３及びＮＭＯＳ９４からなるインバータとで構成しているので、これらを半導体基板に形成する場合、ＰＭＯＳとＮＭＯＳをウエルを用いて分離する必要がある。
【０１０６】
［第４の実施形態］
【０１０７】
図７は、本発明の第４の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１０８】
このメモリセル部では、図１の複数のダミーワード線駆動回路７０0 ，７０1 に代えて、構成の異なる複数のダミーワード線駆動回路１００0 ，１００1 を設けている。その他の構成は、図１と同様である。
【０１０９】
ダミーワード線ＤＷＬ０を駆動するためのダミーワード線駆動回路１００0 は、ダミーワード線活性化信号φ１０ａを入力するＰＭＯＳ１０１及びＮＭＯＳ１０２からなるインバータと、このＮＭＯＳ１０２のソースに対してＧＮＤ又は第３の電源電位（例えば、−１／２・ＶＣＣの負の電源電位ＶＢＢ）を切替えて接続するためのＮＭＯＳ１０３，１０４とで、構成されている。
【０１１０】
ＰＭＯＳ１０１のソースはＶＣＣに接続され、このドレインがダミーワード線ＤＷＬ０及びＮＭＯＳ１０２のドレインに接続され、これらのＰＭＯＳ１０１及びＮＭＯＳ１０２のゲートに、ダミーワード線活性化信号φ１０ａが入力される。ＮＭＯＳ１０２のソースは、ＮＭＯＳ１０３のドレイン及びＭＭＯＳ１０４のソースに接続されている。ＮＭＯＳ１０３のソースがＶＢＢに接続されると共に、ＮＭＯＳ１０４のドレインがＧＮＤに接続されている。ＮＭＯＳ１０３のゲートにダミーワード線活性化信号φ１０ｂが入力され、ＮＭＯＳ１０４のゲートにダミーワード線活性化信号φ１０ｃが入力される。
【０１１１】
ダミーワード線ＤＷＬ１を駆動するためのワード線駆動回路１００1 は、ダミーワード線駆動回路１００0 と同様の回路で構成されており、入力されるダミーワード線活性化信号φ２０ａ，φ２０ｂ，φ２０ｃのみが異なっている。
【０１１２】
（動作）
【０１１３】
図８（ａ）、（ｂ）は図７のワード線ＷＬ０，ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル１０0 に記憶された“０”情報読出し動作のタイミングチャートである。
【０１１４】
以下、図８を参照しつつ、図７の読出し動作を説明する。
【０１１５】
イコライズ信号ＥＱがＶＣＣレベルのとき、図１と同様に、イコライズ回路３０がオン状態、センスアンプ４０がオフ状態となっている。このとき、ダミーワード線活性化信号φ１０ａ〜φ１０ｃ，φ２０ａ〜φ２０ｃが“Ｌ”レベルのため、各ダミーワード線駆動回路１００0 ，１００1 内のＰＭＯＳ１０１がオン状態、ＮＭＯＳ１０２〜１０４がオフ状態のため、ダミーワード線ＤＷＬ０，ＤＷＬ１がＶＣＣレベルにプリチャージされている。
【０１１６】
イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移すると、イコライズ回路３０がオフ状態となり、次いでダミーワード線活性化信号φ１０ａ，φ１０ｂが“Ｌ”レベルから“Ｈ”レベルに立上がると共に、ダミーワード線活性化信号φ２０ｃが“Ｌ”レベルから“Ｈ”レベルに立上がる。すると、ダミーワード線駆動回路１００0 内のＰＭＯＳ１０１がオフ状態、ＮＭＯＳ１０２，１０３がオン状態となり、ダミーワード線ＤＷＬ０がＶＣＣレベルからＶＢＢレベルへ遷移する。このとき、ダミーワード線駆動回路１００1 内のＰＭＯＳ１０１がオン状態を維持するため、ダミーワード線ＤＷＬ１がＶＣＣレベルに保持される。
【０１１７】
その後、図１と同様に、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移する。このとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶがほぼ０になるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂのオフセット電圧ΔＶｓがほぼ０になる。そして、ワード線ＷＬ０の“Ｈ”レベルへの立上がりにより、メモリセル１０0 内のＮＭＯＳ１２がオン状態となり、該メモリセル１０0 に記憶された“０”情報がビット線ＢＬｂへ出力される。ビット線ＢＬｂに生じるオフセット電圧ΔＶｓがほぼ０のため、メモリセル１０0 からビット線ＢＬｂへ伝達される信号量に変化がない。
【０１１８】
従って、図１と同様に、センスアンプ４０が動作するまでに、ビット線ＢＬａ，ＢＬｂ間の電位差が大きくなり、その後、センスアンプ４０によってビット線ＢＬａとＢＬｂ間の電位差が増幅され、この読出し情報“０”が、ＮＭＯＳ５１，５２を介してデータ線Ｄａ，Ｄｂへ正確に読出される。
【０１１９】
（効果）
【０１２０】
この第４の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
【０１２１】
（ａ） 第１の実施形態の効果（ａ）とほぼ同様の効果がある。
【０１２２】
（ｂ） 第１の実施形態の効果（ｂ）とほぼ同様の効果がある。
【０１２３】
（ｃ） 各ダミーワード線駆動回路１００0 ，１００1 内のＮＭＯＳ１０３のソースに、負の電源電位ＶＢＢを印加している。この負の電源電位ＶＢＢを、例えば各メモリセル１０0 ,1０1 内のキャパシタ１１を形成している半導体ウエルに印加すれば、この半導体ウエルにおけるＰＮ接合箇所のリ−ク電流を減らすことができる。このため、メモリセル部の電力消費量をより低減できる。
【０１２４】
［変形例］
【０１２５】
本発明は上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ｉ）、（ii）のようなものがある。
【０１２６】
（ｉ） 図示のメモリセル部のビット線ＢＬａ，ＢＬｂ、ワード線ＷＬ０，ＷＬ１、及びダミーワード線ＤＷＬ０，ＤＷＬ１を任意の数にしたり、メモリセル１０0 ，１０1 やダミーセル２０0 ，２０1 を他の回路で構成したり、あるいはイコライズ回路３０、センスアンプ４０及びデータ転送用ＮＭＯＳ５１，５２を他のトランジスタ構成にしてもよい。
【０１２７】
（ii） 実施形態を他の半導体メモリ等の半導体集積回路装置に適用することも可能である。
【０１２８】
【発明の効果】
【０１２９】
以上詳細に説明したように、本発明によれば、メモリセルからのデータ読出し時に、ダミーワード線をプリチャージレベルから負の電源電位レベルへ遷移させると共に、ワード線も接地電位レベルからワード線活性化レベルへ遷移させるようにしたので、第１と第２のビット線間に生じるオフセット電圧が０となり、メモリセルからビット線へ伝達される信号量に変化がなくなり、低電圧を使用したＤＲＡＭ等の半導体集積回路装置においても、正しい情報を読出すことができる。さらに、ダミーワード線、ダミーセル、及びダミーワード線駆動回路の数を減少できるので、チップサイズの小型化と低消費電力化が可能となる。
【０１３１】
その上、負の電源電位を、例えばメモリセルを形成している半導体ウエルに印加することにより、この半導体ウエルにおけるＰＮ接合箇所のリーク電流を減らすことができる。このため、メモリセル部の電力消費量をより低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図２】図１の読出し動作のタイミングチャートである。
【図３】本発明の第２の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図４】図３の読出し動作のタイミングチャートである。
【図５】本発明の第３の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図６】図５の読出し動作のタイミングチャートである。
【図７】本発明の第４の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図８】図７の読出し動作のタイミングチャートである。
【図９】従来のＤＲＡＭにおけるメモリセル部の概略の回路図である。
【符号の説明】
１０0 ，１０1 メモリセル
２０0 ，２０1 ダミーセル
３０ イコライズ回路
４０ センスアンプ
５１，５２ データ転送用ＮＭＯＳ
６０0 ，６０1 ワード線駆動回路
７０0 ，７０1 ，８０0 ，８０1 ，９０0 ，９０1 ，１００0 ，１００1
ダミーワード線駆動回路
ＢＬａ，ＢＬｂ 第１、第２のビット線
Ｄａ，Ｄｂ データ線
ＤＷＬ０，ＤＷＬ１ ダミーワード線
Claims (1)
- 相補的な第１及び第２のビット線と、前記第１及び第２のビット線に対して交差配置されたワード線と、前記第１及び第２のビット線に対して交差配置されたダミーワード線と、前記第１又は第２のビット線と前記ワード線との交差箇所に接続されたメモリセルと、前記第１又は第２のビット線と前記ダミーワード線との交差箇所に接続されたダミーセルと、を備えた半導体集積回路装置において、
前記メモリセルからのデータ読出し時に、前記ダミーワード線をプリチャージレベルである正の電源電位レベルから、これよりも低い負の電源電位レベルへ遷移させると共に、前記ワード線を前記負の電源電位レベルよりも高い接地電位レベルから、前記正の電源電位レベルよりも高い活性化レベルへ遷移させる構成にしたことを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002257571A JP4406527B2 (ja) | 2002-09-03 | 2002-09-03 | 半導体集積回路装置 |
| US10/626,709 US7106645B2 (en) | 2002-09-03 | 2003-07-25 | Semiconductor memory device having a word line drive circuit and a dummy word line drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002257571A JP4406527B2 (ja) | 2002-09-03 | 2002-09-03 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004095105A JP2004095105A (ja) | 2004-03-25 |
| JP4406527B2 true JP4406527B2 (ja) | 2010-01-27 |
Family
ID=32062437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002257571A Expired - Lifetime JP4406527B2 (ja) | 2002-09-03 | 2002-09-03 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7106645B2 (ja) |
| JP (1) | JP4406527B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818712B1 (ko) * | 2006-12-29 | 2008-04-01 | 주식회사 하이닉스반도체 | 워드라인 구동회로 및 이를 이용한 반도체 장치 |
| JP2012160230A (ja) * | 2011-01-31 | 2012-08-23 | Elpida Memory Inc | 半導体装置 |
| US11586778B2 (en) * | 2017-12-07 | 2023-02-21 | Bar-Ilan University | Secured memory |
| JP6887044B1 (ja) * | 2020-05-22 | 2021-06-16 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および読出し方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60242591A (ja) | 1984-10-26 | 1985-12-02 | Hitachi Ltd | メモリ |
| JP3274728B2 (ja) | 1992-12-17 | 2002-04-15 | 株式会社 沖マイクロデザイン | 半導体集積回路装置 |
| JP3241280B2 (ja) * | 1996-11-19 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JP2001236798A (ja) * | 2000-02-18 | 2001-08-31 | Fujitsu Ltd | 半導体記憶装置及びストレス電圧設定方法 |
| JP3856424B2 (ja) * | 2000-12-25 | 2006-12-13 | 株式会社東芝 | 半導体記憶装置 |
| JP4629249B2 (ja) * | 2001-02-27 | 2011-02-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその情報読み出し方法 |
-
2002
- 2002-09-03 JP JP2002257571A patent/JP4406527B2/ja not_active Expired - Lifetime
-
2003
- 2003-07-25 US US10/626,709 patent/US7106645B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20040150005A1 (en) | 2004-08-05 |
| US7106645B2 (en) | 2006-09-12 |
| JP2004095105A (ja) | 2004-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0177776B1 (ko) | 고집적 반도체 메모리 장치의 데이타 센싱회로 | |
| US8125844B2 (en) | Semiconductor memory device for low voltage | |
| US7505341B2 (en) | Low voltage sense amplifier and sensing method | |
| US8223568B2 (en) | Semiconductor memory device adopting improved local input/output line precharging scheme | |
| US7280384B2 (en) | Semiconductor memory device | |
| JP2011248971A (ja) | 半導体装置 | |
| KR100275345B1 (ko) | 반도체 회로에 사용되는 트랜지스터의 임계전압 보상 회로 및 임계전압 보상 방법 | |
| US7085187B2 (en) | Semiconductor storage device | |
| US20060256630A1 (en) | Apparatus and method to reduce undesirable effects caused by a fault in a memory device | |
| US6865127B2 (en) | Semiconductor integrated circuit device | |
| KR100571650B1 (ko) | 저전압용 반도체 메모리 장치 | |
| US7619939B2 (en) | Semiconductor storage apparatus | |
| US7359268B2 (en) | Semiconductor memory device for low voltage | |
| US8432762B2 (en) | Bitline sense amplifier, memory core including the same and method of sensing charge from a memory cell | |
| JP3633354B2 (ja) | 半導体装置 | |
| JP4406527B2 (ja) | 半導体集積回路装置 | |
| US7203102B2 (en) | Semiconductor memory having tri-state driver device | |
| JP4996422B2 (ja) | 半導体装置 | |
| JP4865121B2 (ja) | 少なくとも一つのメモリーセルにカップリングされたシングルビットラインを有する強誘電体メモリ素子 | |
| US20190074054A1 (en) | Data line control circuit using write-assist data line coupling and associated data line control method | |
| JP3274728B2 (ja) | 半導体集積回路装置 | |
| JP5292661B2 (ja) | 半導体記憶装置 | |
| JP2011233233A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050714 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080811 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090409 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090422 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091013 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091109 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4406527 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131113 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |