JP3633354B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリアレイを含む半導体装置におけるメモリアレイ雑音の低減に関する。
【0002】
【従来の技術】
この明細書で参照される文献のリストは以下の通りであり、文献の参照は文献番号をもってすることとする。[文献1]:超LSIメモリ pp.214−217、伊藤清男著、培風館、1994年11月5日初版発行、 [文献2]:K. Itoh, IEEE Journal of Solid State Circuit, Vol.25, No. 3, (1990), pp.778−789([文献2]は、[文献1]で引用されている元の文献である)。
【0003】
[文献1]には、ダイナミック・ランダム・アクセス・メモリDRAMの増幅時にワード線を介する雑音について記載されている。さらにワード線を介する雑音の一つとして、データ線とワード線の結合容量に起因して発生した非選択ワード線上の雑音電圧が、データ対線に雑音を発生させることについて記載している。その雑音の影響は、データ対線の構造(開放型データ対線構造、又は折り返しデータ対線構造)やデータ線のプリチャージ方式(VDプリチャージ方式、又はVD/2プリチャージ方式)に依存する。結果として、折り返しデータ対線構造にし、VD/2プリチャージ方式にすると当該雑音が軽減されることが記載されている。
【0004】
【発明が解決しようとする課題】
本願発明者等は、本願に先立って0.16〜0.13μmの極微細加工技術を用いる1Gb DRAMアレイの構造とデータ線とワード線の結合容量に起因する雑音の関係について詳細な検討を行った。図10に本願に先立って検討したDRAMアレイの平面レイアウトと、対応する回路図の一部分を示す。(a)の平面レイアウトにおいて、データ線(DL)、ワード線(WL)の所定の交点にメモリセル(MC)が配置されている。このデータ線構造は、いわゆる折り返し型データ線構造である。ここではメモリセルからの信号を読み出すDL、選択トランジスタのゲートとなるWL、拡散層領域(ACT)、ACTとDLを接続するデータ線コンタクト(DLCT)、ACTとキャパシタ下部電極を接続するストレージノードコンタクト(SNCT)のみ示しており、SNCTに接続されるキャパシタ下部電極は省略している。メモリアレイの上下には上サブワードドライバ列(SWDA−U)及び下サブワードドライバ列(SWDA−D)が配置されており、ワード線WLは2本ずつ交互に上下のサブワードドライバ列に接続される。以下必要に応じてサブワードドライバはSWDと略記することにする。また、メモリアレイの左右には左センスアンプ列(SAA−L)及び右センスアンプ列(SAA−R)が配置され、データ線DLは2本ずつ交互に左右のセンスアンプ列に接続される。以下必要に応じてセンスアンプはSAと略記することにする。
【0005】
このようにSWDやSAを交互配置しているのは、SWDやSAのレイアウトピッチを緩和するためである。例えば、SWDA−Uとメモリアレイの境界部を見ると、WLは、境界部を通過してSWDに入るもの(WL1、WL2、WL5、WL6)と境界部で終わるもの(WL0、WL3、WL4、WL7)が2本おきに繰り返されている。このようにWLとSWDを接続すると、SWD一個分のデータ線方向のレイアウトピッチはWL2本分のピッチに緩和可能である。SAのレイアウトについても交互配置により、ワード線方向のピッチがDLの2対分のピッチ(DL4本分)に緩和される。DRAMではメモリセルを微細化しているため、WL、DLのピッチは非常に小さい。したがって、SWDやSAを所定のピッチでレイアウトすることが難しくなってきており、交互配置は重要である。
【0006】
ここで、WLとSWD列の接続関係に着目する。DL0Tに接続され、隣接する2個のメモリセルであるMC0とMC1に着目すると、これらのセルは一つのDLCTを共有しているが、これらのセルに接続されるWLであるWL0とWL1はともにSWDA−Uに接続されている。一方、DL0Bに接続され、隣接する2個のメモリセルであるMC2とMC3に着目すると、これらも一つのDLCTを共有しているが、これらのセルに接続されるWLであるWL2とWL3はともにSWDA−Dに接続されている。したがって、図10のメモリアレイのレイアウトにおいてはDLCTを共有する2個のメモリセルに接続されるWLがともに同じSWD列に接続されている。メモリアレイ全体で見ると、図10(a)に示したパターンが縦横に繰り返されているので、DL0Tに接続されるMCに接続されているWL(図中ではWL0、WL1、WL4、WL5)は全てSWDA−Uに接続され、DL0Bに接続されるMCに接続されているWL(図中ではWL2、WL3、WL6、WL7)は全てSWDA−Dに接続される。従って、一本のデータ線に接続されるメモリセルに接続されているワード線は、全て同じ列のサブワードドライバ列に接続されている。
【0007】
これを、回路図で示したのが図10(b)である。折り返しデータ線構成ではデータ線とワード線の交点のうち半分の交点にメモリセルが接続されている。例えば、DL0TとWL0の間にはメモリセルMC0が接続されているが、DL0BとWL0に接続されるMCは存在しない。MCは選択トランジスタTGとセルキャパシタCSからなる。CSの一方の電極はプレートPLであり、アレイ内の他のメモリセルと共通に接続される。CSの他方の電極はTGのソースまたはドレインの一方に接続され、TGの他方のソースまたはドレインはDLに接続される。DL0TとDL0Bは対となってSA列L中のSA0へ接続され、DL1TとDL1BはSA列R中のSA1へ接続されている。これらのSAはメモリセルからの信号によりDL対に発生した微小電圧差を、一方のDLを高レベルへ、他方のDLを低レベルの電圧へと増幅する。
【0008】
図10のMC0、MC1、MC2、MC3の部分だけを拡大して、図11(a)にレイアウトを図11(b)に回路図を示した。また、これらのMCのWLとDL間に生ずる寄生キャパシタも示している。WL0、WL1とDL0Tの間にはそれぞれ寄生容量C00、C01が生ずる。WL0、WL1とDL0Bの間にはそれぞれ寄生容量C00B、C01Bが生ずる。また、WL2、WL3とDL0Bの間にはそれぞれ寄生容量C02、C03が生ずる。WL2、WL3とDL0Tの間にはそれぞれ寄生容量C02B、C03Bが生ずる。
【0009】
図11(a) のレイアウトにおける矢印で示した部分の断面A、B、Cをそれぞれ図12(a)、(b)、(c)に示した。図12の断面図は、図11(a)に示す矢印の方向で2つのワード線WL0, WL1の付近の断面を示している。基板上のACT領域はMOSトランジスタの活性領域であり、基板のそれ以外の部分は素子分離領域となっている。その上にWL、DLが配線され、DLは楕円状のDLCTによりACTと接続される。SNはセルキャパシタCSの下部電極であり、SNCTによりACTと接続される。CSの上部電極PLはアレイ内のセルで共通に接続されており、その上部には2層の金属配線M2、M3が配線される。
【0010】
ここでC00とC00Bの大きさを比較する。図12(a)の断面図Aに示すように、DL0Tと接続されたDLCT0はWL0とWL1の間を非常に近接して通過している。DLCT0とWL0との距離は0.13μmの微細加工を行ってメモリセルを作製する場合、30nm程度である。従って、DL0T−WL0間容量であるC00は、ほぼDLCT0−WL0間の部分できまる。一方、図12(b)の断面図Bに示すように、DL0BはWL0の上部を通過しているだけであり、DL0B−WL0間容量であるC00BはDLとWLの層間の距離できまり、0.13μm世代では250nm程度である。したがって、C00BはC00よりも非常に小さく、詳細な容量シミュレーションをおこなったところC00を100%とするとC00Bは1%程度であった。すなわち、図11(b)のように、折り返しデータ線構成ではDL0TとDL0Bに対するWL0のカップリング容量は一見C00とC00Bでバランスしているように見えるが、微細メモリセルを用いた高集積DRAMにおいてはC00が非常に大きく、アンバランスが生じている。同様にしてC01、C02、C03はそれぞれC01B、C02B、C03Bに対して非常に大きい。言い換えればDL−WLカップリング容量はそのDLとWLとの間にMCがある場合に大きく、MCが無い場合には、ほとんど無視できる。
【0011】
このDL−WLカップリング容量のアンバランスは、DRAMを高集積化したことにより、基板に垂直な方向の層間絶縁膜の厚さに対して基板に平行な方向の絶縁膜の厚さが薄くなってきたために、顕在化した新しい問題である。 このようにDL−WLカップリング容量がアンバランスなメモリアレイでは、次に述べるように、WLノイズが問題となる。
【0012】
図13に図10のメモリアレイと、ワード線ノイズが最も大きくなる場合のデータパターンを示している。WL0からWL7はそれぞれSWD0からSWD7に接続され、SWD0、SWD1、SWD4、SWD5はSWDA−Uに配置され、SWD2、SWD3、SWD6、SWD7はSWDA−Dに配置される。DL0T、DL0BはSA列L中のSA0に接続され、DL1T、DL1BはSA列R中のSA1に接続される。SAの回路図を図14(a)に示し、アレイの動作波形を図14(b)に示す。
【0013】
図13でWL0が選択される場合を考える。アレイ中のWL0以外のWLは、それぞれのSWD中NチャネルMOSトランジスタによりVSSUまたはVSSDに接続される。図14(b)に示すように、まず 待機時には全てのSWDはWLに0Vを出力している。MCにおいては選択トランジスタがOFFし、キャパシタには情報によりVDL(例えば1.8V)またはVSS(例えば0V)の電圧が書き込まれている。SAではSHRU、SHRDはVPP(例えば3.5V)、CSP、CSNはVBLR(例えば0.9V)、BLEQはVPP、YSは0Vになっており、DLはVBLRの電位にプリチャージされている。
【0014】
DRAMにバンクアクティベイトコマンドとアドレスが入力され、図のメモリアレイが選択された場合、SA0中ではSHRL、BLEQが0Vに落とされ、プリチャージが中断される。続いてSWD0においてWL0が3.5Vに活性化される。すると、WL0につながるMCの選択トランジスタがONし、0.9VにプリチャージされたDL0、DL1等にセルキャパシタから信号が出てくる。このとき例えば1024対、2048本のDLのうちDLnTを除いてDL0TからDL1023Tまでの全てのT側のDLに低レベル(L)の信号が出てきて、DLnTのみに高レベル(H)の信号が出てくるときを考える。このとき、他方のDLであるDL0BからDL1023Bには信号は出てこないので0.9Vのままである。このパターンまたはこのH、Lを逆転したパターンが、WLノイズが最も大きくなるワースト条件である。続いて、CSNを0V、CSPを1.8Vへ駆動してSAを活性化するとDLnT以外のDL0TからDL1023Tは0Vまで増幅され、DLnB以外のDL0BからDL1023Bは1.8Vへ増幅される。
【0015】
この様子を図13に示した。DL0T、DL1T上の丸で囲んだLで、DL0T、DL1Tが0Vへ増幅されることを示し、DL0B、DL1B上の丸で囲んだHでDL0B、DL1Bが1.8Vへ増幅されることを示している。このときにWL0に生ずるノイズは次のようになる。WL0はDLnT以外のDL0TからDL1023Tまでのデータ線からカップリング容量を経由して負のノイズを受ける。一方、WL0はDLnB以外のDL0BからDL1023Bまでのデータ線からカップリング容量を経由して正のノイズを受ける。WL0に生ずるノイズはこれらのノイズの和になるが、先に述べたようにWL0はDL0TからDL1023TまでのT側のDLに接続されるMCに接続されているため、例えば、WL0−DL0B間のカップリング容量はWL0−DL0T間のカップリング容量の1パーセント程度である。すなわち、WL0とB側のデータ線のカップリング容量はWL0とT側のデータ線のカップリング容量に比較すると無視できるほど小さい。したがって、WL0については負のノイズがほとんど打ち消されずに生ずることになる。これをWL0上の丸で囲んだマイナス記号で示した。同様にして、WL1、WL4、WL5には負のノイズが生ずる。これとは逆にWL2、WL3、WL6、WL7はDL0BからDL1023BまでのB側のDLに接続されるMCに接続されているため、例えばWL2−DL0T間カップリング容量のほうがWL2−DL0B間カップリング容量よりも小さく、1パーセント程度である。すなわち、WL2とT側のデータ線のカップリング容量はWL2とB側のデータ線のカップリング容量に比較すると無視できるほど小さい。したがって、これらのWLには正のノイズが生じ、これをWL上の丸で囲んだプラス記号で示した。図14(b)の波形でもWL0、WL1、WL2へのWLノイズを示した。
【0016】
ここで、WLに生じたノイズはSWD中のNチャネルMOSトランジスタを通してSWD上を配線されたVSSへ電荷となって流入することになる。このVSS配線はDRAMではチップ中央の電源パッドからチップ端までSWD上を数mmに渡って配線されているため、インピーダンスが高い。したがって、ワード線に生じたノイズがそのままSWD上のVSSに生ずることになる。
【0017】
このWLノイズは、アレイ全体のWLについてみると半分のWLに正のノイズ生じ、残りの半分に負のノイズが生じているのであるが、図13のアレイではSWDを交互配置しているために、SWDA−Uに接続される全てのWLに負のノイズが生じ、SWDA−Dに接続される全てのWLに正のノイズが生じている。したがって、SWDA−U上のVSS配線であるVSSUに生じた負のノイズは互いに強め合う方向で働き、SWDA−D上のVSS配線であるVSSDに生じた正のノイズも互いに強め合う方向で働く、したがってこれらのノイズは非常に大きい。詳細な回路シミュレーションの結果それぞれ100mV程度になることが分かった。また、WLに生じたノイズはチップ中央の電源パットまで伝わってようやく打ち消されることになるため減衰時間が長い。
【0018】
このDL増幅時のWLノイズは、再びWL−DL間のカップリング容量を介してDLに戻り、誤動作を招く原因になる。図13に示すようにDLnTのみにHレベルの信号が出てきている場合、このDLnTにWL0、WL1、WL4、WL5等から負のノイズが戻ってくる。また、DLnBにはWL2、WL3、WL6、WL7等から正のノイズが戻ってくる。すなわち、DLn対からみると、もともとの信号とは逆方向のノイズが戻ってきて、信号量が減少することになる。もし、WL0とDLnTの交点に存在するメモリセルのセルキャパシタに蓄積されている電荷がリーク等の理由で減少していると、WL0活性化時にDLnTにでてくるHレベルの信号が減少するため、このWLノイズにより、増幅時にデータが反転してしまうことになる。この様子を図14に示しているが、WL活性化時にDLnTとDLnBに生じた微小電位差とは反転した方向にDLnT、DLnBが増幅され、データが誤って読み出されている。
【0019】
すなわち、本願に先立って検討した図10のメモリアレイではワーストケースにおいて、ワード線WLノイズがセンスアンプドライバSWD中で互いに強め合う方向で働くため、WLノイズが大きくなる問題がある。これはセンスアンプが読み出す信号を劣化させるため、メモリ動作を不安定にする。
【0020】
したがって、本発明の目的は微細加工を追求した高集積DRAMにおいてデータ線を増幅した際にワード線に生ずるノイズを低減し、信頼性の高いメモリアレイを提供することにある。
【0021】
【課題を解決するための手段】
本願発明の代表的な手段は以下の通りである。一本のデータ線に接続される複数のメモリセルに接続される複数のワード線を、1本おき、または数本おきに、互いにメモリアレイの反対側に配置したサブワードドライバ列に接続するよう配置する。このように配置すると、上に述べた一組の注目するデータ線対を除く他のデータ線対が全て注目データ線対と逆のデータを読み出すというワード線ノイズのワーストパターンにおいて、メモリアレイの一方の辺に配置したサブワードドライバ列に接続されるワード線のうち、半数が正のノイズを受け、残りの半数が負のノイズを受けるため、これらのワード線ノイズがサブワードドライバ列内の接地電源配線で互いに打ち消し合い、低減される。同様に、メモリアレイの他方の辺に配置したサブワードドライバ列においても、接続される半数のワード線が正のノイズを受け、残りの半数が負のノイズを受けるため、これらのワード線ノイズがサブワードドライバ列内の接地電源配線で互いに打ち消し合い、低減される。
【0022】
【発明の実施の形態】
以下本発明の実施例を図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、公知のCMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような1個の半導体基板上に形成される。MOSFET(Metal Oxide Semiconductor Field Effect Transistor)の回路記号は矢印をつけないものはN形MOSFET(NMOS)を表し、矢印をつけたP形MOSFET(PMOS)と区別される。以下MOSFETを呼ぶために簡略化してMOSと呼んでもよい。但し、本願発明は金属ゲートと半導体層の間に設けられた酸化膜絶縁膜を含む電界効果トランジスタだけに限定される訳ではなくMISFET(Metal Insulator Semiconductor Field Effect Transistor)等の一般的なFETを用いた回路に適用される。
【0023】
(実施例1)
図1に本発明の第一のワード線ノイズ低減アレイの平面レイアウトと、対応する回路図の一部分を示す。(a)の平面レイアウトにおいて、データ線(DL)、ワード線(WL)の所定の交点にメモリセル(MC)を配置している。ここではメモリセルからの信号を読み出すDL、選択トランジスタのゲートとなるWL、拡散層領域(ACT)、ACTとDLを接続するデータ線コンタクト(DLCT)、ACTとキャパシタ下部電極を接続するストレージノードコンタクト(SNCT)のみ示しており、SNCTに接続されるキャパシタ下部電極は省略している。本来、一つのアレイではDLの本数は例えば2048本程度、WLの本数は512本程度存在しているが、ここではその一部のみを示した。メモリアレイの上下には上サブワードドライバ列SWDA−U及び下サブワードドライバ列SWDA−Dが配置されており、ワード線WLは2本ずつ交互に上下のサブワードドライバ列に接続される。また、メモリアレイの左右には左センスアンプ列SAA−L及び右センスアンプ列SAA−Rが配置され、データ線DLは2本ずつ交互に左右のセンスアンプ列に接続される。
【0024】
このようにSWDやSAを交互配置しているのは、SWDやSAのレイアウトピッチを緩和するためである。例えば、SWDA−Uとメモリアレイの境界部を見ると、WLは、境界部を通過してSWDに入るもの(WL1、WL2、WL5、WL6)と境界部で終わるもの(WL0、WL3、WL4、WL7)が2本ずつ繰り返されている。このようにWLとSWDを接続すると、SWD一個分のデータ線方向のレイアウトピッチはWL2本分のピッチに緩和可能である。また、WLのパターニングを行う場合、位相シフト法や輪帯照明などの超解像リソグラフィーが必要になるが、隣接した2本のWLをSWDへ接続すると、光の位相が逆相になる2本のWLをSWDへ接続可能であるため、SWDのレイアウトが容易になる特徴がある。
【0025】
SAのレイアウトについても交互配置により、ワード線方向のピッチがDLの2対分のピッチ(DL4本分)に緩和される。DRAMではメモリセルを微細化しているため、WL、DLのピッチは非常に小さい。したがって、SWDやSAを所定のピッチでレイアウトすることが難しくなってきており、交互配置は重要である。
【0026】
ここで、WLとSWD列の接続関係に着目する。本発明は交互配置したSWD列とWLとの接続関係に特長がある。DL0Tに接続し、隣接する2個のメモリセルであるMC0とMC1に着目すると、これらのMCは一つのDLCTを共有しているが、これらのセルに接続するWLのうちWL0はSWDA−Dに接続しているのに対して、WL1はSWDA−Uに接続している。一方、DL0Bに接続し、隣接する2個のメモリセルであるMC2とMC3に着目すると、これらも一つのDLCTを共有しているが、これらのセルに接続するWLのうちWL2はSWDA−Uに接続しているのに対してWL3はSWDA−Dに接続している。したがって、実施例1のワード線ノイズ低減アレイのレイアウトにおいてはDLCTを共有する2個のメモリセルに接続するWLを異なるSWD列に接続している。
【0027】
メモリアレイ全体で見ると、図1(a)に示したパターンを縦横に繰り返しているので、DL0Tに接続しているMCに接続するWLのうち半数(図中ではWL1、WL5)をSWDA−Uに接続し、残りの半数(図中ではWL0、WL4)をSWDA−Dに接続する。また、DL0Bに接続しているMCに接続するWLのうち半数(図中ではWL2、WL6)をSWDA−Uに接続し、残りの半数(図中ではWL3、WL7)をSWDA−Dに接続する。従って、一本のデータ線に接続しているメモリセルに接続するワード線のうち、半数を一方の列のサブワードドライバ列に接続し、残りの半数を他方の列のサブワードドライバ列に接続している。さらに、SWDA−U内のSWDは共通のVSS配線VSSUに接続されている。同様にSWDA−D内のSWDも共通のVSS配線VSSDに接続されている。VSSをこのように配線することにより、WLノイズをVSSにおいて打ち消すことが可能になる。
【0028】
これを、回路図で示したのが図1(b)である。折り返しデータ線構成ではデータ線とワード線の交点のうち半分の交点にメモリセルを接続している。例えば、DL0TとWL0の間にはメモリセルMC0を接続しているが、DL0BとWL0との間にはMCを接続していない。MCは選択トランジスタTGとセルキャパシタCSからなる。CSの一方の電極はプレートPLであり、アレイ内の他のメモリセルと共通に接続される。CSの他方の電極はTGのソースまたはドレインの一方に接続され、TGの他方のソースまたはドレインはDLに接続される。DL0TとDL0Bは対としてSA列L中のSA0へ接続し、DL1TとDL1BはSA列R中のSA1へ接続する。これらのSAはメモリセルからの信号によりDL対に発生した微小電圧差を、一方のDLを高レベルへ、他方のDLを低レベルの電圧へと増幅する。
【0029】
このような接続にすると後に詳細に述べるように、SA0によって、DL0Tが低レベル、DL0Bに高レベルに増幅された場合、WL0、WL1には負のノイズ、WL2、WL3には正のノイズが加わるが、SWDA−U上の電源配線であるVSSU上で、WL1とWL2に加わった正負のノイズが打ち消しあう。同様にして、SWDA−D上の電源配線であるVSSD上で、WL0とWL3に加わった正負のノイズが打ち消しあう。本発明のメモリアレイでは1データ線対からのWLノイズが互いにキャンセルされてしまうため、アレイ内の他のデータ線対にどのようなデータパターンが発生しても、ノイズキャンセルの効果が生ずる。
【0030】
本発明のワード線ノイズ低減アレイを用いたDRAMの構成を述べる。図2にDRAMチップの構成図を示す。チップの中央、長辺方向にはボンディングパット(PAD)と間接周辺回路(PERI1, PERI2)を配置している。ここには、アドレスやデータの入出力回路、電源回路、リフレッシュの制御回路、メインアンプ等を配置している。短辺方向にはSWDやSAの制御を行う、アレイ制御回路(A−CTL)を配置している。前記の回路によりチップを大きく4個のブロックに分割しており、各々をメインワード線に接続した行デコーダ(R−DEC)と、列選択線に接続した列デコーダ(C−DEC)で囲んでいる。各ブロックを行方向にセンスアンプ列(SAA)で、列方向にサブワードドライバ列(SWDA)で分割している、SA列とSWD列によって囲まれた部分が図1に示したメモリアレイ(MA)である。
【0031】
図3に図1の本発明のワード線ノイズ低減アレイに用いる第一のサブワードドライバを示す。本SWDでは同じSWD列内の全てのSWDが共通の接地配線VSSUに接続されている。また、SWDはメモリアレイに対して交互配置されているので、SWDA−Uとメモリアレイの境界部を見ると、境界部を通過してSWDに入るWL(WL1、WL2、WL5、WL6)と、境界部で終わるWL(WL0、WL3、WL4、WL7)が、2本ずつ繰り返されている。本発明のWLノイズ低減アレイでは図1のDL0Tに接続したMCに接続するWL(WL1、WL5)と DL0Bに接続したMCに接続するWL(WL2、WL6)を半数ずつSWDA−U中のSWDと接続していることに特長がある。
【0032】
SWD1を例にとると、一つのSWDを2個のNチャネルMOSトランジスタMN1、MN2と1個のPチャネルMOSトランジスタMP1で構成する。MN1、MN2はソースをVSSUに接続し、ドレインをWL1に接続する。MN1のゲートをメインワード線(MWLB)に接続し、MN2のゲートをFX1Bに接続する。MN1、MN2ともに基板(バックゲート又はウエル電位)は図のようにVSSUに接続するか、または別に設けたVBB配線に接続してもよい。MP1についてはソースをFX1、ドレインをWL1、ゲートをMWLBに接続する。MP1の基板(バックゲート又はウエル電位)はVPP(例えば3.5V)に接続する。なお、SWDA−Uの上側に配置したメモリアレイのWLと下側に配置したメモリアレイのWLは互いにSWDA−Uを通して接続されている。
【0033】
ここで、MWLBとFX1が活性化され、WL1が選択される場合の動作を説明する。この場合、MWLBは0V、FX1は3.5V、FX2、FX5、FX6は0V、FX1Bは0V、FX2B、FX5B、FX6Bは3.5Vとなる。SWD1ではMP1がオン、MN1、MN2がオフしてWL1が3.5Vに活性化される。一方、SWD2、SWD5、SWD6ではMN1に相当するトランジスタはオフし、MN2に相当するトランジスタはオンし、WL2、WL5、WL6はVSSU(0V)に接続される。MP1に相当するトランジスタのゲートは0Vであるが、ソースも0Vであるので、オンしない。したがって、非選択WLであるWL2、WL5、WL6はMN2に相当するトランジスタのみでVSSUへ接続されている。
【0034】
この他のWL1の動作モードとしては(1)MWLB、FX1ともに非選択、(2)MWLBが非選択でFX1が選択の場合があるが、(1)ではMN1、MN2がともにオンしてVSSUへ接続され、(2)ではMN1のみがオンしてVSSUへ接続される。他のSWDにおいても同様である。
【0035】
続いて、本発明のワード線ノイズ低減アレイについて、WLノイズが最も大きくなるワーストパターンにおけるWLノイズ低減効果を示す。図4に示すように1024対、2048本のDLのうちDLnTを除いてDL0TからDL1023Tまでの全てのT側のDLに低レベル(L)の信号が出てきて、DLnTのみに高レベル(H)の信号が出てくるときを考える。このパターンまたはこのH、Lを逆転したパターンが、WLノイズが最も大きくなるワースト条件である。SAを活性化するとDLnT以外のDL0TからDL1023Tは0Vまで増幅され、DLnB以外のDL0BからDL1023Bは1.8Vへ増幅される。DL0T、DL1T上の丸で囲んだLで、DL0T、DL1Tが0Vへ増幅されることを示し、DL0B、DL1B上の丸で囲んだHでDL0B、DL1Bが1.8Vへ増幅されることを示している。このときにWL0に生ずるノイズは次のようになる。WL0はDLnT以外のDL0TからDL1023Tまでのデータ線からカップリング容量を経由して負のノイズを受ける。一方、WL0はDLnB以外のDL0BからDL1023Bまでのデータ線からカップリング容量を経由して正のノイズを受ける。WL0に生ずるノイズはこれらのノイズの和になるが、先に述べたようにWL0はDL0TからDL1023TまでのT側のDLに接続するMCに接続しているため、例えば、WL0−DL0B間のカップリング容量はWL0−DL0T間のカップリング容量の1パーセント程度である。すなわち、WL0とB側のデータ線のカップリング容量はWL0とT側のデータ線のカップリング容量に比較すると無視できるほど小さい。したがって、WL0については負のノイズがほとんど打ち消されずに生ずることになる。これをWL0上の丸で囲んだマイナス記号で示した。同様にして、WL1、WL4、WL5には負のノイズが生ずる。これとは逆にWL2、WL3、WL6、WL7はDL0BからDL1023BまでのB側のDLに接続されるMCに接続されているため、例えばWL2−DL0T間カップリング容量のほうがWL2−DL0B間カップリング容量よりも小さく、1パーセント程度である。すなわち、WL2とT側のデータ線のカップリング容量はWL2とB側のデータ線のカップリング容量に比較すると無視できるほど小さい。したがって、これらのWLには正のノイズが生じ、これをWL上の丸で囲んだプラス記号で示した。
【0036】
図4に示すように本発明のワード線ノイズ低減アレイでは、図13に示した本願に先立って検討したメモリアレイとは異なり、SWDA−Uに接続される半数のWLに負のノイズが生じ、半数のWLに正のノイズが生じている。したがって、正負のノイズはSWDA−U上の電源配線であるVSSUにおいて打ち消し合うため、WLノイズが低減される。同様に、SWDA−Dにおいても、接続される半数のWLに負のノイズが生じ、半数のWLに正のノイズが生じている。したがって、正負のノイズはSWDA−D上の電源配線であるVSSDにおいて打ち消し合うため、WLノイズが低減される。
【0037】
このように、本発明のワード線ノイズ低減アレイにおいては、データ線上にどのようなパターンの信号が出てきた場合でも、データ線増幅時に正負のWLノイズがSWD中で互いに打ち消し合う方向で働くため、WLノイズを低減できる。従って、センスアンプが読み出す信号の劣化を防ぐことができ、メモリ動作の信頼性を高めることができる。
【0038】
また、メモリーセルから出てくる信号量に注目すると、図10のメモリーアレーよりも小さな信号まで正確にセンスすることができるため、メモリーセルのキャパシタ容量が十分にとれない場合や、リーク電流によってメモリーセルキャパシタに蓄積されている電荷が減少した場合に対する動作マージンを広くすることができる。
【0039】
また、本アレーは1対として動作するデータ線うちの一方のデータ線と1本のワード線との間のカップリング容量と他方のデータ線と同じワード線との間のカップリング容量のアンバランスに対する許容度が大きい。従って、メモリーセルのストレージノードコンタクトを図1に示すように楕円状にすることができ、拡散層を直線状にレイアウトできるためプロセスが容易になる。
【0040】
すなわち、本発明のアレーを用いると、DRAMのリフレッシュ特性を改善することができる。また、DRAMの製造プロセスを容易化することができる。
【0041】
(実施例2)
図5に本発明の第二のワード線ノイズ低減アレーのレイアウトと回路図を示す。本実施例ではSWD列とメモリーアレーの境界部において、境界部で終わるWLと、SWD列に接続されるWLが1本ずつ繰り返されている点が実施例1と異なる。
【0042】
本例においても、WLとSWD列の接続関係に着目する。DL0Tに接続し、隣接する2個のメモリーセルであるMC0とMC1に着目すると、これらのMCは一つのDLCTを共有しているが、これらのセルに接続するWLのうちWL0はSWD列Uに接続しているのに対して、WL1はSWD列Dに接続している。一方、DL0Bに接続し、隣接する2個のメモリーセルであるMC2とMC3に着目すると、これらも一つのDLCTを共有しているが、これらのセルに接続するWLのうちWL2はSWD列Uに接続しているのに対してWL3はSWD列Dに接続している。したがって、実施例2のワード線ノイズ低減アレーのレイアウトにおいてもDLCTを共有する2個のメモリーセルに接続するWLを異なるSWD列に接続している。
【0043】
本例でもメモリーアレー全体で見ると、図5(a)に示したパターンを縦横に繰り返しているので、DL0Tに接続しているMCに接続するWLのうち半数(図中ではWL0、WL4)をSWD列Uに接続し、残りの半数(図中ではWL1、WL5)をSWD列Dに接続する。また、DL0Bに接続しているMCに接続するWLのうち半数(図中ではWL2、WL6)をSWD列Uに接続し、残りの半数(図中ではWL3、WL7)をSWD列Dに接続する。従って、一本のデータ線に接続しているメモリーセルに接続するワード線のうち、半数を一方の列のサブワードドライバ列に接続し、残りの半数を他方の列のサブワードドライバ列に接続している。さらに、SWD列U内のSWDは共通のVSS配線VSSUに接続されている。同様にSWD列D内のSWDも共通のVSS配線VSSDに接続されている。VSSをこのように配線することにより、WLノイズをVSSにおいて打ち消すことが可能になる。
【0044】
本発明の第二のワード線ノイズ低減アレーにおいても、データ線増幅時の正負のWLノイズをSWD中で互いに打ち消すことができ、WLノイズを低減できる。従って、センスアンプが読み出す信号の劣化を防ぐことができ、メモリー動作の信頼性を高めることができる。
【0045】
(実施例3)
図6に本発明の第三のワード線ノイズ低減アレーのレイアウトと回路図を示す。本実施例ではSWD列とメモリーアレーの境界部において、SWD列に接続されるWLと、境界部で終わるWLが、4本ずつ繰り返されている点が実施例1、2と異なる。
【0046】
本例においても、WLとSWD列の接続関係に着目する。DL0Tに接続し、隣接する2個のメモリーセルであるMC0とMC1に接続するWL0、WL1はともにSWD列Uに接続している。一方、DL0Bに接続し、隣接する2個のメモリーセルであるMC2とMC3に接続するWL2、WL3もともにSWD列Uに接続している。したがって、本実施例においてはWL0、WL1に生じたノイズはWL2、WL3に生じたノイズによりVSSU上において打ち消される。同様にしてWL4、WL5に生じたノイズはWL6、WL7に生じたノイズによりVSSD上で打ち消される。
【0047】
本例でもメモリーアレー全体で見ると、図6(a)に示したパターンを縦横に繰り返しているので、DL0Tに接続しているMCに接続するWLのうち半数(図中ではWL0、WL1)をSWD列Uに接続し、残りの半数(図中ではWL4、WL5)をSWD列Dに接続する。また、DL0Bに接続しているMCに接続するWLのうち半数(図中ではWL2、WL3)をSWD列Uに接続し、残りの半数(図中ではWL6、WL7)をSWD列Dに接続する。従って、一本のデータ線に接続しているメモリーセルに接続するワード線のうち、半数を一方の列のサブワードドライバ列に接続し、残りの半数を他方の列のサブワードドライバ列に接続している。
【0048】
本発明の第三のワード線ノイズ低減アレーにおいても、データ線増幅時の正負のWLノイズをSWD中で互いに打ち消すことができ、WLノイズを低減できる。従って、センスアンプが読み出す信号の劣化を防ぐことができ、メモリー動作の信頼性を高めることができる。
【0049】
(実施例4)
図7に本発明の第四のワード線ノイズ低減アレイのレイアウトと回路図を示す。本実施例ではSWD列とメモリアレイの境界部は図11と同じであるが、メモリセルアレイMC4、MC5、MC6、MC7のデータ線コンタクトDLCTの向きを変えて、拡散層がDL方向に並んでいるメモリセルを交互に異なるDLに接続している点が実施例1、2、3と異なる。
【0050】
DL0Tに接続し、隣接する2個のメモリセルであるMC0とMC1に接続するWL0、WL1はともにSWDA−Uに接続している。一方、DL0Bに接続し、隣接する2個のメモリセルであるMC2とMC3に接続するWL2、WL3はともにSWDA−Dに接続している。また、隣接する2個のメモリセルであるMC4とMC5は楕円状のDLCTを拡散層の下よりに配置してDL0Bへ接続しているが、これらに接続するWL4、WL5はSWDA−Uに接続している。同様に、隣接する2個のメモリセルであるMC6とMC7は楕円状のDLCTを拡散層の下よりに配置してDL0Tへ接続しているが、これらに接続するWL6、WL7はSWDA−Uに接続している。
【0051】
したがって、本実施例においてはWL0、WL1に生じたノイズはWL4、WL5に生じたノイズによりVSSU上において打ち消される。同様にしてWL2、WL3に生じたノイズはWL6、WL7に生じたノイズによりVSSD上で打ち消される。
【0052】
本例でもメモリアレイ全体で見ると、図7(a)に示したパターンを縦横に繰り返しているので、DL0Tに接続しているMCに接続するWLのうち半数(図中ではWL0、WL1)をSWDA−Uに接続し、残りの半数(図中ではWL6、WL7)をSWDA−Dに接続する。また、DL0Bに接続しているMCに接続するWLのうち半数(図中ではWL4、WL5)をSWDA−Uに接続し、残りの半数(図中ではWL2、WL3)をSWDA−Dに接続する。従って、一本のデータ線に接続しているメモリセルに接続するワード線のうち、半数を一方の列のサブワードドライバ列に接続し、残りの半数を他方の列のサブワードドライバ列に接続している。
【0053】
本発明の第四のワード線ノイズ低減アレイにおいても、 データ線増幅時の正負のWLノイズをSWD中で互いに打ち消すことができ、WLノイズを低減できる。従って、センスアンプが読み出す信号の劣化を防ぐことができ、メモリ動作の信頼性を高めることができる。
【0054】
(実施例5)
本実施例は本発明のワード線ノイズ低減アレイに用いるための第二のサブワードドライバ(SWD)である。ここでは本発明の第一のワード線ノイズ低減アレイと組み合わせた場合を示すが、他のワード線ノイズ低減アレイについても適用可能である。
【0055】
図8に示すSWDでは図3のMWLBをMWLB0とMWLB1にわけ、その分FXの本数を半分に減らしている。この方式にするとSWDのレイアウト面積を低減できる場合がある。そして、SWDの配置を上下2段にし、VSSをVSSU1とVSSU2の2本に分けている。
【0056】
このようなSWDを用いた場合に、WLノイズを打ち消すためには、各VSSUに対して、DL0Tに接続するMCに接続するWLと、DL0Bに接続するMCに接続するWLの両方に対応するSWDを接続する必要がある。すなわち、図8では図1と同様にWL1、WL5がDL0Tに接続するMCに接続している。また、WL2、WL6がDL0Bに接続するMCに接続している。このような場合には、WL1が接続したSWD1とWL6が接続したSWD6をVSSU1に接続することにより、これらのWLでのWLノイズをVSSU1において打ち消すことができる。また、WL2が接続したSWD2とWL5が接続したSWD5をVSSU2に接続することにより、これらのWLでのWLノイズをVSSU2において打ち消すことができる。
【0057】
したがって、本発明のサブワードドライバと本発明のワード線ノイズ低減アレイを組み合わせて用いることにより、データ線増幅時の正負のWLノイズをSWD中で互いに打ち消すことができ、WLノイズを低減できる。従って、センスアンプが読み出す信号の劣化を防ぐことができ、メモリ動作の信頼性を高めることができる。
【0058】
(実施例6)
本実施例は本発明のワード線ノイズ低減アレイに用いるための第三のサブワードドライバ(SWD)である。ここでは本発明の第一のワード線ノイズ低減アレイと組み合わせた場合を示すが、他のワード線ノイズ低減アレイについても適用可能である。
【0059】
図9に示すSWDでは図8のSWD1のMN2に相当するトランジスタをSWD1とSWD6で共有し、互いのWL間を接続している。この方式にするとSWDで使用するトランジスタ数を減らすことができるため、SWDのレイアウト面積を低減できる。SWDの配置を上下2段にし、VSSをVSSU1とVSSU2の2本に分けているのは図8と同様である。
【0060】
このようなSWDを用いた場合に、WLノイズを打ち消すためには、各VSSUに対して、DL0Tに接続するMCに接続するWLと、DL0Bに接続するMCに接続するWLの両方に対応するSWDを接続する必要がある。すなわち、図9では図1と同様にWL1、WL5がDL0Tに接続するMCに接続している。また、WL2、WL6がDL0Bに接続するMCに接続している。このような場合には、WL1が接続したSWD1とWL6が接続したSWD6をVSSU1に接続することにより、これらのWLでのWLノイズをVSSU1において打ち消すことができる。また、WL2が接続したSWD2とWL5が接続したSWD5をVSSU2に接続することにより、これらのWLでのWLノイズをVSSU2において打ち消すことができる。
【0061】
したがって、本発明のサブワードドライバと本発明のワード線ノイズ低減アレイを組み合わせて用いることにより、データ線増幅時の正負のWLノイズをSWD中で互いに打ち消すことができ、WLノイズを低減できる。従って、センスアンプが読み出す信号の劣化を防ぐことができ、メモリ動作の信頼性を高めることができる。
【0062】
【発明の効果】
本発明のワード線ノイズ低減アレイDRAMでは、データ線上にどのようなパターンの信号が出てきた場合でも、データ線増幅時に、正負のワード線ノイズがサブワードドライバ中で互いに打ち消し合う方向で働くため、ワード線ノイズを低減できる。従って、センスアンプが読み出す信号の劣化を防ぐことができ、メモリ動作の信頼性を高めることができる。
【0063】
また、メモリセルから出てくる信号量に注目すると、データ線−ワード線間のカップリング容量がのバランスが悪いメモリアレイよりも小さな信号まで正確にセンスすることができるため、メモリセルのキャパシタ容量が十分にとれない場合や、リーク電流によってメモリセルキャパシタに蓄積されている電荷が減少した場合に対する動作マージンを広くすることができる。したがって、本発明のアレイを用いると、DRAMのリフレッシュ特性を改善することができる。また、DRAMの製造プロセスを容易化することができる。
【図面の簡単な説明】
【図1】本発明の第一のワード線ノイズ低減アレイのレイアウトと回路図である。
【図2】DRAMチップの構成図である。
【図3】本発明のワード線ノイズ低減アレイに用いる第一のサブワードドライバの回路図である。
【図4】本発明の第一のワード線ノイズ低減アレイでのノイズ低減の原理を示す図である。
【図5】本発明の第二のワード線ノイズ低減アレイのレイアウトと回路図である。
【図6】本発明の第三のワード線ノイズ低減アレイのレイアウトと回路図である。
【図7】本発明の第四のワード線ノイズ低減アレイのレイアウトと回路図である。
【図8】本発明のワード線ノイズ低減アレイに用いる第二のサブワードドライバの回路図である。
【図9】本発明のワード線ノイズ低減アレイに用いる第三のサブワードドライバの回路図である。
【図10】本願に先立って検討したDRAMメモリアレイのレイアウトと回路図である。
【図11】図10のメモリセルのレイアウトと回路図の拡大図である。
【図12】図11のメモリアレイのメモリ要部の断面図である。
【図13】図10のメモリアレイでのワード線ノイズ発生の原理を示した図である。
【図14】図10のメモリアレイのセンスアンプの回路図と動作波形である。
【符号の説明】
WL…ワード線
SWD…サブワードドライバ
DL…データ線
SA…センスアンプ
MC…メモリセル
ACT… MOSトランジスタの活性領域
SNCT…ストレージノードコンタクト
DLCT…データ線コンタクト
TG…選択トランジスタ
CS…セルキャパシタ
PL…プレート
SN…セルキャパシタ下部電極
MWLB…メインワード線
FX…サブワードドライバ選択線
SHR…共有SA選択線
CSP…PMOSコモンソース
CSN…NMOSコモンソース
BLEQ…データ線イコライズ線
VBLR…データ線参照電源
SIO、SIOB…サブI/O線
M2、M3…配線層。
Claims (4)
- 隣接して設けられた第1及び第2のデータ線と、
前記第1及び第2のデータ線と交差し、連続して配置される8本のワード線を含む複数のワード線と、
複数のメモリセルと、
前記複数のワード線と接続される第1乃至第8ワードドライバを含む複数のワードドライバと、
前記第1及び第8ワードドライバに非選択レベル電圧を供給し、前記第1及び第8ワードドライバに接続される第1電源線と、
前記第4及び第5ワードドライバに非選択レベル電圧を供給し、前記第4及び第5ワードドライバに接続される第2電源線と、
前記第2及び第7ワードドライバに非選択レベル電圧を供給し、前記第2及び第7ワードドライバに接続される第3電源線と、
前記第3及び第6ワードドライバに非選択レベル電圧を供給し、前記第3及び第6ワードドライバに接続される第4電源線と、
前記第1および第2データ線に接続されるセンスアンプとを具備し、
前記8本のワード線は、第1、第2、第3、第4、第5、第6、第7、第8ワード線の順に配置され、
前記複数のメモリセルのうち、第1メモリセルは前記第1ワード線と前記第1データ線に接続され、第2メモリセルは前記第2ワード線と前記第1データ線に接続され、第3メモリセルは前記第3ワード線と前記第2データ線と接続され、第4メモリセルは前記第4ワード線と前記第2データ線に接続され、第5メモリセルは前記第5ワード線と前記第1データ線に接続され、第6メモリセルは前記第6ワード線と前記第1データ線に接続され、第7メモリセルは前記第7ワード線と前記第2データ線に接続され、第8メモリセルは前記第8ワード線と前記第2データ線に接続され、
前記第1ワード線は前記第1ワードドライバに接続され、前記第2ワード線は前記第2ワードドライバに接続され、前記第3ワード線は前記第3ワードドライバに接続され、前記第4ワード線は前記第4ワードドライバに接続され、前記第5ワード線は前記第5ワードドライバに接続され、前記第6ワード線は前記第6ワードドライバに接続され、前記第7ワード線は前記第7ワードドライバに接続され、前記第8ワード線は前記第8ワードドライバに接続され、
前記第1及び第2データ線は、前記第1、第4、第5、第8ワードドライバが配置される領域と、前記第2、第3、第6、第7ワードドライバが配置される領域との間に配置される半導体装置。 - 請求項1の半導体装置において、
前記第1及び第2データ線と、前記複数のワード線と、前記複数のメモリセルは、四辺形の領域内に配置され、
前記第1及び第8ワードドライバは、前記四辺形の第1辺に沿って配置され、
前記第4及び第5ワードドライバは、前記第1及び第8ワードドライバを含む領域に沿って配置され、
前記第2及び第7ワードドライバは、前記第1辺と対向する第2辺に沿って配置され、
前記第3及び第6ワードドライバは、前記第2及び第7ワードドライバが配置される領域に沿って配置される半導体装置。 - 請求項1の半導体装置において、
前記第1及び第2メモリセルは、前記第1データ線へのコンタクトを共有し、前記第3及び第4メモリセルは、前記第2データ線へのコンタクトを共有し、前記第5及び第6メモリセルは、前記第1データ線へのコンタクトを共有し、前記第7及び第8メモリセルは 、前記第2データ線へのコンタクトを共有することを特徴とする半導体装置。 - 請求項1の半導体装置において、
前記複数のメモリセルは、それぞれMOSトランジスタとキャパシタを具備し、
前記各々のMOSトランジスタのゲートは、対応する前記複数のワード線と接続される半導体装置。
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