JP3522788B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性記憶装置と
その製造方法に関し、例えばいわゆるフラッシュＲＯＭ
のように電気的に書き込みと消去動作を可能にした不揮
発性記憶装置とその製造方法に利用して有効な技術に関
するものである。
その製造方法に関し、例えばいわゆるフラッシュＲＯＭ
のように電気的に書き込みと消去動作を可能にした不揮
発性記憶装置とその製造方法に利用して有効な技術に関
するものである。
【０００２】
【従来の技術】マイクロコンピュータにおけるプログラ
ムメモリには、製造工程で情報を書き込むマスクＲＯＭ
（リード・オンリー・メモリ）と、製造後に情報を電気
的に書き込み、紫外線の照射によって消去を行うむＥＰ
ＲＯＭ（イレーザブル＆プログラマブル・リード・オン
リー・メモリ）、消去動作も電気的に行うＥＥＰＲＯＭ
（エレクトリカリ・イレーザブル＆プログラマブル・リ
ード・オンリー・メモリ）があるが、プログラムデバッ
グが容易に行えることから、上記ＥＰＲＯＭ又はＥＥＰ
ＲＯＭが広く使われている。
ムメモリには、製造工程で情報を書き込むマスクＲＯＭ
（リード・オンリー・メモリ）と、製造後に情報を電気
的に書き込み、紫外線の照射によって消去を行うむＥＰ
ＲＯＭ（イレーザブル＆プログラマブル・リード・オン
リー・メモリ）、消去動作も電気的に行うＥＥＰＲＯＭ
（エレクトリカリ・イレーザブル＆プログラマブル・リ
ード・オンリー・メモリ）があるが、プログラムデバッ
グが容易に行えることから、上記ＥＰＲＯＭ又はＥＥＰ
ＲＯＭが広く使われている。
【０００３】従来のＥＰＲＯＭ、あるいはＥＥＰＲＯＭ
の一種であるフラッシュＲＯＭは、ワード線とデータ線
の交点にメモリセルを配置するというノア型のメモリア
レイが主流であったが、メモリアレイを小型化するため
にノア型のように専用のソース線やデータ線を持たない
で、ソース線とデータ線とを埋め込みの半導体領域で構
成し、隣接するメモリセル間でソース線とデータ線とを
共用する、いわゆるコンタクトレスアレイが開発されて
いる。このようなコンタクトアレイを持つ不揮発性記憶
装置に関しては、特開平２−２４１０６０号公報（以
下、第１公知例という）がある。
の一種であるフラッシュＲＯＭは、ワード線とデータ線
の交点にメモリセルを配置するというノア型のメモリア
レイが主流であったが、メモリアレイを小型化するため
にノア型のように専用のソース線やデータ線を持たない
で、ソース線とデータ線とを埋め込みの半導体領域で構
成し、隣接するメモリセル間でソース線とデータ線とを
共用する、いわゆるコンタクトレスアレイが開発されて
いる。このようなコンタクトアレイを持つ不揮発性記憶
装置に関しては、特開平２−２４１０６０号公報（以
下、第１公知例という）がある。
【０００４】埋め込み層からなるデータ線間にコントロ
ールゲートからなるＭＯＳＦＥＴと、フローティングゲ
ートとコントロールゲートからなる不揮発性記憶素子を
設けてスプリットゲート構成にしたＥＰＲＯＭとして、
米国特許第４，８８７，２３８号（以下、第２公知例と
いう）がある。
ールゲートからなるＭＯＳＦＥＴと、フローティングゲ
ートとコントロールゲートからなる不揮発性記憶素子を
設けてスプリットゲート構成にしたＥＰＲＯＭとして、
米国特許第４，８８７，２３８号（以下、第２公知例と
いう）がある。
【０００５】埋め込みＮ+ 層からなるデータ線の一方に
Ｎ- 層を設けて非対称とし、書き込みと読み出し動作を
逆バイアスで行うようにしたＥＰＲＯＭとして、１９８
８年アイ・イー・イー・イー（ＩＥＥＥ）、ＩＥＤＭ８
８、ｐｐ．４３２−４３５（以下、第３公知例という）
がある。
Ｎ- 層を設けて非対称とし、書き込みと読み出し動作を
逆バイアスで行うようにしたＥＰＲＯＭとして、１９８
８年アイ・イー・イー・イー（ＩＥＥＥ）、ＩＥＤＭ８
８、ｐｐ．４３２−４３５（以下、第３公知例という）
がある。
【０００６】埋め込みＮ+ 層の一方を２つのメモリセル
に共通のソース線にし、それを挟んで左右に設けられる
一対の埋め込みＮ+ 層をデータ線専用にし、ソース線を
異にする隣接データ線間をフィールド絶縁膜で分離した
フラッシュＲＯＭとして、特開平３−２５０４９５号公
報（以下、第４公知例という）がある。
に共通のソース線にし、それを挟んで左右に設けられる
一対の埋め込みＮ+ 層をデータ線専用にし、ソース線を
異にする隣接データ線間をフィールド絶縁膜で分離した
フラッシュＲＯＭとして、特開平３−２５０４９５号公
報（以下、第４公知例という）がある。
【０００７】埋め込みＮ+ 層の一方の端部に接続される
トンネル絶縁膜領域をフローティングゲートの一方の下
部に設けたフラッシュＲＯＭとして、特開昭６４−５７
７５８号公報（以下、第５公知例という）がある。
トンネル絶縁膜領域をフローティングゲートの一方の下
部に設けたフラッシュＲＯＭとして、特開昭６４−５７
７５８号公報（以下、第５公知例という）がある。
【０００８】
【発明が解決しようとする課題】上記第１ないし第３公
知例においては、チャンネル電流を流したときに発生す
るホットエレクトロンをフローティングに注入して書き
込み動作を行うものである。このため、不揮発性記憶素
子のドレインには、約８Ｖ程度の高い電圧を印加する必
要があること、及びこのときに数百μＡ〜１ｍＡ程度の
チャンネル電流を流す必要がある。この結果、書き込み
の低電圧化が困難となるばかりでなく、上記のような大
きなチャンネル電流を流すために内部回路にて形成され
た昇圧電圧により、上記書き込み高電圧を形成すること
が極めて難しく、外部に書き込み用の高電圧電源を必要
とする。また、データ線を拡散層で構成しており、その
寄生抵抗の抵抗値が数十ないし百Ω程度と大きいので、
上記のように大きなチャンネル電流に対応した書き込み
電流による電圧降下が無視できなく、データ線に接続さ
れる位置によって、不揮発性記憶素子のドレインに印加
される書き込み電圧が異なり、安定した書き込み動作が
行えなくなるという問題がある。
知例においては、チャンネル電流を流したときに発生す
るホットエレクトロンをフローティングに注入して書き
込み動作を行うものである。このため、不揮発性記憶素
子のドレインには、約８Ｖ程度の高い電圧を印加する必
要があること、及びこのときに数百μＡ〜１ｍＡ程度の
チャンネル電流を流す必要がある。この結果、書き込み
の低電圧化が困難となるばかりでなく、上記のような大
きなチャンネル電流を流すために内部回路にて形成され
た昇圧電圧により、上記書き込み高電圧を形成すること
が極めて難しく、外部に書き込み用の高電圧電源を必要
とする。また、データ線を拡散層で構成しており、その
寄生抵抗の抵抗値が数十ないし百Ω程度と大きいので、
上記のように大きなチャンネル電流に対応した書き込み
電流による電圧降下が無視できなく、データ線に接続さ
れる位置によって、不揮発性記憶素子のドレインに印加
される書き込み電圧が異なり、安定した書き込み動作が
行えなくなるという問題がある。
【０００９】上記第４公知例においては、上記同様な問
題を有することの他、埋め込みＮ+層からなるデータ線
をフィールド絶縁膜により分離するので、フィールド絶
縁膜の幅、フローティングゲートとフィールド絶縁膜間
のマスク合わせ余裕が必要となり、結局メモリセルサイ
ズを大きくしてしまうという問題を有する。
題を有することの他、埋め込みＮ+層からなるデータ線
をフィールド絶縁膜により分離するので、フィールド絶
縁膜の幅、フローティングゲートとフィールド絶縁膜間
のマスク合わせ余裕が必要となり、結局メモリセルサイ
ズを大きくしてしまうという問題を有する。
【００１０】上記第５公知例においては、トンネル領域
（トンネル絶縁膜）をフローティングゲートからはみ出
さずに、かつ、一方の埋め込みＮ+ 層のみと重なるよう
に形成する必要がある。このため、トンネル領域とフロ
ーティングゲート間のマスク合わせ余裕が必要となり、
メモリセルサイズが大きくなってしまう。
（トンネル絶縁膜）をフローティングゲートからはみ出
さずに、かつ、一方の埋め込みＮ+ 層のみと重なるよう
に形成する必要がある。このため、トンネル領域とフロ
ーティングゲート間のマスク合わせ余裕が必要となり、
メモリセルサイズが大きくなってしまう。
【００１１】この発明の目的は、実質的なメモリセルサ
イズを小さくし、かつ実質的に低電圧動作及び低電流動
作を実現した不揮発性記憶装置とその製造方法を提供す
ることにある。この発明の他の目的は、実質的に低電圧
動作及び低電流動作を実現した不揮発性記憶装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。
イズを小さくし、かつ実質的に低電圧動作及び低電流動
作を実現した不揮発性記憶装置とその製造方法を提供す
ることにある。この発明の他の目的は、実質的に低電圧
動作及び低電流動作を実現した不揮発性記憶装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１導電型の半導体基板の
一主面に第１ゲート絶縁膜を介してフローティングゲー
トを設け、このフローティングゲートの上部に第２ゲー
ト絶縁膜を介してコントロールゲートを設け、上記フロ
ーティングゲートを挟むように半導体基板上に形成され
た第２導電型の一対のソース，ドレインを構成する半導
体領域のうちの一方のソース，ドレインにおいてフロー
ティングゲートとオーバーラップする部分に低濃度の第
２導電型の半導体領域を設け、フローティングゲートか
ら第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流
によって上記一対のソース，ドレインのうちの他方のソ
ース，ドレインに電子を引き抜くという書き込み動作
と、上記一対のソース，ドレイン又は半導体基板から第
１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によ
ってフローティングゲートに電子を注入するという消去
動作と、上記コントロールゲートの電位を高くして一方
のソース，ドレイン領域から他方のソース，ドレイン領
域にメモリ電流が流れるか否かをセンスするという読み
出し動作を行わせる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１導電型の半導体基板の
一主面に第１ゲート絶縁膜を介してフローティングゲー
トを設け、このフローティングゲートの上部に第２ゲー
ト絶縁膜を介してコントロールゲートを設け、上記フロ
ーティングゲートを挟むように半導体基板上に形成され
た第２導電型の一対のソース，ドレインを構成する半導
体領域のうちの一方のソース，ドレインにおいてフロー
ティングゲートとオーバーラップする部分に低濃度の第
２導電型の半導体領域を設け、フローティングゲートか
ら第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流
によって上記一対のソース，ドレインのうちの他方のソ
ース，ドレインに電子を引き抜くという書き込み動作
と、上記一対のソース，ドレイン又は半導体基板から第
１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によ
ってフローティングゲートに電子を注入するという消去
動作と、上記コントロールゲートの電位を高くして一方
のソース，ドレイン領域から他方のソース，ドレイン領
域にメモリ電流が流れるか否かをセンスするという読み
出し動作を行わせる。
【００１３】また、第１導電型の半導体基板の一主面に
形成された一対のソース，ドレインを構成する第２導電
型の半導体領域のうち一方のソース，ドレイン領域に対
して第１ゲート絶縁膜を介して一端がオーバーラップす
るようフローティングゲートを形成し、このフローティ
ングゲートの上部及びその他端側と他方のソース，ドレ
インとの間の半導体基板上部において第２ゲート絶縁膜
を介してコントロールゲートを設け、フローティングゲ
ートから第１ゲート絶縁膜を通して流れるＦ−Ｎトンネ
ル電流によって上記一対のソース，ドレインのうちの一
方のソース，ドレインに電子を引き抜くという書き込み
動作と、上記一方のソース，ドレイン又は半導体基板か
ら第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流
によってフローティングゲートに電子を注入するという
消去動作と、上記コントロールゲートの電位を高くして
他方のソース，ドレイン領域から一方のソース，ドレイ
ン領域にメモリ電流が流れるか否かをセンスするという
読み出し動作を行わせる。
形成された一対のソース，ドレインを構成する第２導電
型の半導体領域のうち一方のソース，ドレイン領域に対
して第１ゲート絶縁膜を介して一端がオーバーラップす
るようフローティングゲートを形成し、このフローティ
ングゲートの上部及びその他端側と他方のソース，ドレ
インとの間の半導体基板上部において第２ゲート絶縁膜
を介してコントロールゲートを設け、フローティングゲ
ートから第１ゲート絶縁膜を通して流れるＦ−Ｎトンネ
ル電流によって上記一対のソース，ドレインのうちの一
方のソース，ドレインに電子を引き抜くという書き込み
動作と、上記一方のソース，ドレイン又は半導体基板か
ら第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流
によってフローティングゲートに電子を注入するという
消去動作と、上記コントロールゲートの電位を高くして
他方のソース，ドレイン領域から一方のソース，ドレイ
ン領域にメモリ電流が流れるか否かをセンスするという
読み出し動作を行わせる。
【００１４】
【作用】上記した手段によれば、１つのソース，ドレイ
ンをワード線方向に隣接する２つのメモリセルに対し
て、データ線又はソース線として互いに共用できるから
メモリセルサイズの実質的な小型化が可能となり、トン
ネル電流によって書き込み動作と消去動作を行うもので
あるので、書き込み動作や消去動作に必要な高電圧を内
部回路により形成することができる。
ンをワード線方向に隣接する２つのメモリセルに対し
て、データ線又はソース線として互いに共用できるから
メモリセルサイズの実質的な小型化が可能となり、トン
ネル電流によって書き込み動作と消去動作を行うもので
あるので、書き込み動作や消去動作に必要な高電圧を内
部回路により形成することができる。
【００１５】
【実施例】図１には、この発明に係る不揮発性記憶装置
の一実施例のメモリアレイ部の回路図が示されている。
同図には、代表としてワード線Ｗ０〜Ｗ２、データ線Ｄ
０〜Ｄ３と、メモリセルＱ００〜Ｑ２２が例示的に示さ
れている。
の一実施例のメモリアレイ部の回路図が示されている。
同図には、代表としてワード線Ｗ０〜Ｗ２、データ線Ｄ
０〜Ｄ３と、メモリセルＱ００〜Ｑ２２が例示的に示さ
れている。
【００１６】メモリセルは、Ｑ０２により例示的に示さ
れているように、黒く示した一方のソース，ドレインは
埋め込みＮ+ 層からなり、フローティングゲートと第１
ゲート絶縁膜を介してオーバーラップする部分を持つ。
これに対して、線で示された他方のソース，ドレイン
は、埋め込みＮ- 層からなり、フローティングゲートと
第１ゲート絶縁膜を介してオーバーラップする部分を持
つ。
れているように、黒く示した一方のソース，ドレインは
埋め込みＮ+ 層からなり、フローティングゲートと第１
ゲート絶縁膜を介してオーバーラップする部分を持つ。
これに対して、線で示された他方のソース，ドレイン
は、埋め込みＮ- 層からなり、フローティングゲートと
第１ゲート絶縁膜を介してオーバーラップする部分を持
つ。
【００１７】メモリセルＱ０１について説明すると、デ
ータ線Ｄ２に接続されるソース，ドレインは、上記のよ
うに埋め込みＮ+ 層であるが、同じデータ線Ｄ２に接続
される隣接するメモリセルＱ０２においては、上記のよ
うに埋め込みＮ- 層からなるものである。それ故、１つ
のデータ線Ｄ２は、埋め込みＮ+ 層が同図において縦方
向に延長されて構成され、その右端にＮ- 層が並んで配
置される。このことは、次に説明するレイアウト図及び
断面構造図から明らかになるであろう。
ータ線Ｄ２に接続されるソース，ドレインは、上記のよ
うに埋め込みＮ+ 層であるが、同じデータ線Ｄ２に接続
される隣接するメモリセルＱ０２においては、上記のよ
うに埋め込みＮ- 層からなるものである。それ故、１つ
のデータ線Ｄ２は、埋め込みＮ+ 層が同図において縦方
向に延長されて構成され、その右端にＮ- 層が並んで配
置される。このことは、次に説明するレイアウト図及び
断面構造図から明らかになるであろう。
【００１８】ワード線Ｗ０〜Ｗ２は、上記データ線Ｄ０
〜Ｄ３と交差するよう同図において横方向に延長され
る。ワード線Ｗ０は、同じ行に配置されるメモリセルＱ
００〜Ｑ０２のコントロールゲートに接続される。実際
には、後述するようにコントロールゲートとワード線と
一体的に形成される。
〜Ｄ３と交差するよう同図において横方向に延長され
る。ワード線Ｗ０は、同じ行に配置されるメモリセルＱ
００〜Ｑ０２のコントロールゲートに接続される。実際
には、後述するようにコントロールゲートとワード線と
一体的に形成される。
【００１９】上記のようなメモリアレイの構成では、デ
ータ線Ｄ１は、その左側に配置されるメモリセルＱ００
〜Ｑ２０に対してはソース線とし、右側に配置されるメ
モリセルＱ０１〜Ｑ２１に対してドレイン線として共通
に用いられる。同様に、データ線Ｄ２は、その左側に配
置されるメモリセルＱ０１〜Ｑ２１に対してはソース線
とし、右側に配置されるメモリセルＱ０２〜Ｑ２２に対
してドレイン線として共通に用いられる。このように、
メモリアレイの両端のデータ線Ｄ０とＤ３を除いて、そ
の中間に配置されるデータ線Ｄ１，Ｄ２を、ワード線方
向に隣接する２つのメモリセルのソース，ドレインに共
用できるから、メモリセルサイズを実質的に小さく形成
することができる。
ータ線Ｄ１は、その左側に配置されるメモリセルＱ００
〜Ｑ２０に対してはソース線とし、右側に配置されるメ
モリセルＱ０１〜Ｑ２１に対してドレイン線として共通
に用いられる。同様に、データ線Ｄ２は、その左側に配
置されるメモリセルＱ０１〜Ｑ２１に対してはソース線
とし、右側に配置されるメモリセルＱ０２〜Ｑ２２に対
してドレイン線として共通に用いられる。このように、
メモリアレイの両端のデータ線Ｄ０とＤ３を除いて、そ
の中間に配置されるデータ線Ｄ１，Ｄ２を、ワード線方
向に隣接する２つのメモリセルのソース，ドレインに共
用できるから、メモリセルサイズを実質的に小さく形成
することができる。
【００２０】図２には、上記メモリアレイ部の一実施例
のレイアウト図が示されている。同図において、細い実
線で示されたようにコントロールゲートと一体的に形成
されるワード線Ｗ０〜Ｗ２が横方向に延長されている。
これに対して、一点鎖線で示されたデータ線Ｄ０〜Ｄ３
は、上記ワード線と交差するように縦方向に延長され
る。データ線Ｄ０について説明すると、比較的大きな幅
をもって形成された埋め込みＮ+ 層に対して、その右側
にそって比較的細い幅をもって形成される埋め込みＮ-
層が設けられる。他のデータ線Ｄ１〜Ｄ３においても同
様である。
のレイアウト図が示されている。同図において、細い実
線で示されたようにコントロールゲートと一体的に形成
されるワード線Ｗ０〜Ｗ２が横方向に延長されている。
これに対して、一点鎖線で示されたデータ線Ｄ０〜Ｄ３
は、上記ワード線と交差するように縦方向に延長され
る。データ線Ｄ０について説明すると、比較的大きな幅
をもって形成された埋め込みＮ+ 層に対して、その右側
にそって比較的細い幅をもって形成される埋め込みＮ-
層が設けられる。他のデータ線Ｄ１〜Ｄ３においても同
様である。
【００２１】上記２つのデータ線Ｄ０，Ｄ１の間には、
実線で示されたフローティングゲートが設けられる。フ
ローティングゲートは、その左右両端が上記データ線Ｄ
０とＤ１とオーバーラップするように形成される。この
とき、フローティングゲートの左端はデータ線Ｄ０を構
成する上記埋め込みＮ- 層にオーバーラップし、右端は
データ線Ｄ１を構成する上記埋め込みＮ+ 層にオーバー
ラップする。
実線で示されたフローティングゲートが設けられる。フ
ローティングゲートは、その左右両端が上記データ線Ｄ
０とＤ１とオーバーラップするように形成される。この
とき、フローティングゲートの左端はデータ線Ｄ０を構
成する上記埋め込みＮ- 層にオーバーラップし、右端は
データ線Ｄ１を構成する上記埋め込みＮ+ 層にオーバー
ラップする。
【００２２】図３の（Ａ）には、図２の矢印Ａ方向の概
略構造断面図が示され、（Ｂ）には、図２の矢印Ｂ方向
の概略構造断面図が示されている。（Ａ）においては、
ワード線に沿った断面図であり、データ線Ｄ０〜Ｄ３は
埋め込みＮ+ 層に対して右側に埋め込みＮ- 層が形成さ
れるよう左右非対称に構成される。上記Ｎ- 層とＮ+層
間の基板表面には、トンネル絶縁膜を構成する薄い厚さ
の第１ゲート絶縁膜を介して、フローティングゲートＦ
Ｇが形成される。このフローティングゲートＦＧの両端
は、上記第１ゲート絶縁膜を介してＮ- 層とＮ+ 層にオ
ーバーラップしていてる。コントロールゲートＣＧと一
体的に構成されるワード線Ｗ０は、上記フローティング
ゲートＦＧの上部に第２ゲート絶縁膜を介して形成され
る。
略構造断面図が示され、（Ｂ）には、図２の矢印Ｂ方向
の概略構造断面図が示されている。（Ａ）においては、
ワード線に沿った断面図であり、データ線Ｄ０〜Ｄ３は
埋め込みＮ+ 層に対して右側に埋め込みＮ- 層が形成さ
れるよう左右非対称に構成される。上記Ｎ- 層とＮ+層
間の基板表面には、トンネル絶縁膜を構成する薄い厚さ
の第１ゲート絶縁膜を介して、フローティングゲートＦ
Ｇが形成される。このフローティングゲートＦＧの両端
は、上記第１ゲート絶縁膜を介してＮ- 層とＮ+ 層にオ
ーバーラップしていてる。コントロールゲートＣＧと一
体的に構成されるワード線Ｗ０は、上記フローティング
ゲートＦＧの上部に第２ゲート絶縁膜を介して形成され
る。
【００２３】図３（Ｂ）においては、２つのワード線の
間のメモリセルが形成されない部分の概略構造断面図が
示されている。図２では、省略されているが、（Ｂ）に
示すように素子が形成されない部分には、Ｐ型チャンネ
ルストッパー領域が形成されて隣接するメモリセル間で
リーク電流が流れないようにされる。
間のメモリセルが形成されない部分の概略構造断面図が
示されている。図２では、省略されているが、（Ｂ）に
示すように素子が形成されない部分には、Ｐ型チャンネ
ルストッパー領域が形成されて隣接するメモリセル間で
リーク電流が流れないようにされる。
【００２４】図４の（Ａ）には、図２の矢印Ｃ方向の概
略構造断面図が示され、（Ｂ）には、図２の矢印Ｄ方向
の概略構造断面図が示され、（Ｃ）には図２の矢印Ｅ方
向の概略構造断面図が示されている。
略構造断面図が示され、（Ｂ）には、図２の矢印Ｄ方向
の概略構造断面図が示され、（Ｃ）には図２の矢印Ｅ方
向の概略構造断面図が示されている。
【００２５】図４（Ａ）においては、隣接するデータ線
間に沿った概略構造断面図であり、ワード線Ｗ０〜Ｗ３
（コントロールゲートＣＧ）、第２ゲート絶縁膜、フロ
ーティングゲートＦＧ、第１ゲート絶縁膜及びＰ型チャ
ンネルストッパー領域及び基板Ｐ- との関係が示されて
いる。
間に沿った概略構造断面図であり、ワード線Ｗ０〜Ｗ３
（コントロールゲートＣＧ）、第２ゲート絶縁膜、フロ
ーティングゲートＦＧ、第１ゲート絶縁膜及びＰ型チャ
ンネルストッパー領域及び基板Ｐ- との関係が示されて
いる。
【００２６】図４（Ｂ）においては、データ線に沿った
概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロ
ールゲートＣＧ）、データ線Ｄ１を構成する埋め込みＮ
+ 層及び基板Ｐ- との関係が示されている。
概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロ
ールゲートＣＧ）、データ線Ｄ１を構成する埋め込みＮ
+ 層及び基板Ｐ- との関係が示されている。
【００２７】図４（Ｃ）においては、データ線に沿った
概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロ
ールゲートＣＧ）、データ線Ｄ１を構成する埋め込みＮ
- 層及び基板Ｐ- との関係が示されている。
概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロ
ールゲートＣＧ）、データ線Ｄ１を構成する埋め込みＮ
- 層及び基板Ｐ- との関係が示されている。
【００２８】図５には、この発明に係る不揮発性記憶装
置の他の一実施例のメモリアレイ部の回路図が示されて
いる。同図には、代表としてワード線Ｗ０〜Ｗ２、デー
タ線Ｄ０〜Ｄ３と、メモリセルＱ００〜Ｑ２２が例示的
に示されている。
置の他の一実施例のメモリアレイ部の回路図が示されて
いる。同図には、代表としてワード線Ｗ０〜Ｗ２、デー
タ線Ｄ０〜Ｄ３と、メモリセルＱ００〜Ｑ２２が例示的
に示されている。
【００２９】メモリセルは、Ｑ０２により例示的に示さ
れているように、フローティングゲートとコントロール
ゲートとを持つ素子ＱＢと、コントロールゲートとのみ
を持つ素子ＱＡとが直列形態にされた、いわゆるスプリ
ットゲート構造とされている。素子ＱＢは、第１ゲート
絶縁膜を介してフローティングゲートが形成され、その
上に第２ゲート絶縁膜を介してコントロールゲートが形
成される。素子ＱＡは、第３ゲート絶縁膜を介してコン
トロールゲートが形成される。
れているように、フローティングゲートとコントロール
ゲートとを持つ素子ＱＢと、コントロールゲートとのみ
を持つ素子ＱＡとが直列形態にされた、いわゆるスプリ
ットゲート構造とされている。素子ＱＢは、第１ゲート
絶縁膜を介してフローティングゲートが形成され、その
上に第２ゲート絶縁膜を介してコントロールゲートが形
成される。素子ＱＡは、第３ゲート絶縁膜を介してコン
トロールゲートが形成される。
【００３０】メモリセルＱ０１について説明すると、デ
ータ線Ｄ２側には上記素子ＱＢが配置され、同じデータ
線Ｄ２に接続される隣接するメモリセルＱ０２において
は、素子ＱＡが配置される。ワード線Ｗ０〜Ｗ２は、上
記データ線Ｄ０〜Ｄ３と交差するよう同図において横方
向に延長される。ワード線Ｗ０は、同じ行に配置される
メモリセルＱ００〜Ｑ０２のコントロールゲートに接続
される。実際には、後述するようにコントロールゲート
とワード線と一体的に形成される。
ータ線Ｄ２側には上記素子ＱＢが配置され、同じデータ
線Ｄ２に接続される隣接するメモリセルＱ０２において
は、素子ＱＡが配置される。ワード線Ｗ０〜Ｗ２は、上
記データ線Ｄ０〜Ｄ３と交差するよう同図において横方
向に延長される。ワード線Ｗ０は、同じ行に配置される
メモリセルＱ００〜Ｑ０２のコントロールゲートに接続
される。実際には、後述するようにコントロールゲート
とワード線と一体的に形成される。
【００３１】上記のようなメモリアレイの構成では、デ
ータ線Ｄ１は、その左側に配置されるメモリセルＱ００
〜Ｑ２０に対してはソース線とし、右側に配置されるメ
モリセルＱ０１〜Ｑ２１に対してドレイン線として共通
に用いられる。同様に、データ線Ｄ２は、その左側に配
置されるメモリセルＱ０１〜Ｑ２１に対してはソース線
とし、右側に配置されるメモリセルＱ０２〜Ｑ２２に対
してドレイン線として共通に用いられる。このように、
メモリアレイの両端のデータ線Ｄ０とＤ３を除いて、そ
の中間に配置されるデータ線Ｄ１，Ｄ２を、ワード線方
向に隣接する２つのメモリセルのソース，ドレインに共
用できるから、メモリセルサイズを実質的に小さく形成
することができる。
ータ線Ｄ１は、その左側に配置されるメモリセルＱ００
〜Ｑ２０に対してはソース線とし、右側に配置されるメ
モリセルＱ０１〜Ｑ２１に対してドレイン線として共通
に用いられる。同様に、データ線Ｄ２は、その左側に配
置されるメモリセルＱ０１〜Ｑ２１に対してはソース線
とし、右側に配置されるメモリセルＱ０２〜Ｑ２２に対
してドレイン線として共通に用いられる。このように、
メモリアレイの両端のデータ線Ｄ０とＤ３を除いて、そ
の中間に配置されるデータ線Ｄ１，Ｄ２を、ワード線方
向に隣接する２つのメモリセルのソース，ドレインに共
用できるから、メモリセルサイズを実質的に小さく形成
することができる。
【００３２】図６には、上記メモリアレイ部の一実施例
のレイアウト図が示されている。同図において、細い実
線で示されたようにコントロールゲートと一体的に形成
されるワード線Ｗ０〜Ｗ２が横方向に延長されている。
これに対して、一点鎖線で示されたデータ線Ｄ０〜Ｄ３
は、上記ワード線と交差するように縦方向に延長され
る。
のレイアウト図が示されている。同図において、細い実
線で示されたようにコントロールゲートと一体的に形成
されるワード線Ｗ０〜Ｗ２が横方向に延長されている。
これに対して、一点鎖線で示されたデータ線Ｄ０〜Ｄ３
は、上記ワード線と交差するように縦方向に延長され
る。
【００３３】上記２つのデータ線Ｄ０，Ｄ１の間には、
実線で示されたフローティングゲートが設けられる。フ
ローティングゲートは、その右端が上記データ線Ｄ１と
オーバーラップするように形成される。このとき、フロ
ーティングゲートの左端はデータ線Ｄ０と一定の間隔を
もって形成される。この間隔の部分にコントロールゲー
トのみを持つ素子ＱＡが形成される。
実線で示されたフローティングゲートが設けられる。フ
ローティングゲートは、その右端が上記データ線Ｄ１と
オーバーラップするように形成される。このとき、フロ
ーティングゲートの左端はデータ線Ｄ０と一定の間隔を
もって形成される。この間隔の部分にコントロールゲー
トのみを持つ素子ＱＡが形成される。
【００３４】図７の（Ａ）には、図６の矢印Ａ方向の概
略構造断面図が示され、（Ｂ）には、図６の矢印Ｂ方向
の概略構造断面図が示されている。（Ａ）においては、
ワード線に沿った断面図であり、データ線Ｄ０〜Ｄ３は
埋め込みＮ+ 層から構成される。左右一対のデータ線の
うち、右側に配置されるＮ+ 層間に対して、トンネル絶
縁膜を構成する薄い厚さの第１ゲート絶縁膜を介して、
右端がオーバーラップするようフローティングゲートＦ
Ｇが形成される。このフローティングゲートＧＧの左端
は、上記一対のデータ線間の中間部で終端されている。
第１ゲート絶縁膜は、例えば８ｎｍ程度の薄いトンネル
絶縁膜である。
略構造断面図が示され、（Ｂ）には、図６の矢印Ｂ方向
の概略構造断面図が示されている。（Ａ）においては、
ワード線に沿った断面図であり、データ線Ｄ０〜Ｄ３は
埋め込みＮ+ 層から構成される。左右一対のデータ線の
うち、右側に配置されるＮ+ 層間に対して、トンネル絶
縁膜を構成する薄い厚さの第１ゲート絶縁膜を介して、
右端がオーバーラップするようフローティングゲートＦ
Ｇが形成される。このフローティングゲートＧＧの左端
は、上記一対のデータ線間の中間部で終端されている。
第１ゲート絶縁膜は、例えば８ｎｍ程度の薄いトンネル
絶縁膜である。
【００３５】上記フローティングゲートＦＧの上には、
第２ゲート絶縁膜を介してワード線Ｗ０と一体的に形成
されるコントロールゲートＣＧが設けられる。このコン
トロールゲートＣＧは、上記フローティングゲートＦＧ
の左端と左側のデータ線との間の基板表面において第３
ゲート絶縁膜を介して形成される。上記第２ゲート絶縁
膜と第３ゲート絶縁膜は、特に制限されないが、通常の
ＭＯＳＦＥＴのゲート絶縁膜と同様に約２０ｎｍ程度の
厚さに形成される。
第２ゲート絶縁膜を介してワード線Ｗ０と一体的に形成
されるコントロールゲートＣＧが設けられる。このコン
トロールゲートＣＧは、上記フローティングゲートＦＧ
の左端と左側のデータ線との間の基板表面において第３
ゲート絶縁膜を介して形成される。上記第２ゲート絶縁
膜と第３ゲート絶縁膜は、特に制限されないが、通常の
ＭＯＳＦＥＴのゲート絶縁膜と同様に約２０ｎｍ程度の
厚さに形成される。
【００３６】図７（Ｂ）においては、２つのワード線の
間のメモリセルが形成されない部分の概略構造断面図が
示されている。図２では、省略されているが、（Ｂ）に
示すように素子が形成されない部分には、Ｐ型チャンネ
ルストッパー領域が形成されて隣接するメモリセル間で
リーク電流が流れないようにされる。
間のメモリセルが形成されない部分の概略構造断面図が
示されている。図２では、省略されているが、（Ｂ）に
示すように素子が形成されない部分には、Ｐ型チャンネ
ルストッパー領域が形成されて隣接するメモリセル間で
リーク電流が流れないようにされる。
【００３７】図８の（Ａ）には、図６の矢印Ｃ方向の概
略構造断面図が示され、（Ｂ）には、図６の矢印Ｄ方向
の概略構造断面図が示され、（Ｃ）には図６の矢印Ｅ方
向の概略構造断面図が示されている。
略構造断面図が示され、（Ｂ）には、図６の矢印Ｄ方向
の概略構造断面図が示され、（Ｃ）には図６の矢印Ｅ方
向の概略構造断面図が示されている。
【００３８】図８（Ａ）においては、隣接するデータ線
間に沿った概略構造断面図であり、ワード線Ｗ０〜Ｗ３
（コントロールゲートＣＧ）、第２ゲート絶縁膜、フロ
ーティングゲートＦＧ、第１ゲート絶縁膜及びＰ型チャ
ンネルストッパー領域及び基板Ｐ- との関係が示されて
いる。
間に沿った概略構造断面図であり、ワード線Ｗ０〜Ｗ３
（コントロールゲートＣＧ）、第２ゲート絶縁膜、フロ
ーティングゲートＦＧ、第１ゲート絶縁膜及びＰ型チャ
ンネルストッパー領域及び基板Ｐ- との関係が示されて
いる。
【００３９】図８（Ｂ）においては、縦方向に並ぶフロ
ーティングゲートに沿った概略構造断面図であり、ワー
ド線Ｗ０〜Ｗ３（コントロールゲートＣＧ）、フローテ
ィングゲートＦＧ、Ｐ型チャンネルストッパー、及び基
板Ｐ- との関係が示されている。
ーティングゲートに沿った概略構造断面図であり、ワー
ド線Ｗ０〜Ｗ３（コントロールゲートＣＧ）、フローテ
ィングゲートＦＧ、Ｐ型チャンネルストッパー、及び基
板Ｐ- との関係が示されている。
【００４０】図８（Ｃ）においては、データ線に沿った
概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロ
ールゲートＣＧ）、データ線Ｄ２を構成する埋め込みＮ
+ 層及び基板Ｐ- との関係が示されている。
概略構造断面図であり、ワード線Ｗ０〜Ｗ３（コントロ
ールゲートＣＧ）、データ線Ｄ２を構成する埋め込みＮ
+ 層及び基板Ｐ- との関係が示されている。
【００４１】図９には、上記図１の実施例に対応したメ
モリアレイの書き込み動作の一例を説明するための回路
図が示されている。この実施例では、メモリセルのフロ
ーティングゲートＦＧから電子をＦ−Ｎ（ファウラー・
ノルトハイス）トンネル電流によってソース線側に引き
抜くことを書き込み動作という。同図には、メモリアレ
イの選択回路がスイッチの形態で示されている。すなわ
ち、ワード線の選択は、ワード線選択スイッチＳＷＷに
より行われ、データ線とソース線の選択はデータ線選択
スイッチＳＷＤにより行われる。
モリアレイの書き込み動作の一例を説明するための回路
図が示されている。この実施例では、メモリセルのフロ
ーティングゲートＦＧから電子をＦ−Ｎ（ファウラー・
ノルトハイス）トンネル電流によってソース線側に引き
抜くことを書き込み動作という。同図には、メモリアレ
イの選択回路がスイッチの形態で示されている。すなわ
ち、ワード線の選択は、ワード線選択スイッチＳＷＷに
より行われ、データ線とソース線の選択はデータ線選択
スイッチＳＷＤにより行われる。
【００４２】例示的に示されたワード線Ｗ０とＷｊのう
ち、ワード線Ｗ０を選択し、例示的に示されたデータ線
Ｄ１〜Ｄ４のうち、データ線Ｄ１とＤ２を選択してメモ
リセルＱ０１を選択ビットとして書き込み動作を行う場
合、選択ワード線Ｗ０にはワード線スイッチＳＷＷのス
イッチＳ６により−ＶＰＰＷのような負の高電圧が供給
される。この電圧−ＶＰＰＷは、例えば−７Ｖのような
電圧にされる。ワード線Ｗｊのような非選択のワード線
には、スイッチＳ７等により回路の接地電位が与えられ
る。
ち、ワード線Ｗ０を選択し、例示的に示されたデータ線
Ｄ１〜Ｄ４のうち、データ線Ｄ１とＤ２を選択してメモ
リセルＱ０１を選択ビットとして書き込み動作を行う場
合、選択ワード線Ｗ０にはワード線スイッチＳＷＷのス
イッチＳ６により−ＶＰＰＷのような負の高電圧が供給
される。この電圧−ＶＰＰＷは、例えば−７Ｖのような
電圧にされる。ワード線Ｗｊのような非選択のワード線
には、スイッチＳ７等により回路の接地電位が与えられ
る。
【００４３】データ線Ｄ１は、データ線スイッチＳＷＤ
のスイッチＳ２によりフローティング（ＯＰＥＮ）状態
又は回路の接地電位ＧＮＤが与えられる。これに対し
て、データ線Ｄ２には、スイッチＳ３により電源電圧Ｖ
ＣＣに対応した約５Ｖの書き込み電圧ＶＤＷが供給され
る。他のデータ線Ｄ０、Ｄ３及びＤ４等の非選択状態に
されるものには、スイッチＳ１、Ｓ３及びＳ４により上
記同様にフローティング状態か又は回路の接地電位が与
えられる。
のスイッチＳ２によりフローティング（ＯＰＥＮ）状態
又は回路の接地電位ＧＮＤが与えられる。これに対し
て、データ線Ｄ２には、スイッチＳ３により電源電圧Ｖ
ＣＣに対応した約５Ｖの書き込み電圧ＶＤＷが供給され
る。他のデータ線Ｄ０、Ｄ３及びＤ４等の非選択状態に
されるものには、スイッチＳ１、Ｓ３及びＳ４により上
記同様にフローティング状態か又は回路の接地電位が与
えられる。
【００４４】この状態により、メモリセルＱ０１のフロ
ーティングゲートの電位は、Ｐ型半導体基板／第１ゲー
ト絶縁膜／フローティングゲートからなる第１容量Ｃ１
と、フローティングゲート／第２ゲート絶縁膜／コント
ロールゲートからなる第２容量Ｃ２と、埋め込みＮ+ 層
／第１ゲート絶縁膜／フローティングゲートＣ３との容
量比、上記コントロールゲートの電位−ＶＰＰＷ（−７
Ｖ）、データ線Ｄ２の電位ＶＤＷ（５Ｖ）及び基板電位
０Ｖにより決められ、上記電圧ＶＤＷより低い電位ＶＦ
となる。そして、ＶＤＷ−ＶＦなる電圧が第１ゲート絶
縁膜に加わる結果、Ｆ−Ｎトンネル電流が流れてフロー
ティングゲート中の電子がデータ線Ｄ２を構成する埋め
込みＮ+ に放出される。この結果、消去状態のおいて約
５Ｖ程度の高いしきい値電圧を持つメモリセルＱ０１
が、上記電子の放出により１Ｖ程度に低くされる。
ーティングゲートの電位は、Ｐ型半導体基板／第１ゲー
ト絶縁膜／フローティングゲートからなる第１容量Ｃ１
と、フローティングゲート／第２ゲート絶縁膜／コント
ロールゲートからなる第２容量Ｃ２と、埋め込みＮ+ 層
／第１ゲート絶縁膜／フローティングゲートＣ３との容
量比、上記コントロールゲートの電位−ＶＰＰＷ（−７
Ｖ）、データ線Ｄ２の電位ＶＤＷ（５Ｖ）及び基板電位
０Ｖにより決められ、上記電圧ＶＤＷより低い電位ＶＦ
となる。そして、ＶＤＷ−ＶＦなる電圧が第１ゲート絶
縁膜に加わる結果、Ｆ−Ｎトンネル電流が流れてフロー
ティングゲート中の電子がデータ線Ｄ２を構成する埋め
込みＮ+ に放出される。この結果、消去状態のおいて約
５Ｖ程度の高いしきい値電圧を持つメモリセルＱ０１
が、上記電子の放出により１Ｖ程度に低くされる。
【００４５】上記埋め込みＮ+ を共有する非選択のメモ
リセルＱ０２において、第１ゲート絶縁膜を介してフロ
ーティングゲートとオーバーラップするのは、上記のよ
うな高不純物濃度のＮ+ 層ではなく、低不純物濃度のＮ
- 層である。このような低濃度のＮ- 層においては、フ
ローティングゲートとオーバーラップする部分に空乏層
又はＰ型反転層が形成される。このような空乏層が形成
されると、Ｎ- 層とフローティンクゲート間に加わる電
圧ＶＤＷ−ＶＦ’の一部が上記空乏層形成に使用される
ので、第１ゲート絶縁膜に加わる電圧がその分小さくな
り、上記のようなＦ−Ｎトンネル電流が流れない。
リセルＱ０２において、第１ゲート絶縁膜を介してフロ
ーティングゲートとオーバーラップするのは、上記のよ
うな高不純物濃度のＮ+ 層ではなく、低不純物濃度のＮ
- 層である。このような低濃度のＮ- 層においては、フ
ローティングゲートとオーバーラップする部分に空乏層
又はＰ型反転層が形成される。このような空乏層が形成
されると、Ｎ- 層とフローティンクゲート間に加わる電
圧ＶＤＷ−ＶＦ’の一部が上記空乏層形成に使用される
ので、第１ゲート絶縁膜に加わる電圧がその分小さくな
り、上記のようなＦ−Ｎトンネル電流が流れない。
【００４６】言い換えるならば、上記のような空乏層に
よって、フローティングゲート／第１ゲート絶縁膜／Ｎ
- 層間の容量Ｃ４と、上記空乏層による容量Ｃ５との直
列回路に、上記電圧ＶＤＷ−ＶＦ’が印加されることと
なる。この結果、第１ゲート絶縁膜に印加される電圧
が、上記容量Ｃ４，Ｃ５によって分圧されて小さくされ
るので、上記選択ビットのようなＦ−Ｎトンネル電流が
流れない。あるいは、上記Ｎ- 層の表面にＰ型反転層が
形成れると、その表面の電位はＰ型半導体基板（Ｐ- ）
の電位である０Ｖ（ＧＮＤ）にされる。この結果、第１
ゲート絶縁膜には電圧ＶＦ’しか印加されなのでＦ−Ｎ
トンネル電流は流れない。
よって、フローティングゲート／第１ゲート絶縁膜／Ｎ
- 層間の容量Ｃ４と、上記空乏層による容量Ｃ５との直
列回路に、上記電圧ＶＤＷ−ＶＦ’が印加されることと
なる。この結果、第１ゲート絶縁膜に印加される電圧
が、上記容量Ｃ４，Ｃ５によって分圧されて小さくされ
るので、上記選択ビットのようなＦ−Ｎトンネル電流が
流れない。あるいは、上記Ｎ- 層の表面にＰ型反転層が
形成れると、その表面の電位はＰ型半導体基板（Ｐ- ）
の電位である０Ｖ（ＧＮＤ）にされる。この結果、第１
ゲート絶縁膜には電圧ＶＦ’しか印加されなのでＦ−Ｎ
トンネル電流は流れない。
【００４７】なお、選択ビットＱ０１に対応したＮ+ 層
の表面においては、不純物濃度が高いので、フローティ
ングゲートとオーバーラップする部分には空乏層は形成
されない。もし形成されたとしても実質的には無視でき
る程度のものである。また、非選択ビットＱ０２のフロ
ーティングゲートの電位は、データ線Ｄ３の電位が０Ｖ
又はフローティングであるので、選択ビットＱ０１のフ
ローティングゲートの電位ＶＦに比べて若干高くなるの
でＶＦ’のように表している。
の表面においては、不純物濃度が高いので、フローティ
ングゲートとオーバーラップする部分には空乏層は形成
されない。もし形成されたとしても実質的には無視でき
る程度のものである。また、非選択ビットＱ０２のフロ
ーティングゲートの電位は、データ線Ｄ３の電位が０Ｖ
又はフローティングであるので、選択ビットＱ０１のフ
ローティングゲートの電位ＶＦに比べて若干高くなるの
でＶＦ’のように表している。
【００４８】上記書き込み電圧ＶＤＷが印加されるデー
タ線Ｄ２を共有しない、他の非選択のデータ線に接続さ
れるメモリセルＱ００やＱ０３においては、第１ゲート
絶縁膜には上記ＦＧ’のような電圧しか印加されないか
らトンネル電流が流れない。このようにして、選択ワー
ド線Ｗ０に接続されるメモリセルのうち、１つのメモリ
セルＱ０１にだけ書き込みが行われ、データ線Ｄ２を共
有するメモリセルＱ０２を含めて、非選択のメモリセル
Ｑ００、Ｑ０２及びＱ０３には書き込み動作が行われな
い。非選択のワード線は、回路の接地電位のような０Ｖ
にするものに代えて、書き込み電圧ＶＤＷのような５Ｖ
にするものであってもよい。このような構成において
は、書き込み電圧ＶＤＷが印加される埋め込みデータ線
Ｄ２と非選択ワード線Ｗｊの間の電位差が小さくなり、
データ線ディスターブによって、フローティングゲート
から電子が放出されることがより確実に防止できる。
タ線Ｄ２を共有しない、他の非選択のデータ線に接続さ
れるメモリセルＱ００やＱ０３においては、第１ゲート
絶縁膜には上記ＦＧ’のような電圧しか印加されないか
らトンネル電流が流れない。このようにして、選択ワー
ド線Ｗ０に接続されるメモリセルのうち、１つのメモリ
セルＱ０１にだけ書き込みが行われ、データ線Ｄ２を共
有するメモリセルＱ０２を含めて、非選択のメモリセル
Ｑ００、Ｑ０２及びＱ０３には書き込み動作が行われな
い。非選択のワード線は、回路の接地電位のような０Ｖ
にするものに代えて、書き込み電圧ＶＤＷのような５Ｖ
にするものであってもよい。このような構成において
は、書き込み電圧ＶＤＷが印加される埋め込みデータ線
Ｄ２と非選択ワード線Ｗｊの間の電位差が小さくなり、
データ線ディスターブによって、フローティングゲート
から電子が放出されることがより確実に防止できる。
【００４９】図１０には、ワード線方向の概略素子構造
断面図によって、上記書き込み状態が示されている。上
記のような電位関係を作り出すことにより、メモリセル
Ｑ０１には、フローティングゲートＦＧの電子が、第１
ゲート絶縁膜を通して流れるトンネル電流によって同図
に実線の矢印で示したようにデータ線Ｄ２を構成する埋
め込みＮ+ 層に放出される。
断面図によって、上記書き込み状態が示されている。上
記のような電位関係を作り出すことにより、メモリセル
Ｑ０１には、フローティングゲートＦＧの電子が、第１
ゲート絶縁膜を通して流れるトンネル電流によって同図
に実線の矢印で示したようにデータ線Ｄ２を構成する埋
め込みＮ+ 層に放出される。
【００５０】図１１には、上記図１の実施例に対応した
メモリアレイの消去動作の一例を説明するための回路図
が示されている。この実施例では、メモリセルのフロー
ティングゲートＦＧに電子をＦ−Ｎトンネル電流によっ
て注入することを消去動作という。同図には、メモリア
レイの選択回路がスイッチの形態で示されている。すな
わち、ワード線の選択は、ワード線選択スイッチＳＷＷ
により行われ、データ線とソース線の選択はデータ線選
択スイッチＳＷＤにより行われる。
メモリアレイの消去動作の一例を説明するための回路図
が示されている。この実施例では、メモリセルのフロー
ティングゲートＦＧに電子をＦ−Ｎトンネル電流によっ
て注入することを消去動作という。同図には、メモリア
レイの選択回路がスイッチの形態で示されている。すな
わち、ワード線の選択は、ワード線選択スイッチＳＷＷ
により行われ、データ線とソース線の選択はデータ線選
択スイッチＳＷＤにより行われる。
【００５１】例示的に示されたワード線Ｗ０とＷｊのう
ち、ワード線Ｗ０を選択してそれに接続れるメモリセル
を一斉に消去させる動作を行う場合、選択ワード線Ｗ０
にはワード線スイッチＳＷＷのスイッチＳ６によりＶＰ
ＰＷのような正の高電圧が供給される。この電圧ＶＰＰ
Ｅは、例えば１２Ｖのような電圧にされる。ワード線Ｗ
ｊのような非選択のワード線には、スイッチＳ７等によ
り回路の接地電位が与えられる。全データ線Ｄ０〜Ｄ４
は、データ線スイッチＳＷＤのスイッチＳ１〜Ｓ５によ
り回路の接地電位がが与えられる。
ち、ワード線Ｗ０を選択してそれに接続れるメモリセル
を一斉に消去させる動作を行う場合、選択ワード線Ｗ０
にはワード線スイッチＳＷＷのスイッチＳ６によりＶＰ
ＰＷのような正の高電圧が供給される。この電圧ＶＰＰ
Ｅは、例えば１２Ｖのような電圧にされる。ワード線Ｗ
ｊのような非選択のワード線には、スイッチＳ７等によ
り回路の接地電位が与えられる。全データ線Ｄ０〜Ｄ４
は、データ線スイッチＳＷＤのスイッチＳ１〜Ｓ５によ
り回路の接地電位がが与えられる。
【００５２】この状態により、メモリセルＱ００〜Ｑ０
３のフローティングゲートＦＧの電位ＶＦは、Ｐ型半導
体基板／第１ゲート絶縁膜／フローティングゲートから
なる第１容量Ｃ１と、埋め込みＮ+ 層／第１ゲート絶縁
膜／フローティングゲートＣ３との並列合成容量（Ｃ１
＋Ｃ３）と、フローティングゲート／第２ゲート絶縁膜
／コントロールゲートからなる第２容量Ｃ２との容量
比、上記コントロールゲートの電位ＶＰＰＥ（１２
Ｖ）、データ線Ｄ１〜Ｄ４電位０Ｖ及び基板電位０Ｖに
より決められた比較的高い電位にされる。この電圧ＶＦ
が第１ゲート絶縁膜に加わる結果、第１ゲート絶縁膜に
Ｆ−Ｎトンネル電流が流れてＮ+ 層及び基板Ｐの表面反
転層Ｎから電子がフローティングゲートに注入される。
この結果、メモリセルＱ００〜Ｑ０３は、約５Ｖ程度の
高いしきい値電圧を持つように高くされる。
３のフローティングゲートＦＧの電位ＶＦは、Ｐ型半導
体基板／第１ゲート絶縁膜／フローティングゲートから
なる第１容量Ｃ１と、埋め込みＮ+ 層／第１ゲート絶縁
膜／フローティングゲートＣ３との並列合成容量（Ｃ１
＋Ｃ３）と、フローティングゲート／第２ゲート絶縁膜
／コントロールゲートからなる第２容量Ｃ２との容量
比、上記コントロールゲートの電位ＶＰＰＥ（１２
Ｖ）、データ線Ｄ１〜Ｄ４電位０Ｖ及び基板電位０Ｖに
より決められた比較的高い電位にされる。この電圧ＶＦ
が第１ゲート絶縁膜に加わる結果、第１ゲート絶縁膜に
Ｆ−Ｎトンネル電流が流れてＮ+ 層及び基板Ｐの表面反
転層Ｎから電子がフローティングゲートに注入される。
この結果、メモリセルＱ００〜Ｑ０３は、約５Ｖ程度の
高いしきい値電圧を持つように高くされる。
【００５３】このとき、非選択のワード線においては、
データ線又は基板と同じ接地電位が与えられないるの
で、上記のようなトンネル電流が流れることはなくの
で、メモリセルＱｊ０〜Ｑｊ３等はもとの記憶状態を維
持している。
データ線又は基板と同じ接地電位が与えられないるの
で、上記のようなトンネル電流が流れることはなくの
で、メモリセルＱｊ０〜Ｑｊ３等はもとの記憶状態を維
持している。
【００５４】上記のように消去動作は、ワード線単位で
行われるので、複数ワード線あるいは必要に応じて全ワ
ード線を上記のような消去用の高電圧ＶＰＰＥにするこ
とにより、それらに接続れるメモリセルの記憶情報を一
斉に消去させるようにしてもよい。
行われるので、複数ワード線あるいは必要に応じて全ワ
ード線を上記のような消去用の高電圧ＶＰＰＥにするこ
とにより、それらに接続れるメモリセルの記憶情報を一
斉に消去させるようにしてもよい。
【００５５】図１２には、上記図１の実施例に対応した
メモリアレイの読み出し動作の一例を説明するための回
路図が示されている。同図には、メモリアレイの選択回
路がスイッチの形態で示されている。すなわち、ワード
線の選択は、ワード線選択スイッチＳＷＷにより行わ
れ、データ線とソース線の選択はデータ線選択スイッチ
ＳＷＤにより行われる。
メモリアレイの読み出し動作の一例を説明するための回
路図が示されている。同図には、メモリアレイの選択回
路がスイッチの形態で示されている。すなわち、ワード
線の選択は、ワード線選択スイッチＳＷＷにより行わ
れ、データ線とソース線の選択はデータ線選択スイッチ
ＳＷＤにより行われる。
【００５６】例示的に示されたワード線Ｗ０とＷｊのう
ち、ワード線Ｗ０に接続されるメモリセルＱ０１の読み
出しを行う場合、メモリセルＱ０１の埋め込みＮ- 層に
接する側のデータ線Ｄ１を、データ線選択スイッチＳＷ
ＤのスイッチＳ２により読み出し電圧ＶＤＲを供給す
る。この電圧ＶＤＲは、約３Ｖのような比較的低い電位
にされる。メモリセルＱ０１の埋め込みＮ+ 層に接する
側のデータ線Ｄ２の電位はスイッチＳ３により回路の接
地電位が与えられる。他の非選択のデータ線Ｄ０、Ｄ３
及びＤ４には、スイッチＳ１、Ｓ４及びＳ５によりフロ
ーティング状態（ＯＰＥＮ）にされる。
ち、ワード線Ｗ０に接続されるメモリセルＱ０１の読み
出しを行う場合、メモリセルＱ０１の埋め込みＮ- 層に
接する側のデータ線Ｄ１を、データ線選択スイッチＳＷ
ＤのスイッチＳ２により読み出し電圧ＶＤＲを供給す
る。この電圧ＶＤＲは、約３Ｖのような比較的低い電位
にされる。メモリセルＱ０１の埋め込みＮ+ 層に接する
側のデータ線Ｄ２の電位はスイッチＳ３により回路の接
地電位が与えられる。他の非選択のデータ線Ｄ０、Ｄ３
及びＤ４には、スイッチＳ１、Ｓ４及びＳ５によりフロ
ーティング状態（ＯＰＥＮ）にされる。
【００５７】選択されるワード線Ｗ０には、ワード線選
択スイッチＳＷＷのスイッチＳ６により選択電圧ＶＷＲ
が供給され、非選択のワード線Ｗｊには回路のスイッチ
Ｓ７等により、回路の接地電位が与えられる。
択スイッチＳＷＷのスイッチＳ６により選択電圧ＶＷＲ
が供給され、非選択のワード線Ｗｊには回路のスイッチ
Ｓ７等により、回路の接地電位が与えられる。
【００５８】この状態により、メモリセルＱ０１に書き
込みが行われていると、そのしきい値電圧が１Ｖ程度に
低くされているのでオン状態となり、データ線Ｄ１から
データ線Ｄ２に向かってメモリ電流が流れる。もしも、
メモリセルＱ１に書き込み動作が行われていなと、しき
い値電圧が５Ｖのように大きくなっているのでメモリ電
流が流れない。このようなメモリ電流の有無は、データ
線Ｄ１に選択電圧ＶＤＲを供給するセンスアンプによ
り、識別されてロウレベル／ハイレベルの出力信号とし
て出力される。このようなセンスアンプの構成は、従来
のＥＰＲＯＭ等で用いられるセンスアンプと同様なもの
を利用することができる。
込みが行われていると、そのしきい値電圧が１Ｖ程度に
低くされているのでオン状態となり、データ線Ｄ１から
データ線Ｄ２に向かってメモリ電流が流れる。もしも、
メモリセルＱ１に書き込み動作が行われていなと、しき
い値電圧が５Ｖのように大きくなっているのでメモリ電
流が流れない。このようなメモリ電流の有無は、データ
線Ｄ１に選択電圧ＶＤＲを供給するセンスアンプによ
り、識別されてロウレベル／ハイレベルの出力信号とし
て出力される。このようなセンスアンプの構成は、従来
のＥＰＲＯＭ等で用いられるセンスアンプと同様なもの
を利用することができる。
【００５９】上記選択データ線Ｄ１と選択ワード線Ｗ０
を共用するメモリセルＱ００では、データ線Ｄ０がフロ
ーティング状態であるのでメモリ電流は流れない。同様
に、選択データ線Ｄ２と選択ワード線を共用するメモリ
セルＱ０２では、データ線Ｄ３がフローティング状態で
あるのでメモリ電流は流れない。ワード線が選択状態で
両データ線が非選択のメモリセルＱ０３等では、両デー
タ線がフローティングであるのでメモリ電流は流れな
い。
を共用するメモリセルＱ００では、データ線Ｄ０がフロ
ーティング状態であるのでメモリ電流は流れない。同様
に、選択データ線Ｄ２と選択ワード線を共用するメモリ
セルＱ０２では、データ線Ｄ３がフローティング状態で
あるのでメモリ電流は流れない。ワード線が選択状態で
両データ線が非選択のメモリセルＱ０３等では、両デー
タ線がフローティングであるのでメモリ電流は流れな
い。
【００６０】この実施例では、読み出し動作を行うメモ
リセルＱ０２のＮ- 層側のデータ線Ｄ１を高電位にして
ドレインとして作用させて、Ｎ+ 層側をソース線として
メモリ電流を流すようにしている。この構成により、読
み出し動作においてドレイン近傍での高電界が生じない
のでホットエレクトロンが発生しない。それ故、読み出
し動作のときにフローティンクゲートにホットエレクト
ロンを注入して、等価的に消去動作を行うという誤動作
を防止することができる。これにより、読み出し電圧Ｖ
ＤＲは、高くして大きな読み出し電流を流すことがで
き、読み出し動作の高速化が可能になる。
リセルＱ０２のＮ- 層側のデータ線Ｄ１を高電位にして
ドレインとして作用させて、Ｎ+ 層側をソース線として
メモリ電流を流すようにしている。この構成により、読
み出し動作においてドレイン近傍での高電界が生じない
のでホットエレクトロンが発生しない。それ故、読み出
し動作のときにフローティンクゲートにホットエレクト
ロンを注入して、等価的に消去動作を行うという誤動作
を防止することができる。これにより、読み出し電圧Ｖ
ＤＲは、高くして大きな読み出し電流を流すことがで
き、読み出し動作の高速化が可能になる。
【００６１】なお、非選択のメモリセルＱ００において
は、上記読み出し電圧ＶＤＲが供給されるデータ線に、
高不純物濃度のＮ+ 層が接しているが、データ線Ｄ０の
フローティンク状態によりチャンネル電流が流れないの
で、ホットエレクトロンの発生がなく、上記同様な誤消
去を防止することができる。
は、上記読み出し電圧ＶＤＲが供給されるデータ線に、
高不純物濃度のＮ+ 層が接しているが、データ線Ｄ０の
フローティンク状態によりチャンネル電流が流れないの
で、ホットエレクトロンの発生がなく、上記同様な誤消
去を防止することができる。
【００６２】以上の動作説明においては、発明の理解を
容易にするために、書き込み動作、消去動作及び読み出
し動作のそれぞれにおいて、ワード線選択スイッチＳＷ
Ｗ、データ線選択スイッチＳＷＤを分けて示したが、実
際には１つのメモリアレイに対して、書き込み動作、消
去動作及び読み出し動作が行われる。それ故、スイッチ
Ｓ１〜Ｓ５及びＳ６，Ｓ７においては、上記３つの動作
モードに対応した電圧選択を行うような機能が設けられ
るものである。
容易にするために、書き込み動作、消去動作及び読み出
し動作のそれぞれにおいて、ワード線選択スイッチＳＷ
Ｗ、データ線選択スイッチＳＷＤを分けて示したが、実
際には１つのメモリアレイに対して、書き込み動作、消
去動作及び読み出し動作が行われる。それ故、スイッチ
Ｓ１〜Ｓ５及びＳ６，Ｓ７においては、上記３つの動作
モードに対応した電圧選択を行うような機能が設けられ
るものである。
【００６３】図１３には、読み出し動作の他の一例を説
明するための回路図が示されている。同図においても、
メモリアレイの選択回路がスイッチの形態で示されてい
る。すなわち、ワード線の選択は、ワード線選択スイッ
チＳＷＷにより行われ、データ線とソース線の選択はデ
ータ線選択スイッチＳＷＤにより行われる。
明するための回路図が示されている。同図においても、
メモリアレイの選択回路がスイッチの形態で示されてい
る。すなわち、ワード線の選択は、ワード線選択スイッ
チＳＷＷにより行われ、データ線とソース線の選択はデ
ータ線選択スイッチＳＷＤにより行われる。
【００６４】この実施例では、データ線選択スイッチＳ
ＷＤの簡素化を図るために、言い換えるならば、書き込
み動作との整合性を採るために、メモリセルＱ０１の選
択を行う場合にはデータ線Ｄ２に、スイッチＳ３により
読み出し電圧ＶＤＲを供給し、データ線Ｄ１にスイッチ
Ｓ２により回路の接地電位を供給する。この構成では、
図９の書き込み動作と同様にスイッチＳ２とＳ３を制御
できる。すなわち、書き込み動作のときにはスイッチＳ
３により、書き込み電圧ＶＤＷを供給し、読み出し動作
のときにはそれを読み出し電圧ＶＤＲに変えればよい。
ＷＤの簡素化を図るために、言い換えるならば、書き込
み動作との整合性を採るために、メモリセルＱ０１の選
択を行う場合にはデータ線Ｄ２に、スイッチＳ３により
読み出し電圧ＶＤＲを供給し、データ線Ｄ１にスイッチ
Ｓ２により回路の接地電位を供給する。この構成では、
図９の書き込み動作と同様にスイッチＳ２とＳ３を制御
できる。すなわち、書き込み動作のときにはスイッチＳ
３により、書き込み電圧ＶＤＷを供給し、読み出し動作
のときにはそれを読み出し電圧ＶＤＲに変えればよい。
【００６５】ただし、記憶素子の構造が、前記図３の実
施例と同じときには、読み出し動作のときにドレイン近
傍でホットエレクトロンが発生して、等価的に消去動作
を行わせるという問題が生じる。このようなホットエレ
クトロンの発生を防止するためには、読み出し電圧ＶＤ
Ｒを１Ｖ程度に低くすればよいが、メモリ電流が小さく
なり、読み出し速度がその分遅くなってしまう。そこ
で、高速な読み出し動作を行うようにするために、メモ
リセルの素子構造が次に説明するように若干異なるよう
にされる。
施例と同じときには、読み出し動作のときにドレイン近
傍でホットエレクトロンが発生して、等価的に消去動作
を行わせるという問題が生じる。このようなホットエレ
クトロンの発生を防止するためには、読み出し電圧ＶＤ
Ｒを１Ｖ程度に低くすればよいが、メモリ電流が小さく
なり、読み出し速度がその分遅くなってしまう。そこ
で、高速な読み出し動作を行うようにするために、メモ
リセルの素子構造が次に説明するように若干異なるよう
にされる。
【００６６】図１４には、ワード線方向の概略構造断面
図が示されている。この実施例では、低濃度の埋め込み
Ｎ- 層に中に高濃度の埋め込みＮ+ 層が形成される。た
だし、高濃度の埋め込み層Ｎ+ 層は、フローティングゲ
ートＦＧの右側において第１ゲート絶縁膜を介してオー
バーラップするよう構成される。上記フローティングゲ
ートの左端は、低濃度の埋め込み層Ｎ- 層のみと第１ゲ
ート絶縁膜を介してオーバーラップするよう構成されて
いる。
図が示されている。この実施例では、低濃度の埋め込み
Ｎ- 層に中に高濃度の埋め込みＮ+ 層が形成される。た
だし、高濃度の埋め込み層Ｎ+ 層は、フローティングゲ
ートＦＧの右側において第１ゲート絶縁膜を介してオー
バーラップするよう構成される。上記フローティングゲ
ートの左端は、低濃度の埋め込み層Ｎ- 層のみと第１ゲ
ート絶縁膜を介してオーバーラップするよう構成されて
いる。
【００６７】上記のような構造を採ることにより、読み
出し動作において、メモリセルＱ０１が接続されるデー
タ線Ｄ２に読み出し電圧ＶＤＲを供給し、データ線Ｄ１
に回路の接地電位ＧＮＤを供給して、同図に矢印で示し
たようなメモリ電流を流すとき、上記読み出し電圧ＶＤ
Ｒが供給される高濃度の埋め込みＮ+ 層とチャンネル領
域との間に低濃度のＮ- 層が存在するために、前記同様
に高電界が作用することなく、ホットエレクトロンが発
生しない。これにより、読み出し動作での誤消去を防止
することができる。
出し動作において、メモリセルＱ０１が接続されるデー
タ線Ｄ２に読み出し電圧ＶＤＲを供給し、データ線Ｄ１
に回路の接地電位ＧＮＤを供給して、同図に矢印で示し
たようなメモリ電流を流すとき、上記読み出し電圧ＶＤ
Ｒが供給される高濃度の埋め込みＮ+ 層とチャンネル領
域との間に低濃度のＮ- 層が存在するために、前記同様
に高電界が作用することなく、ホットエレクトロンが発
生しない。これにより、読み出し動作での誤消去を防止
することができる。
【００６８】書き込み動作においては、上記高濃度の埋
め込み層Ｎ+ とフローティングゲートＦＧとが第１ゲー
ト絶縁膜を介してオーバーラップしているため、前記同
様に書き込み動作が行われる。また、データ線Ｄ２を共
用するメモリセルＱ０２には、上記低濃度の埋め込み層
Ｎ- が設けられているから、前記同様にＦ−Ｎトンネル
電流が流れない。消去動作も、前記同様にして行うこと
ができる。
め込み層Ｎ+ とフローティングゲートＦＧとが第１ゲー
ト絶縁膜を介してオーバーラップしているため、前記同
様に書き込み動作が行われる。また、データ線Ｄ２を共
用するメモリセルＱ０２には、上記低濃度の埋め込み層
Ｎ- が設けられているから、前記同様にＦ−Ｎトンネル
電流が流れない。消去動作も、前記同様にして行うこと
ができる。
【００６９】図１５には、前記図５の実施例に対応した
メモリアレイの書き込み動作の一例を説明するための回
路図が示され、図１６にはその概略構造断面図が示され
ている。この実施例においても、メモリセルのフローテ
ィングゲートＦＧから電子をＦ−Ｎトンネル電流によっ
てソース線側に引き抜くことを書き込み動作という。同
図には、メモリアレイの選択回路がスイッチの形態で示
されている。すなわち、ワード線の選択は、ワード線選
択スイッチＳＷＷにより行われ、データ線とソース線の
選択はデータ線選択スイッチＳＷＤにより行われる。
メモリアレイの書き込み動作の一例を説明するための回
路図が示され、図１６にはその概略構造断面図が示され
ている。この実施例においても、メモリセルのフローテ
ィングゲートＦＧから電子をＦ−Ｎトンネル電流によっ
てソース線側に引き抜くことを書き込み動作という。同
図には、メモリアレイの選択回路がスイッチの形態で示
されている。すなわち、ワード線の選択は、ワード線選
択スイッチＳＷＷにより行われ、データ線とソース線の
選択はデータ線選択スイッチＳＷＤにより行われる。
【００７０】例示的に示されたワード線Ｗ０とＷｊのう
ち、ワード線Ｗ０を選択し、例示的に示されたデータ線
Ｄ０〜Ｄ４のうち、データ線Ｄ１とＤ２を選択してメモ
リセルＱ０１を選択ビットとして書き込み動作を行う場
合、前記図９の実施例と同様に選択ワード線Ｗ０にはワ
ード線スイッチＳＷＷのスイッチＳ６により−ＶＰＰＷ
のような負の高電圧が供給される。この電圧−ＶＰＰＷ
は、例えば−７Ｖのような電圧にされる。ワード線Ｗｊ
のような非選択のワード線には、スイッチＳ７等により
回路の接地電位が与えられる。
ち、ワード線Ｗ０を選択し、例示的に示されたデータ線
Ｄ０〜Ｄ４のうち、データ線Ｄ１とＤ２を選択してメモ
リセルＱ０１を選択ビットとして書き込み動作を行う場
合、前記図９の実施例と同様に選択ワード線Ｗ０にはワ
ード線スイッチＳＷＷのスイッチＳ６により−ＶＰＰＷ
のような負の高電圧が供給される。この電圧−ＶＰＰＷ
は、例えば−７Ｖのような電圧にされる。ワード線Ｗｊ
のような非選択のワード線には、スイッチＳ７等により
回路の接地電位が与えられる。
【００７１】前記図９の実施例と同様にデータ線Ｄ１
は、データ線スイッチＳＷＤのスイッチＳ２によりフロ
ーティング（ＯＰＥＮ）状態又は回路の接地電位ＧＮＤ
が与えられる。これに対して、データ線Ｄ２には、スイ
ッチＳ３により電源電圧ＶＣＣに対応した約５Ｖの書き
込み電圧ＶＤＷが供給される。他のデータ線Ｄ０、Ｄ３
及びＤ４等の非選択状態にされるものには、スイッチＳ
１、Ｓ３及びＳ４により上記同様にフローティング状態
か又は回路の接地電位が与えられる。
は、データ線スイッチＳＷＤのスイッチＳ２によりフロ
ーティング（ＯＰＥＮ）状態又は回路の接地電位ＧＮＤ
が与えられる。これに対して、データ線Ｄ２には、スイ
ッチＳ３により電源電圧ＶＣＣに対応した約５Ｖの書き
込み電圧ＶＤＷが供給される。他のデータ線Ｄ０、Ｄ３
及びＤ４等の非選択状態にされるものには、スイッチＳ
１、Ｓ３及びＳ４により上記同様にフローティング状態
か又は回路の接地電位が与えられる。
【００７２】この状態により、メモリセルＱ０１のフロ
ーティングゲートの電位は、Ｐ型半導体基板／第１ゲー
ト絶縁膜／フローティングゲートからなる第１容量Ｃ１
と、フローティングゲート／第２ゲート絶縁膜／コント
ロールゲートからなる第２容量Ｃ２と、埋め込みＮ+ 層
／第１ゲート絶縁膜／フローティングゲートＣ３との容
量比、上記コントロールゲートの電位−ＶＰＰＷ（−７
Ｖ）、データ線Ｄ２の電位ＶＤＷ（５Ｖ）及び基板電位
０Ｖにより決められ、上記電圧ＶＤＷより低い電位ＶＦ
となる。そして、ＶＤＷ−ＶＦなる電圧が第１ゲート絶
縁膜に加わる結果、Ｆ−Ｎトンネル電流が流れてフロー
ティングゲート中の電子がデータ線Ｄ２を構成する埋め
込みＮ+ に放出される。この結果、消去状態のおいて約
５Ｖ程度の高いしきい値電圧を持つメモリセルＱ０１
が、上記電子の放出により１Ｖ程度に低くされる。仮
に、過剰な書き込みによって負のしきい値電圧を持つよ
うにされても、素子ＱＡによって選択されたメモリセル
にのみ電流が流れるようにされるので問題ない。
ーティングゲートの電位は、Ｐ型半導体基板／第１ゲー
ト絶縁膜／フローティングゲートからなる第１容量Ｃ１
と、フローティングゲート／第２ゲート絶縁膜／コント
ロールゲートからなる第２容量Ｃ２と、埋め込みＮ+ 層
／第１ゲート絶縁膜／フローティングゲートＣ３との容
量比、上記コントロールゲートの電位−ＶＰＰＷ（−７
Ｖ）、データ線Ｄ２の電位ＶＤＷ（５Ｖ）及び基板電位
０Ｖにより決められ、上記電圧ＶＤＷより低い電位ＶＦ
となる。そして、ＶＤＷ−ＶＦなる電圧が第１ゲート絶
縁膜に加わる結果、Ｆ−Ｎトンネル電流が流れてフロー
ティングゲート中の電子がデータ線Ｄ２を構成する埋め
込みＮ+ に放出される。この結果、消去状態のおいて約
５Ｖ程度の高いしきい値電圧を持つメモリセルＱ０１
が、上記電子の放出により１Ｖ程度に低くされる。仮
に、過剰な書き込みによって負のしきい値電圧を持つよ
うにされても、素子ＱＡによって選択されたメモリセル
にのみ電流が流れるようにされるので問題ない。
【００７３】上記埋め込みＮ+ を共有する非選択のメモ
リセルＱ０２において、第３ゲート絶縁膜により構成さ
れる素子ＱＡが、フローティングゲートを持つ素子ＱＢ
とデータ線Ｄ１の間に配置されている。素子ＱＡのゲー
ト電極には−ＶＰＰＷなる負の電圧が供給されているの
で、素子ＱＡはオフ状態となる。この結果、素子ＱＢの
フローティングゲートにはデータ線Ｄ１の書込み電圧Ｖ
ＤＷが供給されないので、第１ゲート絶縁膜にはＶＦ’
なる電圧しか加わらず、上記のようなＦ−Ｎトンネル電
流が流れない。
リセルＱ０２において、第３ゲート絶縁膜により構成さ
れる素子ＱＡが、フローティングゲートを持つ素子ＱＢ
とデータ線Ｄ１の間に配置されている。素子ＱＡのゲー
ト電極には−ＶＰＰＷなる負の電圧が供給されているの
で、素子ＱＡはオフ状態となる。この結果、素子ＱＢの
フローティングゲートにはデータ線Ｄ１の書込み電圧Ｖ
ＤＷが供給されないので、第１ゲート絶縁膜にはＶＦ’
なる電圧しか加わらず、上記のようなＦ−Ｎトンネル電
流が流れない。
【００７４】なお、選択ビットＱ０１に対応したＮ+ 層
の表面においては、不純物濃度が高いので、フローティ
ングゲートとオーバーラップする部分には空乏層は形成
されない。もし形成されたとしても実質的には無視でき
る程度のものである。
の表面においては、不純物濃度が高いので、フローティ
ングゲートとオーバーラップする部分には空乏層は形成
されない。もし形成されたとしても実質的には無視でき
る程度のものである。
【００７５】また、非選択ビットＱ０２のフローティン
グゲートの電位は、データ線Ｄ３の電位が０Ｖ又はフロ
ーティングであるので、選択ビットＱ０１のフローティ
ングゲートの電位ＶＧに比べて若干高くなるのでＶＦ’
のように表している。
グゲートの電位は、データ線Ｄ３の電位が０Ｖ又はフロ
ーティングであるので、選択ビットＱ０１のフローティ
ングゲートの電位ＶＧに比べて若干高くなるのでＶＦ’
のように表している。
【００７６】上記書き込み電圧ＶＤＷが印加されるデー
タ線Ｄ２を共有しない、他の非選択のデータ線に接続さ
れるメモリセルＱ００やＱ０３においては、第１ゲート
絶縁膜には上記ＶＦ’のような電圧しか印加されないか
らトンネル電流が流れない。このようにして、選択ワー
ド線Ｗ０に接続されるメモリセルのうち、１つのメモリ
セルＱ０１にだけ書き込みが行われ、データ線Ｄ２を共
有するメモリセルＱ０２を含めて、非選択のメモリセル
Ｑ００、Ｑ０２及びＱ０３には書き込み動作が行われな
い。
タ線Ｄ２を共有しない、他の非選択のデータ線に接続さ
れるメモリセルＱ００やＱ０３においては、第１ゲート
絶縁膜には上記ＶＦ’のような電圧しか印加されないか
らトンネル電流が流れない。このようにして、選択ワー
ド線Ｗ０に接続されるメモリセルのうち、１つのメモリ
セルＱ０１にだけ書き込みが行われ、データ線Ｄ２を共
有するメモリセルＱ０２を含めて、非選択のメモリセル
Ｑ００、Ｑ０２及びＱ０３には書き込み動作が行われな
い。
【００７７】図１７には、上記図５の実施例に対応した
メモリアレイの消去動作の一例を説明するための回路図
が示されている。この実施例では、メモリセルのフロー
ティングゲートＦＧに電子をＦ−Ｎトンネル電流によっ
て注入することを消去動作という。同図には、メモリア
レイの選択回路がスイッチの形態で示されている。すな
わち、ワード線の選択は、ワード線選択スイッチＳＷＷ
により行われ、データ線とソース線の選択はデータ線選
択スイッチＳＷＤにより行われる。
メモリアレイの消去動作の一例を説明するための回路図
が示されている。この実施例では、メモリセルのフロー
ティングゲートＦＧに電子をＦ−Ｎトンネル電流によっ
て注入することを消去動作という。同図には、メモリア
レイの選択回路がスイッチの形態で示されている。すな
わち、ワード線の選択は、ワード線選択スイッチＳＷＷ
により行われ、データ線とソース線の選択はデータ線選
択スイッチＳＷＤにより行われる。
【００７８】例示的に示されたワード線Ｗ０とＷｊのう
ち、ワード線Ｗ０を選択してそれに接続れるメモリセル
を一斉に消去させる動作を行う場合、選択ワード線Ｗ０
にはワード線スイッチＳＷＷのスイッチＳ６によりＶＰ
ＰＷのような正の高電圧が供給される。この電圧ＶＰＰ
Ｅは、例えば１２Ｖのような電圧にされる。ワード線Ｗ
ｊのような非選択のワード線には、スイッチＳ７等によ
り回路の接地電位が与えられる。全データ線Ｄ０〜Ｄ４
は、データ線スイッチＳＷＤのスイッチＳ１〜Ｓ５によ
り回路の接地電位がが与えられる。
ち、ワード線Ｗ０を選択してそれに接続れるメモリセル
を一斉に消去させる動作を行う場合、選択ワード線Ｗ０
にはワード線スイッチＳＷＷのスイッチＳ６によりＶＰ
ＰＷのような正の高電圧が供給される。この電圧ＶＰＰ
Ｅは、例えば１２Ｖのような電圧にされる。ワード線Ｗ
ｊのような非選択のワード線には、スイッチＳ７等によ
り回路の接地電位が与えられる。全データ線Ｄ０〜Ｄ４
は、データ線スイッチＳＷＤのスイッチＳ１〜Ｓ５によ
り回路の接地電位がが与えられる。
【００７９】この状態により、メモリセルＱ００〜Ｑ０
３のフローティングゲートＦＧの電位ＶＦは、Ｐ型半導
体基板／第１ゲート絶縁膜／フローティングゲートから
なる第１容量Ｃ１と、埋め込みＮ+ 層／第１ゲート絶縁
膜／フローティングゲートＣ３との並列合成容量（Ｃ１
＋Ｃ３）と、フローティングゲート／第２ゲート絶縁膜
／コントロールゲートからなる第２容量Ｃ２との容量
比、上記コントロールゲートの電位ＶＰＰＥ（１２
Ｖ）、データ線Ｄ１〜Ｄ４電位０Ｖ及び基板電位０Ｖに
より決められた比較的高い電位にされる。この電圧ＶＦ
が第１ゲート絶縁膜に加わる結果、第１ゲート絶縁膜に
Ｆ−Ｎトンネル電流が流れてＮ+ 層及び基板Ｐの表面反
転層Ｎから電子がフローティングゲートに注入される。
この結果、メモリセルＱ００〜Ｑ０３は、約５Ｖ程度の
高いしきい値電圧を持つように高くされる。
３のフローティングゲートＦＧの電位ＶＦは、Ｐ型半導
体基板／第１ゲート絶縁膜／フローティングゲートから
なる第１容量Ｃ１と、埋め込みＮ+ 層／第１ゲート絶縁
膜／フローティングゲートＣ３との並列合成容量（Ｃ１
＋Ｃ３）と、フローティングゲート／第２ゲート絶縁膜
／コントロールゲートからなる第２容量Ｃ２との容量
比、上記コントロールゲートの電位ＶＰＰＥ（１２
Ｖ）、データ線Ｄ１〜Ｄ４電位０Ｖ及び基板電位０Ｖに
より決められた比較的高い電位にされる。この電圧ＶＦ
が第１ゲート絶縁膜に加わる結果、第１ゲート絶縁膜に
Ｆ−Ｎトンネル電流が流れてＮ+ 層及び基板Ｐの表面反
転層Ｎから電子がフローティングゲートに注入される。
この結果、メモリセルＱ００〜Ｑ０３は、約５Ｖ程度の
高いしきい値電圧を持つように高くされる。
【００８０】このとき、非選択のワード線においては、
データ線又は基板と同じ接地電位が与えられないるの
で、上記のようなトンネル電流が流れることはなくの
で、メモリセルＱｊ０〜Ｑｊ３等はもとの記憶状態を維
持している。
データ線又は基板と同じ接地電位が与えられないるの
で、上記のようなトンネル電流が流れることはなくの
で、メモリセルＱｊ０〜Ｑｊ３等はもとの記憶状態を維
持している。
【００８１】上記のように消去動作は、ワード線単位で
行われるので、複数ワード線あるいは必要に応じて全ワ
ード線を上記のような消去用の高電圧ＶＰＰＥにするこ
とにより、それらに接続れるメモリセルの記憶情報を一
斉に消去させるようにしてもよい。
行われるので、複数ワード線あるいは必要に応じて全ワ
ード線を上記のような消去用の高電圧ＶＰＰＥにするこ
とにより、それらに接続れるメモリセルの記憶情報を一
斉に消去させるようにしてもよい。
【００８２】図１８には、上記図５の実施例に対応した
メモリアレイの読み出し動作の一例を説明するための回
路図が示されている。同図には、メモリアレイの選択回
路がスイッチの形態で示されている。すなわち、ワード
線の選択は、ワード線選択スイッチＳＷＷにより行わ
れ、データ線とソース線の選択はデータ線選択スイッチ
ＳＷＤにより行われる。
メモリアレイの読み出し動作の一例を説明するための回
路図が示されている。同図には、メモリアレイの選択回
路がスイッチの形態で示されている。すなわち、ワード
線の選択は、ワード線選択スイッチＳＷＷにより行わ
れ、データ線とソース線の選択はデータ線選択スイッチ
ＳＷＤにより行われる。
【００８３】例示的に示されたワード線Ｗ０とＷｊのう
ち、ワード線Ｗ０に接続されるメモリセルＱ０１の読み
出しを行う場合、メモリセルＱ０１のスイッチ素子ＱＡ
が接続されるデータ線Ｄ１を、データ線選択スイッチＳ
ＷＤのスイッチＳ２により読み出し電圧ＶＤＲを供給す
る。この電圧ＶＤＲは、約３Ｖのような比較的低い電位
にされる。メモリセルＱ０１の記憶素子ＱＢが接続され
るデータ線Ｄ２の電位はスイッチＳ３により回路の接地
電位が与えられる。他の非選択のデータ線Ｄ０、Ｄ３及
びＤ４には、スイッチＳ１、Ｓ４及びＳ５によりフロー
ティング状態（ＯＰＥＮ）にされる。
ち、ワード線Ｗ０に接続されるメモリセルＱ０１の読み
出しを行う場合、メモリセルＱ０１のスイッチ素子ＱＡ
が接続されるデータ線Ｄ１を、データ線選択スイッチＳ
ＷＤのスイッチＳ２により読み出し電圧ＶＤＲを供給す
る。この電圧ＶＤＲは、約３Ｖのような比較的低い電位
にされる。メモリセルＱ０１の記憶素子ＱＢが接続され
るデータ線Ｄ２の電位はスイッチＳ３により回路の接地
電位が与えられる。他の非選択のデータ線Ｄ０、Ｄ３及
びＤ４には、スイッチＳ１、Ｓ４及びＳ５によりフロー
ティング状態（ＯＰＥＮ）にされる。
【００８４】選択されるワード線Ｗ０には、ワード線選
択スイッチＳＷＷのスイッチＳ６により約５Ｖのような
選択電圧ＶＷＲが供給され、非選択のワード線Ｗｊには
回路のスイッチＳ７等により、回路の接地電位が与えら
れる。
択スイッチＳＷＷのスイッチＳ６により約５Ｖのような
選択電圧ＶＷＲが供給され、非選択のワード線Ｗｊには
回路のスイッチＳ７等により、回路の接地電位が与えら
れる。
【００８５】この状態により、メモリセルＱ０１の記憶
素子ＱＢに書き込みが行われていると、そのしきい値電
圧が１Ｖ程度に低くされているのでオン状態となり、ワ
ード線Ｗ０の選択レベルによりスイッチ素子ＱＡもオン
状態にされているので、データ線Ｄ１からデータ線Ｄ２
に向かってメモリ電流が流れる。もしも、メモリセルＱ
１に書き込み動作が行われていなと、スイッチ素子ＱＡ
がオン状態であるが、記憶素子ＱＢのしきい値電圧が５
Ｖのように大きくなっているのでメモリ電流が流れな
い。このようなメモリ電流の有無は、データ線Ｄ１に選
択電圧ＶＤＲを供給するセンスアンプにより、識別され
てロウレベル／ハイレベルの出力信号として出力され
る。このようなセンスアンプの構成は、従来のＥＰＲＯ
Ｍ等で用いられるセンスアンプと同様なものを利用する
ことができる。
素子ＱＢに書き込みが行われていると、そのしきい値電
圧が１Ｖ程度に低くされているのでオン状態となり、ワ
ード線Ｗ０の選択レベルによりスイッチ素子ＱＡもオン
状態にされているので、データ線Ｄ１からデータ線Ｄ２
に向かってメモリ電流が流れる。もしも、メモリセルＱ
１に書き込み動作が行われていなと、スイッチ素子ＱＡ
がオン状態であるが、記憶素子ＱＢのしきい値電圧が５
Ｖのように大きくなっているのでメモリ電流が流れな
い。このようなメモリ電流の有無は、データ線Ｄ１に選
択電圧ＶＤＲを供給するセンスアンプにより、識別され
てロウレベル／ハイレベルの出力信号として出力され
る。このようなセンスアンプの構成は、従来のＥＰＲＯ
Ｍ等で用いられるセンスアンプと同様なものを利用する
ことができる。
【００８６】上記選択データ線Ｄ１と選択ワード線Ｗ０
を共用するメモリセルＱ００では、データ線Ｄ０がフロ
ーティング状態であるので記憶状態に無関係にメモリ電
流は流れない。同様に、選択データ線Ｄ２と選択ワード
線を共用するメモリセルＱ０２では、データ線Ｄ３がフ
ローティング状態であるので、その記憶状態に無関係に
メモリ電流は流れない。ワード線が選択状態で両データ
線が非選択のメモリセルＱ０３等では、両データ線がフ
ローティングであること、及びスイッチ素子ＱＡがオフ
状態であるのででメモリ電流は流れない。
を共用するメモリセルＱ００では、データ線Ｄ０がフロ
ーティング状態であるので記憶状態に無関係にメモリ電
流は流れない。同様に、選択データ線Ｄ２と選択ワード
線を共用するメモリセルＱ０２では、データ線Ｄ３がフ
ローティング状態であるので、その記憶状態に無関係に
メモリ電流は流れない。ワード線が選択状態で両データ
線が非選択のメモリセルＱ０３等では、両データ線がフ
ローティングであること、及びスイッチ素子ＱＡがオフ
状態であるのででメモリ電流は流れない。
【００８７】この実施例では、読み出し動作を行うメモ
リセルＱ０２のスイッチ素子ＱＡが接続されるデータ線
Ｄ１に読み出し電圧ＶＤＲを供給し、記憶素子ＱＢが接
続させるＮ+ 層のデータ線をソース線としてメモリ電流
を流すようにしている。この構成により、読み出し動作
において記憶素子ＱＢのドレイン近傍での高電界が生じ
ないのでホットエレクトロンが発生しない。それ故、読
み出し動作のときにフローティンクゲートにホットエレ
クトロンを注入して、等価的に消去動作を行うという誤
動作を防止することができる。これにより、読み出し電
圧ＶＤＲは、比較的高くして大きな読み出し電流を流す
ことができ、読み出し動作の高速化が可能になる。
リセルＱ０２のスイッチ素子ＱＡが接続されるデータ線
Ｄ１に読み出し電圧ＶＤＲを供給し、記憶素子ＱＢが接
続させるＮ+ 層のデータ線をソース線としてメモリ電流
を流すようにしている。この構成により、読み出し動作
において記憶素子ＱＢのドレイン近傍での高電界が生じ
ないのでホットエレクトロンが発生しない。それ故、読
み出し動作のときにフローティンクゲートにホットエレ
クトロンを注入して、等価的に消去動作を行うという誤
動作を防止することができる。これにより、読み出し電
圧ＶＤＲは、比較的高くして大きな読み出し電流を流す
ことができ、読み出し動作の高速化が可能になる。
【００８８】なお、非選択のメモリセルＱ００において
は、上記読み出し電圧ＶＤＲが供給されるデータ線に、
高不純物濃度のＮ+ 層を持つ記憶素子ＱＢが設けられて
いるが、データ線Ｄ０のフローティング状態によりチャ
ンネル電流が流れないので、ホットエレクトロンの発生
がなく、上記同様に誤消去が生じない。
は、上記読み出し電圧ＶＤＲが供給されるデータ線に、
高不純物濃度のＮ+ 層を持つ記憶素子ＱＢが設けられて
いるが、データ線Ｄ０のフローティング状態によりチャ
ンネル電流が流れないので、ホットエレクトロンの発生
がなく、上記同様に誤消去が生じない。
【００８９】以上の動作説明においては、発明の理解を
容易にするために、書き込み動作、消去動作及び読み出
し動作のそれぞれにおいて、ワード線選択スイッチＳＷ
Ｗ、データ線選択スイッチＳＷＤを分けて示したが、実
際には１つのメモリアレイに対して、書き込み動作、消
去動作及び読み出し動作が行われる。それ故、スイッチ
Ｓ１〜Ｓ５及びＳ６，Ｓ７においては、上記３つの動作
モードに対応した電圧選択を行うような機能が設けられ
るものである。
容易にするために、書き込み動作、消去動作及び読み出
し動作のそれぞれにおいて、ワード線選択スイッチＳＷ
Ｗ、データ線選択スイッチＳＷＤを分けて示したが、実
際には１つのメモリアレイに対して、書き込み動作、消
去動作及び読み出し動作が行われる。それ故、スイッチ
Ｓ１〜Ｓ５及びＳ６，Ｓ７においては、上記３つの動作
モードに対応した電圧選択を行うような機能が設けられ
るものである。
【００９０】図１９には、読み出し動作の他の一例を説
明するための回路図が示されている。同図においても、
メモリアレイの選択回路がスイッチの形態で示されてい
る。すなわち、ワード線の選択は、ワード線選択スイッ
チＳＷＷにより行われ、データ線とソース線の選択はデ
ータ線選択スイッチＳＷＤにより行われる。
明するための回路図が示されている。同図においても、
メモリアレイの選択回路がスイッチの形態で示されてい
る。すなわち、ワード線の選択は、ワード線選択スイッ
チＳＷＷにより行われ、データ線とソース線の選択はデ
ータ線選択スイッチＳＷＤにより行われる。
【００９１】この実施例では、データ線選択スイッチＳ
ＷＤの簡素化を図るために、言い換えるならば、書き込
み動作との整合性を採るために、メモリセルＱ０１の選
択を行う場合にはデータ線Ｄ２に、スイッチＳ３により
読み出し電圧ＶＤＲを供給し、データ線Ｄ１にスイッチ
Ｓ２により回路の接地電位を供給する。この構成では、
図９の書き込み動作と同様にスイッチＳ２とＳ３を制御
できる。すなわち、書き込み動作のときにはスイッチＳ
３により、書き込み電圧ＶＤＷを供給し、読み出し動作
のときにはそれを読み出し電圧ＶＤＲに変えればよい。
ＷＤの簡素化を図るために、言い換えるならば、書き込
み動作との整合性を採るために、メモリセルＱ０１の選
択を行う場合にはデータ線Ｄ２に、スイッチＳ３により
読み出し電圧ＶＤＲを供給し、データ線Ｄ１にスイッチ
Ｓ２により回路の接地電位を供給する。この構成では、
図９の書き込み動作と同様にスイッチＳ２とＳ３を制御
できる。すなわち、書き込み動作のときにはスイッチＳ
３により、書き込み電圧ＶＤＷを供給し、読み出し動作
のときにはそれを読み出し電圧ＶＤＲに変えればよい。
【００９２】ただし、記憶素子の構造が、前記図７の実
施例と同じときには、読み出し動作のときに記憶素子Ｑ
Ｂのドレイン近傍でホットエレクトロンが発生して、等
価的に消去動作を行わせるという問題が生じる。このよ
うなホットエレクトロンの発生を防止するためには、読
み出し電圧ＶＤＲを１Ｖ程度に低くすればよいが、メモ
リ電流が小さくなり、読み出し速度がその分遅くなって
しまう。そこで、高速な読み出し動作を行うようにする
ために、メモリセルの素子構造が次に説明するように若
干異なるようにされる。
施例と同じときには、読み出し動作のときに記憶素子Ｑ
Ｂのドレイン近傍でホットエレクトロンが発生して、等
価的に消去動作を行わせるという問題が生じる。このよ
うなホットエレクトロンの発生を防止するためには、読
み出し電圧ＶＤＲを１Ｖ程度に低くすればよいが、メモ
リ電流が小さくなり、読み出し速度がその分遅くなって
しまう。そこで、高速な読み出し動作を行うようにする
ために、メモリセルの素子構造が次に説明するように若
干異なるようにされる。
【００９３】図２０には、ワード線方向の概略構造断面
図が示されている。この実施例では、低濃度の埋め込み
Ｎ- 層に中に高濃度の埋め込みＮ+ 層が形成される。た
だし、高濃度の埋め込み層Ｎ+ 層は、フローティングゲ
ートＦＧの右側において第１ゲート絶縁膜を介してオー
バーラップするよう構成される。
図が示されている。この実施例では、低濃度の埋め込み
Ｎ- 層に中に高濃度の埋め込みＮ+ 層が形成される。た
だし、高濃度の埋め込み層Ｎ+ 層は、フローティングゲ
ートＦＧの右側において第１ゲート絶縁膜を介してオー
バーラップするよう構成される。
【００９４】上記のような構造を採ることにより、読み
出し動作において、メモリセルＱ０１が接続されるデー
タ線Ｄ２に読み出し電圧ＶＤＲを供給し、データ線Ｄ１
に回路の接地電位ＧＮＤを供給して、同図に矢印で示し
たようなメモリ電流を流すとき、上記読み出し電圧ＶＤ
Ｒが供給される高濃度の埋め込みＮ+ 層とチャンネル領
域との間に低濃度のＮ- 層が存在するために、前記同様
に高電界が作用することなく、ホットエレクトロンが発
生しない。これにより、読み出し動作での誤消去を防止
することができる。
出し動作において、メモリセルＱ０１が接続されるデー
タ線Ｄ２に読み出し電圧ＶＤＲを供給し、データ線Ｄ１
に回路の接地電位ＧＮＤを供給して、同図に矢印で示し
たようなメモリ電流を流すとき、上記読み出し電圧ＶＤ
Ｒが供給される高濃度の埋め込みＮ+ 層とチャンネル領
域との間に低濃度のＮ- 層が存在するために、前記同様
に高電界が作用することなく、ホットエレクトロンが発
生しない。これにより、読み出し動作での誤消去を防止
することができる。
【００９５】書き込み動作においては、上記高濃度の埋
め込み層Ｎ+ とフローティングゲートＦＧとが第１ゲー
ト絶縁膜を介してオーバーラップしているため、前記同
様に書き込み動作が行われる。また、データ線Ｄ２を共
用するメモリセルＱ０２には、上記低濃度の埋め込み層
Ｎ- が設けられているから、前記同様にＦ−Ｎトンネル
電流が流れない。消去動作も、前記同様にして行うこと
ができる。
め込み層Ｎ+ とフローティングゲートＦＧとが第１ゲー
ト絶縁膜を介してオーバーラップしているため、前記同
様に書き込み動作が行われる。また、データ線Ｄ２を共
用するメモリセルＱ０２には、上記低濃度の埋め込み層
Ｎ- が設けられているから、前記同様にＦ−Ｎトンネル
電流が流れない。消去動作も、前記同様にして行うこと
ができる。
【００９６】図２１には、この発明に係る不揮発性記憶
装置のメモリアレイ部とその選択回路の一実施例の具体
的回路図が示されている。同図において、メモリアレイ
部又はメモリマットは、前記図１の実施例に対応してい
るが、前記図５の実施例においても同様の選択回路を用
いることができる。
装置のメモリアレイ部とその選択回路の一実施例の具体
的回路図が示されている。同図において、メモリアレイ
部又はメモリマットは、前記図１の実施例に対応してい
るが、前記図５の実施例においても同様の選択回路を用
いることができる。
【００９７】メモリマットを構成する埋め込みデータ線
Ｄ０〜Ｄ４の一端は、スイッチＭＯＳＦＥＴＱ１を介し
て回路の接地電位が与えられる。上記スイッチＭＯＳＦ
ＥＴＱ１は、タイミングパルスφＡによってスイッチ制
御される。上記埋め込みデータ線Ｄ０〜Ｄ４の他端は、
スイッチＭＯＳＦＥＴＱ２を介してＹセレクトに接続さ
れる。これらのスイッチＭＯＳＦＥＴＱ２は、タイミン
グパルスφＡＢによりスイッチ制御される。タイミング
パルスφＡＢは、タイミングパルスφＡの位相反転され
た信号である。すなわち、タイミングパルスφＡＢのＢ
は、バー信号（ロウレベルがアクティブレベルになる）
であることを意味している。
Ｄ０〜Ｄ４の一端は、スイッチＭＯＳＦＥＴＱ１を介し
て回路の接地電位が与えられる。上記スイッチＭＯＳＦ
ＥＴＱ１は、タイミングパルスφＡによってスイッチ制
御される。上記埋め込みデータ線Ｄ０〜Ｄ４の他端は、
スイッチＭＯＳＦＥＴＱ２を介してＹセレクトに接続さ
れる。これらのスイッチＭＯＳＦＥＴＱ２は、タイミン
グパルスφＡＢによりスイッチ制御される。タイミング
パルスφＡＢは、タイミングパルスφＡの位相反転され
た信号である。すなわち、タイミングパルスφＡＢのＢ
は、バー信号（ロウレベルがアクティブレベルになる）
であることを意味している。
【００９８】Ｙセレクトは、端のデータ線Ｄ０を除いて
１対のスイッチＭＯＳＦＥＴが設けられ、Ｙデコーダに
より形成された選択信号Ｙ０〜Ｙ３等が供給される。同
図には、左端からＤ０〜Ｄ４のように５本のデータ線が
代表として例示的に示されている。
１対のスイッチＭＯＳＦＥＴが設けられ、Ｙデコーダに
より形成された選択信号Ｙ０〜Ｙ３等が供給される。同
図には、左端からＤ０〜Ｄ４のように５本のデータ線が
代表として例示的に示されている。
【００９９】Ｙセレクトにおいて、上記一対のスイッチ
ＭＯＳＦＥＴを設けたのは、両端のデータ線を除くデー
タ線Ｄ１〜Ｄ４等は、ワード線方向に隣接するメモリセ
ル間でデータ線、ソース線のように共用されることに対
応している。すなわち、Ｙセレクトは、１つのデータ線
を上記一対のスイッチにより、ラインＬ１とＬ２に選択
的に接続させるものである。
ＭＯＳＦＥＴを設けたのは、両端のデータ線を除くデー
タ線Ｄ１〜Ｄ４等は、ワード線方向に隣接するメモリセ
ル間でデータ線、ソース線のように共用されることに対
応している。すなわち、Ｙセレクトは、１つのデータ線
を上記一対のスイッチにより、ラインＬ１とＬ２に選択
的に接続させるものである。
【０１００】Ｙデコーダによって選択信号Ｙ０が形成さ
れると、データ線Ｄ０がラインＬ１に接続され、データ
線Ｄ１がラインＬ２に接続される。次に、Ｙデコーダに
よって選択信号Ｙ１が形成されると、データ線Ｄ１がラ
インＬ１に接続され、データ線Ｄ２がラインＬ２に接続
される。このように、データ線Ｄ１について説明する
と、Ｙ０が選択されたときにはラインＬ２に接続され、
Ｙ１が選択れるとラインＬ１に切り替えられる。
れると、データ線Ｄ０がラインＬ１に接続され、データ
線Ｄ１がラインＬ２に接続される。次に、Ｙデコーダに
よって選択信号Ｙ１が形成されると、データ線Ｄ１がラ
インＬ１に接続され、データ線Ｄ２がラインＬ２に接続
される。このように、データ線Ｄ１について説明する
と、Ｙ０が選択されたときにはラインＬ２に接続され、
Ｙ１が選択れるとラインＬ１に切り替えられる。
【０１０１】上記ラインＬ１とＬ２は、配線切替回路に
より回路の接地電位又はセンスアンプ、書き込み回路に
接続される。配線切替回路は、タイミングパルスφＢに
よりスイッチ制御されるＭＯＳＦＥＴＱ３によりライン
Ｌ２をセンスアンプ又は書き込み回路に接続させ、タイ
ミングパルスφＢＢによりスイッチ制御されるＭＯＳＦ
ＥＴＱ４により、ラインＬ２を回路の接地電位に、ライ
ンＬ１をセンスアンプ又は書き込み回路に接続させる。
タイミングパルスφＢＢは、タイミングパルスφＢの反
転信号である。
より回路の接地電位又はセンスアンプ、書き込み回路に
接続される。配線切替回路は、タイミングパルスφＢに
よりスイッチ制御されるＭＯＳＦＥＴＱ３によりライン
Ｌ２をセンスアンプ又は書き込み回路に接続させ、タイ
ミングパルスφＢＢによりスイッチ制御されるＭＯＳＦ
ＥＴＱ４により、ラインＬ２を回路の接地電位に、ライ
ンＬ１をセンスアンプ又は書き込み回路に接続させる。
タイミングパルスφＢＢは、タイミングパルスφＢの反
転信号である。
【０１０２】上記のようなスイッチＭＯＳＦＥＴＱ１、
Ｑ２と、Ｙセレクト及び配線切替回路により、前記デー
タ線選択スイッチＳＷＤが構成される。書き込み動作の
ときには、タイミングパルスφＡＢがハイレベルとな
り、データ線Ｄ０〜Ｄ４等をＹセレクトに接続する。タ
イミングパルスφＢがハイレベルとなり、配線切替回路
のスイッチＭＯＳＦＥＴＱ３をオン状態にしてラインＬ
２を、このとき活性化される書き込み回路に接続する。
書き込み回路において、書き込みデータが例えば論理１
となり、メモリセルのフローティングゲートの電荷を放
出させるものであるときには、書き込み電圧ＶＤＷが出
力される。
Ｑ２と、Ｙセレクト及び配線切替回路により、前記デー
タ線選択スイッチＳＷＤが構成される。書き込み動作の
ときには、タイミングパルスφＡＢがハイレベルとな
り、データ線Ｄ０〜Ｄ４等をＹセレクトに接続する。タ
イミングパルスφＢがハイレベルとなり、配線切替回路
のスイッチＭＯＳＦＥＴＱ３をオン状態にしてラインＬ
２を、このとき活性化される書き込み回路に接続する。
書き込み回路において、書き込みデータが例えば論理１
となり、メモリセルのフローティングゲートの電荷を放
出させるものであるときには、書き込み電圧ＶＤＷが出
力される。
【０１０３】例示的に示されているワード線Ｗ０は、そ
の左端にＰチャンネル型のスイッチＭＯＳＦＥＴＱ５を
介して消去・読み出し用のＸデコーダ１に接続される。
Ｘデコーダ１には、ワード線Ｗ０に消去電圧ＶＰＰＥ
と、読み出し電圧ＶＣＣ（ＶＷＲ）を供給するワードド
ライバＤＲ１が設けられる。ワードドライバＤＲ１は、
入力信号φＷ０を受けるＣＭＯＳインバータ回路からな
り、そのＰチャンネル型ＭＯＳＦＥＴのソースに供給さ
れる動作電圧Ｖ１が消去モードのときには高電圧ＶＰＰ
Ｅに、読み出しモードのときにはＶＣＣに切替えられ
る。
の左端にＰチャンネル型のスイッチＭＯＳＦＥＴＱ５を
介して消去・読み出し用のＸデコーダ１に接続される。
Ｘデコーダ１には、ワード線Ｗ０に消去電圧ＶＰＰＥ
と、読み出し電圧ＶＣＣ（ＶＷＲ）を供給するワードド
ライバＤＲ１が設けられる。ワードドライバＤＲ１は、
入力信号φＷ０を受けるＣＭＯＳインバータ回路からな
り、そのＰチャンネル型ＭＯＳＦＥＴのソースに供給さ
れる動作電圧Ｖ１が消去モードのときには高電圧ＶＰＰ
Ｅに、読み出しモードのときにはＶＣＣに切替えられ
る。
【０１０４】上記ワード線の右端にＰチャンネル型のス
イッチＭＯＳＦＥＴＱ６を介して書き込み用のＸデコー
ダ２に接続される。Ｘデコーダ２には、ワード線Ｗ０に
書き込み電圧−ＶＰＰＷと接地電位を供給するワードド
ライバＤＲ２が設けられる。ワードドライバＤＲ１は、
入力信号φＷ０’を受けるＣＭＯＳインバータ回路から
なり、そのＮチャンネル型ＭＯＳＦＥＴのソースに供給
される動作電圧Ｖ２が書き込み動作のときに高電圧−Ｖ
ＰＰＷにされる。
イッチＭＯＳＦＥＴＱ６を介して書き込み用のＸデコー
ダ２に接続される。Ｘデコーダ２には、ワード線Ｗ０に
書き込み電圧−ＶＰＰＷと接地電位を供給するワードド
ライバＤＲ２が設けられる。ワードドライバＤＲ１は、
入力信号φＷ０’を受けるＣＭＯＳインバータ回路から
なり、そのＮチャンネル型ＭＯＳＦＥＴのソースに供給
される動作電圧Ｖ２が書き込み動作のときに高電圧−Ｖ
ＰＰＷにされる。
【０１０５】上記Ｐチャンネル型のスイッチＭＯＳＦＥ
ＴＱ５のゲートには、定常的に回路の接地電位が与えら
れる。これに対して、Ｐチャンネル型のスイッチＭＯＳ
ＦＥＴＱ６のゲートには、タイミングパルスφＣが供給
される。これらのスイッチＭＯＳＦＥＴＱ５とＱ６は、
ウェル領域に形成され、バイアス電圧Ｖ３が与えられて
いる。上記Ｘデコーダ１とＸデコーダ２により、前記ワ
ード線選択スイッチＳＷＷが構成される。
ＴＱ５のゲートには、定常的に回路の接地電位が与えら
れる。これに対して、Ｐチャンネル型のスイッチＭＯＳ
ＦＥＴＱ６のゲートには、タイミングパルスφＣが供給
される。これらのスイッチＭＯＳＦＥＴＱ５とＱ６は、
ウェル領域に形成され、バイアス電圧Ｖ３が与えられて
いる。上記Ｘデコーダ１とＸデコーダ２により、前記ワ
ード線選択スイッチＳＷＷが構成される。
【０１０６】Ｙデコーダにより、選択信号Ｙ１が形成さ
れるとデータ線Ｄ１とＤ２が選択され、このときワード
線Ｗ０が選択されているなら、メモリセルＱ０１に書き
込み動作が行われる。データ線Ｄ１はラインＬ１に接続
され、配線切替回路のスイッチＭＯＳＦＥＴＱ４のオフ
状態によりフローティング状態（ＯＰＥＮ）にされ、デ
ータ線Ｄ２はラインＬ２に接続されて、上記書き込み電
圧ＶＤＷが与えられる。この結果、データ線Ｄ２には書
き込み電圧ＶＤＷが与えられ、データ線Ｄ１はフローテ
ィング状態に置かれる。
れるとデータ線Ｄ１とＤ２が選択され、このときワード
線Ｗ０が選択されているなら、メモリセルＱ０１に書き
込み動作が行われる。データ線Ｄ１はラインＬ１に接続
され、配線切替回路のスイッチＭＯＳＦＥＴＱ４のオフ
状態によりフローティング状態（ＯＰＥＮ）にされ、デ
ータ線Ｄ２はラインＬ２に接続されて、上記書き込み電
圧ＶＤＷが与えられる。この結果、データ線Ｄ２には書
き込み電圧ＶＤＷが与えられ、データ線Ｄ１はフローテ
ィング状態に置かれる。
【０１０７】上記のような書き込みモードにおいては、
書き込み用のＸデコーダ２のワードドライバＤＲ２が活
性化され、−ＶＰＰＷを出力する。このとき、タイミン
グパルスφＣが−ＶＰＰＷに対応した負電圧となり、ス
イッチＭＯＳＦＥＴＱ６がオン状態するので、ワード線
Ｗ０は−ＶＰＰＷのような負電圧になる。上記ＭＯＳＦ
ＥＴＱ５，Ｑ６が形成されるウェルのバイアス電圧Ｖ３
は、回路の接地電位にされている。このようなワード線
Ｗ０の負電圧に対応して、消去・読み出し用のＸデコー
ダ１側のスイッチＭＯＳＦＥＴＱ５はオフ状態にされ
る。これにより、前記図９と同様な電圧が選択メモリセ
ルＱ０１に印加されるので、書き込み動作が行われる。
書き込み用のＸデコーダ２のワードドライバＤＲ２が活
性化され、−ＶＰＰＷを出力する。このとき、タイミン
グパルスφＣが−ＶＰＰＷに対応した負電圧となり、ス
イッチＭＯＳＦＥＴＱ６がオン状態するので、ワード線
Ｗ０は−ＶＰＰＷのような負電圧になる。上記ＭＯＳＦ
ＥＴＱ５，Ｑ６が形成されるウェルのバイアス電圧Ｖ３
は、回路の接地電位にされている。このようなワード線
Ｗ０の負電圧に対応して、消去・読み出し用のＸデコー
ダ１側のスイッチＭＯＳＦＥＴＱ５はオフ状態にされ
る。これにより、前記図９と同様な電圧が選択メモリセ
ルＱ０１に印加されるので、書き込み動作が行われる。
【０１０８】消去モードでは、タイミングパルスφＡが
ハイレベルにされ、タイミングパルスφＡＢがロウレベ
ルにされる。これにより、スイッチＭＯＳＦＥＴＱ１が
オン状態に、スイッチＭＯＳＦＥＴＱ２がオフ状態にさ
れので、Ｙセレクトには無関係に各データ線Ｄ０〜Ｄ４
等には回路の接地電位が与えられる。そして、このよう
な消去モードにおいては、消去用のＸデコーダ１のワー
ドドライバＤＲ１が活性化され、ＶＰＰＥを出力する。
このとき、タイミングパルスφＣがハイレベルにされて
スイッチＭＯＳＦＥＴＱ６がオフ状態にされので、相対
的にスイッチＭＯＳＦＥＴＱ５がオン状態にされ、ワー
ド線Ｗ０はＶＰＰＥのような正の高電圧になる。これに
より、前記図１１と同様な電圧がワード線Ｗ０に接続さ
れるメモリセルＱ００〜Ｑ０３に印加れるので、一斉に
消去動作が行われる。
ハイレベルにされ、タイミングパルスφＡＢがロウレベ
ルにされる。これにより、スイッチＭＯＳＦＥＴＱ１が
オン状態に、スイッチＭＯＳＦＥＴＱ２がオフ状態にさ
れので、Ｙセレクトには無関係に各データ線Ｄ０〜Ｄ４
等には回路の接地電位が与えられる。そして、このよう
な消去モードにおいては、消去用のＸデコーダ１のワー
ドドライバＤＲ１が活性化され、ＶＰＰＥを出力する。
このとき、タイミングパルスφＣがハイレベルにされて
スイッチＭＯＳＦＥＴＱ６がオフ状態にされので、相対
的にスイッチＭＯＳＦＥＴＱ５がオン状態にされ、ワー
ド線Ｗ０はＶＰＰＥのような正の高電圧になる。これに
より、前記図１１と同様な電圧がワード線Ｗ０に接続さ
れるメモリセルＱ００〜Ｑ０３に印加れるので、一斉に
消去動作が行われる。
【０１０９】読み出しモードでは、タイミングパルスφ
Ａがロウレベルにされ、タイミングパルスφＡＢがハイ
レベルにされる。これにより、スイッチＭＯＳＦＥＴＱ
１がオフ状態に、スイッチＭＯＳＦＥＴＱ２がオン状態
にされので、Ｙセレクトと配線切替回路によりデータ線
の電位が設定される。
Ａがロウレベルにされ、タイミングパルスφＡＢがハイ
レベルにされる。これにより、スイッチＭＯＳＦＥＴＱ
１がオフ状態に、スイッチＭＯＳＦＥＴＱ２がオン状態
にされので、Ｙセレクトと配線切替回路によりデータ線
の電位が設定される。
【０１１０】Ｙデコーダにより、選択信号Ｙ１が形成さ
れると、言い換えるならば、選択信号Ｙ１がハイレベル
にされると、データ線Ｄ１とＤ２が選択され、このとき
ワード線Ｗ０が選択されているなら、メモリセルＱ０１
の読み出し動作が行われる。データ線Ｄ１はラインＬ１
に接続され、配線切替回路のスイッチＭＯＳＦＥＴＱ４
のオン状態によりセンスアンプに接続され、センスアン
プから読み出し電圧ＶＤＲが供給される。一方、データ
線Ｄ２はラインＬ２に接続され、配線切替回路のスイッ
チＭＯＳＦＥＴＱ４のオン状態により回路の接地電位が
与えられる。この結果、データ線Ｄ１には読み出し電圧
ＶＤＲが与えられ、データ線Ｄ２には回路の接地電位が
与えられる。
れると、言い換えるならば、選択信号Ｙ１がハイレベル
にされると、データ線Ｄ１とＤ２が選択され、このとき
ワード線Ｗ０が選択されているなら、メモリセルＱ０１
の読み出し動作が行われる。データ線Ｄ１はラインＬ１
に接続され、配線切替回路のスイッチＭＯＳＦＥＴＱ４
のオン状態によりセンスアンプに接続され、センスアン
プから読み出し電圧ＶＤＲが供給される。一方、データ
線Ｄ２はラインＬ２に接続され、配線切替回路のスイッ
チＭＯＳＦＥＴＱ４のオン状態により回路の接地電位が
与えられる。この結果、データ線Ｄ１には読み出し電圧
ＶＤＲが与えられ、データ線Ｄ２には回路の接地電位が
与えられる。
【０１１１】上記のような読み出しモードにおいては、
読み出し用のＸデコーダ１のワードドライバＤＲ１が活
性化され、ＶＣＣ（ＶＤＲ）を出力する。このとき、タ
イミングパルスφＣのハイレベルによりスイッチＭＯＳ
ＦＥＴＱ６がオフ状態に置かれるので、相対的にスイッ
チＭＯＳＦＥＴＱ５がオン状態となり、ワード線Ｗ０を
読み出し電圧にする。これにより、前記図１２と同様な
電圧が選択メモリセルＱ０１に印加れるので、読み出し
動作が行われる。
読み出し用のＸデコーダ１のワードドライバＤＲ１が活
性化され、ＶＣＣ（ＶＤＲ）を出力する。このとき、タ
イミングパルスφＣのハイレベルによりスイッチＭＯＳ
ＦＥＴＱ６がオフ状態に置かれるので、相対的にスイッ
チＭＯＳＦＥＴＱ５がオン状態となり、ワード線Ｗ０を
読み出し電圧にする。これにより、前記図１２と同様な
電圧が選択メモリセルＱ０１に印加れるので、読み出し
動作が行われる。
【０１１２】
【表１】
【０１１３】表１には、上記のような書き込みモード、
消去モード及び読み出しモードのそれぞれにおけるワー
ド線選択方式におけるワードトライバの各電圧Ｖ１〜Ｖ
３と、タイミングパルスφＣ、φＷ及びφＷ’とワード
線Ｗ０の各モードに対応した電位が示されている。
消去モード及び読み出しモードのそれぞれにおけるワー
ド線選択方式におけるワードトライバの各電圧Ｖ１〜Ｖ
３と、タイミングパルスφＣ、φＷ及びφＷ’とワード
線Ｗ０の各モードに対応した電位が示されている。
【０１１４】次の表２には、上記のような書き込みモー
ド、消去モード及び読み出しモードのそれぞれにおける
データ線選択方式におけるＹデコーダの選択信号Ｙ０〜
Ｙ３、データ線Ｄ０〜Ｄ３の電位が示されている。同表
２において、データ線の電位を示すＯＰＮは、フローテ
ィング状態であることを意味するＯＰＥＮを略したもの
である。
ド、消去モード及び読み出しモードのそれぞれにおける
データ線選択方式におけるＹデコーダの選択信号Ｙ０〜
Ｙ３、データ線Ｄ０〜Ｄ３の電位が示されている。同表
２において、データ線の電位を示すＯＰＮは、フローテ
ィング状態であることを意味するＯＰＥＮを略したもの
である。
【０１１５】
【表２】
【０１１６】図２２には、内部電圧発生回路の一実施例
の回路図が示されている。同図（Ａ）は、書き込み負電
圧発生回路が示され、（Ｂ）には、消去高電圧発生回路
が示されている。
の回路図が示されている。同図（Ａ）は、書き込み負電
圧発生回路が示され、（Ｂ）には、消去高電圧発生回路
が示されている。
【０１１７】書き込み用の負電圧発生回路は、（Ａ）の
ように回路の接地電位側から電流が流れるように縦列形
態に接続されたダイオード形態のＭＯＳＦＥＴと、各ダ
イオードの接続点にキャパシタＣ１〜Ｃｎが設けられ、
互いに隣接するキャパシタＣ１，Ｃ２等には互いに逆位
相にされたタイミングパルスφＷ１、φＷ２が供給され
る。タイミングパルスφＷ１、φＷ２は、効率的なチャ
ージポンプ動作を行わせるために、そのアクティブレベ
ルが相互に重なりあうことのないようなノンオーバーラ
ップの相補タイミングパルスにされることが望ましい。
ように回路の接地電位側から電流が流れるように縦列形
態に接続されたダイオード形態のＭＯＳＦＥＴと、各ダ
イオードの接続点にキャパシタＣ１〜Ｃｎが設けられ、
互いに隣接するキャパシタＣ１，Ｃ２等には互いに逆位
相にされたタイミングパルスφＷ１、φＷ２が供給され
る。タイミングパルスφＷ１、φＷ２は、効率的なチャ
ージポンプ動作を行わせるために、そのアクティブレベ
ルが相互に重なりあうことのないようなノンオーバーラ
ップの相補タイミングパルスにされることが望ましい。
【０１１８】同図では省略されているが、最終段には、
書き込み電圧−ＶＰＰＷが与えられる配線や素子におけ
る比較的大きな寄生容量が存在し、ここに書き込み電圧
−ＶＰＰＷが保持される。また、負の書き込み電圧−Ｖ
ＰＰＷが電源電圧の変動等により必要以上に大きくなる
のを防ぐために、ツェナーダイオードＺＤ１が設けら
れ、書き込み電圧−ＶＰＰＷの安定化が図られている。
この書き込み電圧−ＶＰＰＷは、前記スイッチＭＯＳＦ
ＥＴＱ５，Ｑ６が形成されるウェル電位Ｖ３にも用いる
ようにしてもよい。
書き込み電圧−ＶＰＰＷが与えられる配線や素子におけ
る比較的大きな寄生容量が存在し、ここに書き込み電圧
−ＶＰＰＷが保持される。また、負の書き込み電圧−Ｖ
ＰＰＷが電源電圧の変動等により必要以上に大きくなる
のを防ぐために、ツェナーダイオードＺＤ１が設けら
れ、書き込み電圧−ＶＰＰＷの安定化が図られている。
この書き込み電圧−ＶＰＰＷは、前記スイッチＭＯＳＦ
ＥＴＱ５，Ｑ６が形成されるウェル電位Ｖ３にも用いる
ようにしてもよい。
【０１１９】消去用の電圧発生回路は、（Ｂ）のように
電源電圧側から電流が流れるように縦列形態に接続され
たダイオード形態のＭＯＳＦＥＴと、各ダイオードの接
続点にキャパシタＣ１〜Ｃｍが設けられ、互いに隣接す
るキャパシタＣ１，Ｃ２等には互いに逆位相にされたタ
イミングパルスφＥ１、φＥ２が供給される。タイミン
グパルスφＥ１、φＥ２は、効率的なチャージポンプ動
作を行わせるために、そのアクティブレベルが相互に重
なりあうことのないようなノンオーバーラップの相補タ
イミングパルスにされることが望ましい。
電源電圧側から電流が流れるように縦列形態に接続され
たダイオード形態のＭＯＳＦＥＴと、各ダイオードの接
続点にキャパシタＣ１〜Ｃｍが設けられ、互いに隣接す
るキャパシタＣ１，Ｃ２等には互いに逆位相にされたタ
イミングパルスφＥ１、φＥ２が供給される。タイミン
グパルスφＥ１、φＥ２は、効率的なチャージポンプ動
作を行わせるために、そのアクティブレベルが相互に重
なりあうことのないようなノンオーバーラップの相補タ
イミングパルスにされることが望ましい。
【０１２０】同図では省略されているが、最終段には、
消去電圧ＶＰＰＥが与えられる配線や素子における比較
的大きな寄生容量が存在し、ここに消去電圧ＶＰＰＥが
保持される。また、消去電圧ＶＰＰＥが電源電圧の変動
等により必要以上に大きくなるのを防ぐために、ツェナ
ーダイオードＺＤ２が設けられている。
消去電圧ＶＰＰＥが与えられる配線や素子における比較
的大きな寄生容量が存在し、ここに消去電圧ＶＰＰＥが
保持される。また、消去電圧ＶＰＰＥが電源電圧の変動
等により必要以上に大きくなるのを防ぐために、ツェナ
ーダイオードＺＤ２が設けられている。
【０１２１】図２３には、前記書き込み用のワードドラ
イバＤＲ２の一実施例を示す概略構造断面図である。こ
の実施例では、負の高電圧からなる書き込み電圧−ＶＰ
ＰＷを出力させるＮチャンネル型ＭＯＳＦＥＴは、Ｐ-
基板には直接形成することがでいなので、まず第１Ｎウ
ェルを形成し、ここに回路の接地電位のバイアス電圧を
与え、その中にＰウェルを形成するものである。このよ
うな２重ウェル構造とすることにより、負電圧−ＶＰＰ
Ｗを出力させることができる。
イバＤＲ２の一実施例を示す概略構造断面図である。こ
の実施例では、負の高電圧からなる書き込み電圧−ＶＰ
ＰＷを出力させるＮチャンネル型ＭＯＳＦＥＴは、Ｐ-
基板には直接形成することがでいなので、まず第１Ｎウ
ェルを形成し、ここに回路の接地電位のバイアス電圧を
与え、その中にＰウェルを形成するものである。このよ
うな２重ウェル構造とすることにより、負電圧−ＶＰＰ
Ｗを出力させることができる。
【０１２２】図２４には、上記ツェナーダイオードの一
実施例の素子構造断面図が示されている。Ｐ- 型の基板
１にＮ- 型の第１ウェル領域２が形成される。この第１
ウェル領域２に、Ｐ- 型のウェル領域４が形成される。
このウェル領域４の中にＮ+領域２４を形成して、その
下にＰ型の半導体領域４０３を形成して接合面が半導体
基板中になるようにしてツェナーダイオードを構成す
る。この半導体領域４０３は、イオン注入技術により、
ボロンを加速エネルギー１００〜２００ＫｅＶにて導入
することにより形成される。ドープ量はツェナー電圧に
より決められる。上記の高濃度の半導体領域２４の周囲
を低濃度Ｎ- の半導体領域２１に取り囲む構造にしてい
る。Ｐ型ウェル領域４には、オーミックコンタクト用の
Ｐ+ 領域２５が形成されて、配線２８が設けられる。
実施例の素子構造断面図が示されている。Ｐ- 型の基板
１にＮ- 型の第１ウェル領域２が形成される。この第１
ウェル領域２に、Ｐ- 型のウェル領域４が形成される。
このウェル領域４の中にＮ+領域２４を形成して、その
下にＰ型の半導体領域４０３を形成して接合面が半導体
基板中になるようにしてツェナーダイオードを構成す
る。この半導体領域４０３は、イオン注入技術により、
ボロンを加速エネルギー１００〜２００ＫｅＶにて導入
することにより形成される。ドープ量はツェナー電圧に
より決められる。上記の高濃度の半導体領域２４の周囲
を低濃度Ｎ- の半導体領域２１に取り囲む構造にしてい
る。Ｐ型ウェル領域４には、オーミックコンタクト用の
Ｐ+ 領域２５が形成されて、配線２８が設けられる。
【０１２３】図２５には、この発明に係る不揮発性記憶
装置のメモリアレイ部とその選択回路の他の一実施例の
具体的回路図が示されている。同図において、メモリア
レイ部又はメモリマットは、前記図１３，図１４の実施
例に対応しているが、前記図１９，図２０の実施例にお
いても同様の選択回路を用いることができる。
装置のメモリアレイ部とその選択回路の他の一実施例の
具体的回路図が示されている。同図において、メモリア
レイ部又はメモリマットは、前記図１３，図１４の実施
例に対応しているが、前記図１９，図２０の実施例にお
いても同様の選択回路を用いることができる。
【０１２４】ワード線選択スイッチは、１つのＸデコー
ダにより構成される。このＸデコーダは、ＣＭＯＳイン
バータ回路により構成され、入力信号φＷ０に応じて電
圧Ｖ１とＶ２を選択的に出力させるようにしている。ま
た、データ線選択スイッチは、メモリセルにおいて同じ
データ線側から書き込み電圧ＶＤＷと読み出し電圧ＶＤ
Ｒを供給できることに応じて、前記配線切替回路が省略
されている。それ故、ラインＬ１はスイッチＭＯＳＦＥ
ＴＱ４を通して回路の接地電位かフローティングにさ
れ、ラインＬ２はセンスアンプ又は書き込み回路に接続
される。
ダにより構成される。このＸデコーダは、ＣＭＯＳイン
バータ回路により構成され、入力信号φＷ０に応じて電
圧Ｖ１とＶ２を選択的に出力させるようにしている。ま
た、データ線選択スイッチは、メモリセルにおいて同じ
データ線側から書き込み電圧ＶＤＷと読み出し電圧ＶＤ
Ｒを供給できることに応じて、前記配線切替回路が省略
されている。それ故、ラインＬ１はスイッチＭＯＳＦＥ
ＴＱ４を通して回路の接地電位かフローティングにさ
れ、ラインＬ２はセンスアンプ又は書き込み回路に接続
される。
【０１２５】書き込み動作では、ワードドライバの電圧
Ｖ１がＧＮＤに、Ｖ２が−ＶＰＰＷ（−７Ｖ）にされ
る。消去動作では、電圧Ｖ１がＶＰＰＥ（１２Ｖ）に、
Ｖ２がＧＮＤにされる。読み出し動作では、電圧Ｖ１が
ＶＣＣ（５Ｖ）に、Ｖ２がＧＮＤに設定される。このよ
うな電圧Ｖ１とＶ２の切り替えにより、表１と同様なワ
ード線選択／非選択の電圧を得ることができる。
Ｖ１がＧＮＤに、Ｖ２が−ＶＰＰＷ（−７Ｖ）にされ
る。消去動作では、電圧Ｖ１がＶＰＰＥ（１２Ｖ）に、
Ｖ２がＧＮＤにされる。読み出し動作では、電圧Ｖ１が
ＶＣＣ（５Ｖ）に、Ｖ２がＧＮＤに設定される。このよ
うな電圧Ｖ１とＶ２の切り替えにより、表１と同様なワ
ード線選択／非選択の電圧を得ることができる。
【０１２６】図２６には、この発明に係る不揮発性記憶
装置におけるメモリマット部の他の一実施例の回路図が
示されている。この実施例では、ブロック分割によりメ
モリマットが構成される。すなわち、例示的に示されて
いるデータ線Ｄ０〜Ｄ４には、ブロック選択用のスイッ
チＭＯＳＦＥＴＱ１〜Ｑｍが設けられ、このスイッチＭ
ＯＳＦＥＴＱ１〜Ｑｍを介してブロック１〜ブロックｍ
が設けられる。
装置におけるメモリマット部の他の一実施例の回路図が
示されている。この実施例では、ブロック分割によりメ
モリマットが構成される。すなわち、例示的に示されて
いるデータ線Ｄ０〜Ｄ４には、ブロック選択用のスイッ
チＭＯＳＦＥＴＱ１〜Ｑｍが設けられ、このスイッチＭ
ＯＳＦＥＴＱ１〜Ｑｍを介してブロック１〜ブロックｍ
が設けられる。
【０１２７】各ブロック１ないしｍに設けられたブロッ
クデータ線に、前記同様なメモリセルが接続される。こ
の構成では、メモリセルが接続されるブロック１ないし
ｍのブロックデータ線が埋め込みデータ線とされる。こ
れに対して、上記スイッチＭＯＳＦＥＴＱ１〜Ｑｍを介
して共通に設けられるデータ線Ｄ０〜Ｄ４等は、アルミ
ニュウム等からなる低抵抗の金属配線層から構成される
主データ線である。
クデータ線に、前記同様なメモリセルが接続される。こ
の構成では、メモリセルが接続されるブロック１ないし
ｍのブロックデータ線が埋め込みデータ線とされる。こ
れに対して、上記スイッチＭＯＳＦＥＴＱ１〜Ｑｍを介
して共通に設けられるデータ線Ｄ０〜Ｄ４等は、アルミ
ニュウム等からなる低抵抗の金属配線層から構成される
主データ線である。
【０１２８】書き込み動作においては、選択ブロックに
対応したスイッチＭＯＳＦＥＴをオン状態にして、前記
同様な書き込み動作が行われる。この構成では、非選択
のメモリブロックでは、ブロックデータ線がフローティ
ング状態となり、書き込み動作によるストレスが一切か
からない。読み出し動作においては、ブロックデータ線
の長さが短くされ、かつ接続されるメモリセルの数が少
なくできるので、その寄生容量を小さくできる。この結
果、読み出し動作時における容量負荷が軽くなり、高速
読み出しが可能になる。
対応したスイッチＭＯＳＦＥＴをオン状態にして、前記
同様な書き込み動作が行われる。この構成では、非選択
のメモリブロックでは、ブロックデータ線がフローティ
ング状態となり、書き込み動作によるストレスが一切か
からない。読み出し動作においては、ブロックデータ線
の長さが短くされ、かつ接続されるメモリセルの数が少
なくできるので、その寄生容量を小さくできる。この結
果、読み出し動作時における容量負荷が軽くなり、高速
読み出しが可能になる。
【０１２９】上記のようなブロック分割において、ブロ
ックデータ線の両端に、スイッチＭＯＳＦＥＴＱ１等を
設けるようにしてもよい。このときには、ブロック選択
時のデータ線抵抗を大幅に減らすことができ、書き込み
モードではメモリセルの接続位置に対して書き込み電圧
のバラツキが小さくなり、書き込み動作の安定化が図ら
れる。読み出し動作では、データ線の抵抗値が小さくな
るので高速読み出しが可能になる。
ックデータ線の両端に、スイッチＭＯＳＦＥＴＱ１等を
設けるようにしてもよい。このときには、ブロック選択
時のデータ線抵抗を大幅に減らすことができ、書き込み
モードではメモリセルの接続位置に対して書き込み電圧
のバラツキが小さくなり、書き込み動作の安定化が図ら
れる。読み出し動作では、データ線の抵抗値が小さくな
るので高速読み出しが可能になる。
【０１３０】図２７には、この発明に係る不揮発性記憶
装置におけるブロック分割の書き込み動作の一実施例の
回路図が示されている。この実施例では、データ線方向
の他に、ワード線方向に対してもブロック分割が行われ
る。すなわち、同図には、メモリマットがワード線方向
に２分割され、データ線方向に２分割されることによ
り、ＢＬ０ないしＢＬ３の４のブロックが構成される。
装置におけるブロック分割の書き込み動作の一実施例の
回路図が示されている。この実施例では、データ線方向
の他に、ワード線方向に対してもブロック分割が行われ
る。すなわち、同図には、メモリマットがワード線方向
に２分割され、データ線方向に２分割されることによ
り、ＢＬ０ないしＢＬ３の４のブロックが構成される。
【０１３１】ブロック選択スイッチＳＷＷ２が設けら
れ、スイッチＭＯＳＦＥＴＱ１をオン状態にすると、上
側の２つのブロックＢＬ０とＢＬ１が選択される。ワー
ド線選択スイッチＳＷＷ１により、例えばワード線Ｗ０
が選択される。データ線選択スイッチＳＷＤにより、ブ
ロックＢＬ０のデータ線Ｄ１，Ｄ２のメモリセルを選択
するときには、スイッチＳ３により、データ線Ｄ２に書
き込み電圧ＶＤＷが供給される。このとき、ブロックＢ
Ｌ１とＢＬ３に対応したデータ線は全てフローティング
状態（ＯＰＥＮ）又は接地電位（ＧＮＤ）にされる。こ
れにより、ブロックＢＬ０のメモリセルに書き込み動作
が行われる。
れ、スイッチＭＯＳＦＥＴＱ１をオン状態にすると、上
側の２つのブロックＢＬ０とＢＬ１が選択される。ワー
ド線選択スイッチＳＷＷ１により、例えばワード線Ｗ０
が選択される。データ線選択スイッチＳＷＤにより、ブ
ロックＢＬ０のデータ線Ｄ１，Ｄ２のメモリセルを選択
するときには、スイッチＳ３により、データ線Ｄ２に書
き込み電圧ＶＤＷが供給される。このとき、ブロックＢ
Ｌ１とＢＬ３に対応したデータ線は全てフローティング
状態（ＯＰＥＮ）又は接地電位（ＧＮＤ）にされる。こ
れにより、ブロックＢＬ０のメモリセルに書き込み動作
が行われる。
【０１３２】図２８には、この発明に係る不揮発性記憶
装置におけるブロック分割の消去動作の一実施例の回路
図が示されている。ブロック選択スイッチＳＷＷ２によ
り、スイッチＭＯＳＦＥＴＱ１をオン状態にすると、上
側の２つのブロックＢＬ０とＢＬ１が選択される。ワー
ド線選択スイッチＳＷＷ１により、例えばワード線Ｗ０
が選択される。ブロックＢＬ０のメモリセルを消去し、
ブロックＢＬ１のメモリセルは消去しない場合には、デ
ータ線選択スイッチＳＷＤにより、ブロックＢＬ０に対
応したデータ線には接地電位が与えられ、ブロックＢＬ
１に対応したデータ線には電圧ＶＤＥが供給される。電
圧ＶＤＥは、ＶＣＣのような５Ｖの電圧にされる。これ
により、選択ブロックＢＬ０では１２Ｖのような高電圧
が印加されることより消去動作が行われるのに対して、
非選択のブロックＢＬ１ではＶＰＰＥ−ＶＤＥ（１２Ｖ
−５Ｖ）しか印加されないから消去動作が行われない。
装置におけるブロック分割の消去動作の一実施例の回路
図が示されている。ブロック選択スイッチＳＷＷ２によ
り、スイッチＭＯＳＦＥＴＱ１をオン状態にすると、上
側の２つのブロックＢＬ０とＢＬ１が選択される。ワー
ド線選択スイッチＳＷＷ１により、例えばワード線Ｗ０
が選択される。ブロックＢＬ０のメモリセルを消去し、
ブロックＢＬ１のメモリセルは消去しない場合には、デ
ータ線選択スイッチＳＷＤにより、ブロックＢＬ０に対
応したデータ線には接地電位が与えられ、ブロックＢＬ
１に対応したデータ線には電圧ＶＤＥが供給される。電
圧ＶＤＥは、ＶＣＣのような５Ｖの電圧にされる。これ
により、選択ブロックＢＬ０では１２Ｖのような高電圧
が印加されることより消去動作が行われるのに対して、
非選択のブロックＢＬ１ではＶＰＰＥ−ＶＤＥ（１２Ｖ
−５Ｖ）しか印加されないから消去動作が行われない。
【０１３３】図２９には、この発明に係る不揮発性記憶
装置におけるブロック分割の他の一実施例のブロック図
が示されている。この実施例は、ブロックが大ブロック
と小ブロックから構成される。大ブロックは、１つの入
出力端子Ｉ／Ｏ０に対して、複数のデータ線Ｄ０〜Ｄ１
５が割り当てられ、それがデータ線方向にブロックＢＬ
００〜ＢＬｋ０のようにｋ＋１ブロックに分割される。
他の入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ７にも、上記同様な大
ブロックＢＬ０１〜ＢＬ０７ないしＢＬｋ１〜ＢＬｋ７
が設けられる。
装置におけるブロック分割の他の一実施例のブロック図
が示されている。この実施例は、ブロックが大ブロック
と小ブロックから構成される。大ブロックは、１つの入
出力端子Ｉ／Ｏ０に対して、複数のデータ線Ｄ０〜Ｄ１
５が割り当てられ、それがデータ線方向にブロックＢＬ
００〜ＢＬｋ０のようにｋ＋１ブロックに分割される。
他の入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ７にも、上記同様な大
ブロックＢＬ０１〜ＢＬ０７ないしＢＬｋ１〜ＢＬｋ７
が設けられる。
【０１３４】小ブロックは、ＤＬ０〜ＤＬ７からなる８
ビット分のデータ線がデータ線方向にに分割される。こ
のように分割されてなる小ブロックＢＬＬ０〜ＢＬＬｋ
は、の８本のデータ線ＤＬ０〜ＤＬ７は、上記入出力端
子Ｉ／Ｏ０〜Ｉ／Ｏ７に対応して選択される。上記大ブ
ロックにおいては、１６本のデータ線の中からＹセレク
トにより１本が選択される。これに対して、小ブロック
では、データ線ＤＬ０〜ＤＬ７が入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７に対応しているので、Ｙセレクトが省略されい
てる。
ビット分のデータ線がデータ線方向にに分割される。こ
のように分割されてなる小ブロックＢＬＬ０〜ＢＬＬｋ
は、の８本のデータ線ＤＬ０〜ＤＬ７は、上記入出力端
子Ｉ／Ｏ０〜Ｉ／Ｏ７に対応して選択される。上記大ブ
ロックにおいては、１６本のデータ線の中からＹセレク
トにより１本が選択される。これに対して、小ブロック
では、データ線ＤＬ０〜ＤＬ７が入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７に対応しているので、Ｙセレクトが省略されい
てる。
【０１３５】この実施例のブロック構成では、小ブロッ
クをバイト（８ビット）単位での書き換えが必要なデー
タメモリとして使用できる。すなわち、小ブロックを用
いて順次にアクセスして書き換えを伴うデータ処理を行
い、最終的なデータが形成された時点で大ブロック側の
所定のエリアにそれを格納するような使用方法を採るこ
とができる。
クをバイト（８ビット）単位での書き換えが必要なデー
タメモリとして使用できる。すなわち、小ブロックを用
いて順次にアクセスして書き換えを伴うデータ処理を行
い、最終的なデータが形成された時点で大ブロック側の
所定のエリアにそれを格納するような使用方法を採るこ
とができる。
【０１３６】図３０には、この発明に係る不揮発性記憶
装置の一実施例の全体のブロック図が示されている。同
図には、そのメモリアクセスを行うマイクロコンピュー
タＣＰＵも合わせて描かれている。
装置の一実施例の全体のブロック図が示されている。同
図には、そのメモリアクセスを行うマイクロコンピュー
タＣＰＵも合わせて描かれている。
【０１３７】この実施例の不揮発性記憶装置は、電気的
に消去と書き込みが可能であることから、広い意味での
ＥＥＰＲＯＭのように示している。アドレスバスを通し
て入力されたアドレス信号は、アドレスラッチに取り込
まれる。同様に制御バスを通して入力された制御信号
は、制御回路に取り込まれる。書き込み動作のときに
は、データバスに書き込みデータが供給される。
に消去と書き込みが可能であることから、広い意味での
ＥＥＰＲＯＭのように示している。アドレスバスを通し
て入力されたアドレス信号は、アドレスラッチに取り込
まれる。同様に制御バスを通して入力された制御信号
は、制御回路に取り込まれる。書き込み動作のときに
は、データバスに書き込みデータが供給される。
【０１３８】メモリマットの選択回路は、前記図２１の
実施例に対応している。すなわち、ワード線選択回路
は、消去・読み出し用のＸデコーダ（１）と、書き込み
用のＸデコーダ（２）に分けられて構成される。ワード
線選択回路（１）と（２）は、前記スイッチＭＯＳＦＥ
ＴＱ５とＱ６のようなスイッチ回路に対応している。上
記Ｘデコーダ（１）とＸデコーダ（２）には、アドレス
ラッチからＸ系のアドレス信号が供給され、ここでアド
レス信号の解読が行われて１つのワード線の選択信号が
形成される。
実施例に対応している。すなわち、ワード線選択回路
は、消去・読み出し用のＸデコーダ（１）と、書き込み
用のＸデコーダ（２）に分けられて構成される。ワード
線選択回路（１）と（２）は、前記スイッチＭＯＳＦＥ
ＴＱ５とＱ６のようなスイッチ回路に対応している。上
記Ｘデコーダ（１）とＸデコーダ（２）には、アドレス
ラッチからＸ系のアドレス信号が供給され、ここでアド
レス信号の解読が行われて１つのワード線の選択信号が
形成される。
【０１３９】制御回路では、動作モードに応じてワード
線切替回路の選択信号が形成される。書き込みモードの
ときには、ワード線切替回路（２）が選択されて、Ｘデ
コーダ（２）によりワード線の選択動作が行われる。消
去モードと読み出しモードのときには、ワード線切替回
路（１）が選択されて、Ｘデコーダ（１）によりワード
線の選択動作が行われる。
線切替回路の選択信号が形成される。書き込みモードの
ときには、ワード線切替回路（２）が選択されて、Ｘデ
コーダ（２）によりワード線の選択動作が行われる。消
去モードと読み出しモードのときには、ワード線切替回
路（１）が選択されて、Ｘデコーダ（１）によりワード
線の選択動作が行われる。
【０１４０】データ線選択回路も、前記図２１の実施例
に対応している。データ線切替回路（１）は、データ線
に消去用の接地電位を与えるＭＯＳＦＥＴＱ１等から構
成される。データ線切替回路（２）は、メモリマットの
データ線をＹセレクトに接続させる前記ＭＯＳＦＥＴＱ
２のようなスイッチ回路から構成される。制御回路で
は、動作モードに応じてデータ線切替回路の選択信号が
形成される。消去モードのときには、データ線切替回路
（１）が選択されて、メモリマットのデータ線に回路の
接地電位を与える。
に対応している。データ線切替回路（１）は、データ線
に消去用の接地電位を与えるＭＯＳＦＥＴＱ１等から構
成される。データ線切替回路（２）は、メモリマットの
データ線をＹセレクトに接続させる前記ＭＯＳＦＥＴＱ
２のようなスイッチ回路から構成される。制御回路で
は、動作モードに応じてデータ線切替回路の選択信号が
形成される。消去モードのときには、データ線切替回路
（１）が選択されて、メモリマットのデータ線に回路の
接地電位を与える。
【０１４１】制御回路は、書き込みモードと読み出しモ
ードのときにデータ線切替回路（２）の選択信号を形成
し、メモリマットのデータ線をＹセレクトに接続させ
る。Ｙセレクトは、アドレスラッチに取り込まれたＹ系
のアドレス信号を解読するＹデコーダの選択信号によっ
てデータ線を選択する。
ードのときにデータ線切替回路（２）の選択信号を形成
し、メモリマットのデータ線をＹセレクトに接続させ
る。Ｙセレクトは、アドレスラッチに取り込まれたＹ系
のアドレス信号を解読するＹデコーダの選択信号によっ
てデータ線を選択する。
【０１４２】書き込みモードのきには、書き込み回路が
活性化されて、データバスを通して入力された書き込み
データが、データ入力バッファ、データ入力ラッチ及び
書き込み回路に伝えられる。書き込み回路は、書き込み
データに対応した書き込み電圧ＶＤＷを出力し、ワード
線の選択動作とにより選択ビットに書き込みが行われ
る。
活性化されて、データバスを通して入力された書き込み
データが、データ入力バッファ、データ入力ラッチ及び
書き込み回路に伝えられる。書き込み回路は、書き込み
データに対応した書き込み電圧ＶＤＷを出力し、ワード
線の選択動作とにより選択ビットに書き込みが行われ
る。
【０１４３】読み出しモードのきには、センスアンプが
活性化されて、Ｙセレクト及びデータ線切替回路（２）
を通して一対の選択データ線には読み出し電圧ＶＤＲと
接地電位ＧＮＤが与えれ、メモリ電流のセンスが行われ
る。このメモリ電流の有無に対応したセンスアンプの出
力は、データ出力ラッチ及びデータ出力バッファを通し
てデータバスに出力される。
活性化されて、Ｙセレクト及びデータ線切替回路（２）
を通して一対の選択データ線には読み出し電圧ＶＤＲと
接地電位ＧＮＤが与えれ、メモリ電流のセンスが行われ
る。このメモリ電流の有無に対応したセンスアンプの出
力は、データ出力ラッチ及びデータ出力バッファを通し
てデータバスに出力される。
【０１４４】書込・消去電圧発生回路は、電源電圧ＶＣ
Ｃと周期的なパルス信号とを用いて前記書き込み動作や
消去動作に必要な電圧−ＶＰＰＷ，ＶＰＰＥが形成され
る。このように内部回路で書き込み電圧−ＶＰＰＷや消
去電圧ＶＰＰＥを形成するので、不揮発性記憶装置に対
してはＶＣＣのような１電源のみによって、書き込み／
消去が可能になる。この結果、この実施例の不揮発性記
憶装置は、従来のＥＰＲＯＭのように専用のプログラム
ライターによる書き込みを行うもの他、マイクロコンピ
ュータシステム上に実装させた状態での書き込み／消去
が可能になるものである。
Ｃと周期的なパルス信号とを用いて前記書き込み動作や
消去動作に必要な電圧−ＶＰＰＷ，ＶＰＰＥが形成され
る。このように内部回路で書き込み電圧−ＶＰＰＷや消
去電圧ＶＰＰＥを形成するので、不揮発性記憶装置に対
してはＶＣＣのような１電源のみによって、書き込み／
消去が可能になる。この結果、この実施例の不揮発性記
憶装置は、従来のＥＰＲＯＭのように専用のプログラム
ライターによる書き込みを行うもの他、マイクロコンピ
ュータシステム上に実装させた状態での書き込み／消去
が可能になるものである。
【０１４５】このようなメモリアクセスに対応して、ア
ドレスバッファにアドレスラッチ機能が設けられる。デ
ータ入力バッファにはラッチ機能が設けられる。これに
より、マイクロコンピュータＣＰＵは、ＥＥＰＲＯＭに
書き込み動作や消去動作を行わせるとき、アドレス信号
と書き込みデータを入力すると、ＥＥＰＲＯＭを切り離
して他の周辺装置のアクセスを行うことができる。そし
て、ポーリング等により、逐次に制御バスを通して書き
込み動作又は消去動作の終了を確認し、次のメモリアク
セスに入るようにすることができる。
ドレスバッファにアドレスラッチ機能が設けられる。デ
ータ入力バッファにはラッチ機能が設けられる。これに
より、マイクロコンピュータＣＰＵは、ＥＥＰＲＯＭに
書き込み動作や消去動作を行わせるとき、アドレス信号
と書き込みデータを入力すると、ＥＥＰＲＯＭを切り離
して他の周辺装置のアクセスを行うことができる。そし
て、ポーリング等により、逐次に制御バスを通して書き
込み動作又は消去動作の終了を確認し、次のメモリアク
セスに入るようにすることができる。
【０１４６】図３１には、この発明に係る不揮発性記憶
装置の他の一実施例の全体のブロック図が示されてい
る。同図には、そのメモリアクセスを行うマイクロコン
ピュータＣＰＵも合わせて描かれている。この実施例の
メモリマットの選択回路は、前記図２５の実施例に対応
している。すなわち、ワード線選択回路は１つのＸデコ
ーダにより構成される。他の構成は、前記図３０の実施
例と同様であるので、その説明を省略する。
装置の他の一実施例の全体のブロック図が示されてい
る。同図には、そのメモリアクセスを行うマイクロコン
ピュータＣＰＵも合わせて描かれている。この実施例の
メモリマットの選択回路は、前記図２５の実施例に対応
している。すなわち、ワード線選択回路は１つのＸデコ
ーダにより構成される。他の構成は、前記図３０の実施
例と同様であるので、その説明を省略する。
【０１４７】図３２には、この発明に係る不揮発性記憶
装置の更に他の一実施例の全体のブロック図が示されて
いる。同図には、そのメモリアクセスを行うマイクロコ
ンピュータＣＰＵも合わせて描かれている。この実施例
のメモリマットは、前記図２６の実施例のようなブロッ
ク分割構成にされる。このようなメモリマットの選択回
路としては、上記図３１の実施例と同様であるのでその
説明を省略する。
装置の更に他の一実施例の全体のブロック図が示されて
いる。同図には、そのメモリアクセスを行うマイクロコ
ンピュータＣＰＵも合わせて描かれている。この実施例
のメモリマットは、前記図２６の実施例のようなブロッ
ク分割構成にされる。このようなメモリマットの選択回
路としては、上記図３１の実施例と同様であるのでその
説明を省略する。
【０１４８】図３３には、この発明に係る不揮発性記憶
装置を内蔵した１チップマイクロコンピュータの一実施
例のブロック図が示されている。この実施例では、メモ
リ回路として前記のような不揮発性記憶装置ＥＥＰＲＯ
ＭとＲＡＭ（ランダム・アクセス・メモリ）が併設され
る。
装置を内蔵した１チップマイクロコンピュータの一実施
例のブロック図が示されている。この実施例では、メモ
リ回路として前記のような不揮発性記憶装置ＥＥＰＲＯ
ＭとＲＡＭ（ランダム・アクセス・メモリ）が併設され
る。
【０１４９】上記ＥＥＰＲＯＭは、マイクロプロセッサ
ＣＰＵが行う情報処理のためのプログラムが格納され
る。電気的に書き換えが可能なので、デバッグによるプ
ログラムの修正や変更が可能になる。また、システムの
拡張に合わせてプログラムの追加も行うことができる。
周辺回路としてタイマー回路ＴＩＭＥＲ、シリアル・コ
ミニケーション・インターファイスＳＣＩ、アナログ／
ディジタル変換回路ＡＤＣ、入出力回路Ｉ／Ｏが設けら
れる。
ＣＰＵが行う情報処理のためのプログラムが格納され
る。電気的に書き換えが可能なので、デバッグによるプ
ログラムの修正や変更が可能になる。また、システムの
拡張に合わせてプログラムの追加も行うことができる。
周辺回路としてタイマー回路ＴＩＭＥＲ、シリアル・コ
ミニケーション・インターファイスＳＣＩ、アナログ／
ディジタル変換回路ＡＤＣ、入出力回路Ｉ／Ｏが設けら
れる。
【０１５０】このようなシステム構成を採ることによ
り、ＥＥＰＲＯＭがシテテム上での書き換えが可能で、
しかも不揮発性であることからＩＣカードにも適してい
る。すなわち、ＩＣカードにおいては、バッテリーを搭
載させることなく必要な記憶データの不揮発化が可能に
なるからである。
り、ＥＥＰＲＯＭがシテテム上での書き換えが可能で、
しかも不揮発性であることからＩＣカードにも適してい
る。すなわち、ＩＣカードにおいては、バッテリーを搭
載させることなく必要な記憶データの不揮発化が可能に
なるからである。
【０１５１】図３４ないし図３６には、この発明に係る
不揮発性記憶装置の製造方法を説明するための一実施例
の構造断面図が示されている。図３４ないし図３６にお
いて、図下側から順に不揮発性メモリ（フラッシュメモ
リ）、書き込み・消去用の高耐圧のＮチャンネル型ＭＯ
ＳＦＥＴ（ＨＮＭＯＳ）、Ｐチャンネル型ＭＯＳＦＥＴ
（ＨＰＭＯＳ）、通常のＮチャンネル型ＭＯＳＦＥＴ
（ＮＭＯＳ）及びＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯ
Ｓ）の順に示されている。
不揮発性記憶装置の製造方法を説明するための一実施例
の構造断面図が示されている。図３４ないし図３６にお
いて、図下側から順に不揮発性メモリ（フラッシュメモ
リ）、書き込み・消去用の高耐圧のＮチャンネル型ＭＯ
ＳＦＥＴ（ＨＮＭＯＳ）、Ｐチャンネル型ＭＯＳＦＥＴ
（ＨＰＭＯＳ）、通常のＮチャンネル型ＭＯＳＦＥＴ
（ＮＭＯＳ）及びＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯ
Ｓ）の順に示されている。
【０１５２】図３４（Ａ）において、公知のＭＯＳ集積
回路の製造技術により、Ｐ- 型半導体基板１の上に、第
１Ｎ- 型ウェル２、第２Ｎ- 型ウェル３及びＰ- 型ウェ
ル４の各半導体領域が形成される。
回路の製造技術により、Ｐ- 型半導体基板１の上に、第
１Ｎ- 型ウェル２、第２Ｎ- 型ウェル３及びＰ- 型ウェ
ル４の各半導体領域が形成される。
【０１５３】図３４（Ｂ）において、公知の技術によ
り、厚い厚さのフィールド絶縁膜５、略同一工程でその
下にＰ型チャンネルストッパー６が形成される。 犠牲酸化（２０〜２３ｎｍ）が形成され、犠牲酸化膜
を介してイオン注入法により、フラッシュメモリ、高耐
圧ＭＯＳＦＥＴのしきい値制御用の不純物注入（ボロ
ン）が行われる。 犠牲酸化膜が除去され、高耐圧ＭＯＳＦＥＴのゲート
絶縁膜となる清浄なゲート絶縁膜７が形成される。この
ゲート絶縁膜７は、熱酸化法により８００〜９００°Ｃ
で、３０〜４０ｎｍの膜厚にされる。
り、厚い厚さのフィールド絶縁膜５、略同一工程でその
下にＰ型チャンネルストッパー６が形成される。 犠牲酸化（２０〜２３ｎｍ）が形成され、犠牲酸化膜
を介してイオン注入法により、フラッシュメモリ、高耐
圧ＭＯＳＦＥＴのしきい値制御用の不純物注入（ボロ
ン）が行われる。 犠牲酸化膜が除去され、高耐圧ＭＯＳＦＥＴのゲート
絶縁膜となる清浄なゲート絶縁膜７が形成される。この
ゲート絶縁膜７は、熱酸化法により８００〜９００°Ｃ
で、３０〜４０ｎｍの膜厚にされる。
【０１５４】図３４（Ｃ）において、フラッシュメモ
リ形成領域上の前記ゲート絶縁膜７がホトレジストをマ
クスとして除去される。 ホトレジストが除去された後、犠牲酸化（１０〜１５
ｎｍ）を行い、上記の除去工程で露出された半導体基
板表面の汚染が除去される。 フラッシュメモリのトンネル酸化膜となる清浄な第１
ゲート絶縁膜８が形成される。この第１ゲート絶縁膜８
は、熱酸化法により８００〜８５０°Ｃで８ｎｍ程度の
膜厚にされる。
リ形成領域上の前記ゲート絶縁膜７がホトレジストをマ
クスとして除去される。 ホトレジストが除去された後、犠牲酸化（１０〜１５
ｎｍ）を行い、上記の除去工程で露出された半導体基
板表面の汚染が除去される。 フラッシュメモリのトンネル酸化膜となる清浄な第１
ゲート絶縁膜８が形成される。この第１ゲート絶縁膜８
は、熱酸化法により８００〜８５０°Ｃで８ｎｍ程度の
膜厚にされる。
【０１５５】図３４（Ｄ）において、フラッシュメモ
リのフローティングゲート、高耐圧ＭＯＳＦＥＴのゲー
ト電極となる第１導体層９が堆積される。この第１導体
層９は、多結晶シリコン膜であり、６００〜６５０°Ｃ
の温度で２００〜３００ｎｍの膜圧に形成される。膜の
堆積中又は堆膜後にリンが注入され、低抵抗値（６０〜
１２０Ω／□）となるようにされる。堆積後にリンガ注
入された場合には、８５０〜９００°Ｃにより、熱拡散
が行われる。
リのフローティングゲート、高耐圧ＭＯＳＦＥＴのゲー
ト電極となる第１導体層９が堆積される。この第１導体
層９は、多結晶シリコン膜であり、６００〜６５０°Ｃ
の温度で２００〜３００ｎｍの膜圧に形成される。膜の
堆積中又は堆膜後にリンが注入され、低抵抗値（６０〜
１２０Ω／□）となるようにされる。堆積後にリンガ注
入された場合には、８５０〜９００°Ｃにより、熱拡散
が行われる。
【０１５６】絶縁膜１０が堆積される。この絶縁膜１
０は、後述するような不純物注入、サイドウォール形成
時の保護膜であり、ＣＶＤ法によって形成されたＳｉＯ
2 、Ｓｉ3 Ｎ4 又はこれらの積層膜から構成される。 絶縁膜１０と第１導体層９をホトレジストをマクスに
した、パターニングが同時に行われ、フラッシュメモリ
のフローティングゲートと高耐圧ＭＯＳＦＥＴのゲート
電極が形成される。このとき、通常のＭＯＳＦＥＴの形
成領域の第１導体層９と絶縁膜１０はの残される。
０は、後述するような不純物注入、サイドウォール形成
時の保護膜であり、ＣＶＤ法によって形成されたＳｉＯ
2 、Ｓｉ3 Ｎ4 又はこれらの積層膜から構成される。 絶縁膜１０と第１導体層９をホトレジストをマクスに
した、パターニングが同時に行われ、フラッシュメモリ
のフローティングゲートと高耐圧ＭＯＳＦＥＴのゲート
電極が形成される。このとき、通常のＭＯＳＦＥＴの形
成領域の第１導体層９と絶縁膜１０はの残される。
【０１５７】フラッシュメモリ形成領域の前記第１導
体層９、絶縁膜１０により覆われていない領域の第１ゲ
ート絶縁膜８が除去される。 絶縁膜１１を堆積させる。この絶縁膜１１は、不純導
入時の保護膜であり、ＣＶＤ法によって形成された１０
〜２０ｎｍのＳｉＯ2 からなる。 酸化性雰囲気での熱処理が行われ、フローティングゲ
ートの端部に熱酸化膜が形成され、パターニング時に受
けたダメージを除去するとともに端部の強化が行われ
る。この工程は、上記の前に行われるものであっても
よい。
体層９、絶縁膜１０により覆われていない領域の第１ゲ
ート絶縁膜８が除去される。 絶縁膜１１を堆積させる。この絶縁膜１１は、不純導
入時の保護膜であり、ＣＶＤ法によって形成された１０
〜２０ｎｍのＳｉＯ2 からなる。 酸化性雰囲気での熱処理が行われ、フローティングゲ
ートの端部に熱酸化膜が形成され、パターニング時に受
けたダメージを除去するとともに端部の強化が行われ
る。この工程は、上記の前に行われるものであっても
よい。
【０１５８】フラッシュメモリの埋め込みデータ線の
第１領域となる高不純物濃度のＮ+型半導体領域１２が
形成される。このＮ+ 型半導体領域１２は、ホトレジス
トをマスクにして、フローティングゲートの一方の端部
（図中では下側）にのみ不純物を注入して形成される。
これは、イオン注入法により、ヒ素、リン又はこれら両
方が加速エネルギー５０〜８０ＫｅＶで、１×１０15〜
５×１０15ｃｍ-2程度注入される。 ９００〜９５０°Ｃの熱処理によって、Ｎ+ 型半導体
領域１２の引き延ばしが行われる。
第１領域となる高不純物濃度のＮ+型半導体領域１２が
形成される。このＮ+ 型半導体領域１２は、ホトレジス
トをマスクにして、フローティングゲートの一方の端部
（図中では下側）にのみ不純物を注入して形成される。
これは、イオン注入法により、ヒ素、リン又はこれら両
方が加速エネルギー５０〜８０ＫｅＶで、１×１０15〜
５×１０15ｃｍ-2程度注入される。 ９００〜９５０°Ｃの熱処理によって、Ｎ+ 型半導体
領域１２の引き延ばしが行われる。
【０１５９】フラッシュメモリの埋め込みデータ線の
第２領域及び、高耐圧ＭＯＳＦＥＴのソース，ドレイン
となる低不純物濃度のＮ- 型半導体領域１３が形成され
る。このＮ- 型半導体領域１３は、イオン注入法によ
り、リンが加速エネルギー５０〜８０ＫｅＶで、１×１
０13ｃｍ-2程度注入される。このとき、特に制限されな
いが、ホトレジストを使用せず、全面に注入されてもよ
い。この場合には、高耐圧のＰチャンネル型ＭＯＳＦＥ
Ｔ領域にも注入される。そして、高耐圧のＰチャンネル
型ＭＯＳＦＥＴのソース，ドレインとなる低不純物濃度
のＰ- 型半導体領域１４が形成される。このＰ- 型半導
体領域１４は、イオン注入法により、ボロンが加速エネ
ルギー１０〜２０ＫｅＶで、１×１０13〜３×１０13ｃ
ｍ-2程度注入される。ここで、前記Ｎ- 型半導体領域１
３が全面に形成された場合には、これをコンペンセイト
する不純物濃度にされる。
第２領域及び、高耐圧ＭＯＳＦＥＴのソース，ドレイン
となる低不純物濃度のＮ- 型半導体領域１３が形成され
る。このＮ- 型半導体領域１３は、イオン注入法によ
り、リンが加速エネルギー５０〜８０ＫｅＶで、１×１
０13ｃｍ-2程度注入される。このとき、特に制限されな
いが、ホトレジストを使用せず、全面に注入されてもよ
い。この場合には、高耐圧のＰチャンネル型ＭＯＳＦＥ
Ｔ領域にも注入される。そして、高耐圧のＰチャンネル
型ＭＯＳＦＥＴのソース，ドレインとなる低不純物濃度
のＰ- 型半導体領域１４が形成される。このＰ- 型半導
体領域１４は、イオン注入法により、ボロンが加速エネ
ルギー１０〜２０ＫｅＶで、１×１０13〜３×１０13ｃ
ｍ-2程度注入される。ここで、前記Ｎ- 型半導体領域１
３が全面に形成された場合には、これをコンペンセイト
する不純物濃度にされる。
【０１６０】図３５（Ａ）において、ＣＶＤ法による
ＳｉＯ2 又はＳｉ3 Ｎ4 が形成された後に、異方性エッ
チングによりサイドウォール１５が形成される。このと
き、絶縁膜１０を一部残すようにエッチングするように
してもよい。 フラッシュメモリの埋め込みデータ線部に高不純物濃
度のＮ+ 型半導体領域１６が形成される。Ｎ+ 型半導体
領域１６は、埋め込みデータ線の寄生抵抗の低減の働き
をし、ホトレジストをマクスとしてイオン注入法によ
り、ヒ素が加速エネルギー５０〜８０ＫｅＶで、１×１
０15〜５×１０15ｃｍ-2程度注入されることにより形成
される。
ＳｉＯ2 又はＳｉ3 Ｎ4 が形成された後に、異方性エッ
チングによりサイドウォール１５が形成される。このと
き、絶縁膜１０を一部残すようにエッチングするように
してもよい。 フラッシュメモリの埋め込みデータ線部に高不純物濃
度のＮ+ 型半導体領域１６が形成される。Ｎ+ 型半導体
領域１６は、埋め込みデータ線の寄生抵抗の低減の働き
をし、ホトレジストをマクスとしてイオン注入法によ
り、ヒ素が加速エネルギー５０〜８０ＫｅＶで、１×１
０15〜５×１０15ｃｍ-2程度注入されることにより形成
される。
【０１６１】図３５（Ｂ）において、フラッシュメモ
リの第２ゲート絶縁膜１８が形成される。フローティグ
ゲート上部に絶縁膜１０を残している場合には、これを
除去した後に形成される。第２ゲート絶縁膜１８は、Ｓ
ｉＯ2 とＳｉ3 Ｎ4 の２層膜又はＳｉＯ2 −Ｓｉ3 Ｎ4
−ＳｉＯ2 −Ｓｉ3 Ｎ4 の４層膜により構成される。２
層膜は、フローティングゲートとなる第１導体層９を９
００〜９５０°Ｃの温度で形成された熱酸化膜（１０ｎ
ｍ）と、その上部のＣＶＤ法によるＳｉ3 Ｎ4膜（２０
ｎｍ）により構成される。４層膜は、２層膜上部のＳｉ
3 Ｎ4 膜を９００〜９５０°Ｃの温度で形成された熱酸
化膜（３〜６ｎｍ）と、その上部にＣＶＤ法により形成
されたＳｉ3 Ｎ4 膜（１０〜１５ｎｍ）から構成され
る。このとき、第１導体層の熱酸化膜形成時に、高不純
物濃度のＮ+ 型半導体領域１６の表面には５０〜７０ｎ
ｍの熱酸化膜が形成される。
リの第２ゲート絶縁膜１８が形成される。フローティグ
ゲート上部に絶縁膜１０を残している場合には、これを
除去した後に形成される。第２ゲート絶縁膜１８は、Ｓ
ｉＯ2 とＳｉ3 Ｎ4 の２層膜又はＳｉＯ2 −Ｓｉ3 Ｎ4
−ＳｉＯ2 −Ｓｉ3 Ｎ4 の４層膜により構成される。２
層膜は、フローティングゲートとなる第１導体層９を９
００〜９５０°Ｃの温度で形成された熱酸化膜（１０ｎ
ｍ）と、その上部のＣＶＤ法によるＳｉ3 Ｎ4膜（２０
ｎｍ）により構成される。４層膜は、２層膜上部のＳｉ
3 Ｎ4 膜を９００〜９５０°Ｃの温度で形成された熱酸
化膜（３〜６ｎｍ）と、その上部にＣＶＤ法により形成
されたＳｉ3 Ｎ4 膜（１０〜１５ｎｍ）から構成され
る。このとき、第１導体層の熱酸化膜形成時に、高不純
物濃度のＮ+ 型半導体領域１６の表面には５０〜７０ｎ
ｍの熱酸化膜が形成される。
【０１６２】ホトレジストをマクスとして、通常のＭ
ＯＳＦＥＴ形成領域の第２ゲート絶縁膜、第１導体層９
が除去される。 第２ゲート絶縁膜１８の最上部のＳｉ3 Ｎ4 をマクス
として、ゲート絶縁膜７が除去される。 上記Ｓｉ3 Ｎ4 をマスクにして、通常のＭＯＳＦＥＴ
形成領域に犠牲酸化（１０〜１５ｎｍ）が行われ、この
犠牲酸化膜を介してイオン注入法により、通常のＭＯＳ
ＦＥＴのしきい値制御用の不純物注入（ボロン）が行わ
れる。
ＯＳＦＥＴ形成領域の第２ゲート絶縁膜、第１導体層９
が除去される。 第２ゲート絶縁膜１８の最上部のＳｉ3 Ｎ4 をマクス
として、ゲート絶縁膜７が除去される。 上記Ｓｉ3 Ｎ4 をマスクにして、通常のＭＯＳＦＥＴ
形成領域に犠牲酸化（１０〜１５ｎｍ）が行われ、この
犠牲酸化膜を介してイオン注入法により、通常のＭＯＳ
ＦＥＴのしきい値制御用の不純物注入（ボロン）が行わ
れる。
【０１６３】図３５（Ｃ）において、フラッシュメモ
リのコントロールゲート、通常のＭＯＳＦＥＴのゲート
電極となる第２導体層２０が形成される。第２導体層２
０は、多結晶シリコン膜、シリサイド膜と絶縁膜の３層
膜からなり、多結晶シリコン膜は第１導体層と同様に形
成される。シリサイド膜はＣＶＤ法又はスパッタ法で形
成されたＷＳｉ2 膜（１５０〜２００ｎｍ）からなる。
絶縁膜はＣＶＤ法により形成されたＳｉＯ2 膜である。
リのコントロールゲート、通常のＭＯＳＦＥＴのゲート
電極となる第２導体層２０が形成される。第２導体層２
０は、多結晶シリコン膜、シリサイド膜と絶縁膜の３層
膜からなり、多結晶シリコン膜は第１導体層と同様に形
成される。シリサイド膜はＣＶＤ法又はスパッタ法で形
成されたＷＳｉ2 膜（１５０〜２００ｎｍ）からなる。
絶縁膜はＣＶＤ法により形成されたＳｉＯ2 膜である。
【０１６４】フラッシュメモリ部の第２導体層２０、
第２ゲート絶縁膜１８、第１導体層９は、ホトレジスト
をマクスにしたパターンニングが行われ、コントロール
ゲート（ワード線）が形成される。 前記図３等に示されたフローティングゲートが形成さ
れない素子間の埋め込みデータ線の間にＰ型のチャンネ
ルストッパー層が形成される（同図には省略されてい
る）。これは、イオン注入法により、ボロンが加速エネ
ルギー１０〜２０ＫｅＶで、１×１０13ｃｍ-2程度注入
されることにより形成される。 ホトレジストをマスクとして、通常のＭＯＳＦＥＴの
ゲート電極２０のパターニングが行われる。
第２ゲート絶縁膜１８、第１導体層９は、ホトレジスト
をマクスにしたパターンニングが行われ、コントロール
ゲート（ワード線）が形成される。 前記図３等に示されたフローティングゲートが形成さ
れない素子間の埋め込みデータ線の間にＰ型のチャンネ
ルストッパー層が形成される（同図には省略されてい
る）。これは、イオン注入法により、ボロンが加速エネ
ルギー１０〜２０ＫｅＶで、１×１０13ｃｍ-2程度注入
されることにより形成される。 ホトレジストをマスクとして、通常のＭＯＳＦＥＴの
ゲート電極２０のパターニングが行われる。
【０１６５】図３６（Ａ）において、通常のＭＯＳＦ
ＥＴのソース，ドレインを構成する低不純物濃度のＮ-
型半導体領域２１と、Ｐ- 型半導体領域２２が形成され
る。Ｎ- 型半導体領域２１は、イオン注入法によりリン
を加速エネルギー５０〜８０ＫｅＶで、１×１０13〜３
×１０13ｃｍ-2程度注することにより形成される。Ｐ-
型半導体領域２２は、イオン注入法によりボロンを加速
エネルギー１０〜２０ＫｅＶで、１×１０13〜３×１０
13ｃｍ-2程度注することにより形成される。 図３５（Ａ）と同様にして、サイドウォール２３が形
成される。
ＥＴのソース，ドレインを構成する低不純物濃度のＮ-
型半導体領域２１と、Ｐ- 型半導体領域２２が形成され
る。Ｎ- 型半導体領域２１は、イオン注入法によりリン
を加速エネルギー５０〜８０ＫｅＶで、１×１０13〜３
×１０13ｃｍ-2程度注することにより形成される。Ｐ-
型半導体領域２２は、イオン注入法によりボロンを加速
エネルギー１０〜２０ＫｅＶで、１×１０13〜３×１０
13ｃｍ-2程度注することにより形成される。 図３５（Ａ）と同様にして、サイドウォール２３が形
成される。
【０１６６】高耐圧ＭＯＳＦＥＴ、通常のＭＯＳＦＥ
Ｔのソース，ドレインを構成する高不純物濃度のＮ+ 型
半導体領域２４と、Ｐ+ 型半導体領域２５が形成され
る。このＮ+ 型半導体領域２４は、イオン注入法により
ヒ素を加速エネルギー５０〜８０ＫｅＶで、１×１０15
〜５×１０15ｃｍ-2程度注することにより形成される。
上記Ｐ+ 型半導体領域２２は、イオン注入法によりボロ
ンを加速エネルギー１０〜２０ＫｅＶで、１×１０15〜
５×１０15ｃｍ-2程度注することにより形成される。
Ｔのソース，ドレインを構成する高不純物濃度のＮ+ 型
半導体領域２４と、Ｐ+ 型半導体領域２５が形成され
る。このＮ+ 型半導体領域２４は、イオン注入法により
ヒ素を加速エネルギー５０〜８０ＫｅＶで、１×１０15
〜５×１０15ｃｍ-2程度注することにより形成される。
上記Ｐ+ 型半導体領域２２は、イオン注入法によりボロ
ンを加速エネルギー１０〜２０ＫｅＶで、１×１０15〜
５×１０15ｃｍ-2程度注することにより形成される。
【０１６７】図３６（Ｂ）において、絶縁膜２６が形
成される。絶縁膜２６は、ＣＶＤ法によって形成された
ＳｉＯ2 、ＰＳＧ、ＢＰＳＧの単層膜又はこれらの積層
膜から構成される。 スルーホール２７が形成される。 第１配線層２８が形成される。第１配線層２８は、Ｍ
ｏＳｉ2 、ＷＳｉ2 、ＴｉＳｉ2 等かなるシリサイド
膜、又はＴｉＷ、ＴｉＮ膜の間にＡｌを挟んだ積層膜に
より構成される。この第１配線層２８は、埋め込みデー
タ線１６と一定間隔（例えば、メモリセルの８個間隔
置）で接続される。これにより、データ線の実質的な寄
生抵抗値が小さくされる。 絶縁膜２９が形成される。絶縁膜２９は、プラズマＣ
ＶＤ法により形成され、ＳｉＯ2 の間にスピン・オン・
グラム膜を挟んだ積層膜で構成される。
成される。絶縁膜２６は、ＣＶＤ法によって形成された
ＳｉＯ2 、ＰＳＧ、ＢＰＳＧの単層膜又はこれらの積層
膜から構成される。 スルーホール２７が形成される。 第１配線層２８が形成される。第１配線層２８は、Ｍ
ｏＳｉ2 、ＷＳｉ2 、ＴｉＳｉ2 等かなるシリサイド
膜、又はＴｉＷ、ＴｉＮ膜の間にＡｌを挟んだ積層膜に
より構成される。この第１配線層２８は、埋め込みデー
タ線１６と一定間隔（例えば、メモリセルの８個間隔
置）で接続される。これにより、データ線の実質的な寄
生抵抗値が小さくされる。 絶縁膜２９が形成される。絶縁膜２９は、プラズマＣ
ＶＤ法により形成され、ＳｉＯ2 の間にスピン・オン・
グラム膜を挟んだ積層膜で構成される。
【０１６８】スルーホール３０が形成される。
第１配線層２８と同様に第２配線層３１が形成され
る。 ファイナルパッシベーション膜３２が形成される。フ
ァイナルパッシベーション膜３２は、フラズマＣＶＤ法
によるＳｉＮ4 膜又はその下部にＰＳＧ若しくはＳｉＯ
2 が形成された積層膜で構成される。
る。 ファイナルパッシベーション膜３２が形成される。フ
ァイナルパッシベーション膜３２は、フラズマＣＶＤ法
によるＳｉＮ4 膜又はその下部にＰＳＧ若しくはＳｉＯ
2 が形成された積層膜で構成される。
【０１６９】図３７には、この発明に係る不揮発性記憶
装置の製造方法を説明するための他の一実施例の構造断
面図が示されている。同図（Ａ）では、図３４（Ｄ）の
の工程において、低不純物濃度のＮ- 型半導体領域１
３も同時に形成され、いわゆる二重構造にされる。
装置の製造方法を説明するための他の一実施例の構造断
面図が示されている。同図（Ａ）では、図３４（Ｄ）の
の工程において、低不純物濃度のＮ- 型半導体領域１
３も同時に形成され、いわゆる二重構造にされる。
【０１７０】（Ｂ）において、図３５（Ａ）の工程
の後に、Ｎ型半導体領域１６が接することになるフロー
ティングゲート端部のサイドウォール１５が除去され
る。 図３４のと同様な方法により、低不純物濃度のＮ-
型半導体領域１１３が形成される。
の後に、Ｎ型半導体領域１６が接することになるフロー
ティングゲート端部のサイドウォール１５が除去され
る。 図３４のと同様な方法により、低不純物濃度のＮ-
型半導体領域１１３が形成される。
【０１７１】（Ｃ）において、図３５図（Ｂ）以降と同
様な方法で第２ゲート絶縁膜１８、第２導体層２０が形
成される。
様な方法で第２ゲート絶縁膜１８、第２導体層２０が形
成される。
【０１７２】図３８には、上記図１の実施例に対応した
メモリアレイの書き込み動作の他の一例を説明するため
の回路図が示されている。この実施例でも、前記同様に
メモリセルのフローティングゲートＦＧから電子をＦ−
Ｎトンネル電流によってソース線側に引き抜くことを書
き込み動作というが、負電圧−ＶＰＰＷに代えて正電圧
ＶＰＰ１が用いられる。
メモリアレイの書き込み動作の他の一例を説明するため
の回路図が示されている。この実施例でも、前記同様に
メモリセルのフローティングゲートＦＧから電子をＦ−
Ｎトンネル電流によってソース線側に引き抜くことを書
き込み動作というが、負電圧−ＶＰＰＷに代えて正電圧
ＶＰＰ１が用いられる。
【０１７３】例示的に示されたワード線Ｗ０とＷ１のう
ち、ワード線Ｗ０を選択し、例示的に示されたデータ線
Ｄ０〜Ｄ４のうち、データ線Ｄ１とＤ２を選択してメモ
リセルＱ０１を選択ビットとして書き込み動作を行う場
合、選択ワード線Ｗ０にはワード線スイッチＳＷＷのス
イッチＳ６により回路の接地電位のような０Ｖが供給さ
れる。ワード線Ｗ１のような非選択のワード線には、ス
イッチＳ７等によりＶＰＰ１が供給される。この高電圧
ＶＰＰ１は、約１１Ｖのような高い電位にされる。
ち、ワード線Ｗ０を選択し、例示的に示されたデータ線
Ｄ０〜Ｄ４のうち、データ線Ｄ１とＤ２を選択してメモ
リセルＱ０１を選択ビットとして書き込み動作を行う場
合、選択ワード線Ｗ０にはワード線スイッチＳＷＷのス
イッチＳ６により回路の接地電位のような０Ｖが供給さ
れる。ワード線Ｗ１のような非選択のワード線には、ス
イッチＳ７等によりＶＰＰ１が供給される。この高電圧
ＶＰＰ１は、約１１Ｖのような高い電位にされる。
【０１７４】データ線Ｄ１は、データ線スイッチＳＷＤ
のスイッチＳ２によりフローティング（ＯＰＥＮ）状態
又は回路の接地電位ＧＮＤが与えられる。これに対し
て、データ線Ｄ２には、スイッチＳ３により上記高電圧
ＶＰＰ１が供給される。他のデータ線Ｄ０、Ｄ３及びＤ
４等の非選択状態にされるものには、スイッチＳ１、Ｓ
３及びＳ４により上記同様にフローティング状態か又は
回路の接地電位が与えられる。
のスイッチＳ２によりフローティング（ＯＰＥＮ）状態
又は回路の接地電位ＧＮＤが与えられる。これに対し
て、データ線Ｄ２には、スイッチＳ３により上記高電圧
ＶＰＰ１が供給される。他のデータ線Ｄ０、Ｄ３及びＤ
４等の非選択状態にされるものには、スイッチＳ１、Ｓ
３及びＳ４により上記同様にフローティング状態か又は
回路の接地電位が与えられる。
【０１７５】この実施例では、上記のように選択ワード
線に対して非選択ワード線や選択データ線の電位を高く
して、選択ビットのメモリセルにおけるフローティング
ゲートからデータ線Ｄ２に電子を放出させる。このよう
な動作に対応して、メモリマットは同図に一点鎖線によ
り示されているようにＰ型ウェルに形成され、ウェルス
イッチＷＥＬＬ−ＳＷにより、電源電圧ＶＣＣのような
バイアス電圧が与えられる。
線に対して非選択ワード線や選択データ線の電位を高く
して、選択ビットのメモリセルにおけるフローティング
ゲートからデータ線Ｄ２に電子を放出させる。このよう
な動作に対応して、メモリマットは同図に一点鎖線によ
り示されているようにＰ型ウェルに形成され、ウェルス
イッチＷＥＬＬ−ＳＷにより、電源電圧ＶＣＣのような
バイアス電圧が与えられる。
【０１７６】この状態により、選択メモリセルＱ０１で
はワード線（コントロールゲート）と埋め込みデータ線
Ｄ１との間に大きな電圧が加わり、フローティングゲー
トから埋め込みデータ線Ｄ２にトンネル電流が流れて電
子の放出が行われる。非選択のメモリセルの第１ゲート
絶縁膜には、基板電位５Ｖや１１Ｖ−５Ｖのような小さ
な電圧しか印加されないからいずれもトンネル電流が流
れず、電子の放出が行われない。
はワード線（コントロールゲート）と埋め込みデータ線
Ｄ１との間に大きな電圧が加わり、フローティングゲー
トから埋め込みデータ線Ｄ２にトンネル電流が流れて電
子の放出が行われる。非選択のメモリセルの第１ゲート
絶縁膜には、基板電位５Ｖや１１Ｖ−５Ｖのような小さ
な電圧しか印加されないからいずれもトンネル電流が流
れず、電子の放出が行われない。
【０１７７】図３９には、上記図１の実施例に対応した
メモリアレイの消去動作の他の一例を説明するための回
路図が示されている。この実施例でも、前記メモリセル
のフローティングゲートＦＧに電子をＦ−Ｎトンネル電
流によって注入することを消去動作というが、１２Ｖの
ような高電圧ＶＰＰＥに代えて１６Ｖのような正電圧Ｖ
ＰＰが用いられる。
メモリアレイの消去動作の他の一例を説明するための回
路図が示されている。この実施例でも、前記メモリセル
のフローティングゲートＦＧに電子をＦ−Ｎトンネル電
流によって注入することを消去動作というが、１２Ｖの
ような高電圧ＶＰＰＥに代えて１６Ｖのような正電圧Ｖ
ＰＰが用いられる。
【０１７８】例示的に示されたワード線Ｗ０とＷ１のう
ち、ワード線Ｗ１を選択してそれに接続れるメモリセル
を一斉に消去させる動作を行う場合、選択ワード線Ｗ０
にはワード線スイッチＳＷＷのスイッチＳ６によりＶＰ
Ｐのような正の高電圧が供給される。この電圧ＶＰＰ
は、例えば１６Ｖのような電圧にされる。ワード線Ｗ１
のような非選択のワード線には、スイッチＳ７等により
回路の接地電位が与えられる。全データ線Ｄ０〜Ｄ４
は、データ線スイッチＳＷＤのスイッチＳ１〜Ｓ５によ
り回路の接地電位がが与えられる。そして、ウェルスイ
ッチＷＥＬＬ−ＳＷにより、ウェルには回路の接地電位
のようなバイアス電圧が与えられる。
ち、ワード線Ｗ１を選択してそれに接続れるメモリセル
を一斉に消去させる動作を行う場合、選択ワード線Ｗ０
にはワード線スイッチＳＷＷのスイッチＳ６によりＶＰ
Ｐのような正の高電圧が供給される。この電圧ＶＰＰ
は、例えば１６Ｖのような電圧にされる。ワード線Ｗ１
のような非選択のワード線には、スイッチＳ７等により
回路の接地電位が与えられる。全データ線Ｄ０〜Ｄ４
は、データ線スイッチＳＷＤのスイッチＳ１〜Ｓ５によ
り回路の接地電位がが与えられる。そして、ウェルスイ
ッチＷＥＬＬ−ＳＷにより、ウェルには回路の接地電位
のようなバイアス電圧が与えられる。
【０１７９】この状態により、第１ゲート絶縁膜にＦ−
Ｎトンネル電流が流れてＮ+ 層及び基板Ｐの表面反転層
Ｎから電子がフローティングゲートに注入される。この
結果、メモリセルＱ００〜Ｑ０３は、約５Ｖ程度の高い
しきい値電圧を持つように高くされる。このとき、非選
択のワード線においては、データ線又は基板と同じ接地
電位が与えられないるので、上記のようなトンネル電流
が流れることはなくので、メモリセルＱｊ０〜Ｑｊ３等
はもとの記憶状態を維持している。
Ｎトンネル電流が流れてＮ+ 層及び基板Ｐの表面反転層
Ｎから電子がフローティングゲートに注入される。この
結果、メモリセルＱ００〜Ｑ０３は、約５Ｖ程度の高い
しきい値電圧を持つように高くされる。このとき、非選
択のワード線においては、データ線又は基板と同じ接地
電位が与えられないるので、上記のようなトンネル電流
が流れることはなくので、メモリセルＱｊ０〜Ｑｊ３等
はもとの記憶状態を維持している。
【０１８０】上記のように消去動作は、ワード線単位で
行われるので、複数ワード線あるいは必要に応じて全ワ
ード線を上記のような消去用の高電圧ＶＰＰＥにするこ
とにより、それらに接続れるメモリセルの記憶情報を一
斉に消去させるようにしてもよい。
行われるので、複数ワード線あるいは必要に応じて全ワ
ード線を上記のような消去用の高電圧ＶＰＰＥにするこ
とにより、それらに接続れるメモリセルの記憶情報を一
斉に消去させるようにしてもよい。
【０１８１】図４０には、上記のような正電圧による書
き込み動作及び消去動作が行われる不揮発性記憶装置の
一実施例の概略構造断面図が示されている。上記のよう
にフラッシュメモリが形成されるＰ型ウェルの電位を書
き込み動作と消去動作とで切り替えるようにするため、
第１Ｎウェルに上記のようなメモリセルが形成れるＰ型
ウェルりが設けられる。すなわち、メモリマット部は、
２重ウェル内に形成される。
き込み動作及び消去動作が行われる不揮発性記憶装置の
一実施例の概略構造断面図が示されている。上記のよう
にフラッシュメモリが形成されるＰ型ウェルの電位を書
き込み動作と消去動作とで切り替えるようにするため、
第１Ｎウェルに上記のようなメモリセルが形成れるＰ型
ウェルりが設けられる。すなわち、メモリマット部は、
２重ウェル内に形成される。
【０１８２】この実施例では、正電圧のみを使用して、
書き込みと消去動作が行われるので、Ｘデコーダが簡単
となり、デコーダサイズの小型化が可能になる。また、
これに伴い、正電圧／負電圧の切り替えが不要になると
ともに、Ｘデコーダにおいて負バイアスが不要になる。
昇圧回路が、１つの昇圧回路により共用できるから回路
の簡素化と低消費電力化が図られる。すなわち、１つの
昇圧回路でＶＰＰ（１６Ｖ）を発生させ、それを降圧し
てＶＰＰ１を形成するようにすればよい。このような降
圧回路にはＭＯＳＦＥＴのしきい値電圧を用いたレベル
シフト回路が利用できる。
書き込みと消去動作が行われるので、Ｘデコーダが簡単
となり、デコーダサイズの小型化が可能になる。また、
これに伴い、正電圧／負電圧の切り替えが不要になると
ともに、Ｘデコーダにおいて負バイアスが不要になる。
昇圧回路が、１つの昇圧回路により共用できるから回路
の簡素化と低消費電力化が図られる。すなわち、１つの
昇圧回路でＶＰＰ（１６Ｖ）を発生させ、それを降圧し
てＶＰＰ１を形成するようにすればよい。このような降
圧回路にはＭＯＳＦＥＴのしきい値電圧を用いたレベル
シフト回路が利用できる。
【０１８３】図４１には、この発明に係る不揮発性記憶
装置のメモリアレイ部の他の一実施例の回路図が示され
ている。この実施例においては、アルミニュウム等から
なる主データ線Ｄ０〜Ｄ４に対して、端の主データ線Ｄ
０を除き、２本ずつの埋め込みデータ線が接続される。
装置のメモリアレイ部の他の一実施例の回路図が示され
ている。この実施例においては、アルミニュウム等から
なる主データ線Ｄ０〜Ｄ４に対して、端の主データ線Ｄ
０を除き、２本ずつの埋め込みデータ線が接続される。
【０１８４】すなわち、主データ線Ｄ１〜Ｄ４のうち奇
数のデータ線Ｄ１、Ｄ３には上側にスイッチＱ１とＱ２
が設けられて奇数番目の埋め込み層データ線ｄ１とｄ
３、ｄ５とｄ７が設けられる。上記主データ線Ｄ１〜Ｄ
４のうち偶数のデータ線Ｄ２、Ｄ４には下側にスイッチ
Ｑ３とＱ４が設けられて偶数番目の埋め込みデータ線ｄ
２とｄ４、ｄ６とｄ８が設けられる。端のデータ線Ｄ０
には、上記偶数のデータ線とみなされて下側にスイッチ
Ｑ４が設けられて埋め込みデータ線ｄ０が設けられる。
数のデータ線Ｄ１、Ｄ３には上側にスイッチＱ１とＱ２
が設けられて奇数番目の埋め込み層データ線ｄ１とｄ
３、ｄ５とｄ７が設けられる。上記主データ線Ｄ１〜Ｄ
４のうち偶数のデータ線Ｄ２、Ｄ４には下側にスイッチ
Ｑ３とＱ４が設けられて偶数番目の埋め込みデータ線ｄ
２とｄ４、ｄ６とｄ８が設けられる。端のデータ線Ｄ０
には、上記偶数のデータ線とみなされて下側にスイッチ
Ｑ４が設けられて埋め込みデータ線ｄ０が設けられる。
【０１８５】上記のような構成においては、アルミニュ
ウム等からなる主データ線Ｄ０〜Ｄ４が２ビット（２本
の埋め込みデータ線）に１本の割合で形成される。これ
により、ワード線方向のサイズがアルミニュウム層から
なる主データ線のピッチに制約されなくなるので、メモ
リセルサイズを小さくすることができる。
ウム等からなる主データ線Ｄ０〜Ｄ４が２ビット（２本
の埋め込みデータ線）に１本の割合で形成される。これ
により、ワード線方向のサイズがアルミニュウム層から
なる主データ線のピッチに制約されなくなるので、メモ
リセルサイズを小さくすることができる。
【０１８６】上記埋め込みデータ線選択のためのスイッ
チが設けられ、選択埋め込みデータ線に対応したスイッ
チＭＯＳＦＥＴＱ１と、Ｑ３のゲートには、スイッチＳ
６とＳ８のように高電圧ＶＰＰ１を供給し、非選択の埋
め込みデータ線に対応したスイッチＭＯＳＦＥＴＱ２と
Ｑ４のゲートにはスイッチＳ７とＳ９のように電源電圧
ＶＣＣが供給される。書き込み動作においては、メモリ
マットが形成されるＰ型ウェルは上記電源電圧ＶＣＣが
供給されているので、上記非選択埋め込みデータ線のス
イッチＱ２とＱ４はオフ状態にされる。以下、ワード線
選択スイッチとデータ線選択スイッチにより、前記同様
な選択／非選択の電圧が供給され、前記図３８と同様に
書き込み動作が行われる。
チが設けられ、選択埋め込みデータ線に対応したスイッ
チＭＯＳＦＥＴＱ１と、Ｑ３のゲートには、スイッチＳ
６とＳ８のように高電圧ＶＰＰ１を供給し、非選択の埋
め込みデータ線に対応したスイッチＭＯＳＦＥＴＱ２と
Ｑ４のゲートにはスイッチＳ７とＳ９のように電源電圧
ＶＣＣが供給される。書き込み動作においては、メモリ
マットが形成されるＰ型ウェルは上記電源電圧ＶＣＣが
供給されているので、上記非選択埋め込みデータ線のス
イッチＱ２とＱ４はオフ状態にされる。以下、ワード線
選択スイッチとデータ線選択スイッチにより、前記同様
な選択／非選択の電圧が供給され、前記図３８と同様に
書き込み動作が行われる。
【０１８７】図４２には、上記主データ線と埋め込みデ
ータ線からなるメモリアレイに対して正電圧による消去
動作を行う場合の一実施例の回路図が示されている。こ
の実施例においては、データ線が主データ線と埋め込み
データ線から構成されている。すなわち、消去動作で
は、埋め込みデータ線選択用のスイッチＭＯＳＦＥＴＱ
１〜Ｑ４のゲートには、電源電圧ＶＣＣが供給されて、
全てオン状態にされる。このとき、Ｐ型ウェルにはスイ
ッチＳ１２によって回路の接地電位が与えられている。
以下、ワード線選択スイッチとデータ線選択スイッチに
より、前記同様な選択／非選択の電圧が供給され、前記
図３９と同様に消去動作が行われる。
ータ線からなるメモリアレイに対して正電圧による消去
動作を行う場合の一実施例の回路図が示されている。こ
の実施例においては、データ線が主データ線と埋め込み
データ線から構成されている。すなわち、消去動作で
は、埋め込みデータ線選択用のスイッチＭＯＳＦＥＴＱ
１〜Ｑ４のゲートには、電源電圧ＶＣＣが供給されて、
全てオン状態にされる。このとき、Ｐ型ウェルにはスイ
ッチＳ１２によって回路の接地電位が与えられている。
以下、ワード線選択スイッチとデータ線選択スイッチに
より、前記同様な選択／非選択の電圧が供給され、前記
図３９と同様に消去動作が行われる。
【０１８８】図４３には、上記主データ線と埋め込みデ
ータ線からなるメモリアレイに対して読み出し動作を行
う場合の一実施例の回路図が示されている。この実施例
では、埋め込みデータ線選択スイッチにより、書き込み
動作と同様にスイッチＭＯＳＦＥＴＱ１とＱ３が選択さ
れる。ただし、選択レベルはＶＣＣであり、非選択レベ
ルは０Ｖである。このときには、前記書き込みと異な
り、メモリマット部が形成されるＰ型ウェルにはスイッ
チＳ１２により回路の接地電位が与えられている。以
下、ワード線選択スイッチとデータ線選択スイッチによ
り、前記同様な選択／非選択の電圧が供給されてメモリ
セルの読み出しが行われる。
ータ線からなるメモリアレイに対して読み出し動作を行
う場合の一実施例の回路図が示されている。この実施例
では、埋め込みデータ線選択スイッチにより、書き込み
動作と同様にスイッチＭＯＳＦＥＴＱ１とＱ３が選択さ
れる。ただし、選択レベルはＶＣＣであり、非選択レベ
ルは０Ｖである。このときには、前記書き込みと異な
り、メモリマット部が形成されるＰ型ウェルにはスイッ
チＳ１２により回路の接地電位が与えられている。以
下、ワード線選択スイッチとデータ線選択スイッチによ
り、前記同様な選択／非選択の電圧が供給されてメモリ
セルの読み出しが行われる。
【０１８９】図４４には、上記主データ線と埋め込みデ
ータ線からなるメモリアレイ部の他の一実施例の回路図
が示されている。図４５には、そのレイアウト図が示さ
れ、図４６と図４７には、上記レイアウトにおけるａ〜
ｅの各断面構造図が示されている。
ータ線からなるメモリアレイ部の他の一実施例の回路図
が示されている。図４５には、そのレイアウト図が示さ
れ、図４６と図４７には、上記レイアウトにおけるａ〜
ｅの各断面構造図が示されている。
【０１９０】この実施例では、１つの埋め込みデータ線
の選択のために、エンハンスメント型ＭＯＳＦＥＴとデ
ィプレッション型ＭＯＳＦＥＴとの直列回路が用いられ
る。このようなスイッチ構成は、従来の縦型マスクＲＯ
Ｍにおけるカラムスイッチと同様である。このようなス
イッチ構成とすることにより、スイッチ部のレイアウト
が容易にできる。
の選択のために、エンハンスメント型ＭＯＳＦＥＴとデ
ィプレッション型ＭＯＳＦＥＴとの直列回路が用いられ
る。このようなスイッチ構成は、従来の縦型マスクＲＯ
Ｍにおけるカラムスイッチと同様である。このようなス
イッチ構成とすることにより、スイッチ部のレイアウト
が容易にできる。
【０１９１】埋め込みデータ線の選択を行うスイッチ部
（トランスファ）は、高耐圧ＭＯＳＦＥＴと同じゲート
絶縁膜７と、第１導体層９により構成される。ソース，
ドレインの拡散層は、メモリセルと同じ低不純物濃度の
Ｎ- 型半導体領域１３と高不純物濃度のＮ+ 型半導体領
域１６により構成される。上記第１導体層９を覆うよう
に、第２導体層２０が形成され、第１導体層９と第２導
体層２０とは、第２配線層３１（アルミニュウムＡＬ）
によってシャントされている。シャントは、フィールド
絶縁膜５の領域で所定間隔毎に行われる。トランスファ
ＭＯＳＦＥＴは、１つおきに、そのチャンネルにＮ型半
導体領域４０２が形成され、ディプレッション型ＭＯＳ
ＦＥＴ又はゲート電極の電位に依存しない導体層として
働いている。
（トランスファ）は、高耐圧ＭＯＳＦＥＴと同じゲート
絶縁膜７と、第１導体層９により構成される。ソース，
ドレインの拡散層は、メモリセルと同じ低不純物濃度の
Ｎ- 型半導体領域１３と高不純物濃度のＮ+ 型半導体領
域１６により構成される。上記第１導体層９を覆うよう
に、第２導体層２０が形成され、第１導体層９と第２導
体層２０とは、第２配線層３１（アルミニュウムＡＬ）
によってシャントされている。シャントは、フィールド
絶縁膜５の領域で所定間隔毎に行われる。トランスファ
ＭＯＳＦＥＴは、１つおきに、そのチャンネルにＮ型半
導体領域４０２が形成され、ディプレッション型ＭＯＳ
ＦＥＴ又はゲート電極の電位に依存しない導体層として
働いている。
【０１９２】メモリ部において、ワード線となる第２導
体層２０の下部に第１導体層９からなるフローティング
ゲートが隔離して構成され、それぞれのフローティンク
ゲート間に埋め込みデータ線となるＮ型半導体領域１
２，１３，１６が構成される。Ｎ型半導体領域１２，１
３，１６は、トランスファＭＯＳＦＥＴを介してデータ
線となる第１配線層２８（ＡＬ１）に接続されている。
体層２０の下部に第１導体層９からなるフローティング
ゲートが隔離して構成され、それぞれのフローティンク
ゲート間に埋め込みデータ線となるＮ型半導体領域１
２，１３，１６が構成される。Ｎ型半導体領域１２，１
３，１６は、トランスファＭＯＳＦＥＴを介してデータ
線となる第１配線層２８（ＡＬ１）に接続されている。
【０１９３】ワード線はトランスファＭＯＳＦＥＴと同
様に第２配線層３１でシャントされる。ワード線間の領
域では、Ｎ型半導体領域１２，１３，１６の間にＰ型の
半導体領域４０２が設けられ、電気的に分離（パンチス
ルーストッパー）を行っている。フローティングゲート
（第１導体層９）の下部は、トンネル電流を流す薄いゲ
ート絶縁膜８と高耐圧ＭＯＳＦＥＴと同じ厚いゲート絶
縁膜７とで構成され、容量結合によりフローティングゲ
ートがより高い電位になるようにされている。
様に第２配線層３１でシャントされる。ワード線間の領
域では、Ｎ型半導体領域１２，１３，１６の間にＰ型の
半導体領域４０２が設けられ、電気的に分離（パンチス
ルーストッパー）を行っている。フローティングゲート
（第１導体層９）の下部は、トンネル電流を流す薄いゲ
ート絶縁膜８と高耐圧ＭＯＳＦＥＴと同じ厚いゲート絶
縁膜７とで構成され、容量結合によりフローティングゲ
ートがより高い電位になるようにされている。
【０１９４】図４７（Ｂ）のように、フローティングゲ
ートの下部に設けられるトンネル電流を流す薄いゲート
絶縁膜８と厚い厚さのゲート絶縁膜７は、次のようにし
て形成することができる。半導体基板表面に熱酸化法に
より形成された２０ｎｍ程度の膜圧にされた絶縁膜上
に、ＣＶＤ法により５０ｎｍ程度の膜圧の窒化シリコン
膜を形成する。次に、ホトレジストをマスクにして、ト
ンネル領域以外の窒化シリコン膜を除去する。上記窒化
シリコン膜をマスクにして、熱酸化法により５０〜８０
ｎｍ程度の膜圧の厚いゲート絶縁膜７を形成する。
ートの下部に設けられるトンネル電流を流す薄いゲート
絶縁膜８と厚い厚さのゲート絶縁膜７は、次のようにし
て形成することができる。半導体基板表面に熱酸化法に
より形成された２０ｎｍ程度の膜圧にされた絶縁膜上
に、ＣＶＤ法により５０ｎｍ程度の膜圧の窒化シリコン
膜を形成する。次に、ホトレジストをマスクにして、ト
ンネル領域以外の窒化シリコン膜を除去する。上記窒化
シリコン膜をマスクにして、熱酸化法により５０〜８０
ｎｍ程度の膜圧の厚いゲート絶縁膜７を形成する。
【０１９５】上記窒化シリコン膜を除去後に熱酸化膜を
除去し、犠牲酸化（１０〜２０ｎｍ）を行う。犠牲酸化
膜除去にトンネル絶縁膜となる８〜１０ｎｍ程度のゲー
ト絶縁膜８を形成する。このとき、ゲート絶縁膜７は、
３０〜５０ｎｍの膜圧となる。ゲート絶縁膜８の形成時
に、ホトレジストをマスクにして基板が露出しないので
良好な膜質のゲート絶縁膜８が得られる。また、この構
造においては、読み出し時に厚い厚さのゲート絶縁膜７
の下部にもチャンネルが形成される。この結果、この分
だけメモリ電流が多くなり、低電圧読み出しあるいは高
速読み出しに有利となる。
除去し、犠牲酸化（１０〜２０ｎｍ）を行う。犠牲酸化
膜除去にトンネル絶縁膜となる８〜１０ｎｍ程度のゲー
ト絶縁膜８を形成する。このとき、ゲート絶縁膜７は、
３０〜５０ｎｍの膜圧となる。ゲート絶縁膜８の形成時
に、ホトレジストをマスクにして基板が露出しないので
良好な膜質のゲート絶縁膜８が得られる。また、この構
造においては、読み出し時に厚い厚さのゲート絶縁膜７
の下部にもチャンネルが形成される。この結果、この分
だけメモリ電流が多くなり、低電圧読み出しあるいは高
速読み出しに有利となる。
【０１９６】図５４には、この発明に係る不揮発性記憶
装置におけるメモリマット部の更に他の一実施例の回路
図が示されている。この実施例においても、図２６と同
様にブロック分割によりメモリマットが構成される。例
示的に示されているデータ線Ｄ０〜Ｄ４には、メモリマ
ット（ブロック）の上側と下側に分けてブロック選択用
のスイッチＭＯＳＦＥＴＱ１〜Ｑ４が設けられる。
装置におけるメモリマット部の更に他の一実施例の回路
図が示されている。この実施例においても、図２６と同
様にブロック分割によりメモリマットが構成される。例
示的に示されているデータ線Ｄ０〜Ｄ４には、メモリマ
ット（ブロック）の上側と下側に分けてブロック選択用
のスイッチＭＯＳＦＥＴＱ１〜Ｑ４が設けられる。
【０１９７】上記代表として例示的に示されているデー
タ線Ｄ０〜Ｄ４のうち、奇数番号が付されたデータ線Ｄ
１とＤ３には、メモリマットの上側にスイッチＭＯＳＦ
ＥＴＱ１とＱ３が設けられ、メモリマット内のブロック
データ線ｄ１とｄ３と接続される。これに対して、偶数
番号が付されたデータ線Ｄ０、Ｄ２及びＤ４には、メモ
リマットの下側にスイッチＭＯＳＦＥＴＱ０、Ｑ２及び
Ｑ４が設けられ、メモリマット内のデータ線ｄ０、ｄ２
及びｄ４と接続される。
タ線Ｄ０〜Ｄ４のうち、奇数番号が付されたデータ線Ｄ
１とＤ３には、メモリマットの上側にスイッチＭＯＳＦ
ＥＴＱ１とＱ３が設けられ、メモリマット内のブロック
データ線ｄ１とｄ３と接続される。これに対して、偶数
番号が付されたデータ線Ｄ０、Ｄ２及びＤ４には、メモ
リマットの下側にスイッチＭＯＳＦＥＴＱ０、Ｑ２及び
Ｑ４が設けられ、メモリマット内のデータ線ｄ０、ｄ２
及びｄ４と接続される。
【０１９８】上記のように例示的に示されてメモリマッ
トに設けられたブロックデータ線ｄ０〜ｄ４に、前記同
様なメモリセルが接続される。この構成では、メモリセ
ルが接続されるブロックデータ線ｄ０〜ｄ４は埋め込み
データ線とされる。これに対して、上記スイッチＭＯＳ
ＦＥＴＱ１〜Ｑ４を介して共通に設けられるデータ線Ｄ
０〜Ｄ４等は、アルミニュウム等からなる低抵抗の金属
配線層から構成される主データ線である。
トに設けられたブロックデータ線ｄ０〜ｄ４に、前記同
様なメモリセルが接続される。この構成では、メモリセ
ルが接続されるブロックデータ線ｄ０〜ｄ４は埋め込み
データ線とされる。これに対して、上記スイッチＭＯＳ
ＦＥＴＱ１〜Ｑ４を介して共通に設けられるデータ線Ｄ
０〜Ｄ４等は、アルミニュウム等からなる低抵抗の金属
配線層から構成される主データ線である。
【０１９９】書き込み動作においては、選択ブロックに
対応したスイッチＭＯＳＦＥＴＱ１〜Ｑ４等をオン状態
にして、前記同様な書き込み動作が行われる。この構成
では、非選択のメモリブロックにあっては前記同様にブ
ロックデータ線がフローティング状態となり、書き込み
動作によるストレスが一切かからない。
対応したスイッチＭＯＳＦＥＴＱ１〜Ｑ４等をオン状態
にして、前記同様な書き込み動作が行われる。この構成
では、非選択のメモリブロックにあっては前記同様にブ
ロックデータ線がフローティング状態となり、書き込み
動作によるストレスが一切かからない。
【０２００】読み出し動作においては、ブロックデータ
線の実質的な長さがメモリセルの接続箇所に無関係に一
定となる。すなわち、メモリセルＱ００に対して高濃度
側とされるブロックデータ線ｄ１は、それと近接して設
けられるスイッチＭＯＳＦＥＴＱ１を通して主データ線
Ｄ１と接続される。メモリセルＱ００に対して低濃度側
とされるブロックデータ線ｄ０はその上端部で接続さ
れ、その他端側に設けられるスイッチＭＯＳＦＥＴＱ０
を通して主データ線Ｄ０に接続される。
線の実質的な長さがメモリセルの接続箇所に無関係に一
定となる。すなわち、メモリセルＱ００に対して高濃度
側とされるブロックデータ線ｄ１は、それと近接して設
けられるスイッチＭＯＳＦＥＴＱ１を通して主データ線
Ｄ１と接続される。メモリセルＱ００に対して低濃度側
とされるブロックデータ線ｄ０はその上端部で接続さ
れ、その他端側に設けられるスイッチＭＯＳＦＥＴＱ０
を通して主データ線Ｄ０に接続される。
【０２０１】これに対して、中間部のメモリセルＱｊ０
においては、ブロックデータ線ｄ１の上半分とスイッチ
ＭＯＳＦＥＴＱ１を介して主データ線Ｄ１に接続され、
ブロックデータ線ｄ０の下半分とスイッチＭＯＳＦＥＴ
Ｑ０を介して主データ線Ｄ０に接続される。そして、最
下段のメモリセルＱｉ０は、それと近接して設けられる
スイッチＭＯＳＦＥＴＱ０を介して主データ線Ｄ０に接
続され、ブロックデータ線ｄ１には下端部で接続され
て、その上端側でスイッチＭＯＳＦＥＴＱ１を介して主
データ線Ｄ１に接続される。
においては、ブロックデータ線ｄ１の上半分とスイッチ
ＭＯＳＦＥＴＱ１を介して主データ線Ｄ１に接続され、
ブロックデータ線ｄ０の下半分とスイッチＭＯＳＦＥＴ
Ｑ０を介して主データ線Ｄ０に接続される。そして、最
下段のメモリセルＱｉ０は、それと近接して設けられる
スイッチＭＯＳＦＥＴＱ０を介して主データ線Ｄ０に接
続され、ブロックデータ線ｄ１には下端部で接続され
て、その上端側でスイッチＭＯＳＦＥＴＱ１を介して主
データ線Ｄ１に接続される。
【０２０２】このように、１つのメモリセルにおいて
は、その接続位置に無関係にほぼ１本のブロックデータ
線が接続される。これにより、メモリセルを選択すると
きのブロックデータ線の寄生抵抗及び寄生容量がほぼ均
一にできるから、センス動作を安定して行うようにする
ことができる。ちなみに、図２６のようにブロックの上
側にスイッチＭＯＳＦＥＴを設けた場合には、上端側の
メモリセルではブロックデータ線の実効長さを零にでき
るが、下端側のメモリセルではブロックデータ線の実効
長さをブロックデータ線の２倍にも長くなってしまう。
は、その接続位置に無関係にほぼ１本のブロックデータ
線が接続される。これにより、メモリセルを選択すると
きのブロックデータ線の寄生抵抗及び寄生容量がほぼ均
一にできるから、センス動作を安定して行うようにする
ことができる。ちなみに、図２６のようにブロックの上
側にスイッチＭＯＳＦＥＴを設けた場合には、上端側の
メモリセルではブロックデータ線の実効長さを零にでき
るが、下端側のメモリセルではブロックデータ線の実効
長さをブロックデータ線の２倍にも長くなってしまう。
【０２０３】上記のようなブロック分割においては、ブ
ロック選択時のデータ線抵抗を均一にできるから、書き
込みモードではメモリセルの接続位置に対して書き込み
電圧のバラツキが小さくなり、書き込み動作の安定化が
図られる。読み出し動作では、低電圧での高速読み出し
が可能になる。
ロック選択時のデータ線抵抗を均一にできるから、書き
込みモードではメモリセルの接続位置に対して書き込み
電圧のバラツキが小さくなり、書き込み動作の安定化が
図られる。読み出し動作では、低電圧での高速読み出し
が可能になる。
【０２０４】図５５には、図５４の実施例に対応したメ
モリマットの一実施例のレイアウト図が示されている。
同図には、横方向にワード線Ｗ１０〜Ｗ１ｉが延長され
るよう配置される。これと平行するようにメモリマット
の上下にスイッチＭＯＳＦＥＴＱ１、Ｑ３等を構成する
上部トランスファ及びスイッチＭＯＳＦＥＴＱ０、Ｑ
２、Ｑ４等を構成する下部トランスファのブロック選択
線ＷＢ１が延長される。
モリマットの一実施例のレイアウト図が示されている。
同図には、横方向にワード線Ｗ１０〜Ｗ１ｉが延長され
るよう配置される。これと平行するようにメモリマット
の上下にスイッチＭＯＳＦＥＴＱ１、Ｑ３等を構成する
上部トランスファ及びスイッチＭＯＳＦＥＴＱ０、Ｑ
２、Ｑ４等を構成する下部トランスファのブロック選択
線ＷＢ１が延長される。
【０２０５】縦方向にはブロックデータ線を構成する拡
散層が形成される。この拡散層上にアルミニュウム等か
らなる主データ線２８が配置される。主データ線は、１
つ置きに上側と下側にコンタクトホール２７が設けられ
る。このコンタクトホール２７は、その上下に配置され
る他のメモリブロックに対しても共用される。すなわ
ち、上記１つのコンタクトホールにより、隣接するブロ
ック選択用の２つのスイッチＭＯＳＦＥＴが共通に主ワ
ード線に接続される。
散層が形成される。この拡散層上にアルミニュウム等か
らなる主データ線２８が配置される。主データ線は、１
つ置きに上側と下側にコンタクトホール２７が設けられ
る。このコンタクトホール２７は、その上下に配置され
る他のメモリブロックに対しても共用される。すなわ
ち、上記１つのコンタクトホールにより、隣接するブロ
ック選択用の２つのスイッチＭＯＳＦＥＴが共通に主ワ
ード線に接続される。
【０２０６】前記のように一方が高濃度にされ、他方が
低濃度にされたソース，ドレインを持つ拡散層上にフロ
ーティングゲート９が配置される。このフローティング
ゲート９の上にはコントロールゲートと一体的に形成さ
れるワード線が配置される。
低濃度にされたソース，ドレインを持つ拡散層上にフロ
ーティングゲート９が配置される。このフローティング
ゲート９の上にはコントロールゲートと一体的に形成さ
れるワード線が配置される。
【０２０７】図５６と図５７には、図５５に矢印箇所ａ
〜ｄでの素子構造断面図が示されている。そのうち、図
５６の（Ａ）には、矢印箇所ｅでの素子構造断面図が示
されている。この部分は、ブロック選択線と平行な断面
図であり、第１導体層９によりブロック選択線ＷＢ１が
構成される。この第１導体層９の上に第２ゲート絶縁膜
１８を介して第２導体層２０が形成される。特に制限さ
れないが、上記２つの導体層９と２０を適宜接続して、
ブロック選択線の配線抵抗値を小さくするように構成す
る。例えば、前記図４５における右側の部分対応する部
分で上記２つの導体層９と２０とが接続される。
〜ｄでの素子構造断面図が示されている。そのうち、図
５６の（Ａ）には、矢印箇所ｅでの素子構造断面図が示
されている。この部分は、ブロック選択線と平行な断面
図であり、第１導体層９によりブロック選択線ＷＢ１が
構成される。この第１導体層９の上に第２ゲート絶縁膜
１８を介して第２導体層２０が形成される。特に制限さ
れないが、上記２つの導体層９と２０を適宜接続して、
ブロック選択線の配線抵抗値を小さくするように構成す
る。例えば、前記図４５における右側の部分対応する部
分で上記２つの導体層９と２０とが接続される。
【０２０８】図５６の（Ｂ）には、矢印箇所ａでの素子
構造断面図が示されている。この部分は、ワード線と平
行な断面図であり、Ｎ- 型半導体領域１３の中にＮ+ 型
半導体領域１２が形成され、一方ではフローティンクゲ
ート９が外側のＮ- 型半導体領域１３のみとオーバーラ
ップするようにし、他方では内側のＮ+ 型半導体領域１
２まで延びてオーバーラップするようにされる。
構造断面図が示されている。この部分は、ワード線と平
行な断面図であり、Ｎ- 型半導体領域１３の中にＮ+ 型
半導体領域１２が形成され、一方ではフローティンクゲ
ート９が外側のＮ- 型半導体領域１３のみとオーバーラ
ップするようにし、他方では内側のＮ+ 型半導体領域１
２まで延びてオーバーラップするようにされる。
【０２０９】この実施例では、フローティングゲートと
ソース，ドレインとの寄生容量を小さくし、フローティ
ングゲートとコントロールゲートとの寄生容量を大きく
するために、フローティングゲートのワード線方向の両
側が比較的厚い厚さの酸化膜５０４が形成される。この
ような酸化膜を形成してフローティングゲート９のワー
ド線方向の大きさを大きくて、その上に形成されるコン
トロールゲート（ワード線）２０との寄生容量をその分
大きくしつつ、その下に配置される拡散層１２，１３と
は上記厚さを比較的厚く形成した酸化膜５０４を介在さ
せることにより寄生容量を増加させないようにするもの
である。このような構成により、ワード線側からの書き
込み電位に対応してフローティングゲートの電位を大き
くできるから書き込み効率を高めることができる。
ソース，ドレインとの寄生容量を小さくし、フローティ
ングゲートとコントロールゲートとの寄生容量を大きく
するために、フローティングゲートのワード線方向の両
側が比較的厚い厚さの酸化膜５０４が形成される。この
ような酸化膜を形成してフローティングゲート９のワー
ド線方向の大きさを大きくて、その上に形成されるコン
トロールゲート（ワード線）２０との寄生容量をその分
大きくしつつ、その下に配置される拡散層１２，１３と
は上記厚さを比較的厚く形成した酸化膜５０４を介在さ
せることにより寄生容量を増加させないようにするもの
である。このような構成により、ワード線側からの書き
込み電位に対応してフローティングゲートの電位を大き
くできるから書き込み効率を高めることができる。
【０２１０】図５６の（Ｃ）には、矢印箇所ａでの他の
実施例の素子構造断面図が示されている。この実施例で
は、上記Ｎ+ 型半導体領域１２に並べてＮ- 型半導体領
域１３が形成される。このようなソース，ドレイン（ブ
ロックデータ線）の構造が異なるだけで、他の構成は
（Ｂ）と同様である。
実施例の素子構造断面図が示されている。この実施例で
は、上記Ｎ+ 型半導体領域１２に並べてＮ- 型半導体領
域１３が形成される。このようなソース，ドレイン（ブ
ロックデータ線）の構造が異なるだけで、他の構成は
（Ｂ）と同様である。
【０２１１】図５６の（Ｄ）には、矢印箇所ｂでの素子
構造断面図が示されている。この部分は、ワード線と平
行でその間の断面図であり、ブロックデータ線間の構造
が明らかにされる。すなわち、拡散層１２と１３からな
るブロックデータ線の間には、Ｐ型チャンネルストッパ
ー領域４０２が形成されて隣接するメモリセル間でリー
ク電流が流れないようにされる。
構造断面図が示されている。この部分は、ワード線と平
行でその間の断面図であり、ブロックデータ線間の構造
が明らかにされる。すなわち、拡散層１２と１３からな
るブロックデータ線の間には、Ｐ型チャンネルストッパ
ー領域４０２が形成されて隣接するメモリセル間でリー
ク電流が流れないようにされる。
【０２１２】図５６（Ａ）〜（Ｄ）において、２８はデ
ータ線（主データ線）であり、上記第２導体層２０の上
に形成された絶縁膜２６を介してアルミニュウム等の金
属層から構成される。１は半導体基板であり、４はメモ
リセルが形成される部分に形成されたウェル領域であ
る。そして、フィールド絶縁膜５の下に形成されたの
は、Ｐ型のチャンネルストッパーである。
ータ線（主データ線）であり、上記第２導体層２０の上
に形成された絶縁膜２６を介してアルミニュウム等の金
属層から構成される。１は半導体基板であり、４はメモ
リセルが形成される部分に形成されたウェル領域であ
る。そして、フィールド絶縁膜５の下に形成されたの
は、Ｐ型のチャンネルストッパーである。
【０２１３】図５７の（Ａ）には、矢印箇所ｄでの素子
構造断面図が示されている。この部分は、データ線に沿
った断面図であり、主データ線２８、とブロックデータ
線１２，１３及びスイッチＭＯＳＦＥＴの関係が明らか
にされる。すなわち、スルーホール２７により主データ
線２８がスイッチＭＯＳＦＥＴを構成する拡散層と接続
される。スイッチＭＯＳＦＥＴを構成する他方の拡散層
２１と２４は、拡散層２４が延びてブロックデータ線を
構成する拡散層１２、１３と接続される。低濃度のＮ-
型半導体領域２１は、スイッチＭＯＳＦＥＴの耐圧を高
くするために設けられるものである。
構造断面図が示されている。この部分は、データ線に沿
った断面図であり、主データ線２８、とブロックデータ
線１２，１３及びスイッチＭＯＳＦＥＴの関係が明らか
にされる。すなわち、スルーホール２７により主データ
線２８がスイッチＭＯＳＦＥＴを構成する拡散層と接続
される。スイッチＭＯＳＦＥＴを構成する他方の拡散層
２１と２４は、拡散層２４が延びてブロックデータ線を
構成する拡散層１２、１３と接続される。低濃度のＮ-
型半導体領域２１は、スイッチＭＯＳＦＥＴの耐圧を高
くするために設けられるものである。
【０２１４】図５７の（Ｂ）には、矢印箇所ｃでの素子
構造断面図が示されている。この部分は、データ線と平
行でその間の断面図であり、データ線方向に並ぶメモリ
セル相互とスイッチＭＯＳＦＥＴとの関係が明らかにさ
れる。すなわち、メモリマット内のデータ線方向に並ぶ
メモリセルは、Ｐ型チャンネルストッパー領域４０２が
形成されて隣接するメモリセル間でリーク電流が流れな
いようにされる。スイッチＭＯＳＦＥＴのブロックデー
タ線側の半導体領域２４は、フィールド絶縁膜により切
断されており、このフィールド絶縁膜が形成されない上
記主データ線の下部においてブロックデータ線側に延び
て接続される。
構造断面図が示されている。この部分は、データ線と平
行でその間の断面図であり、データ線方向に並ぶメモリ
セル相互とスイッチＭＯＳＦＥＴとの関係が明らかにさ
れる。すなわち、メモリマット内のデータ線方向に並ぶ
メモリセルは、Ｐ型チャンネルストッパー領域４０２が
形成されて隣接するメモリセル間でリーク電流が流れな
いようにされる。スイッチＭＯＳＦＥＴのブロックデー
タ線側の半導体領域２４は、フィールド絶縁膜により切
断されており、このフィールド絶縁膜が形成されない上
記主データ線の下部においてブロックデータ線側に延び
て接続される。
【０２１５】スイッチＭＯＳＦＥＴのゲート幅は、ブロ
ックデータ線（埋め込みデータ線）１２と１３のピッチ
の約２倍の幅を持つようにされる。ただし、この幅に
は、阻止分離用のフィールド絶縁膜５の幅の部分を含む
ものである。このような広いゲート幅を持つものである
ので、スイッチＭＯＳＦＥＴのオン抵抗を十分小さく形
成することができる。
ックデータ線（埋め込みデータ線）１２と１３のピッチ
の約２倍の幅を持つようにされる。ただし、この幅に
は、阻止分離用のフィールド絶縁膜５の幅の部分を含む
ものである。このような広いゲート幅を持つものである
ので、スイッチＭＯＳＦＥＴのオン抵抗を十分小さく形
成することができる。
【０２１６】図５８と図５９には、前記図５４〜図５７
を用いて説明した不揮発性記憶装置の製造方法を説明す
るための製造工程断面図が示されている。同図には、前
記のようなフラッシュメモリの他に、高耐圧のＮチャン
ネル型ＭＯＳＦＥＴ（ＨＮＭＯＳ）とＰチャンネル型Ｍ
ＯＳＦＥＴ（ＨＰＭＯＳ）、通常のＮチャンネル型ＭＯ
ＳＦＥＴ（ＮＭＯＳ）とＰチャンネル型ＭＯＳＦＥＴ
（ＰＭＯＳ）も合わせて描かれている。
を用いて説明した不揮発性記憶装置の製造方法を説明す
るための製造工程断面図が示されている。同図には、前
記のようなフラッシュメモリの他に、高耐圧のＮチャン
ネル型ＭＯＳＦＥＴ（ＨＮＭＯＳ）とＰチャンネル型Ｍ
ＯＳＦＥＴ（ＨＰＭＯＳ）、通常のＮチャンネル型ＭＯ
ＳＦＥＴ（ＮＭＯＳ）とＰチャンネル型ＭＯＳＦＥＴ
（ＰＭＯＳ）も合わせて描かれている。
【０２１７】図５８（Ａ）において、前記図３４
（Ａ）と（Ｂ）と同様にして、Ｐ- 型半導体基板１の一
主面に２つのＮ型ウェル領域２，３とＰ型ウェル領域４
及び厚い厚さのフィールド絶縁膜５とその下にチャンネ
ルストッパー６が形成する。
（Ａ）と（Ｂ）と同様にして、Ｐ- 型半導体基板１の一
主面に２つのＮ型ウェル領域２，３とＰ型ウェル領域４
及び厚い厚さのフィールド絶縁膜５とその下にチャンネ
ルストッパー６が形成する。
【０２１８】熱酸化膜５０１と、その上にＣＶＤ法に
より窒化シリコン膜５０２とＣＶＤ法により酸化シリコ
ン膜５０３を順次に形成し、埋め込みデータ線（ソー
ス，ドレイン拡散層）領域上の上記窒化シリコン膜５０
２と酸化シリコン膜５０３をホトレジスト膜をマクスと
してエッチング除去する。
より窒化シリコン膜５０２とＣＶＤ法により酸化シリコ
ン膜５０３を順次に形成し、埋め込みデータ線（ソー
ス，ドレイン拡散層）領域上の上記窒化シリコン膜５０
２と酸化シリコン膜５０３をホトレジスト膜をマクスと
してエッチング除去する。
【０２１９】上記ホトレジスト膜を除去後に、新たに
ホトレジスト膜からなマクスを形成して上記シリコン膜
５０２と５０３の一端側を覆うようにして、高濃度のＮ
+ 型半導体領域１２をイオン注入法により形成する。 上記ホトレジスト膜を除去後に熱処理により上記Ｎ+
型半導体領域１２を熱拡散する。この熱処理は、Ｎ+ 型
半導体領域１２が後に形成されるフローティングゲート
とオーバーラップするようにするためのものである。 窒化シリコン膜５０２、酸化シリコン膜５０３をマク
スとして、低濃度からなるＮ- 型半導体領域１３をイオ
ン注入法により形成する。
ホトレジスト膜からなマクスを形成して上記シリコン膜
５０２と５０３の一端側を覆うようにして、高濃度のＮ
+ 型半導体領域１２をイオン注入法により形成する。 上記ホトレジスト膜を除去後に熱処理により上記Ｎ+
型半導体領域１２を熱拡散する。この熱処理は、Ｎ+ 型
半導体領域１２が後に形成されるフローティングゲート
とオーバーラップするようにするためのものである。 窒化シリコン膜５０２、酸化シリコン膜５０３をマク
スとして、低濃度からなるＮ- 型半導体領域１３をイオ
ン注入法により形成する。
【０２２０】以上により、埋め込みデータ線は一端側の
低濃度のＮ- 型半導体領域１３の幅が広くされて他端側
の幅が狭くされる。上記窒化シリコン膜５０２をＮ- 型
半導体領域１３のイオン注入時のマスクとなる以上に厚
く形成すれば、酸化シリコン膜５０３は不要である。ま
た、図５６（Ｃ）のような構造にするときには、前記
において、ホトレジスト膜をマスクとしてＮ- 型半導体
領域１３を形成すればよい。
低濃度のＮ- 型半導体領域１３の幅が広くされて他端側
の幅が狭くされる。上記窒化シリコン膜５０２をＮ- 型
半導体領域１３のイオン注入時のマスクとなる以上に厚
く形成すれば、酸化シリコン膜５０３は不要である。ま
た、図５６（Ｃ）のような構造にするときには、前記
において、ホトレジスト膜をマスクとしてＮ- 型半導体
領域１３を形成すればよい。
【０２２１】図５８（Ｂ）において、酸化シリコン膜
５０３を除去した後に、窒化シリコン膜５０２をマスク
として熱酸化法により約２００ｎｍ程度の比較的厚い厚
さの酸化シリコン膜５０４を埋め込みデータ線の上部に
形成する。 上記窒化シリコン膜５０２を除去して、図３４（Ｂ）
と（Ｃ）と同様にして、フラッシュメモリのトンネル領
域となる第１ゲート絶縁膜８と、高耐圧ＭＯＳＦＥＴ
（ＨＮＭＯＳ，ＨＰＭＯＳ）のゲート絶縁膜７とを形成
する。このとき、前記メモリブロック（メモリマット）
選択用のスイッチＭＯＳＦＥＴのゲート絶縁膜も、上記
高耐圧用ＭＯＳＦＥＴのゲート絶縁膜７と同時に形成さ
れる。
５０３を除去した後に、窒化シリコン膜５０２をマスク
として熱酸化法により約２００ｎｍ程度の比較的厚い厚
さの酸化シリコン膜５０４を埋め込みデータ線の上部に
形成する。 上記窒化シリコン膜５０２を除去して、図３４（Ｂ）
と（Ｃ）と同様にして、フラッシュメモリのトンネル領
域となる第１ゲート絶縁膜８と、高耐圧ＭＯＳＦＥＴ
（ＨＮＭＯＳ，ＨＰＭＯＳ）のゲート絶縁膜７とを形成
する。このとき、前記メモリブロック（メモリマット）
選択用のスイッチＭＯＳＦＥＴのゲート絶縁膜も、上記
高耐圧用ＭＯＳＦＥＴのゲート絶縁膜７と同時に形成さ
れる。
【０２２２】図５８（Ｃ）において、フローティング
ゲート、高耐圧ＭＯＳＦＥＴ（ＨＮＭＯＳ，ＨＰＭＯ
Ｓ）のゲート電極となる第１導体層９を形成し、所定の
形状となるようにパターニングを行う。 前記図３５（Ｂ）と同様にして、フローティングゲー
トとコントロールゲートの間の第２ゲート絶縁膜１８と
通常のＭＯＳＦＥＴ（ＮＭＯＳ，ＰＭＯＳ）のゲート絶
縁膜１９を形成する。
ゲート、高耐圧ＭＯＳＦＥＴ（ＨＮＭＯＳ，ＨＰＭＯ
Ｓ）のゲート電極となる第１導体層９を形成し、所定の
形状となるようにパターニングを行う。 前記図３５（Ｂ）と同様にして、フローティングゲー
トとコントロールゲートの間の第２ゲート絶縁膜１８と
通常のＭＯＳＦＥＴ（ＮＭＯＳ，ＰＭＯＳ）のゲート絶
縁膜１９を形成する。
【０２２３】図５９において、前記図３５（Ｃ）と図
３６（Ａ）と同様にして、コントロールゲートと、通常
のＭＯＳＦＥＴ（ＮＭＯＳ，ＰＭＯＳ）のゲート電極と
なる第２導体層２０を形成する。この後に、所定の形状
となるようにパターニングを行う。 前記実施例と同様にして、高耐圧ＭＯＳＦＥＴ（ＨＮ
ＭＯＳ，ＨＰＭＯＳ）や通常のＭＯＳＦＥＴ（ＮＭＯ
Ｓ，ＰＭＯＳ）を構成する低濃度のＮ- 型半導体領域２
１と、Ｐ- 型半導体領域２２及び高濃度のＮ+ 型半導体
領域２４と、Ｐ+型半導体領域２５をそれぞれ形成す
る。
３６（Ａ）と同様にして、コントロールゲートと、通常
のＭＯＳＦＥＴ（ＮＭＯＳ，ＰＭＯＳ）のゲート電極と
なる第２導体層２０を形成する。この後に、所定の形状
となるようにパターニングを行う。 前記実施例と同様にして、高耐圧ＭＯＳＦＥＴ（ＨＮ
ＭＯＳ，ＨＰＭＯＳ）や通常のＭＯＳＦＥＴ（ＮＭＯ
Ｓ，ＰＭＯＳ）を構成する低濃度のＮ- 型半導体領域２
１と、Ｐ- 型半導体領域２２及び高濃度のＮ+ 型半導体
領域２４と、Ｐ+型半導体領域２５をそれぞれ形成す
る。
【０２２４】埋め込みデータ線上部の酸化シリコン膜５
０４を形成するために、窒化シリコン膜５０２は、フィ
ールド絶縁膜５を形成するときに使用する窒化シリコン
膜と共用してもよい。すなわち、窒化シリコン膜５０
２によりフィールド絶縁膜５を形成する。この窒化シ
リコン膜５０２を残して、埋め込みデータ線領域の窒化
シリコン膜５０２をパターニングする。その後は図５
８（Ａ）と同じようにする。
０４を形成するために、窒化シリコン膜５０２は、フィ
ールド絶縁膜５を形成するときに使用する窒化シリコン
膜と共用してもよい。すなわち、窒化シリコン膜５０
２によりフィールド絶縁膜５を形成する。この窒化シ
リコン膜５０２を残して、埋め込みデータ線領域の窒化
シリコン膜５０２をパターニングする。その後は図５
８（Ａ）と同じようにする。
【０２２５】図６０には、この発明に係るメモリセル部
の他の一実施例の素子構造断面図が示されている。この
実施例では、フローティングゲートとなる第１導体層９
を図中で下側に偏らせて、埋め込みデータ線である高濃
度のＮ+ 型半導体領域１２とのオーバーラップ面積を減
らして寄生容量を低減させる。これにより、書き込み動
作時においてＮ+ 型半導体領域１２に加わる電圧によっ
て、フローティングゲートの電位が変動するのを防止す
ることができる。
の他の一実施例の素子構造断面図が示されている。この
実施例では、フローティングゲートとなる第１導体層９
を図中で下側に偏らせて、埋め込みデータ線である高濃
度のＮ+ 型半導体領域１２とのオーバーラップ面積を減
らして寄生容量を低減させる。これにより、書き込み動
作時においてＮ+ 型半導体領域１２に加わる電圧によっ
て、フローティングゲートの電位が変動するのを防止す
ることができる。
【０２２６】この発明では、Ｆ−Ｎトンネル電流により
書き込みと消去を行うようにするものである。そして、
ホットエレクトロンが生じないような読み出し電圧を用
いれば、図１の実施例において高濃度のソース，ドレイ
ン側からメモリ電流を流すことができる。本願発明者に
おいては、このことに着目し、従来のＥＰＲＯＭを構成
するスタックドゲート構造のメモリ素子において、フロ
ーティングゲートと基板表面との間の絶縁膜を前記第１
ゲート絶縁膜のようなトンネル絶縁膜にして不揮発性記
憶装置が構成できることに気が付いた。
書き込みと消去を行うようにするものである。そして、
ホットエレクトロンが生じないような読み出し電圧を用
いれば、図１の実施例において高濃度のソース，ドレイ
ン側からメモリ電流を流すことができる。本願発明者に
おいては、このことに着目し、従来のＥＰＲＯＭを構成
するスタックドゲート構造のメモリ素子において、フロ
ーティングゲートと基板表面との間の絶縁膜を前記第１
ゲート絶縁膜のようなトンネル絶縁膜にして不揮発性記
憶装置が構成できることに気が付いた。
【０２２７】図４８には、この発明に係る不揮発性記憶
装置の他の一実施例の概略回路図が示されている。メモ
リアレイは、公知のＥＰＲＯＭと同様にコントロールゲ
ートとフローティングゲートからなるスタックドゲート
構造の記憶素子がノア（ＮＯＲ）型に構成される。ただ
し、記憶素子ののフローティングゲート下の絶縁膜が、
上記のようなトンネル絶縁膜から構成される。
装置の他の一実施例の概略回路図が示されている。メモ
リアレイは、公知のＥＰＲＯＭと同様にコントロールゲ
ートとフローティングゲートからなるスタックドゲート
構造の記憶素子がノア（ＮＯＲ）型に構成される。ただ
し、記憶素子ののフローティングゲート下の絶縁膜が、
上記のようなトンネル絶縁膜から構成される。
【０２２８】このようなメモリセルの書き込み・消去及
び読み出し動作のために、メモリセルのコントロールゲ
ートが接続されるワード線には、スイッチの形態で示さ
れたＸデコーダにより書き込み用、消去用及び読み出し
用のＶＤＩＳＷ、ＶＷＷ、ＶＥＷ、ＶＲＷ及びＧＮＤの
５種類の電圧が選択的に供給される。これに対して、記
憶素子のドレインが接続れるデータ線には、同様にスイ
ッチの形態で示されてＹデコーダによりフローティング
状態（ＯＰＥＮ）、ＶＷＤ、ＶＲＤ及びＧＮＤの４種類
の電圧が選択的に供給される。また、記憶素子のソース
が接続れるソース線には、ソーススイッチによりフロー
ティング状態（ＯＰＥＮ）又はＧＮＤが選択的に供給さ
れる。上記電圧ＶＷＷは−１０Ｖ、ＶＥＷは１５Ｖ、Ｖ
ＲＷは５Ｖ、ＶＷＤは５Ｖ、ＶＲＤは１．５Ｖのような
電圧にされる。
び読み出し動作のために、メモリセルのコントロールゲ
ートが接続されるワード線には、スイッチの形態で示さ
れたＸデコーダにより書き込み用、消去用及び読み出し
用のＶＤＩＳＷ、ＶＷＷ、ＶＥＷ、ＶＲＷ及びＧＮＤの
５種類の電圧が選択的に供給される。これに対して、記
憶素子のドレインが接続れるデータ線には、同様にスイ
ッチの形態で示されてＹデコーダによりフローティング
状態（ＯＰＥＮ）、ＶＷＤ、ＶＲＤ及びＧＮＤの４種類
の電圧が選択的に供給される。また、記憶素子のソース
が接続れるソース線には、ソーススイッチによりフロー
ティング状態（ＯＰＥＮ）又はＧＮＤが選択的に供給さ
れる。上記電圧ＶＷＷは−１０Ｖ、ＶＥＷは１５Ｖ、Ｖ
ＲＷは５Ｖ、ＶＷＤは５Ｖ、ＶＲＤは１．５Ｖのような
電圧にされる。
【０２２９】図４９には、上記メモリアレイ部のレイア
ウトと断面図が示されている。図４９（Ａ）には、レイ
アウト図が示されており、（Ｂ）には、そのＡ−Ａ’断
面図が、（Ｃ）にはＢ−Ｂ’断面図が示されいてる。
ウトと断面図が示されている。図４９（Ａ）には、レイ
アウト図が示されており、（Ｂ）には、そのＡ−Ａ’断
面図が、（Ｃ）にはＢ−Ｂ’断面図が示されいてる。
【０２３０】同図において、第１ゲート絶縁膜は、前記
のように８〜１０ｎｍのような薄いトンネル絶縁膜から
構成される。また、ソース，ドレインの拡散層は、低い
不純物濃度の半導体領域Ｎ- 型領域に高い不純物濃度の
半導体領域Ｎ+ 型領域が形成されて構成される。このよ
うな構成とすることにより、読み出し電圧を１．５Ｖの
ような低電圧にするとともに、読み出し時のドレイン近
傍でのホットエレクトロンの発生を抑えて、読み出しに
伴う誤消去を防止している。このような２重拡散構造
は、前記高耐圧ＭＯＳＦＥＴと類似の構造にしても得る
ことができる。
のように８〜１０ｎｍのような薄いトンネル絶縁膜から
構成される。また、ソース，ドレインの拡散層は、低い
不純物濃度の半導体領域Ｎ- 型領域に高い不純物濃度の
半導体領域Ｎ+ 型領域が形成されて構成される。このよ
うな構成とすることにより、読み出し電圧を１．５Ｖの
ような低電圧にするとともに、読み出し時のドレイン近
傍でのホットエレクトロンの発生を抑えて、読み出しに
伴う誤消去を防止している。このような２重拡散構造
は、前記高耐圧ＭＯＳＦＥＴと類似の構造にしても得る
ことができる。
【０２３１】図５０には、上記図４８の不揮発性記憶装
置の書き込み動作の一例を説明するための概略回路図と
概略構造断面図が示されている。この実施例において
も、前記同様にメモリセルのフローティングゲートＦＧ
から電子をＦ−Ｎトンネル電流によってドレイン側に引
き抜くことを書き込み動作という。
置の書き込み動作の一例を説明するための概略回路図と
概略構造断面図が示されている。この実施例において
も、前記同様にメモリセルのフローティングゲートＦＧ
から電子をＦ−Ｎトンネル電流によってドレイン側に引
き抜くことを書き込み動作という。
【０２３２】選択ワード線には−１０Ｖのような書き込
み電圧ＶＷＷが供給される。他の非選択ワード線には０
ＶのようなＶＤＩＳＷが供給される。このとき、ソース
線は全てフローティング状態にされる。選択データ線に
は５Ｖのような書き込み電圧ＶＷＤが供給され、非選択
データ線には回路の接地電位にされる。
み電圧ＶＷＷが供給される。他の非選択ワード線には０
ＶのようなＶＤＩＳＷが供給される。このとき、ソース
線は全てフローティング状態にされる。選択データ線に
は５Ｖのような書き込み電圧ＶＷＤが供給され、非選択
データ線には回路の接地電位にされる。
【０２３３】この状態では、（Ｂ）のように選択ビット
のメモリセルにおいては、コントロールゲートとドレイ
ン間に１５Ｖのような高い電圧が印加され、フローティ
ングゲートからドレインに向かってトンネル電流が流れ
て、書き込み動作が行われる。これに対して、データ線
が選択状態にされ、ワード線が非選択にされるもので
は、上記コントールゲートとドレイン間に５Ｖ程度しか
印加されないから、トンネル電流が発生せず、書き込み
動作が行われない。ワード線が選択状態で、データ線が
非選択のものではコントロールゲートとドレインとの間
に１０Ｖ程度した印加されないからトンネル電流が発生
せず、したがって同様に書き込み動作が行われない。
のメモリセルにおいては、コントロールゲートとドレイ
ン間に１５Ｖのような高い電圧が印加され、フローティ
ングゲートからドレインに向かってトンネル電流が流れ
て、書き込み動作が行われる。これに対して、データ線
が選択状態にされ、ワード線が非選択にされるもので
は、上記コントールゲートとドレイン間に５Ｖ程度しか
印加されないから、トンネル電流が発生せず、書き込み
動作が行われない。ワード線が選択状態で、データ線が
非選択のものではコントロールゲートとドレインとの間
に１０Ｖ程度した印加されないからトンネル電流が発生
せず、したがって同様に書き込み動作が行われない。
【０２３４】図５１には、上記図４８の不揮発性記憶装
置の消去動作の一例を説明するための概略回路図と概略
構造断面図が示されている。この実施例においても、前
記同様にメモリセルのフローティングゲートＦＧにをＦ
−Ｎトンネル電流によって電子を注入することを消去動
作という。
置の消去動作の一例を説明するための概略回路図と概略
構造断面図が示されている。この実施例においても、前
記同様にメモリセルのフローティングゲートＦＧにをＦ
−Ｎトンネル電流によって電子を注入することを消去動
作という。
【０２３５】選択ワード線には１５Ｖのような消去電圧
ＶＷＥが供給される。他の非選択ワード線には０Ｖが供
給される。このとき、ソース線は全て回路の接地電位に
される。データ線は、全て回路の接地電位にされる。
ＶＷＥが供給される。他の非選択ワード線には０Ｖが供
給される。このとき、ソース線は全て回路の接地電位に
される。データ線は、全て回路の接地電位にされる。
【０２３６】この状態では、（Ｂ）のように選択ワード
線のメモリセルにおいては、コントロールゲートとドレ
イン，ソース及び基板間に１５Ｖのような高い電圧が印
加され、フローティングゲートに向かってトンネル電流
が流れて、消去動作が行われる。これに対して、ワード
線が選択状態にされものでは、共に回路接地電位ＧＮＤ
の同電位になるのでトンネル電流が発生せず、したがっ
て消去動作が行われない。
線のメモリセルにおいては、コントロールゲートとドレ
イン，ソース及び基板間に１５Ｖのような高い電圧が印
加され、フローティングゲートに向かってトンネル電流
が流れて、消去動作が行われる。これに対して、ワード
線が選択状態にされものでは、共に回路接地電位ＧＮＤ
の同電位になるのでトンネル電流が発生せず、したがっ
て消去動作が行われない。
【０２３７】図５２には、上記図４８の不揮発性記憶装
置の読み出し動作の一例を説明するための概略回路図と
概略構造断面図が示されている。選択ワード線には５Ｖ
のような読み出し電圧ＶＲＷが供給される。他の非選択
ワード線には０Ｖが供給される。このとき、ソース線は
全て回路の接地電位にされる。選択データ線には１．５
Ｖのように低い電位にされた読み出し電圧ＶＲＤが供給
され、非選択データ線は回路の接地電位位にされる。
置の読み出し動作の一例を説明するための概略回路図と
概略構造断面図が示されている。選択ワード線には５Ｖ
のような読み出し電圧ＶＲＷが供給される。他の非選択
ワード線には０Ｖが供給される。このとき、ソース線は
全て回路の接地電位にされる。選択データ線には１．５
Ｖのように低い電位にされた読み出し電圧ＶＲＤが供給
され、非選択データ線は回路の接地電位位にされる。
【０２３８】この状態では、（Ｂ）のように選択メモリ
セルにおいては、上記のような書き込み動作が行われて
しきい値電圧が低くされているなら、ドレインからソー
スに向かってメモリ電流が流れる。もしも、書き込みが
行われていないなら、メモリ電流が流れない。このよう
なメモリ電流の有無をセンスアンプがセンスして、読み
出しデータを形成する。
セルにおいては、上記のような書き込み動作が行われて
しきい値電圧が低くされているなら、ドレインからソー
スに向かってメモリ電流が流れる。もしも、書き込みが
行われていないなら、メモリ電流が流れない。このよう
なメモリ電流の有無をセンスアンプがセンスして、読み
出しデータを形成する。
【０２３９】図５３には、上記ＮＯＲ型の不揮発性記憶
装置の書き込み動作の他の一実施例の概略回路図と概略
構造断面図が示されている。この実施例においても、前
記同様にメモリセルのフローティングゲートＦＧから電
子をＦ−Ｎトンネル電流によってドレイン側に引き抜く
ことを書き込み動作という。
装置の書き込み動作の他の一実施例の概略回路図と概略
構造断面図が示されている。この実施例においても、前
記同様にメモリセルのフローティングゲートＦＧから電
子をＦ−Ｎトンネル電流によってドレイン側に引き抜く
ことを書き込み動作という。
【０２４０】選択ワード線には−１０Ｖのような書き込
み電圧ＶＷＷが供給される。他の非選択ワード線には５
ＶのようなＶＤＩＳＷが供給される。このとき、ソース
線には２Ｖのようなバイアス電圧が印加される。選択デ
ータ線には５Ｖのような書き込み電圧ＶＷＤが供給さ
れ、非選択データ線はフローティング状態（ＯＰＥＮ）
にされる。
み電圧ＶＷＷが供給される。他の非選択ワード線には５
ＶのようなＶＤＩＳＷが供給される。このとき、ソース
線には２Ｖのようなバイアス電圧が印加される。選択デ
ータ線には５Ｖのような書き込み電圧ＶＷＤが供給さ
れ、非選択データ線はフローティング状態（ＯＰＥＮ）
にされる。
【０２４１】上記のようにソース線に２Ｖのバイアス電
圧を印加することにより、ワード線が５Ｖ、データ線が
５Ｖにされる非選択ビットでのリーク電流の発生を防止
することができる。また、上記により非選択ワード線に
５Ｖが印加されているから書き込み時のデータディスタ
ーブを防止することができる。
圧を印加することにより、ワード線が５Ｖ、データ線が
５Ｖにされる非選択ビットでのリーク電流の発生を防止
することができる。また、上記により非選択ワード線に
５Ｖが印加されているから書き込み時のデータディスタ
ーブを防止することができる。
【０２４２】（Ｂ）のように、ドレイン部ではＮ+ 層が
フローティングゲート下まで延在してオーバーラップす
るようにされ、ソース部ではＮ+ 層がフローティングゲ
ート下まで延在してないように、言い換えるならば、フ
ローティングゲートはＮ- 層のみとオーバーラップする
ようにし、ソース側から書き込み電流が流れないように
する。この考え方は、ソースとドレインとが異なるだけ
で前記図１の実施例と同様である。
フローティングゲート下まで延在してオーバーラップす
るようにされ、ソース部ではＮ+ 層がフローティングゲ
ート下まで延在してないように、言い換えるならば、フ
ローティングゲートはＮ- 層のみとオーバーラップする
ようにし、ソース側から書き込み電流が流れないように
する。この考え方は、ソースとドレインとが異なるだけ
で前記図１の実施例と同様である。
【０２４３】以上説明した本願発明に係る不揮発性記憶
装置においては、Ｆ−Ｎトンネル電流を用いて、書き込
み動作と、ワード線を最小単位とする一括消去を行うも
のであるので、内部回路により形成された書き込み電圧
及び消去電圧で動作させることができる。これにより、
不揮発性記憶装置をマイクロコンピュータ等のシステム
上に実装した状態で、書き込み／消去を行うようにする
ことができる。また、動作電圧は、上記５Ｖ又は３Ｖの
ような一電源により動作させることができるから、シス
テムの電源装置が簡単になる。
装置においては、Ｆ−Ｎトンネル電流を用いて、書き込
み動作と、ワード線を最小単位とする一括消去を行うも
のであるので、内部回路により形成された書き込み電圧
及び消去電圧で動作させることができる。これにより、
不揮発性記憶装置をマイクロコンピュータ等のシステム
上に実装した状態で、書き込み／消去を行うようにする
ことができる。また、動作電圧は、上記５Ｖ又は３Ｖの
ような一電源により動作させることができるから、シス
テムの電源装置が簡単になる。
【０２４４】上記のようにトンネル電流によって書き込
みが行われことに着目し、複数ビット同時に書き込むよ
うにしてもよい。例えば、図１の実施例では、１つ置き
のデータ線のメモリセルに同時に書き込むようにするこ
とができる。このため、入力バッファにラッチ回路が設
けられ、１つのワード線のうち、１つ置きのメモリセル
に対応したデータをいったん保持させ、それを上記のよ
うに一斉に書き込むようにする。
みが行われことに着目し、複数ビット同時に書き込むよ
うにしてもよい。例えば、図１の実施例では、１つ置き
のデータ線のメモリセルに同時に書き込むようにするこ
とができる。このため、入力バッファにラッチ回路が設
けられ、１つのワード線のうち、１つ置きのメモリセル
に対応したデータをいったん保持させ、それを上記のよ
うに一斉に書き込むようにする。
【０２４５】この発明では、フローティングゲートから
トンネル電流によって電子を引き抜くことを以て書き込
み動作とし、フローティングゲートに電子を注入するこ
とをもって消去動作としている。この構成においては、
特に図１や図４８の実施例のようにメモリセルが１素子
により構成されるときに有利となる。なぜなら、消去動
作は、ワード線を最小単位とする一括消去の形態を採る
ので、消去ベリファイを行うことが面倒である。しか
し、この発明では、消去動作は記憶素子のしきい値を高
くさせる方向に制御する。このため、従来のフラッシュ
ＲＯＭのように過消去によって記憶素子がディプレッョ
ンモードになって読み出しを不能にしてしまうような虞
れがないからである。
トンネル電流によって電子を引き抜くことを以て書き込
み動作とし、フローティングゲートに電子を注入するこ
とをもって消去動作としている。この構成においては、
特に図１や図４８の実施例のようにメモリセルが１素子
により構成されるときに有利となる。なぜなら、消去動
作は、ワード線を最小単位とする一括消去の形態を採る
ので、消去ベリファイを行うことが面倒である。しか
し、この発明では、消去動作は記憶素子のしきい値を高
くさせる方向に制御する。このため、従来のフラッシュ
ＲＯＭのように過消去によって記憶素子がディプレッョ
ンモードになって読み出しを不能にしてしまうような虞
れがないからである。
【０２４６】これに対して、書き込み動作は基本的には
１つのメモリセルを選択して書き込み動作が行われる。
このため、書き込み動作と書き込みベリファイを繰り返
すという高速アルゴリズムによって比較的簡単に書き込
み量を精度良く制御することができる。このように書き
込み量を精度よく制御しておけば、消去動作はそれを基
準にした電子の注入を行えばよいから、全体としての書
き込み／消去動作の制御がやりやすくなるものである。
１つのメモリセルを選択して書き込み動作が行われる。
このため、書き込み動作と書き込みベリファイを繰り返
すという高速アルゴリズムによって比較的簡単に書き込
み量を精度良く制御することができる。このように書き
込み量を精度よく制御しておけば、消去動作はそれを基
準にした電子の注入を行えばよいから、全体としての書
き込み／消去動作の制御がやりやすくなるものである。
【０２４７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 第１導電型の半導体基板の一主面に第１ゲート
絶縁膜を介してフローティングゲートを設け、このフロ
ーティングゲートの上部に第２ゲート絶縁膜を介してコ
ントロールゲートを設け、上記フローティングゲートを
挟むように半導体基板上に形成された第２導電型の一対
のソース，ドレインを構成する半導体領域のうちの一方
にソース，ドレインにおいてフローティングゲートとオ
ーバーラップする部分に低濃度の第２導電型の半導体領
域を設け、フローティングゲートから第１ゲート絶縁膜
を通して流れるＦ−Ｎトンネル電流によって上記一対の
ソース，ドレインのうちの他方のソース，ドレインに電
子を引き抜くという書き込み動作と、上記一対のソー
ス，ドレイン又は半導体基板から第１ゲート絶縁膜を通
して流れるＦ−Ｎトンネル電流によってフローティング
ゲートに電子を注入するという消去動作と、上記コント
ロールゲートの電位を高くして一方のソース，ドレイン
領域から他方のソース，ドレイン領域にメモリ電流が流
れるか否かをセンスするという読み出し動作を行わせ
る。この構成により、１つのソース，ドレインをワード
線方向に隣接する２つのメモリセルに対して、データ線
又はソース線として互いに共用できるからメモリセルサ
イズの実質的な小型化が可能となり、トンネル電流によ
って書き込み動作と消去動作を行うものであるので、書
き込み動作や消去動作に必要な高電圧を内部回路により
形成することができるという効果が得られる。
記の通りである。すなわち、 （１） 第１導電型の半導体基板の一主面に第１ゲート
絶縁膜を介してフローティングゲートを設け、このフロ
ーティングゲートの上部に第２ゲート絶縁膜を介してコ
ントロールゲートを設け、上記フローティングゲートを
挟むように半導体基板上に形成された第２導電型の一対
のソース，ドレインを構成する半導体領域のうちの一方
にソース，ドレインにおいてフローティングゲートとオ
ーバーラップする部分に低濃度の第２導電型の半導体領
域を設け、フローティングゲートから第１ゲート絶縁膜
を通して流れるＦ−Ｎトンネル電流によって上記一対の
ソース，ドレインのうちの他方のソース，ドレインに電
子を引き抜くという書き込み動作と、上記一対のソー
ス，ドレイン又は半導体基板から第１ゲート絶縁膜を通
して流れるＦ−Ｎトンネル電流によってフローティング
ゲートに電子を注入するという消去動作と、上記コント
ロールゲートの電位を高くして一方のソース，ドレイン
領域から他方のソース，ドレイン領域にメモリ電流が流
れるか否かをセンスするという読み出し動作を行わせ
る。この構成により、１つのソース，ドレインをワード
線方向に隣接する２つのメモリセルに対して、データ線
又はソース線として互いに共用できるからメモリセルサ
イズの実質的な小型化が可能となり、トンネル電流によ
って書き込み動作と消去動作を行うものであるので、書
き込み動作や消去動作に必要な高電圧を内部回路により
形成することができるという効果が得られる。
【０２４８】（２） 第１導電型の半導体基板の一主面
に形成された一対のソース，ドレインを構成する第２導
電型の半導体領域のうち一方のソース，ドレイン領域に
対して第１ゲート絶縁膜を介して一端がオーバーラップ
するようフローティングゲートを形成し、このフローテ
ィングゲートの上部及びその他端側と他方のソース，ド
レインとの間の半導体基板上部において第２ゲート絶縁
膜を介してコントロールゲートを設け、フローティング
ゲートから第１ゲート絶縁膜を通して流れるＦ−Ｎトン
ネル電流によって上記一対のソース，ドレインのうちの
一方のソース，ドレインに電子を引き抜くという書き込
み動作と、上記一方のソース，ドレイン又は半導体基板
から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電
流によってフローティングゲートに電子を注入するとい
う消去動作と、上記コントロールゲートの電位を高くし
て他方のソース，ドレイン領域から一方のソース，ドレ
イン領域にメモリ電流が流れるか否かをセンスするとい
う読み出し動作を行わせる。この構成により、１つのソ
ース，ドレインをワード線方向に隣接する２つのメモリ
セルに対して、データ線又はソース線として互いに共用
できるからメモリセルサイズの実質的な小型化が可能と
なり、トンネル電流によって書き込み動作と消去動作を
行うものであるので、書き込み動作や消去動作に必要な
高電圧を内部回路により形成することができるという効
果が得られる。
に形成された一対のソース，ドレインを構成する第２導
電型の半導体領域のうち一方のソース，ドレイン領域に
対して第１ゲート絶縁膜を介して一端がオーバーラップ
するようフローティングゲートを形成し、このフローテ
ィングゲートの上部及びその他端側と他方のソース，ド
レインとの間の半導体基板上部において第２ゲート絶縁
膜を介してコントロールゲートを設け、フローティング
ゲートから第１ゲート絶縁膜を通して流れるＦ−Ｎトン
ネル電流によって上記一対のソース，ドレインのうちの
一方のソース，ドレインに電子を引き抜くという書き込
み動作と、上記一方のソース，ドレイン又は半導体基板
から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電
流によってフローティングゲートに電子を注入するとい
う消去動作と、上記コントロールゲートの電位を高くし
て他方のソース，ドレイン領域から一方のソース，ドレ
イン領域にメモリ電流が流れるか否かをセンスするとい
う読み出し動作を行わせる。この構成により、１つのソ
ース，ドレインをワード線方向に隣接する２つのメモリ
セルに対して、データ線又はソース線として互いに共用
できるからメモリセルサイズの実質的な小型化が可能と
なり、トンネル電流によって書き込み動作と消去動作を
行うものであるので、書き込み動作や消去動作に必要な
高電圧を内部回路により形成することができるという効
果が得られる。
【０２４９】（３） 第１導電型の半導体基板の一主面
に第１ゲート絶縁膜を介して設けられたフローティング
ゲートと、このフローティングゲートの上部に第２ゲー
ト絶縁膜を介して設けられたコントロールゲートと、上
記フローティングゲートを挟むように半導体基板上に形
成された第２導電型の一対のソース，ドレインを構成す
る半導体領域とを備え、フローティングゲートから第１
ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によっ
て一方のソース，ドレインに電子を引き抜くという書き
込み動作と、上記一対のソース，ドレイン又は半導体基
板から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル
電流によってフローティングゲートに電子を注入するこ
とにより消去動作を行わせ、上記コントロールゲートの
電位を高くして、ホットエレクトロンが生じない程度の
低い電位にされた一方のソース，ドレイン領域から他方
のソース，ドレイン領域にメモリ電流が流れるか否かを
センスするという読み出し動作を行わせる。この構成で
は、従来のＥＰＲＯＭの一部を変更するという簡単な構
成で、しかも書き込み動作や消去動作に必要な高電圧を
内部回路により形成することができるという効果が得ら
れる。
に第１ゲート絶縁膜を介して設けられたフローティング
ゲートと、このフローティングゲートの上部に第２ゲー
ト絶縁膜を介して設けられたコントロールゲートと、上
記フローティングゲートを挟むように半導体基板上に形
成された第２導電型の一対のソース，ドレインを構成す
る半導体領域とを備え、フローティングゲートから第１
ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によっ
て一方のソース，ドレインに電子を引き抜くという書き
込み動作と、上記一対のソース，ドレイン又は半導体基
板から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル
電流によってフローティングゲートに電子を注入するこ
とにより消去動作を行わせ、上記コントロールゲートの
電位を高くして、ホットエレクトロンが生じない程度の
低い電位にされた一方のソース，ドレイン領域から他方
のソース，ドレイン領域にメモリ電流が流れるか否かを
センスするという読み出し動作を行わせる。この構成で
は、従来のＥＰＲＯＭの一部を変更するという簡単な構
成で、しかも書き込み動作や消去動作に必要な高電圧を
内部回路により形成することができるという効果が得ら
れる。
【０２５０】（４） 上記（１）又は（２）において、
高濃度領域を低濃度領域内に形成することにより、読み
出し時にホットエレクトロンの発生を防止できるから、
書き込みを行うデータ線と同じデータ線からメモリ電流
を流すことができるので、データ線の選択回路の簡素化
を行うことができるという効果が得られる。
高濃度領域を低濃度領域内に形成することにより、読み
出し時にホットエレクトロンの発生を防止できるから、
書き込みを行うデータ線と同じデータ線からメモリ電流
を流すことができるので、データ線の選択回路の簡素化
を行うことができるという効果が得られる。
【０２５１】（５） トンネル電流により書き込みが行
われるから、同時選択可能な複数ビットの単位での書き
込みを行うようにすることによって、書き込み時間の短
縮化、言い換えるならば、書き込み動作の実質的な高速
化を図ることができるという効果が得られる。
われるから、同時選択可能な複数ビットの単位での書き
込みを行うようにすることによって、書き込み時間の短
縮化、言い換えるならば、書き込み動作の実質的な高速
化を図ることができるという効果が得られる。
【０２５２】（６） メモリブロック毎にスイッチＭＯ
ＳＦＥＴを設けて主データ線とメモリブロックの埋め込
みデータ線とを接続するときに、１つ置きに上側と下側
にスイッチＭＯＳＦＥＴを設けることにより、ブロック
データ線抵抗をメモリセルの位置に無関係に均一にでき
るから、書き込みモードではメモリセルの接続位置に対
して書き込み電圧のバラツキが小さくなり、書き込み動
作の安定化が図られるるとともに、読み出し動作では低
電圧での高速読み出しが可能になるという効果が得られ
る。
ＳＦＥＴを設けて主データ線とメモリブロックの埋め込
みデータ線とを接続するときに、１つ置きに上側と下側
にスイッチＭＯＳＦＥＴを設けることにより、ブロック
データ線抵抗をメモリセルの位置に無関係に均一にでき
るから、書き込みモードではメモリセルの接続位置に対
して書き込み電圧のバラツキが小さくなり、書き込み動
作の安定化が図られるるとともに、読み出し動作では低
電圧での高速読み出しが可能になるという効果が得られ
る。
【０２５３】（７） 埋め込みデータ線の上部に熱酸化
法により比較的厚い厚さの酸化膜を形成してそこまで延
びるようにフローティングゲートを形成することによ
り、フローティングゲートとコントロールゲート間の容
量値を、フローティングゲートとその下の拡散層との寄
生容量に比べて大きく形成することができ、書き込み動
作の効率化と安定化を図ることができるという効果が得
られる。
法により比較的厚い厚さの酸化膜を形成してそこまで延
びるようにフローティングゲートを形成することによ
り、フローティングゲートとコントロールゲート間の容
量値を、フローティングゲートとその下の拡散層との寄
生容量に比べて大きく形成することができ、書き込み動
作の効率化と安定化を図ることができるという効果が得
られる。
【０２５４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、Ｘデ
コーダやＹデコーダの具体的構成は、前記のように動作
モードに応じて各電圧を出力させるものであれば何であ
ってもよい。上記書き込み／消去のための電圧設定は、
書き込み時にフローティングゲートから選択されたソー
ス又はドレインにトンネル電流を流し、消去時には選択
ワード線に接続されたメモリセルにおいてソース，ドレ
イン又は基板からフローティングゲートにトンネル電流
を流すようなものであれば何であってもよい。そして、
読み出し動作においては、読み出し時のドレイン近傍に
ホットエレクトロンが発生しない工夫がされていればよ
い。上記メモリセル及びその周辺回路を構成する素子の
構造は、前記実施例と実質的に同一のものであれは何で
あってもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、Ｘデ
コーダやＹデコーダの具体的構成は、前記のように動作
モードに応じて各電圧を出力させるものであれば何であ
ってもよい。上記書き込み／消去のための電圧設定は、
書き込み時にフローティングゲートから選択されたソー
ス又はドレインにトンネル電流を流し、消去時には選択
ワード線に接続されたメモリセルにおいてソース，ドレ
イン又は基板からフローティングゲートにトンネル電流
を流すようなものであれば何であってもよい。そして、
読み出し動作においては、読み出し時のドレイン近傍に
ホットエレクトロンが発生しない工夫がされていればよ
い。上記メモリセル及びその周辺回路を構成する素子の
構造は、前記実施例と実質的に同一のものであれは何で
あってもよい。
【０２５５】この発明に係る不揮発性記憶装置は、単体
の不揮発性記憶装置の他に、前記マイクロコンピュータ
や各種ディジタル情報処理装置に内蔵されるメモリ装置
としても利用できる。
の不揮発性記憶装置の他に、前記マイクロコンピュータ
や各種ディジタル情報処理装置に内蔵されるメモリ装置
としても利用できる。
【０２５６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１導電型の半導体基板の
一主面に第１ゲート絶縁膜を介してフローティングゲー
トを設け、このフローティングゲートの上部に第２ゲー
ト絶縁膜を介してコントロールゲートを設け、上記フロ
ーティングゲートを挟むように半導体基板上に形成され
た第２導電型の一対のソース，ドレインを構成する半導
体領域のうちの一方にソース，ドレインにおいてフロー
ティングゲートとオーバーラップする部分に低濃度の第
２導電型の半導体領域を設け、フローティングゲートか
ら第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流
によって上記一対のソース，ドレインのうちの他方のソ
ース，ドレインに電子を引き抜くという書き込み動作
と、上記一対のソース，ドレイン又は半導体基板から第
１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によ
ってフローティングゲートに電子を注入するという消去
動作と、上記コントロールゲートの電位を高くして一方
のソース，ドレイン領域から他方のソース，ドレイン領
域にメモリ電流が流れるか否かをセンスするという読み
出し動作を行わせる。この構成により、１つのソース，
ドレインをワード線方向に隣接する２つのメモリセルに
対して、データ線又はソース線として互いに共用できる
からメモリセルサイズの実質的な小型化が可能となり、
トンネル電流によって書き込み動作と消去動作を行うも
のであるので、書き込み動作や消去動作に必要な高電圧
を内部回路により形成することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１導電型の半導体基板の
一主面に第１ゲート絶縁膜を介してフローティングゲー
トを設け、このフローティングゲートの上部に第２ゲー
ト絶縁膜を介してコントロールゲートを設け、上記フロ
ーティングゲートを挟むように半導体基板上に形成され
た第２導電型の一対のソース，ドレインを構成する半導
体領域のうちの一方にソース，ドレインにおいてフロー
ティングゲートとオーバーラップする部分に低濃度の第
２導電型の半導体領域を設け、フローティングゲートか
ら第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流
によって上記一対のソース，ドレインのうちの他方のソ
ース，ドレインに電子を引き抜くという書き込み動作
と、上記一対のソース，ドレイン又は半導体基板から第
１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によ
ってフローティングゲートに電子を注入するという消去
動作と、上記コントロールゲートの電位を高くして一方
のソース，ドレイン領域から他方のソース，ドレイン領
域にメモリ電流が流れるか否かをセンスするという読み
出し動作を行わせる。この構成により、１つのソース，
ドレインをワード線方向に隣接する２つのメモリセルに
対して、データ線又はソース線として互いに共用できる
からメモリセルサイズの実質的な小型化が可能となり、
トンネル電流によって書き込み動作と消去動作を行うも
のであるので、書き込み動作や消去動作に必要な高電圧
を内部回路により形成することができる。
【０２５７】第１導電型の半導体基板の一主面に形成さ
れた一対のソース，ドレインを構成する第２導電型の半
導体領域のうち一方のソース，ドレイン領域に対して第
１ゲート絶縁膜を介して一端がオーバーラップするよう
フローティングゲートを形成し、このフローティングゲ
ートの上部及びその他端側と他方のソース，ドレインと
の間の半導体基板上部において第２ゲート絶縁膜を介し
てコントロールゲートを設け、フローティングゲートか
ら第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流
によって上記一対のソース，ドレインのうちの一方のソ
ース，ドレインに電子を引き抜くという書き込み動作
と、上記一方のソース，ドレイン又は半導体基板から第
１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によ
ってフローティングゲートに電子を注入するという消去
動作と、上記コントロールゲートの電位を高くして他方
のソース，ドレイン領域から一方のソース，ドレイン領
域にメモリ電流が流れるか否かをセンスするという読み
出し動作を行わせる。この構成により、１つのソース，
ドレインをワード線方向に隣接する２つのメモリセルに
対して、データ線又はソース線として互いに共用できる
からメモリセルサイズの実質的な小型化が可能となり、
トンネル電流によって書き込み動作と消去動作を行うも
のであるので、書き込み動作や消去動作に必要な高電圧
を内部回路により形成することができる。
れた一対のソース，ドレインを構成する第２導電型の半
導体領域のうち一方のソース，ドレイン領域に対して第
１ゲート絶縁膜を介して一端がオーバーラップするよう
フローティングゲートを形成し、このフローティングゲ
ートの上部及びその他端側と他方のソース，ドレインと
の間の半導体基板上部において第２ゲート絶縁膜を介し
てコントロールゲートを設け、フローティングゲートか
ら第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流
によって上記一対のソース，ドレインのうちの一方のソ
ース，ドレインに電子を引き抜くという書き込み動作
と、上記一方のソース，ドレイン又は半導体基板から第
１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によ
ってフローティングゲートに電子を注入するという消去
動作と、上記コントロールゲートの電位を高くして他方
のソース，ドレイン領域から一方のソース，ドレイン領
域にメモリ電流が流れるか否かをセンスするという読み
出し動作を行わせる。この構成により、１つのソース，
ドレインをワード線方向に隣接する２つのメモリセルに
対して、データ線又はソース線として互いに共用できる
からメモリセルサイズの実質的な小型化が可能となり、
トンネル電流によって書き込み動作と消去動作を行うも
のであるので、書き込み動作や消去動作に必要な高電圧
を内部回路により形成することができる。
【図１】この発明に係る不揮発性記憶装置の一実施例を
示すメモリアレイ部の回路図である。
示すメモリアレイ部の回路図である。
【図２】上記図１のメモリアレイ部の一実施例を示すレ
イアウト図である。
イアウト図である。
【図３】上記図２のレイアウトに対応した一部概略構造
断面図である。
断面図である。
【図４】上記図２のレイアウトに対応した他の一部概略
構造断面図である。
構造断面図である。
【図５】この発明に係る不揮発性記憶装置の他の一実施
例を示すメモリアレイ部の回路図である。
例を示すメモリアレイ部の回路図である。
【図６】上記図５のメモリアレイ部の一実施例を示すレ
イアウト図である。
イアウト図である。
【図７】上記図６のレイアウトに対応した一部概略構造
断面図である。
断面図である。
【図８】上記図５のレイアウトに対応した他の一部概略
構造断面図である。
構造断面図である。
【図９】上記図１の実施例に対応したメモリアレイの書
き込み動作の一例を説明するための回路図である。
き込み動作の一例を説明するための回路図である。
【図１０】上記図９に対応した書き込み動作を説明する
ための概略構造断面図である。
ための概略構造断面図である。
【図１１】上記図１の実施例に対応したメモリアレイの
消去動作の一例を説明するための回路図である。
消去動作の一例を説明するための回路図である。
【図１２】上記図１の実施例に対応したメモリアレイの
読み出し動作の一例を説明するための回路図である。
読み出し動作の一例を説明するための回路図である。
【図１３】上記図１の実施例に対応したメモリアレイの
読み出し動作の他の一例を説明するための回路図であ
る。
読み出し動作の他の一例を説明するための回路図であ
る。
【図１４】上記図１３に対応した読み出し動作を説明す
るための概略構造断面図である。
るための概略構造断面図である。
【図１５】上記図５の実施例に対応したメモリアレイの
書き込み動作の一例を説明するための回路図である。
書き込み動作の一例を説明するための回路図である。
【図１６】上記図１５に対応した書き込み動作を説明す
るための概略構造断面図である。
るための概略構造断面図である。
【図１７】上記図５の実施例に対応したメモリアレイの
消去動作の一例を説明するための回路図である。
消去動作の一例を説明するための回路図である。
【図１８】上記図５の実施例に対応したメモリアレイの
読み出し動作の一例を説明するための回路図である。
読み出し動作の一例を説明するための回路図である。
【図１９】上記図５の実施例に対応したメモリアレイの
読み出し動作の他の一例を説明するための回路図であ
る。
読み出し動作の他の一例を説明するための回路図であ
る。
【図２０】上記図１９に対応した読み出し動作を説明す
るための概略構造断面図である。
るための概略構造断面図である。
【図２１】この発明に係る不揮発性記憶装置のメモリア
レイ部とその選択回路の一実施例を示す具体的回路図で
ある。
レイ部とその選択回路の一実施例を示す具体的回路図で
ある。
【図２２】内部電圧発生回路の一実施例を示す回路図で
ある。
ある。
【図２３】上記図２１におけるワードドライバＤＲ２の
一実施例を示す概略構造断面図である。
一実施例を示す概略構造断面図である。
【図２４】図２２のツェナーダイオードの一実施例を示
す素子構造断面図である。
す素子構造断面図である。
【図２５】この発明に係る不揮発性記憶装置のメモリア
レイ部とその選択回路の他の一実施例を示す具体的回路
図である。
レイ部とその選択回路の他の一実施例を示す具体的回路
図である。
【図２６】この発明に係る不揮発性記憶装置におけるメ
モリマット部の他の一実施例を示す回路図である。
モリマット部の他の一実施例を示す回路図である。
【図２７】この発明に係る不揮発性記憶装置におけるブ
ロック分割の書き込み動作の一実施例を示す回路図であ
る。
ロック分割の書き込み動作の一実施例を示す回路図であ
る。
【図２８】この発明に係る不揮発性記憶装置におけるブ
ロック分割の消去動作の一実施例を示す回路図である。
ロック分割の消去動作の一実施例を示す回路図である。
【図２９】この発明に係る不揮発性記憶装置におけるブ
ロック分割の他の一実施例を示すブロック図である。
ロック分割の他の一実施例を示すブロック図である。
【図３０】この発明に係る不揮発性記憶装置の一実施例
を示す全体のブロック図である。
を示す全体のブロック図である。
【図３１】この発明に係る不揮発性記憶装置の他の一実
施例を示す全体のブロック図である。
施例を示す全体のブロック図である。
【図３２】この発明に係る不揮発性記憶装置の更に他の
一実施例を示す全体のブロック図である。
一実施例を示す全体のブロック図である。
【図３３】この発明に係る不揮発性記憶装置を内蔵した
１チップマイクロコンピュータの一実施例を示すブロッ
ク図である。
１チップマイクロコンピュータの一実施例を示すブロッ
ク図である。
【図３４】この発明に係る不揮発性記憶装置の製造方法
を説明するための一実施例を示す一部構造断面図であ
る。
を説明するための一実施例を示す一部構造断面図であ
る。
【図３５】この発明に係る不揮発性記憶装置の製造方法
を説明するための一実施例を示す他の一部構造断面図で
ある。
を説明するための一実施例を示す他の一部構造断面図で
ある。
【図３６】この発明に係る不揮発性記憶装置の製造方法
を説明するための一実施例を示す残り一部構造断面図で
ある。
を説明するための一実施例を示す残り一部構造断面図で
ある。
【図３７】この発明に係る不揮発性記憶装置の製造方法
を説明するための他の一実施例を示す構造断面図であ
る。
を説明するための他の一実施例を示す構造断面図であ
る。
【図３８】上記図１の実施例に対応したメモリアレイの
書き込み動作の他の一例を説明するための回路図であ
る。
書き込み動作の他の一例を説明するための回路図であ
る。
【図３９】上記図１の実施例に対応したメモリアレイの
消去動作の他の一例を説明するための回路図である。
消去動作の他の一例を説明するための回路図である。
【図４０】上記図３８や図３９のような正電圧による書
き込み動作及び消去動作が行われる不揮発性記憶装置の
一実施例を示す概略構造断面図である。
き込み動作及び消去動作が行われる不揮発性記憶装置の
一実施例を示す概略構造断面図である。
【図４１】この発明に係る不揮発性記憶装置のメモリア
レイ部の他の一実施例を示す回路図である。
レイ部の他の一実施例を示す回路図である。
【図４２】上記図４１の主データ線と埋め込みデータ線
からなるメモリアレイに対して正電圧による消去動作を
行う場合の一実施例を示す回路図である。
からなるメモリアレイに対して正電圧による消去動作を
行う場合の一実施例を示す回路図である。
【図４３】上記図４１の主データ線と埋め込みデータ線
からなるメモリアレイに対する読み出し動作を行う場合
の一実施例を示す回路図である。
からなるメモリアレイに対する読み出し動作を行う場合
の一実施例を示す回路図である。
【図４４】上記主データ線と埋め込みデータ線からなる
メモリアレイ部の他の一実施例を示す回路図である。
メモリアレイ部の他の一実施例を示す回路図である。
【図４５】上記図４４のメモリアレイ部の一実施例を示
すレイアウト図である。
すレイアウト図である。
【図４６】上記図４５の一部構造断面図である。
【図４７】上記図４５の他の一部構造断面図である。
【図４８】この発明に係る不揮発性記憶装置の他の一実
施例を示す概略回路図である。
施例を示す概略回路図である。
【図４９】上記図４８のメモリアレイ部を説明するため
のレイウトとそれに対応した一部構造断面図である。
のレイウトとそれに対応した一部構造断面図である。
【図５０】上記図４８の不揮発性記憶装置の書き込み動
作を説明するための回路と概略構造断面図である。
作を説明するための回路と概略構造断面図である。
【図５１】上記図４８の不揮発性記憶装置の消去動作を
説明するための回路と概略構造断面図である。
説明するための回路と概略構造断面図である。
【図５２】上記図４８の不揮発性記憶装置の読み出し動
作を説明するための回路と概略構造断面図である。
作を説明するための回路と概略構造断面図である。
【図５３】この発明に係る不揮発性記憶装置の更に他の
一実施例を示す概略回路と概略構造断面図である。
一実施例を示す概略回路と概略構造断面図である。
【図５４】この発明に係る不揮発性記憶装置におけるメ
モリマット部の更に他の一実施例を示す回路図である。
モリマット部の更に他の一実施例を示す回路図である。
【図５５】上記図５４の実施例に対応したメモリマット
部の一実施例を示すレイアウト図である。
部の一実施例を示すレイアウト図である。
【図５６】上記図５５の一部の素子構造断面図である。
【図５７】上記図５５の残りの部分の素子構造断面図で
ある。
ある。
【図５８】前記図５４〜図５７を用いて説明した不揮発
性記憶装置の製造方法を説明するための一部分の製造工
程断面図である。
性記憶装置の製造方法を説明するための一部分の製造工
程断面図である。
【図５９】前記図５４〜図５７を用いて説明した不揮発
性記憶装置の製造方法を説明するための残りの部分の製
造工程断面図である。
性記憶装置の製造方法を説明するための残りの部分の製
造工程断面図である。
【図６０】この発明に係るメモリセル部の他の一実施例
を示す素子構造断面図である。
を示す素子構造断面図である。
Ｗ１〜Ｗｊ…ワード線、Ｄ０〜Ｄ４…データ線、ｄ０〜
ｄ８…埋め込みデータ線、ＦＧ…フローティンクゲー
ト、ＣＧ…コントロールゲート、Ｑ００〜Ｑ２２…メモ
リセル、ＳＷＷ…ワード線選択スイッチ、ＳＷＤ…デー
タ線選択スイッチ、ＤＲ１，ＤＲ２…ワードドライバ、
Ｃ１〜Ｃｎ，Ｃｍ…キャパシタ、ＺＤ１，ＺＤ２…ツェ
ナーダイオード、ＢＬ１〜ＢＬ３…メモリブロック、Ｃ
ＰＵ…マイクロプロセッサ（マイクロコンピュータ）、
ＲＡＭ…ランダム・アクセス・メモリ、ＴＩＭＥＲ…タ
イマー回路、ＳＣＩ…シリアル・コミニケーション・イ
ンターフェス、ＡＤＣ…アナログ／ディジタル変換回
路、ＢＵＳ…バス。１…Ｐ- 型半導体基板、２…第１Ｎ
- 型ウェル、３…第２Ｎ- 型ウェル、４…Ｐ- 型ウェ
ル、５…フィールド絶縁膜、６…Ｐ型チャンネルストッ
パー、７…高耐圧ＭＯＳＦＥＴ用のゲート絶縁膜、８…
第１ゲート絶縁膜、９…第１導体層、１０…絶縁膜１
０、１１…絶縁膜、１２…のＮ+ 型半導体領域、１３…
Ｎ- 型半導体領域、１４…Ｐ- 型半導体領域、１５…サ
イドウォール、１６…Ｎ+ 型半導体領域、１７…絶縁
膜、１８…第２ゲート絶縁膜、１９…通常のＭＯＳＦＥ
Ｔ用のゲート絶縁膜、２０…第２導体層、２１…Ｎ- 型
半導体領域、２２…Ｐ- 型半導体領域、２３…サイドウ
ォール、２４…Ｎ+ 型半導体領域、２５…Ｐ+ 型半導体
領域、２６…絶縁膜、２７…スルーホール、２８…第１
配線層、２９…絶縁膜、３０…スルーホール、３１…第
２配線層、３２…ファイナルパッシベーション膜、１１
３…Ｎ- 型半導体領域、５０１…熱酸化膜、５０２…窒
化シリコン膜、５０３…酸化シリコン膜、５０４…酸化
シリコン膜。
ｄ８…埋め込みデータ線、ＦＧ…フローティンクゲー
ト、ＣＧ…コントロールゲート、Ｑ００〜Ｑ２２…メモ
リセル、ＳＷＷ…ワード線選択スイッチ、ＳＷＤ…デー
タ線選択スイッチ、ＤＲ１，ＤＲ２…ワードドライバ、
Ｃ１〜Ｃｎ，Ｃｍ…キャパシタ、ＺＤ１，ＺＤ２…ツェ
ナーダイオード、ＢＬ１〜ＢＬ３…メモリブロック、Ｃ
ＰＵ…マイクロプロセッサ（マイクロコンピュータ）、
ＲＡＭ…ランダム・アクセス・メモリ、ＴＩＭＥＲ…タ
イマー回路、ＳＣＩ…シリアル・コミニケーション・イ
ンターフェス、ＡＤＣ…アナログ／ディジタル変換回
路、ＢＵＳ…バス。１…Ｐ- 型半導体基板、２…第１Ｎ
- 型ウェル、３…第２Ｎ- 型ウェル、４…Ｐ- 型ウェ
ル、５…フィールド絶縁膜、６…Ｐ型チャンネルストッ
パー、７…高耐圧ＭＯＳＦＥＴ用のゲート絶縁膜、８…
第１ゲート絶縁膜、９…第１導体層、１０…絶縁膜１
０、１１…絶縁膜、１２…のＮ+ 型半導体領域、１３…
Ｎ- 型半導体領域、１４…Ｐ- 型半導体領域、１５…サ
イドウォール、１６…Ｎ+ 型半導体領域、１７…絶縁
膜、１８…第２ゲート絶縁膜、１９…通常のＭＯＳＦＥ
Ｔ用のゲート絶縁膜、２０…第２導体層、２１…Ｎ- 型
半導体領域、２２…Ｐ- 型半導体領域、２３…サイドウ
ォール、２４…Ｎ+ 型半導体領域、２５…Ｐ+ 型半導体
領域、２６…絶縁膜、２７…スルーホール、２８…第１
配線層、２９…絶縁膜、３０…スルーホール、３１…第
２配線層、３２…ファイナルパッシベーション膜、１１
３…Ｎ- 型半導体領域、５０１…熱酸化膜、５０２…窒
化シリコン膜、５０３…酸化シリコン膜、５０４…酸化
シリコン膜。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 松尾 章則
東京都小平市上水本町５丁目20番１号
日立超エル・エス・アイ・エンジニアリ
ング株式会社内
(56)参考文献 特開 平２−87578（ＪＰ，Ａ)
特開 平２−128476（ＪＰ，Ａ)
特開 平４−274370（ＪＰ，Ａ)
特開 平３−71496（ＪＰ，Ａ)
特開 平４−91471（ＪＰ，Ａ)
特開 平３−106075（ＪＰ，Ａ)
特開 平４−123471（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/10
H01L 27/112 - 27/115
H01L 29/788
Claims (22)
- 【請求項１】 複数のワード線と、 複数のデータ線と、 複数のメモリセルとを有する半導体集積回路装置であっ
て、 前記メモリセルは各々、半導体基板の主面上に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたフ
ローティングゲート電極と、前記フローティングゲート
電極上に形成された層間絶縁膜と、前記層間絶縁膜上に
形成されたコントロールゲート電極と、前記半導体基板
内に形成された第１及び第２半導体領域と、第１方向に
おいて前記第１半導体領域と前記第２半導体領域との間
に形成されるチャネル領域とを有するように構成され、 前記メモリセルの第１及び第２半導体領域は、前記半導
体基板内において前記ゲート絶縁膜及びフローティング
ゲート電極の下部に延在するように構成され、 前記第
１半導体領域の不純物濃度は、前記第２半導体領域の不
純物濃度よりも低く構成され、 前記ワード線は各々、前記主面上を前記第１方向に延在
するように構成されるとともに、前記第１方向に配置さ
れるメモリセルのコントロールゲート電極に接続され、 前記データ線は各々、前記第１方向と交わる第２方向に
延在するように構成されるとともに、前記第２方向に配
置されるメモリセルの前記第１又は第２半導体領域に接
続され、 前記データ線は各々、前記メモリセルの第１半導体領域
と、前記第１方向に隣接するメモリセルの第２半導体領
域とが、同一のデータ線に接続されるように構成される
とともに、前記メモリセルの第２半導体領域と、前記第
１方向に隣接するメモリセルの第１半導体領域とが、同
一のデータ線に接続されるように構成され、 前記メモリセルの第２半導体領域は、前記第１方向に隣
接するメモリセルのゲート絶縁膜及びフローティングゲ
ート電極の下部に延在しないように構成され、 前記第
１方向に隣接するメモリセルのフローティングゲート電
極間に第１絶縁膜が形成されるとともに、各フローティ
ングゲート電極の両端部は、前記第１絶縁膜上に延在す
るように構成され、 前記第１絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚より
も厚く構成され、 前記ワード線に第１電位、前記データ線に前記第１電位
よりも高い第２電位を印加することで、前記フローティ
ングゲート電極中の電子を、前記フローティングゲート
電極から前記第２半導体領域に、前記ゲート絶縁膜を通
したトンネリングにより放出することを特徴とする半導
体集積回路装置。 - 【請求項２】 請求項１において、 前記データ線は、前記半導体基板内に形成された埋込み
層で構成され、 前記埋込み層は各々、前記第１方向に隣接するメモリセ
ルの内の一方のメモリセルの第１半導体領域と、他方の
メモリセルの第２半導体領域とに一体に構成されること
を特徴とする半導体集積回路装置。 - 【請求項３】 請求項２において、 前記第１絶縁膜は、前記埋込み層上に形成されるととも
に、前記第２方向に延在するように構成されることを特
徴とする半導体集積回路装置。 - 【請求項４】 請求項１又は２において、 前記第１半導体領域は、前記第２電位が印加された時、
前記フローティングゲート電極の下部において、前記第
１半導体領域の表面に空乏層が形成される低不純物濃度
で構成され、 前記第２半導体領域は、前記第２電位が印加された時、
前記フローティングゲート電極の下部において、前記第
２半導体領域の表面に空乏層が形成されるのを低減する
高不純物濃度で構成されることを特徴とする半導体集積
回路装置。 - 【請求項５】 請求項１又は２において、 前記ワード線に正の第３電位を印加することで、電子を
前記半導体基板から前記フローティングゲート電極に、
前記ゲート絶縁膜を通したトンネリングにより注入する
ことを特徴とする半導体集積回路装置。 - 【請求項６】 複数のワード線と、 複数のデータ線と、 複数のメモリセルとを有する半導体集積回路装置であっ
て、 前記メモリセルは各々、半導体基板の主面上に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたフ
ローティングゲート電極と、前記フローティングゲート
電極上に形成された層間絶縁膜と、前記層間絶縁膜上に
形成されたコントロールゲート電極と、前記半導体基板
内に形成された第１及び第２半導体領域と、第１方向に
おいて前記第１半導体領域と前記第２半導体領域との間
に形成されるチャネル領域とを有するように構成され、 前記メモリセルの第１及び第２半導体領域は、前記半導
体基板内において、前記ゲート絶縁膜及びフローティン
グゲート電極の下部に延在するように構成され、 前記第１半導体領域の不純物濃度は、第２半導体領域の
不純物濃度よりも低く構成され、 前記ワード線は各々、前記主面上を前記第１方向に延在
するように構成されるとともに、前記第１方向に配置さ
れるメモリセルのコントロールゲート電極に接続され、 前記データ線は各々、前記第１方向と交わる第２方向に
延在するように構成されるとともに、前記第２方向に配
置されるメモリセルの前記第１又は第２半導体領域に接
続され、 前記データ線は各々、前記メモリセルの第１半導体領域
と、前記第１方向に隣接するメモリセルの第２半導体領
域とが、同一のデータ線に接続されるように構成される
とともに、前記メモリセルの第２半導体領域と、前記第
１方向に隣接するメモリセルの第１半導体領域とが、同
一のデータ線に接続されるように構成され、 前記メモリセルの第２半導体領域は、前記第１方向に隣
接するメモリセルのゲート絶縁膜及びフローティングゲ
ート電極の下部に延在しないように構成され、 前記ワ
ード線に第１電位、前記データ線に前記第１電位よりも
高い第２電位を印加することで、前記第１電位を印加し
たワード線及び前記第２電位を印加したデータ線に接続
された２つのメモリセルのうち、前記第２半導体領域が
前記第２電位を印加したデータ線に接続されたメモリセ
ルに対して前記フローティングゲート電極から前記第２
半導体領域に前記ゲート絶縁膜を通したトンネリングに
より電子を放出して保持情報の変更を行ない、前記第１
半導体領域が前記第２電位を印加したデータ線に接続さ
れたメモリセルでは前記フローティングゲート電極から
前記第１半導体領域への前記ゲート絶縁膜を通したトン
ネリングによる電子の放出に起因した保持情報の変更を
行なわないことを特徴とする半導体集積回路装置。 - 【請求項７】 請求項６において、 前記データ線は、前記半導体基板内に形成された埋込み
層で構成され、 前記埋込み層は各々、前記第１方向に隣接するメモリセ
ルの内の一方のメモリセルの第１半導体領域と、他方の
メモリセルの第２半導体領域とに一体に構成されること
を特徴とする半導体集積回路装置。 - 【請求項８】 請求項６又は７において、 前記第１半導体領域は、前記第２電位が印加された時、
前記フローティングゲート電極の下部において、前記第
１半導体領域の表面に空乏層が形成される低不純物濃度
で構成され、 前記第２半導体領域は、前記第２電位が印加された時、
前記フローティングゲート電極の下部において、前記第
２半導体領域の表面に空乏層が形成されるのを低減する
高不純物濃度で構成されることを特徴とする半導体集積
回路装置。 - 【請求項９】 請求項６又は７において、 前記ワード線に正の第３電位を印加することで、電子を
前記半導体基板から前記フローティングゲート電極に、
前記ゲート絶縁膜を通したトンネリングにより注入する
ことを特徴とする半導体集積回路装置。 - 【請求項１０】 複数のワード線と、 複数のデータ線と、 複数のメモリセルとを有する半導体集積回路装置であっ
て、 前記メモリセルは各々、半導体基板の主面上に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたフ
ローティングゲート電極と、前記フローティングゲート
電極上に形成された層間絶縁膜と、前記層間絶縁膜上に
形成されたコントロールゲート電極と、前記半導体基板
内に形成された第１及び第２半導体領域と、第１方向に
おいて前記第１半導体領域と前記第２半導体領域との間
に形成されるチャネル領域とを有するように構成され、 前記メモリセルの第１及び第２半導体領域は、前記半導
体基板内において前記ゲート絶縁膜及びフローティング
ゲート電極の下部に延在するように構成され、 前記第
１半導体領域の不純物濃度は、前記第２半導体領域の不
純物濃度よりも低く構成され、 前記ワード線は各々、前記主面上を前記第１方向に延在
するように構成されるとともに、前記第１方向に配置さ
れるメモリセルのコントロールゲート電極に接続され、 前記データ線は各々、前記第１方向と交わる第２方向に
延在するように構成されるとともに、前記第２方向に配
置されるメモリセルの前記第１又は第２半導体領域に接
続され、 前記データ線は各々、前記メモリセルの第１半導体領域
と、前記第１方向に隣接するメモリセルの第２半導体領
域とが、同一のデータ線に接続されるように構成される
とともに、前記メモリセルの第２半導体領域と、前記第
１方向に隣接するメモリセルの第１半導体領域とが、同
一のデータ線に接続されるように構成され、 前記メモリセルの第２半導体領域は、前記第１方向に隣
接するメモリセルのゲート絶縁膜及びフローティングゲ
ート電極の下部に延在しないように構成され、 前記第
１方向に隣接するメモリセルのフローティングゲート電
極間に第１絶縁膜が形成されるとともに、各フローティ
ングゲート電極の両端部は、前記第１絶縁膜上に延在す
るように構成され、 前記第１絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚より
も厚く構成され、 前記ワード線に第１電位、前記データ線に前記第１電位
よりも高い第２電位を印加することで、前記第１電位を
印加したワード線及び前記第２電位を印加したデータ線
に接続された２つのメモリセルのうち、前記第２半導体
領域が前記第２電位を印加したデータ線に接続されたメ
モリセルに対して前記フローティングゲート電極から前
記第２半導体領域に前記ゲート絶縁膜を通したトンネリ
ングにより電子を放出して保持情報の変更を行ない、前
記第１半導体領域が前記第２電位を印加したデータ線に
接続されたメモリセルでは前記フローティングゲート電
極から前記第１半導体領域への前記ゲート絶縁膜を通し
たトンネリングによる電子の放出に起因した保持情報の
変更を行なわないことを特徴とする半導体集積回路装
置。 - 【請求項１１】 請求項１０において、 前記データ線は、前記半導体基板内に形成された埋込み
層で構成され、 前記埋込み層は各々、前記第１方向に隣接するメモリセ
ルの内の一方のメモリセルの第１半導体領域と、他方の
メモリセルの第２半導体領域とに一体に構成されること
を特徴とする半導体集積回路装置。 - 【請求項１２】 請求項１１において、 前記第１絶縁膜は、前記埋込み層上に形成されるととも
に、前記第２方向に延在するように構成されることを特
徴とする半導体集積回路装置。 - 【請求項１３】 請求項１０又は１１において、 前記第１半導体領域は、前記第２電位が印加された時、
前記フローティングゲート電極の下部において、前記第
１半導体領域の表面に空乏層が形成される低不純物濃度
で構成され、 前記第２半導体領域は、前記第２電位が印加された時、
前記フローティングゲート電極の下部において、前記第
２半導体領域の表面に空乏層が形成されるのを低減する
高不純物濃度で構成されることを特徴とする半導体集積
回路装置。 - 【請求項１４】 請求項１０又は１１において、 前記ワード線に正の第３電位を印加することで、電子を
前記半導体基板から前記フローティングゲート電極に、
前記ゲート絶縁膜を通したトンネリングにより注入する
ことを特徴とする半導体集積回路装置。 - 【請求項１５】 各々が互いに平行に第１の方向に延在
する第１及び第２のワード線と、 各々が互いに平行に前記第１の方向と交わる第２の方向
に延在する第１乃至第３のデータ線と、 各々が、半導体基板の主面上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたフローティングゲ
ート電極と、前記フローティングゲート電極上に形成さ
れた層間絶縁膜と、前記層間絶縁膜上に形成されたコン
トロールゲート電極と、前記半導体基板内に形成された
第１及び第２の半導体領域と、前記第１方向において前
記第１の半導体領域と前記第２の半導体領域との間に形
成されたチャネル領域とを有する第１乃至第４のメモリ
セルとを有し、 前記メモリセルの第１及び第２の半導体領域は、前記半
導体基板内において前記ゲート絶縁膜及びフローティン
グゲート電極の下部に延在するように構成され、 前記第１の半導体領域の不純物濃度は、前記第２の半導
体領域の不純物濃度よりも低く構成され、 前記第１のワード線は、前記第１方向に隣接して配置さ
れた前記第１のメモリセル及び前記第２のメモリセルの
各コントロールゲート電極に接続され、 前記第２のワード線は、前記第１方向に隣接して配置さ
れた前記第３のメモリセル及び前記第４のメモリセルの
各コントロールゲート電極に接続され、 前記第１のデータ線は、前記第２方向に隣接して配置さ
れた前記第１のメモリセル及び前記第３のメモリセルの
各第１の半導体領域に接続され、 前記第２のデータ線は、前記第２方向に隣接して配置さ
れた前記第１のメモリセル及び前記第３のメモリセルの
各第２の半導体領域に接続されるとともに、前記第２の
方向に隣接して配置された前記第２のメモリセル及び前
記第４のメモリセルの各第１の半導体領域に接続され、 前記第３のデータ線は、前記第２方向に隣接して配置さ
れた前記第２のメモリセル及び前記第４のメモリセルの
各第２の半導体領域に接続され、 前記第２のメモリセルの第２の半導体領域は、前記第１
のメモリセルのフローティングゲート電極とゲート絶縁
膜を挟んで対向しないように構成され、 前記第４のメモリセルの第２の半導体領域は、前記第３
のメモリセルのフローティングゲート電極とゲート絶縁
膜を挟んで対向しないように構成され、 前記第１のメモリセルのフローティングゲート電極と前
記第２のメモリセルのフローティングゲート電極の間に
第１の絶縁膜が形成されるとともに、前記各フローティ
ングゲート電極の端部は前記第１の絶縁膜上に延在する
ように構成され、 前記第３のメモリセルのフローティングゲート電極と前
記第４のメモリセルのフローティングゲート電極の間に
第２の絶縁膜が形成されるとともに、前記各フローティ
ングゲート電極の端部は前記第２の絶縁膜上に延在する
ように構成され、 前記第１及び第２の絶縁膜の膜厚は、前記ゲート絶縁膜
の膜厚よりも厚く構成され、 前記第１のメモリセルへの書込動作を行う際に、前記第
１のワード線に第１電位、前記第２のデータ線に前記第
１電位よりも高い第２電位を印加し、前記第１のメモリ
セルのフローティングゲート電極から前記第２の半導体
領域に前記ゲート絶縁膜を通したトンネリングにより電
子を放出することによって前記書込動作を行ない、前記
第２のメモリセルでは前記第２のデータ線に前記第２電
位を印加することに起因した書込動作を行なわないこと
を特徴とする半導体集積回路装置。 - 【請求項１６】 請求項１５において、 前記第１乃至第３のデータ線の各々は、前記半導体基板
内に形成された埋込み層で構成され、 前記第２のデータ線の埋込み層は、前記第２及び第４の
メモリセルの第１半導体領域と、前記第１及び第３のメ
モリセルの第２半導体領域とに一体に構成されることを
特徴とする半導体集積回路装置。 - 【請求項１７】 請求項１５又は１６において、 前記第１半導体領域は、前記第２電位が印加された時、
前記フローティングゲート電極の下部において、前記第
１半導体領域の表面に空乏層が形成される低不純物濃度
で構成され、 前記第２半導体領域は、前記第２電位が印加された時、
前記フローティングゲート電極の下部において、前記第
２半導体領域の表面に空乏層が形成されるのを低減する
高不純物濃度で構成されることを特徴とする半導体集積
回路装置。 - 【請求項１８】 請求項１５又は１６において、 前記第１のワード線に正の第３電位を印加することで、
電子を前記半導体基板から前記第１及び第２のメモリセ
ルの各フローティングゲート電極に、前記ゲート絶縁膜
を通したトンネリングにより注入することを特徴とする
半導体集積回路装置。 - 【請求項１９】 各々が互いに平行に第１の方向に延在
する第１及び第２のワード線と、 各々が互いに平行に前記第１の方向と交わる第２の方向
に延在する第１乃至第３のデータ線と、 各々が、半導体基板の主面上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたフローティングゲ
ート電極と、前記フローティングゲート電極上に形成さ
れた層間絶縁膜と、前記層間絶縁膜上に形成されたコン
トロールゲート電極と、前記半導体基板内に形成された
第１及び第２の半導体領域と、前記第１方向において前
記第１の半導体領域と前記第２の半導体領域との間に形
成されたチャネル領域とを有する第１乃至第４のメモリ
セルとを有し、 前記メモリセルの第１及び第２の半導体領域は、前記半
導体基板内において前記ゲート絶縁膜及びフローティン
グゲート電極の下部に延在するように構成され、 前記第１の半導体領域の不純物濃度は、前記第２の半導
体領域の不純物濃度よりも低く構成され、 前記第１のワード線は、前記第１方向に隣接して配置さ
れた前記第１のメモリセル及び前記第２のメモリセルの
各コントロールゲート電極に接続され、 前記第２のワード線は、前記第１方向に隣接して配置さ
れた前記第３のメモリセル及び前記第４のメモリセルの
各コントロールゲート電極に接続され、 前記第１のデータ線は、前記第２方向に隣接して配置さ
れた前記第１のメモリセル及び前記第３のメモリセルの
各第１の半導体領域に接続され、 前記第２のデータ線は、前記第２方向に隣接して配置さ
れた前記第１のメモリセル及び前記第３のメモリセルの
各第２の半導体領域に接続されるとともに、前記第２の
方向に隣接して配置された前記第２のメモリセル及び前
記第４のメモリセルの各第１の半導体領域に接続され、 前記第３のデータ線は、前記第２方向に隣接して配置さ
れた前記第２のメモリセル及び前記第４のメモリセルの
各第２の半導体領域に接続され、 前記第２のメモリセルの第２の半導体領域は、前記第１
のメモリセルのフローティングゲート電極とゲート絶縁
膜を挟んで対向しないように構成され、 前記第４のメモリセルの第２の半導体領域は、前記第３
のメモリセルのフローティングゲート電極とゲート絶縁
膜を挟んで対向しないように構成され、 前記第１のメモリセルへの書込動作を行う際に、前記第
１のワード線に第１電位、前記第２のデータ線に前記第
１電位よりも高い第２電位を印加し、前記第１のメモリ
セルのフローティングゲート電極から前記第２の半導体
領域に前記ゲート絶縁膜を通したトンネリングにより電
子を放出することによって前記書込動作を行ない、前記
第２のメモリセルでは前記第２のデータ線に前記第２電
位を印加することに起因した書込動作を行なわないこと
を特徴とする半導体集積回路装置。 - 【請求項２０】 請求項１９において、 前記第１乃至第３のデータ線の各々は、前記半導体基板
内に形成された埋込み層で構成され、 前記第２のデータ線の埋込み層は、前記第２及び第４の
メモリセルの第１半導体領域と、前記第１及び第３のメ
モリセルの第２半導体領域とに一体に構成されることを
特徴とする半導体集積回路装置。 - 【請求項２１】 請求項１９又は２０において、 前記第１半導体領域は、前記第２電位が印加された時、
前記フローティングゲート電極の下部において、前記第
１半導体領域の表面に空乏層が形成される低不純物濃度
で構成され、 前記第２半導体領域は、前記第２電位が印加された時、
前記フローティングゲート電極の下部において、前記第
２半導体領域の表面に空乏層が形成されるのを低減する
高不純物濃度で構成されることを特徴とする半導体集積
回路装置。 - 【請求項２２】 請求項１９又は２０において、 前記第１のワード線に正の第３電位を印加することで、
電子を前記半導体基板から前記第１及び第２のメモリセ
ルの各フローティングゲート電極に、前記ゲート絶縁膜
を通したトンネリングにより注入することを特徴とする
半導体集積回路装置。
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