JP3563452B2 - セル閾値分布検知回路およびセル閾値分布検知方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、不揮発性半導体記憶装置（不揮発性メモリ）に係り、特にメモリセルアレイにおける同一ワード線に接続されている複数個の不揮発性メモリセルのそれぞれの閾値電圧の分布を検知するための検知回路および検知方法に関する。
【０００２】
【従来の技術】
電気的書込み・消去可能な不揮発性メモリセルのアレイを持つＥＥＰＲＯＭや紫外線消去・電気的書込み可能な不揮発性メモリセルのアレイを持つＥＰＲＯＭでは、浮遊ゲートおよび制御ゲートが絶縁膜を介して積層されたゲート構造を有するセルトランジスタを用い、記憶情報の”１” 、”０” に応じてセルトランジスタの閾値電圧を異ならせて保持している。
【０００３】
上記したような積層ゲート構造を有するセルトランジスタは、浮遊ゲート中に電荷を蓄積すると閾値が高くなってセルトランジスタを流れるセル電流が減少し、浮遊ゲート中の電荷を抜き取ると閾値は低くなってセル電流が増大する。
【０００４】
上記セルトランジスタの記憶内容を読み出すための読み出し回路は、セル電流を電圧に変換するための負荷回路とセンス増幅回路とを組合わせたものであり、閾値がある判定基準電圧を越えたセルの記憶情報を”０” データ、閾値が判定基準電圧以下になったセルの記憶情報を”１” とし、連続的な閾値の情報をデジタルな記憶情報に変換して読み出しを行なっている。
【０００５】
一方、不揮発性メモリの開発に際しては、セルトランジスタの様々な特性を測定し、その信頼性を評価する。この測定・評価としては、セルトランジスタの静特性の測定は勿論のこと、書込み・消去特性やデータの保持特性、閾値分布など多くの評価項目があり、様々なプロセス条件で形成されたセルトランジスタについて評価を行ない、最適条件の決定や不良原因の解析などを行なう。
【０００６】
また、これらの評価は、単体のメモリセルについても行なうが、アレイ状に構成されたメモリセル群は様々な点で単体のメモリセルとは異なる影響を受けることが考えられ、また、大量のセルについて特性の分布を測定する必要があることから、アレイ状に構成されたメモリセル群の特性を測定することが重要である。
【０００７】
ところで、前記セルアレイのセルトランジスタの閾値分布はできるだけ狭い範囲に分布していることが望ましく、かつ、読みだし判定基準電圧からマージンを持って分布している必要がある。
【０００８】
しかし、セルトランジスタの閾値分布は、一般に書込み・消去を繰り返すうちに広がり、これが原因となって判定基準電圧からの余裕が少なくなり、読み出しにおける余裕が少なくなるので、読み出し速度の低下、ひいては誤動作をまねくおそれも生じる。
【０００９】
上述のような理由から、不揮発性メモリでは、セルトランジスタの閾値分布を基準電圧から余裕を持って分布させるために、書込み・消去後に閾値分布の最大値、もしくは最小値が判定基準電圧に対して所望の余裕を確保できているかどうか判定し、確保できていなければ書き込み、もしくは消去動作を繰り返す工夫がなされている。
【００１０】
例えばＮＯＲ 型ＥＥＰＲＯＭにおいては、消去動作時にセルトランジスタの閾値分布の最大値と判定基準電圧の余裕を確保するために、ワード線電圧をメモリの外部供給電源電位ＶＣＣより所定の余裕分だけ低目に設定して読み出し動作を行なう。この時、全てのセルが”１” であれば閾値分布の最大値は判定基準電圧からの余裕が確保されていることになる。このため、全て”１” になるまで消去を続け、読み出し判定基準電圧からの余裕を確保する。同様に、書き込み時の閾値分布の最小値の余裕の確保も行ない、信頼性の向上を図っている。
【００１１】
従来、不揮発性メモリセルの信頼性を評価する方法の１つとして、書込み・消去を何度も繰り返し、その時の閾値分布の変化を測定する方法があり、この測定によりセルのゲート酸化膜などの劣化を評価することができる。この際、書込み・消去動作によりセルのゲート酸化膜が劣化すると、浮遊ゲートへの電荷の出入りが生じ易くなり、書込み・消去が早くなり、セルの書込み・消去特性のばらつきが大きくなり、結果として閾値分布が広くなることが知られている。
【００１２】
このようなセルのゲート酸化膜の劣化を極力低減させることがプロセス技術として要求されるので、セルの信頼性評価テストを容易に行なうことができる手段が用意されているのが一般的である。セルの閾値を測定する手段の最も簡単な例として、ワード線電圧を制御して読み出しを行なう方法がある。
【００１３】
即ち、選択セルのワード線電圧を外部から制御し、低い電圧から高い電圧へと変化させながら読み出し動作を行なう。この時、”０” データから”１” データに変わった時のワード線電圧が選択セルの閾値であると言える。これを全セルについて繰り返し行なえば、全セルの閾値分布を得ることができる。
【００１４】
これに対して、セルの通常の読み出し動作では、選択セルのワード線に外部供給電源電位ＶＣＣを供給し、この時のセル電流と基準セルに流れる基準セル電流とを比較し、セル電流が多いと”１” 、基準セル電流が多いと”０” と判断する。
【００１５】
また、選択セルのワード線電圧は外部供給電源電位ＶＣＣとしておき、基準セルのゲート電圧を外部から制御して読み出し動作を行ない、これを全セルについて繰り返し行なっても、全セルの閾値分布を得ることができる。
【００１６】
しかし、上述したように選択セルのワード線電位、もしくは基準セルのゲート電圧を外部から制御しながら１ビットの読み出し動作を全セルアレイにわたって繰り返す検知方法は、全ビット数と同じだけの読み出し回数が必要であり、セルの閾値分布測定に長時間が必要となる。
【００１７】
また、１ビットづつ読み出し動作を行なうためには、メモリセルアレイのアドレスを高速に順次選択する必要があり、これにはＡＣ的な測定が可能な高価な測定器が必要となり、評価にかかる費用が増大する。
【００１８】
また、メモリセルアレイのメモリ容量が増加すると、セルトランジスタの閾値分布は一般に広がってくるので信頼性を評価するための閾値分布特性測定の重要性が高まってくるが、上記したように測定に長時間が必要となるという問題はメモリ容量の増大に伴って顕著に現れてくる。
【００１９】
【発明が解決しようとする課題】
上記したように不揮発性メモリのメモリセルアレイのセルトランジスタの閾値分布を測定する場合、従来は単一ビットの読み出し動作を繰り返し行うので、閾値分布測定に長時間が必要となるという問題があった。
【００２０】
本発明は上記の問題点を解決すべくなされたもので、不揮発性メモリのメモリセルアレイの１行のセルトランジスタの閾値分布を１回のＩ− Ｖ特性測定で簡単に測定し得るセル閾値分布検知回路およびセル閾値分布検知方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明のセル閾値分布検知回路は、半導体基板上に形成され、不揮発性メモリセルを構成するセルトランジスタが行列状に配置されたメモリセルアレイと、上記メモリセルアレイのそれぞれ同一行のセルトランジスタに共通に接続され、行選択を行うためのワード線電圧が選択的に印加され、かつ、上記ワード線電圧が連続的に制御される複数本のワード線と、それぞれ前記メモリセルアレイのセルトランジスタとの間でデータの授受を行うための複数本のビット線と、上記メモリセルアレイにおける各ビット線と第１の外部電圧供給端子との間にそれぞれ接続された複数個のビット線負荷と、前記各ビット線に対応して設けられ、それぞれ、ドレインが第２の外部電圧供給端子に接続され、ゲートがビット線に接続された第１のＮＭＯＳトランジスタと、ドレインが第３の外部電圧供給端子に接続され、ゲートが基準電圧に接続され、ソースが前記第１のＮＭＯＳトランジスタのソースに共通に接続された第２のＮＭＯＳトランジスタと、上記２個のＮＭＯＳトランジスタのソース共通接続ノードと接地ノードとの間に接続された定電流源とからなり、それぞれ対応するビット線の電圧を基準電圧と比較する複数個の電圧比較回路と、前記複数本の各ワード線の電圧を選択的にかつ連続的に制御可能なワード線電圧制御手段とを具備することを特徴とする。
【００２２】
また、本発明のセル閾値分布検知方法は、上記したようなセル閾値分布検知回路を形成する第１のステップと、前記メモリセルアレイにおける非選択行のワード線に接続されている全てのメモリセルをオフ状態に制御するように上記非選択行のワード線の電圧を制御した状態で、上記メモリセルアレイにおける選択行のワード線の電圧を上記選択行に接続されている全てのメモリセルがオフ状態になる電圧から全てのメモリセルがオン状態になる電圧まで徐々に上げていき、上記選択行のワード線の電圧の変化に伴って前記第２の外部電圧供給端子に流れる電流および第３の外部電圧供給端子に流れる電流のうちの少なくとも一方を微分することによりセル閾値分布を検知する第２のステップとを具備することを特徴とする。
【００２４】
本発明のセル閾値分布検知方法を用いて、前記メモリセルアレイにおける非選択行のワード線に接続されている全てのメモリセルをオフ状態に制御するように上記非選択行のワード線の電圧を制御した状態で、上記メモリセルアレイにおける選択行のワード線の電圧を上記選択行に接続されている全てのメモリセルがオフ状態になる電圧から全てのメモリセルがオン状態になる電圧まで徐々に上げていくと、閾値の低いセルに接続されているビット線から閾値の高いセルに接続されているビット線の順にビット線電位が低下していき、各ビット線にそれぞれ接続されている電圧比較回路が順に反転し、第２の外部電圧供給端子に流れる電流が徐々に減少し、第３の外部電圧供給端子に流れる電流が徐々に増加する。この場合、１行のセルトランジスタの閾値がガウス分布で分布しているものと仮定すると、上記選択行のワード線の電圧の変化に伴って第２の外部電圧供給端子に流れる電流および第３の外部電圧供給端子に流れる電流の少なくとも一方を微分することにより、同一ワード線に接続されている複数個の不揮発性メモリセルのそれぞれの閾値電圧の分布を検知することが可能になる。
【００２５】
このように１回のＩ− Ｖ特性測定で１行のセルトランジスタの閾値分布を測定できるので、何度も何度も読み出し動作を繰り返す従来の方法に比べて格段に簡単に測定ができる。この特長は、メモリ容量が増加するにつれて問題になってくる評価、テストの時間の増大に対して非常に有用であり、評価のコストの低減やテスト時間の短縮を図ることができる。
【００２６】
また、本発明のセル閾値分布検知回路を用いた測定では、メモリセルアレイのアドレスを１行単位で順次選択すればよく、ＡＣテスタのような高価な測定機器を用いなくても安価なＤＣ測定装置を用いて閾値分布を測定することができるので、評価コストを低減することができる。さらに、閾値分布を波形として出力することができるので、大量の記憶装置は必要なく、その分の評価コストも低減することができる。
【００２７】
【実施例】
以下、図面を参照して本発明の実施例を詳細に説明する。
図１は、本発明をＮＯＲ 型ＥＥＰＲＯＭに適用した第１実施例の一部を示している。
図１において、１０はＮＯＲ 型ＥＥＰＲＯＭのメモリセルを構成するセルトランジスタＭ２１が行列状に配置されたメモリセルアレイ、ＷＬは上記メモリセルアレイ１０のそれぞれ同一行のセルトランジスタに共通に接続された複数本のワード線と、ＢＬは上記メモリセルアレイ１０のそれぞれ前記メモリセルアレイのセルトランジスタとの間でデータの授受を行うための複数本のビット線であり、それぞれ代表的に３本づつ示す。
【００２８】
Ｍ１１は上記各ビット線ＢＬと第１の外部電圧供給端子である第１のパッド１１との間にそれぞれ接続された複数個のビット線負荷であり、本例ではＮＭＯＳトランジスタが用いられている。
【００２９】
ＣＰは前記各ビット線ＢＬに対応して設けられ、それぞれ対応するビット線ＢＬの電圧Ｖｂｉｔ を基準電圧ＶＲＥＦ と比較し、比較結果に応じた電流を流す複数個の電圧比較回路である。
【００３０】
上記各電圧比較回路ＣＰは、ビット線電圧Ｖｂｉｔ が基準電圧ＶＲＥＦ より大きい場合に第１の電流を流す第１の電流ノードおよびビット線電圧Ｖｂｉｔ が基準電圧ＶＲＥＦ より小さい場合に第２の電流を流す第２の電流ノードを有し、それぞれの第１の電流ノードは第２の外部電圧供給端子である第２のパッド１２に共通に接続され、それぞれの第２の電流ノードは第３の外部電圧供給端子である第３のパッド１３に共通に接続されている。
【００３１】
上記各電圧比較回路ＣＰの一具体例は、ドレインが第２のパッド１２に接続され、ゲートがビット線ＢＬに接続された第１のＮＭＯＳトランジスタＭ３１と、ドレインが第３のパッド１３に接続され、ゲートが外部制御可能な基準電圧ＶＲＥＦ に接続され、ソースが前記第１のＮＭＯＳトランジスタＭ３１のソースに共通に接続された第２のＮＭＯＳトランジスタＭ３２と、上記２個のＮＭＯＳトランジスタＭ３１、Ｍ３２のソース共通接続ノードＡと接地電位ノードとの間に接続された定電流源Ｍ３３とからなる。
【００３２】
つまり、各ビット線ＢＬに対応して設けられた複数の電圧比較回路ＣＰは、それぞれ第１のＮＭＯＳトランジスタＭ３１のドレインが第２のパッド１２に共通に接続され、それぞれ第２のＮＭＯＳトランジスタＭ３２のドレインが第３のパッド１３に共通に接続されている。
【００３３】
上記複数個のビット線負荷Ｍ１１および複数個の電圧比較回路ＣＰは、メモリセルアレイ１０における同一ワード線ＷＬに接続されている複数個のセルトランジスタＭ２１のそれぞれの閾値電圧の分布を検知するためのセル閾値分布検知回路の一部を構成している。
【００３４】
上記セル閾値分布検知回路は、半導体基板ウエハー上のテストエレメントグループ（ＴＥＧ）の領域に形成される場合と、メモリチップの領域に形成される場合とがある。
【００３５】
なお、メモリセルアレイの各行のセルトランジスタの閾値分布を検知する際に各ワード線電圧ＶWLを選択的にかつ連続的に制御するために、上記実施例では、各ワード線ＷＬをそれぞれ対応して第４の外部電圧供給端子である第４のパッド１７に引き出しておき、外部から直接に各ワード線電圧ＶWLを選択的にかつ連続的に制御するようにしているが、各ワード線電圧ＶWLを選択的にかつ連続的に制御するワード線電圧制御手段をウエハー上に形成しておいてもよい。
【００３６】
このワード線電圧制御手段の一例としては、複数ビットの行アドレス信号が入力するアドレス入力端子と、このアドレス入力端子に入力する行アドレス信号をデコードするワード線選択回路と、このワード線選択回路の出力信号に応じて対応するワード線を選択し、選択したワード線に連続的に変化するワード線駆動電圧を供給するためのワード線駆動回路とを設けておけばよい。
【００３７】
図２（ａ）、（ｂ）は、図１中のメモリセルアレイ１０における特定の１本のビット線ＢＬとそのビット線負荷Ｍ１１に注目した回路図を示し、この特定のビット線ＢＬの電圧の変化を説明するための特性図を示している。
【００３８】
図２（ｂ）中、特性１はビット線負荷トランジスタＭ１１の特性を示す。ビット線電位Ｖｂｉｔ がビット線負荷トランジスタＭ１１のゲート電圧ＶＤＲＶ と同じ時にはセル電流ＩＣＥＬＬは流れないが、ビット線電位Ｖｂｉｔ が低下するにつれてセル電流ＩＣＥＬＬは増加する。上記特性１の傾きは、ビット線負荷トランジスタＭ１１の相互コンダクタンスｇｍによって決定され、ビット線負荷トランジスタＭ１１のチャネル幅／チャネル長（Ｗ／Ｌ）が小さく、その抵抗が大きい程、上記特性１の傾きは緩やかになる。
【００３９】
図２（ｂ）中、特性２〜特性４はセルトランジスタＭ２１のビット線電位Ｖｂｉｔ に対する特性を示す。セルトランジスタＭ２１のゲート電圧（ワード線電圧ＶＷＬ）がセルトランジスタＭ２１の閾値より低い場合、特性２を示し、ワード線電圧ＶＷＬを上げるにつれて特性３、４へと変化する。
【００４０】
ここで、特性２の時のワード線電圧をＶＷＬ１ とし、特性４の時のワード線電圧をＶＷＬ２ とすると、ワード線電圧をＶＷＬ１ からＶＷＬ２ に変化させるとビット線電圧はＶｂｉｔ１からＶｂｉｔ２へと変化する。このワード線電圧ＶＷＬ対ビット線電圧Ｖｂｉｔ の特性の一例を図３に示した。
【００４１】
次に、セルトランジスタＭ２１の閾値によりビット線電位Ｖｂｉｔ がどのように影響を受けるかについて図４を参照しながら説明する。
図４に示すＶＷＬ対Ｖｂｉｔ の特性図において、特性５はセルトランジスタＭ２１の閾値が例えば１Ｖのように低い場合、特性６はセルトランジスタＭ２１の閾値が例えば５Ｖのように閾値が高い場合を示している。
【００４２】
この図４の特性図は、ワード線電圧ＶＷＬが同じ場合には、閾値の低いセルトランジスタの方が閾値の高いセルトランジスタよりもセル電流ＩＣＥＬＬを多く流すことができ、閾値の低いセルトランジスタに接続されているビット線ＢＬの電位Ｖｂｉｔ が閾値の高いセルトランジスタに接続されているビット線ＢＬの電位Ｖｂｉｔ よりも低くなることを示している。
【００４３】
次に、図１中の電圧比較回路ＣＰについて図５を参照しながら説明する。
この電圧比較回路ＣＰにおいて、２個のＮＭＯＳトランジスタＭ３１、Ｍ３２のソース共通接続ノードＡには電流Ｉ０ を流すための定電流源Ｍ３３が接続されている。ノードＡにおいてキルヒホッフの法則を適用すると、ＮＭＯＳトランジスタＭ３１、Ｍ３２に流れる電流Ｉ１ 、Ｉ２ と定電流源Ｍ３３に流れる電流Ｉ０ の関係はＩ１ ＋Ｉ２ ＝Ｉ０ の関係がある。ＮＭＯＳトランジスタＭ３１、Ｍ３２のゲート電圧Ｖｉｎ， ＶＲＥＦ が全く同じ場合、この電圧比較回路ＣＰは構成が対称的であるので、Ｉ１ ＝Ｉ２ が成り立ち、Ｉ１ ＝Ｉ２ ＝Ｉ０ ／２ となる。
【００４４】
また、ビット線入力側のゲート電圧Ｖｉｎが基準入力側のゲート電圧ＶＲＥＦ より閾値電圧Ｖｔｈ以上高い時には、ＮＭＯＳトランジスタＭ３２はオフ状態になり、Ｉ２ ＝０となる。つまり、Ｉ１ ＝Ｉ０ が成り立つ。上記とは逆に、基準入力側のゲート電圧ＶＲＥＦ の方がビット線入力側のゲート電圧Ｖｉｎより閾値電圧Ｖｔｈ以上高い時には、Ｉ１ ＝０となり、Ｉ２ ＝Ｉ０ となる。この特性を図６に示す。
【００４５】
次に、図１中のメモリセルアレイにおける単一のビット線ＢＬに着目して動作を説明する。ここで、特定の選択行だけ考え、他の非選択行には全て０Ｖを加えておき、非選択行に接続されている全てのセルトランジスタＭ２１をオフ状態に制御しているものとする。
【００４６】
初期状態として、選択行のワード線電位を０Ｖとする。この時、上記選択行のセルトランジスタＭ２１は、オフしているので、図３中の動作点ａに相当し、それに接続されているビット線ＢＬの電位Ｖｂｉｔ はＶｂｉｔ１である。この後、上記セルトランジスタＭ２１のゲートに接続されているワード線ＷＬの電圧ＶＷＬを徐々に上昇させると、セルトランジスタＭ２１の動作点はｂからｃへと移っていく。
【００４７】
なお、電圧比較回路ＣＰの基準電圧ＶＲＥＦ を図３中のＶｂｉｔ１とＶｂｉｔ２の間に設定しておくものとする。動作点ａの時には、ＶＲＥＦ よりＶｂｉｔ１のほうが高電位であるので、Ｉ１ ＝Ｉ０ となる。ワード線電圧ＶＷＬを上げ、動作点がｂを経てｃになった場合、ＶＲＥＦ の方がＶｂｉｔ２より高くなるので、Ｉ１ ＝０、Ｉ２ ＝Ｉ０ となる。
【００４８】
また、各ビット線ＢＬにそれぞれ接続されている電圧比較回路ＣＰは、第１のＮＭＯＳトランジスタＭ３１のドレインに接続されている第２のパッド１２が全カラムで共通に接続されており、第２のＮＭＯＳトランジスタＭ３２のドレインに接続されている第３のパッド１３が全カラムで共通に接続されている。これにより、各カラムに対応する第１のＮＭＯＳトランジスタＭ３１の電流Ｉ１ をそれぞれ合計した電流Ｉｌｅｆｔが第２のパッド１２に流れ、各カラムに対応する第２のＮＭＯＳトランジスタＭ３２の電流Ｉ２ をそれぞれ合計した電流Ｉｒｉｇｈｔ が第３のパッド１３に流れる。
【００４９】
次に、図１のＮＯＲ 型ＥＥＰＲＯＭにおける各行毎のセルトランジスタの閾値分布検知方法について、図７を参照しながら説明する。
まず、非選択行には全て０Ｖを加えておき、非選択行に接続されている全てのセルトランジスタＭ２１をオフ状態に制御しておく。この状態で、選択行のワード線電圧ＶＷＬを０Ｖとして選択行の全てのセルトランジスタＭ２１をオフ状態にした場合には、全てのビット線ＢＬのビット線電位Ｖｂｉｔ が基準電圧ＶＲＥＦ より高くなり、全ての電圧比較回路ＣＰにおいてＩ１ ＝Ｉ０ となるので、Ｉｌｅｆｔ＝Ｉ０ ×カラム数となり、Ｉｒｉｇｈｔ ＝０となる。
【００５０】
この後、上記選択行のワード線電圧ＶＷＬを０Ｖから徐々に上げていくと、図４中の特性にしたがって、閾値の低いセルＭ２１に接続されているビット線ＢＬから閾値の高いセルＭ２１に接続されているビット線ＢＬの順にビット線電位Ｖｂｉｔ が低下していき、各ビット線ＢＬにそれぞれ接続されている電圧比較回路ＣＰが順に反転し、Ｉｌｅｆｔが徐々に減少し、Ｉｒｉｇｈｔ が徐々に増加する。この様子を図７に示す。
【００５１】
図７は、１行分のセルトランジスタＭ２１の閾値がガウス分布で分布しているものと仮定した場合のＶＷＬ対Ｉｌｅｆｔ， Ｉｒｉｇｈｔ の特性を示す。
この特性において、Ｉｌｅｆｔ／Ｉ０ がオンしたセルの数であり、Ｉｒｉｇｈｔ ／Ｉ０ がオフしているセルの数である。つまり、Ｉｌｅｆｔの微分値またはＩｒｉｇｈｔ の微分値が１行分のセルトランジスタＭ２１の閾値分布になる。
【００５２】
なお、電圧比較回路ＣＰの定電流源Ｍ33の電流値Ｉ0 は、図７の特性の全体のスケールに関係する。この定電流源Ｍ33は、図５中に示したようにＮＭＯＳトランジスタＭ33で簡単に構成することができ、この定電流源用トランジスタＭ33のゲート電圧ＶIOを第５のパッド１４から直接に制御し得るように構成しておくことが望ましい。これにより、定電流源Ｍ33の電流値を制御することが可能になり、この電流値を制御することにより、閾値分布測定の感度（精度）を調整でき、ウエハー上のチップ間、製造ロット間のばらつきを吸収できる。
【００５３】
上記と同様に、ビット線負荷トランジスタＭ11のゲート電圧ＶDRV を第６のパッド１５から直接に制御し得るように構成しておけば、その電流値を制御することにより、セル電流に関するウエハー上のチップ間、製造ロット間のばらつきを吸収できるようになる。
【００５４】
また、図５に示した電圧比較回路ＣＰの基準電圧ＶREF を第７のパッド１６から直接に制御し得るように構成しておくことが望ましい。
即ち、上記第１実施例のメモリセル閾値分布検知回路およびメモリセル閾値分布検知方法によれば、メモリセルアレイ１０における非選択行のワード線ＷＬに接続されている全てのメモリセルＭ21をオフ状態に制御するように上記非選択行のワード線ＷＬの電圧を制御した状態で、上記メモリセルアレイ１０における選択行のワード線ＷＬの電圧を上記選択行に接続されている全てのメモリセルＭ21がオフ状態になる電圧から全てのメモリセルＭ21がオン状態になる電圧まで徐々に上げていくと、閾値の低いセルＭ21に接続されているビット線ＢＬから閾値の高いセルＭ21に接続されているビット線ＢＬの順にビット線電位Ｖbit が低下していき、各ビット線ＢＬにそれぞれ接続されている電圧比較回路ＣＰが順に反転し、第２のパッド１２に流れる電流Ｉleftが徐々に減少し、第３のパッド１３に流れる電流Ｉright が徐々に増加する。この場合、１行分のセルトランジスタＭ21の閾値がガウス分布で分布しているものと仮定すると、上記選択行のワード線ＷＬの電圧の変化に伴って第２のパッド１２に流れる電流Ｉleftあるいは第３のパッド１３に流れる電流Ｉright を微分することにより、同一ワード線ＷＬに接続されている複数個のメモリセルＭ21のそれぞれの閾値電圧の分布を検知することが可能になる。
【００５５】
なお、上記したようにＩｌｅｆｔあるいはＩｒｉｇｈｔ を微分する際、その電流値が小さい領域の方が大きい領域よりも正確な測定が可能である。そこで、前記第２のパッド１２に流れる電流Ｉｌｅｆｔと第３のパッド１３に流れる電流Ｉｒｉｇｈｔ との大小関係を比較し、小さい方の電流を微分するように切り換えることが望ましい。
【００５６】
また、図７の特性において、ワード線電圧ＶＷＬが低い領域においてＩｌｅｆｔは厳密には一定ではなく、ワード線電圧ＶＷＬが高い領域においてＩｒｉｇｈｔ は厳密には一定ではない。そこで、前記したようにＩｌｅｆｔの微分に代えてＩｌｅｆｔ／（Ｉｌｅｆｔ＋Ｉｒｉｇｈｔ ）を微分し、Ｉｒｉｇｈｔ の微分に代えてＩｒｉｇｈｔ ／（Ｉｌｅｆｔ＋Ｉｒｉｇｈｔ ）を微分するように正規化処理を行うことが望ましい。
【００５７】
このように不揮発性メモリのメモリセルアレイ１０の１行分のセルトランジスタＭ２１の閾値分布を１回のＩ− Ｖ特性測定で測定できるので、何度も何度も読み出し動作を繰り返す従来の方法に比べて格段に簡単に測定ができる。この特長は、メモリ容量が増加するにつれて問題になってくる評価、テストの時間の増大に対して非常に有用であり、評価のコストの低減やテスト時間の短縮を図ることができる。
【００５８】
また、上記第１実施例のメモリセル閾値分布検知回路を用いた測定では、メモリセルアレイ１０のアドレスを１行単位で順次選択すればよいので、従来のような読み出し動作を用いた閾値分布の測定をする場合に比べて、ＡＣテスタのような高価な測定機器を用いなくても安価なＤＣ測定装置を用いて閾値分布を測定することができるので、評価コストを低減することができる。
【００５９】
さらに、従来のような読み出し動作を用いた閾値分布の測定をする場合には、大量のメモリに各ビットの閾値情報を記憶しておく必要があるが、上記第１実施例のメモリセル閾値分布検知回路を用いた測定では、閾値分布を波形として出力することができるので、大量の記憶装置は必要なく、その分の評価コストも低減することができる。
【００６０】
また、上記第１実施例のメモリセル閾値分布検知回路は、１つのビット線ＢＬにつき４つのＮＭＯＳトランジスタＭ１１、Ｍ３１、Ｍ３２、Ｍ３３で構成することができるので、他のセルアレイ周辺回路をＮＭＯＳのみで構成すればＰＭＯＳ用の工程を行なわなくても回路を実現することができる。
【００６１】
また、上記４つのトランジスタＭ１１、Ｍ３１、Ｍ３２、Ｍ３３のうち、ビット線負荷トランジスタＭ１１は電流を絞るためにある程度のチャネル長Ｌが必要であるが、その他のトランジスタＭ３１、Ｍ３２、Ｍ３３は小さなサイズで構成できるので、面積は小さくて済むという利点がある。
【００６２】
実際に大容量のメモリ集積回路を開発する場合には、セルアレイの設計、評価とセルアレイ周辺回路の設計、評価は分離して行なうことも多く、セルアレイの評価を行なう時には工程をできるだけ簡略化して評価したい。この場合に、上記メモリセル閾値分布検知回路はＮＭＯＳのみで構成でき、ＰＭＯＳ工程を行なわなくて済むので適している。
【００６３】
また、前記したようなセルアレイの評価はセルアレイ周辺回路のトランジスタの特性が確定する前に評価することが多いが、上記メモリセル閾値分布検知回路はトランジスタの閾値が変動しても、ビット線負荷トランジスタＭ１１のゲート電圧ＶＤＲＶ や、電圧比較回路ＣＰの基準電圧ＶＲＥＦ および定電流源用ＮＭＯＳトランジスタＭ３３のゲート電圧ＶＩＯなどの電圧を外部から制御することにより上記変動を補うことができるので、開発初期の評価に適している。
【００６４】
さらに、大容量のメモリの開発初期には低コストのプロセスでセルアレイの評価を行なうことができ、セルアレイ周辺回路の設計が完成した後にセルアレイと組み合わせて本体回路（メモリ回路）を構成する際、上記メモリセル閾値分布検知回路を組み込むことにより開発初期の評価結果と相関のとれた評価を行なうことができ、効率的な開発を行なうことができる。
【００６５】
この場合には、ＰＭＯＳ工程を行うので、前記ビット線負荷トランジスタＭ１１としてＰＭＯＳトランジスタを用いてもよく、また、閾値分布検知回路の一部を本体回路と兼用するようにしてもよい。
【００６６】
図８は、本発明をＮＡＮＤ型ＥＥＰＲＯＭに適用した第２実施例の一部を示している。
図８に示すＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ８０においては、前述のＮＯＲ 型ＥＥＰＲＯＭにおけるセルトランジスタＭ２１と異なり、ナンド束が各ビット線ＢＬに複数組（本例では代表的に１組を示す。）接続されている。
【００６７】
このナンド束は、ビット線ＢＬとソース線（図示せず）との間に、ビット線側選択ゲート用トランジスタＭ４１と、複数個のセルトランジスタＭ４２と、ソース側選択ゲート用トランジスタＭ４３とが直列に接続されており、各ナンド束のソース線は共通に接続されて共通ソース線（図示せず）となっている。
【００６８】
なお、図８において、ＣＰは図５中に示したものと同様の電圧比較回路である。また、ＮＭＯＳトランジスタＭ１１は図２中に示したものと同様の負荷トランジスタである。
【００６９】
このＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにおいて、ワード線電圧ＶＷＬとビット線電圧Ｖｂｉｔ との関係は、基本的には図２を参照して説明したのと同じ関係にある。但し、選択されたナンド束のうち、選択行のセルトランジスタＭ４２に直列に接続されている非選択行の複数個のセルトランジスタＭ４２については、そのワード線電圧ＶＷＬを第１のパッド１１に印加される電源電圧ＶＣＣ以上の十分に高い電圧にしておき、パストランジスタとして動作させる。
【００７０】
通常、NAND型EEPROMのメモリセルアレイは複数のブロックに分割されているが、選択されたブロックのビット線側選択ゲート用トランジスタＭ41のゲート電圧Ｖ SELBやソース線側選択ゲート用トランジスタＭ43のゲート電圧ＶSELSもワード線電圧ＶWLと同様に十分高い電圧を加え、抵抗成分が極力発生しないようにすると、図２（ｂ）と同様の特性が得られる。
【００７１】
なお、直列に接続された複数個のトランジスタＭ４１、Ｍ４２、Ｍ４３の抵抗成分やこれに伴うバックバイアス効果により、セル電流ＩＣＥＬＬはＮＯＲ 型ＥＥＰＲＯＭよりもかなり少なくなるので、ビット線負荷トランジスタＭ１１の抵抗成分（図２ｂ中の特性１の傾きに相当）を十分大きくとる必要がある。
【００７２】
また、電圧比較回路ＣＰの動作はＮＯＲ 型ＥＥＰＲＯＭの場合と全く同じであるので、最終的にＶＷＬ対Ｉｌｅｆｔ， Ｉｒｉｇｈｔ の特性は図７に示すような関係になり、前記実施例と同様にワード線電圧を変化させつつ電流の微分をとることにより、１行分のセルトランジスタＭ４２の閾値分布を簡単に、かつ、短時間で測定することができる。
【００７３】
但し、ＮＡＮＤ型ＥＥＰＲＯＭではセルトランジスタＭ４２の閾値の分布は−２Ｖ〜２Ｖ程度に分布しているので、ＶＷＬ対Ｉｌｅｆｔ， Ｉｒｉｇｈｔ 特性を測定する時にはワード線電圧ＶＷＬを負の電圧から制御しなくていはならない。
【００７４】
即ち、上記第２実施例においても、非選択のナンド束をオフ状態に制御した状態で、選択されたナンド束における非選択行のワード線電圧ＶＷＬをＶＣＣ以上の十分に高い電圧にして非選択行のセルトランジスタＭ４２をパストランジスタとして動作させておき、この状態で選択行のセルトランジスタＭ４２に対して前記した第１実施例に準じた検知方法を採用することにより、第１実施例と同様な閾値分布検知動作が得られるので、第１実施例と同様な効果が得られる。
【００７５】
なお、本発明において、選択行のセルトランジスタの閾値分布を測定する際に、ワード線電圧ＶＷＬを選択行の全てのセルトランジスタがオフする電圧から徐々に増加させていき、選択行の全てのセルトランジスタがオンする電圧まで増加させていく。この場合、閾値分布が広いと、閾値の低いセルトランジスタはワード線電圧を上げ過ぎるとセル電流が流れ過ぎてしまうおそれがある。
【００７６】
しかし、ＮＡＮＤ型セルアレイの場合には、ナンド束をなすトランジスタ群のソース側にもソース線側選択ゲート用トランジスタＭ４３が接続されているので、このトランジスタＭ４３のゲート電圧ＶＳＥＬＳを制御することによりセルトランジスタＭ４２に流れる最大電流値を制限することができ、この問題を回避することができる。つまり、上記ソース側選択ゲート用トランジスタＭ４３は、ゲート電圧ＶＳＥＬＳで決まるある一定電流以上は流さないように動作するので、セルトランジスタＭ４２にセル電流ＩＣＥＬＬが流れ過ぎるのを防ぐことができる。
【００７７】
なお、ＮＯＲ 型セルアレイのセルトランジスタＭ２１にセル電流ＩＣＥＬＬが流れ過ぎるのを防ぐための解決法としては、ビット線負荷Ｍ１１の抵抗成分を大きくすることで実現できる。図２（ｂ）中の特性１で分かる通り、セル電流ＩＣＥＬＬの最大値は上記ビット線負荷Ｍ１１の特性で決まる。ビット線負荷にトランジスタＭ１１を用いた場合には、この負荷トランジスタＭ１１のゲート電圧ＶＤＲＶ を低くすることでセル電流ＩＣＥＬＬの最大値を低く抑えることもできる。
なお、上記実施例は、ＥＥＰＲＯＭを示したが、本発明は、ＥＰＲＯＭやマスクＲＯＭなどにも適用可能である。
【００７８】
【発明の効果】
上述したように本発明のメモリセル閾値分布検知回路およびメモリセル閾値分布検知方法によれば、１回のＩ− Ｖ特性の測定で不揮発性メモリのメモリセルアレイの１行のセルトランジスタの閾値分布を測定できるので、何度も何度も読み出し動作を繰り返す従来の方法に比べて格段に簡単に測定ができる。この特長は、メモリ容量が増加するにつれて問題になってくる評価、テストの時間の増大に対して非常に有用であり、評価のコストの低減やテスト時間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明のセル閾値分布検知回路をＮＯＲ 型ＥＥＰＲＯＭに適用した第１実施例の一部を示す回路図。
【図２】図１中のメモリセルアレイにおける特定のビット線とそのビット線負荷に注目した回路図および特定のビット線の電圧の変化を説明するために示す特性図。
【図３】図２中の特性図におけるワード線電圧対ビット線電圧の特性の一例を示す図。
【図４】図３中の特性図においてセルトランジスタの閾値によりビット線電位がどのように影響を受けるかを説明するために示す特性図。
【図５】図１中の電圧比較回路の１個分を取り出して一例を示す回路図。
【図６】図１のＮＯＲ 型ＥＥＰＲＯＭにおける電圧比較回路の動作を示す特性図。
【図７】図１のＮＯＲ 型ＥＥＰＲＯＭにおける各行毎のセルトランジスタの閾値分布がガウス分布で分布しているものと仮定した場合の閾値分布検知方法を説明するために示す特性図。
【図８】本発明のセル閾値分布検知回路をＮＡＮＤ型ＥＥＰＲＯＭに適用した第２実施例の一部を示す回路図。
【符号の説明】
１０…メモリセルアレイ、１１…第１のパッド、１２…第２のパッド、１３…第３のパッド、１４…第４のパッド、１５…第５のパッド、１６…第６のパッド、Ｍ１１…ビット線負荷、Ｍ２１…メモリセル、ＣＰ…電圧比較回路。
【産業上の利用分野】
本発明は、不揮発性半導体記憶装置（不揮発性メモリ）に係り、特にメモリセルアレイにおける同一ワード線に接続されている複数個の不揮発性メモリセルのそれぞれの閾値電圧の分布を検知するための検知回路および検知方法に関する。
【０００２】
【従来の技術】
電気的書込み・消去可能な不揮発性メモリセルのアレイを持つＥＥＰＲＯＭや紫外線消去・電気的書込み可能な不揮発性メモリセルのアレイを持つＥＰＲＯＭでは、浮遊ゲートおよび制御ゲートが絶縁膜を介して積層されたゲート構造を有するセルトランジスタを用い、記憶情報の”１” 、”０” に応じてセルトランジスタの閾値電圧を異ならせて保持している。
【０００３】
上記したような積層ゲート構造を有するセルトランジスタは、浮遊ゲート中に電荷を蓄積すると閾値が高くなってセルトランジスタを流れるセル電流が減少し、浮遊ゲート中の電荷を抜き取ると閾値は低くなってセル電流が増大する。
【０００４】
上記セルトランジスタの記憶内容を読み出すための読み出し回路は、セル電流を電圧に変換するための負荷回路とセンス増幅回路とを組合わせたものであり、閾値がある判定基準電圧を越えたセルの記憶情報を”０” データ、閾値が判定基準電圧以下になったセルの記憶情報を”１” とし、連続的な閾値の情報をデジタルな記憶情報に変換して読み出しを行なっている。
【０００５】
一方、不揮発性メモリの開発に際しては、セルトランジスタの様々な特性を測定し、その信頼性を評価する。この測定・評価としては、セルトランジスタの静特性の測定は勿論のこと、書込み・消去特性やデータの保持特性、閾値分布など多くの評価項目があり、様々なプロセス条件で形成されたセルトランジスタについて評価を行ない、最適条件の決定や不良原因の解析などを行なう。
【０００６】
また、これらの評価は、単体のメモリセルについても行なうが、アレイ状に構成されたメモリセル群は様々な点で単体のメモリセルとは異なる影響を受けることが考えられ、また、大量のセルについて特性の分布を測定する必要があることから、アレイ状に構成されたメモリセル群の特性を測定することが重要である。
【０００７】
ところで、前記セルアレイのセルトランジスタの閾値分布はできるだけ狭い範囲に分布していることが望ましく、かつ、読みだし判定基準電圧からマージンを持って分布している必要がある。
【０００８】
しかし、セルトランジスタの閾値分布は、一般に書込み・消去を繰り返すうちに広がり、これが原因となって判定基準電圧からの余裕が少なくなり、読み出しにおける余裕が少なくなるので、読み出し速度の低下、ひいては誤動作をまねくおそれも生じる。
【０００９】
上述のような理由から、不揮発性メモリでは、セルトランジスタの閾値分布を基準電圧から余裕を持って分布させるために、書込み・消去後に閾値分布の最大値、もしくは最小値が判定基準電圧に対して所望の余裕を確保できているかどうか判定し、確保できていなければ書き込み、もしくは消去動作を繰り返す工夫がなされている。
【００１０】
例えばＮＯＲ 型ＥＥＰＲＯＭにおいては、消去動作時にセルトランジスタの閾値分布の最大値と判定基準電圧の余裕を確保するために、ワード線電圧をメモリの外部供給電源電位ＶＣＣより所定の余裕分だけ低目に設定して読み出し動作を行なう。この時、全てのセルが”１” であれば閾値分布の最大値は判定基準電圧からの余裕が確保されていることになる。このため、全て”１” になるまで消去を続け、読み出し判定基準電圧からの余裕を確保する。同様に、書き込み時の閾値分布の最小値の余裕の確保も行ない、信頼性の向上を図っている。
【００１１】
従来、不揮発性メモリセルの信頼性を評価する方法の１つとして、書込み・消去を何度も繰り返し、その時の閾値分布の変化を測定する方法があり、この測定によりセルのゲート酸化膜などの劣化を評価することができる。この際、書込み・消去動作によりセルのゲート酸化膜が劣化すると、浮遊ゲートへの電荷の出入りが生じ易くなり、書込み・消去が早くなり、セルの書込み・消去特性のばらつきが大きくなり、結果として閾値分布が広くなることが知られている。
【００１２】
このようなセルのゲート酸化膜の劣化を極力低減させることがプロセス技術として要求されるので、セルの信頼性評価テストを容易に行なうことができる手段が用意されているのが一般的である。セルの閾値を測定する手段の最も簡単な例として、ワード線電圧を制御して読み出しを行なう方法がある。
【００１３】
即ち、選択セルのワード線電圧を外部から制御し、低い電圧から高い電圧へと変化させながら読み出し動作を行なう。この時、”０” データから”１” データに変わった時のワード線電圧が選択セルの閾値であると言える。これを全セルについて繰り返し行なえば、全セルの閾値分布を得ることができる。
【００１４】
これに対して、セルの通常の読み出し動作では、選択セルのワード線に外部供給電源電位ＶＣＣを供給し、この時のセル電流と基準セルに流れる基準セル電流とを比較し、セル電流が多いと”１” 、基準セル電流が多いと”０” と判断する。
【００１５】
また、選択セルのワード線電圧は外部供給電源電位ＶＣＣとしておき、基準セルのゲート電圧を外部から制御して読み出し動作を行ない、これを全セルについて繰り返し行なっても、全セルの閾値分布を得ることができる。
【００１６】
しかし、上述したように選択セルのワード線電位、もしくは基準セルのゲート電圧を外部から制御しながら１ビットの読み出し動作を全セルアレイにわたって繰り返す検知方法は、全ビット数と同じだけの読み出し回数が必要であり、セルの閾値分布測定に長時間が必要となる。
【００１７】
また、１ビットづつ読み出し動作を行なうためには、メモリセルアレイのアドレスを高速に順次選択する必要があり、これにはＡＣ的な測定が可能な高価な測定器が必要となり、評価にかかる費用が増大する。
【００１８】
また、メモリセルアレイのメモリ容量が増加すると、セルトランジスタの閾値分布は一般に広がってくるので信頼性を評価するための閾値分布特性測定の重要性が高まってくるが、上記したように測定に長時間が必要となるという問題はメモリ容量の増大に伴って顕著に現れてくる。
【００１９】
【発明が解決しようとする課題】
上記したように不揮発性メモリのメモリセルアレイのセルトランジスタの閾値分布を測定する場合、従来は単一ビットの読み出し動作を繰り返し行うので、閾値分布測定に長時間が必要となるという問題があった。
【００２０】
本発明は上記の問題点を解決すべくなされたもので、不揮発性メモリのメモリセルアレイの１行のセルトランジスタの閾値分布を１回のＩ− Ｖ特性測定で簡単に測定し得るセル閾値分布検知回路およびセル閾値分布検知方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明のセル閾値分布検知回路は、半導体基板上に形成され、不揮発性メモリセルを構成するセルトランジスタが行列状に配置されたメモリセルアレイと、上記メモリセルアレイのそれぞれ同一行のセルトランジスタに共通に接続され、行選択を行うためのワード線電圧が選択的に印加され、かつ、上記ワード線電圧が連続的に制御される複数本のワード線と、それぞれ前記メモリセルアレイのセルトランジスタとの間でデータの授受を行うための複数本のビット線と、上記メモリセルアレイにおける各ビット線と第１の外部電圧供給端子との間にそれぞれ接続された複数個のビット線負荷と、前記各ビット線に対応して設けられ、それぞれ、ドレインが第２の外部電圧供給端子に接続され、ゲートがビット線に接続された第１のＮＭＯＳトランジスタと、ドレインが第３の外部電圧供給端子に接続され、ゲートが基準電圧に接続され、ソースが前記第１のＮＭＯＳトランジスタのソースに共通に接続された第２のＮＭＯＳトランジスタと、上記２個のＮＭＯＳトランジスタのソース共通接続ノードと接地ノードとの間に接続された定電流源とからなり、それぞれ対応するビット線の電圧を基準電圧と比較する複数個の電圧比較回路と、前記複数本の各ワード線の電圧を選択的にかつ連続的に制御可能なワード線電圧制御手段とを具備することを特徴とする。
【００２２】
また、本発明のセル閾値分布検知方法は、上記したようなセル閾値分布検知回路を形成する第１のステップと、前記メモリセルアレイにおける非選択行のワード線に接続されている全てのメモリセルをオフ状態に制御するように上記非選択行のワード線の電圧を制御した状態で、上記メモリセルアレイにおける選択行のワード線の電圧を上記選択行に接続されている全てのメモリセルがオフ状態になる電圧から全てのメモリセルがオン状態になる電圧まで徐々に上げていき、上記選択行のワード線の電圧の変化に伴って前記第２の外部電圧供給端子に流れる電流および第３の外部電圧供給端子に流れる電流のうちの少なくとも一方を微分することによりセル閾値分布を検知する第２のステップとを具備することを特徴とする。
【００２４】
本発明のセル閾値分布検知方法を用いて、前記メモリセルアレイにおける非選択行のワード線に接続されている全てのメモリセルをオフ状態に制御するように上記非選択行のワード線の電圧を制御した状態で、上記メモリセルアレイにおける選択行のワード線の電圧を上記選択行に接続されている全てのメモリセルがオフ状態になる電圧から全てのメモリセルがオン状態になる電圧まで徐々に上げていくと、閾値の低いセルに接続されているビット線から閾値の高いセルに接続されているビット線の順にビット線電位が低下していき、各ビット線にそれぞれ接続されている電圧比較回路が順に反転し、第２の外部電圧供給端子に流れる電流が徐々に減少し、第３の外部電圧供給端子に流れる電流が徐々に増加する。この場合、１行のセルトランジスタの閾値がガウス分布で分布しているものと仮定すると、上記選択行のワード線の電圧の変化に伴って第２の外部電圧供給端子に流れる電流および第３の外部電圧供給端子に流れる電流の少なくとも一方を微分することにより、同一ワード線に接続されている複数個の不揮発性メモリセルのそれぞれの閾値電圧の分布を検知することが可能になる。
【００２５】
このように１回のＩ− Ｖ特性測定で１行のセルトランジスタの閾値分布を測定できるので、何度も何度も読み出し動作を繰り返す従来の方法に比べて格段に簡単に測定ができる。この特長は、メモリ容量が増加するにつれて問題になってくる評価、テストの時間の増大に対して非常に有用であり、評価のコストの低減やテスト時間の短縮を図ることができる。
【００２６】
また、本発明のセル閾値分布検知回路を用いた測定では、メモリセルアレイのアドレスを１行単位で順次選択すればよく、ＡＣテスタのような高価な測定機器を用いなくても安価なＤＣ測定装置を用いて閾値分布を測定することができるので、評価コストを低減することができる。さらに、閾値分布を波形として出力することができるので、大量の記憶装置は必要なく、その分の評価コストも低減することができる。
【００２７】
【実施例】
以下、図面を参照して本発明の実施例を詳細に説明する。
図１は、本発明をＮＯＲ 型ＥＥＰＲＯＭに適用した第１実施例の一部を示している。
図１において、１０はＮＯＲ 型ＥＥＰＲＯＭのメモリセルを構成するセルトランジスタＭ２１が行列状に配置されたメモリセルアレイ、ＷＬは上記メモリセルアレイ１０のそれぞれ同一行のセルトランジスタに共通に接続された複数本のワード線と、ＢＬは上記メモリセルアレイ１０のそれぞれ前記メモリセルアレイのセルトランジスタとの間でデータの授受を行うための複数本のビット線であり、それぞれ代表的に３本づつ示す。
【００２８】
Ｍ１１は上記各ビット線ＢＬと第１の外部電圧供給端子である第１のパッド１１との間にそれぞれ接続された複数個のビット線負荷であり、本例ではＮＭＯＳトランジスタが用いられている。
【００２９】
ＣＰは前記各ビット線ＢＬに対応して設けられ、それぞれ対応するビット線ＢＬの電圧Ｖｂｉｔ を基準電圧ＶＲＥＦ と比較し、比較結果に応じた電流を流す複数個の電圧比較回路である。
【００３０】
上記各電圧比較回路ＣＰは、ビット線電圧Ｖｂｉｔ が基準電圧ＶＲＥＦ より大きい場合に第１の電流を流す第１の電流ノードおよびビット線電圧Ｖｂｉｔ が基準電圧ＶＲＥＦ より小さい場合に第２の電流を流す第２の電流ノードを有し、それぞれの第１の電流ノードは第２の外部電圧供給端子である第２のパッド１２に共通に接続され、それぞれの第２の電流ノードは第３の外部電圧供給端子である第３のパッド１３に共通に接続されている。
【００３１】
上記各電圧比較回路ＣＰの一具体例は、ドレインが第２のパッド１２に接続され、ゲートがビット線ＢＬに接続された第１のＮＭＯＳトランジスタＭ３１と、ドレインが第３のパッド１３に接続され、ゲートが外部制御可能な基準電圧ＶＲＥＦ に接続され、ソースが前記第１のＮＭＯＳトランジスタＭ３１のソースに共通に接続された第２のＮＭＯＳトランジスタＭ３２と、上記２個のＮＭＯＳトランジスタＭ３１、Ｍ３２のソース共通接続ノードＡと接地電位ノードとの間に接続された定電流源Ｍ３３とからなる。
【００３２】
つまり、各ビット線ＢＬに対応して設けられた複数の電圧比較回路ＣＰは、それぞれ第１のＮＭＯＳトランジスタＭ３１のドレインが第２のパッド１２に共通に接続され、それぞれ第２のＮＭＯＳトランジスタＭ３２のドレインが第３のパッド１３に共通に接続されている。
【００３３】
上記複数個のビット線負荷Ｍ１１および複数個の電圧比較回路ＣＰは、メモリセルアレイ１０における同一ワード線ＷＬに接続されている複数個のセルトランジスタＭ２１のそれぞれの閾値電圧の分布を検知するためのセル閾値分布検知回路の一部を構成している。
【００３４】
上記セル閾値分布検知回路は、半導体基板ウエハー上のテストエレメントグループ（ＴＥＧ）の領域に形成される場合と、メモリチップの領域に形成される場合とがある。
【００３５】
なお、メモリセルアレイの各行のセルトランジスタの閾値分布を検知する際に各ワード線電圧ＶWLを選択的にかつ連続的に制御するために、上記実施例では、各ワード線ＷＬをそれぞれ対応して第４の外部電圧供給端子である第４のパッド１７に引き出しておき、外部から直接に各ワード線電圧ＶWLを選択的にかつ連続的に制御するようにしているが、各ワード線電圧ＶWLを選択的にかつ連続的に制御するワード線電圧制御手段をウエハー上に形成しておいてもよい。
【００３６】
このワード線電圧制御手段の一例としては、複数ビットの行アドレス信号が入力するアドレス入力端子と、このアドレス入力端子に入力する行アドレス信号をデコードするワード線選択回路と、このワード線選択回路の出力信号に応じて対応するワード線を選択し、選択したワード線に連続的に変化するワード線駆動電圧を供給するためのワード線駆動回路とを設けておけばよい。
【００３７】
図２（ａ）、（ｂ）は、図１中のメモリセルアレイ１０における特定の１本のビット線ＢＬとそのビット線負荷Ｍ１１に注目した回路図を示し、この特定のビット線ＢＬの電圧の変化を説明するための特性図を示している。
【００３８】
図２（ｂ）中、特性１はビット線負荷トランジスタＭ１１の特性を示す。ビット線電位Ｖｂｉｔ がビット線負荷トランジスタＭ１１のゲート電圧ＶＤＲＶ と同じ時にはセル電流ＩＣＥＬＬは流れないが、ビット線電位Ｖｂｉｔ が低下するにつれてセル電流ＩＣＥＬＬは増加する。上記特性１の傾きは、ビット線負荷トランジスタＭ１１の相互コンダクタンスｇｍによって決定され、ビット線負荷トランジスタＭ１１のチャネル幅／チャネル長（Ｗ／Ｌ）が小さく、その抵抗が大きい程、上記特性１の傾きは緩やかになる。
【００３９】
図２（ｂ）中、特性２〜特性４はセルトランジスタＭ２１のビット線電位Ｖｂｉｔ に対する特性を示す。セルトランジスタＭ２１のゲート電圧（ワード線電圧ＶＷＬ）がセルトランジスタＭ２１の閾値より低い場合、特性２を示し、ワード線電圧ＶＷＬを上げるにつれて特性３、４へと変化する。
【００４０】
ここで、特性２の時のワード線電圧をＶＷＬ１ とし、特性４の時のワード線電圧をＶＷＬ２ とすると、ワード線電圧をＶＷＬ１ からＶＷＬ２ に変化させるとビット線電圧はＶｂｉｔ１からＶｂｉｔ２へと変化する。このワード線電圧ＶＷＬ対ビット線電圧Ｖｂｉｔ の特性の一例を図３に示した。
【００４１】
次に、セルトランジスタＭ２１の閾値によりビット線電位Ｖｂｉｔ がどのように影響を受けるかについて図４を参照しながら説明する。
図４に示すＶＷＬ対Ｖｂｉｔ の特性図において、特性５はセルトランジスタＭ２１の閾値が例えば１Ｖのように低い場合、特性６はセルトランジスタＭ２１の閾値が例えば５Ｖのように閾値が高い場合を示している。
【００４２】
この図４の特性図は、ワード線電圧ＶＷＬが同じ場合には、閾値の低いセルトランジスタの方が閾値の高いセルトランジスタよりもセル電流ＩＣＥＬＬを多く流すことができ、閾値の低いセルトランジスタに接続されているビット線ＢＬの電位Ｖｂｉｔ が閾値の高いセルトランジスタに接続されているビット線ＢＬの電位Ｖｂｉｔ よりも低くなることを示している。
【００４３】
次に、図１中の電圧比較回路ＣＰについて図５を参照しながら説明する。
この電圧比較回路ＣＰにおいて、２個のＮＭＯＳトランジスタＭ３１、Ｍ３２のソース共通接続ノードＡには電流Ｉ０ を流すための定電流源Ｍ３３が接続されている。ノードＡにおいてキルヒホッフの法則を適用すると、ＮＭＯＳトランジスタＭ３１、Ｍ３２に流れる電流Ｉ１ 、Ｉ２ と定電流源Ｍ３３に流れる電流Ｉ０ の関係はＩ１ ＋Ｉ２ ＝Ｉ０ の関係がある。ＮＭＯＳトランジスタＭ３１、Ｍ３２のゲート電圧Ｖｉｎ， ＶＲＥＦ が全く同じ場合、この電圧比較回路ＣＰは構成が対称的であるので、Ｉ１ ＝Ｉ２ が成り立ち、Ｉ１ ＝Ｉ２ ＝Ｉ０ ／２ となる。
【００４４】
また、ビット線入力側のゲート電圧Ｖｉｎが基準入力側のゲート電圧ＶＲＥＦ より閾値電圧Ｖｔｈ以上高い時には、ＮＭＯＳトランジスタＭ３２はオフ状態になり、Ｉ２ ＝０となる。つまり、Ｉ１ ＝Ｉ０ が成り立つ。上記とは逆に、基準入力側のゲート電圧ＶＲＥＦ の方がビット線入力側のゲート電圧Ｖｉｎより閾値電圧Ｖｔｈ以上高い時には、Ｉ１ ＝０となり、Ｉ２ ＝Ｉ０ となる。この特性を図６に示す。
【００４５】
次に、図１中のメモリセルアレイにおける単一のビット線ＢＬに着目して動作を説明する。ここで、特定の選択行だけ考え、他の非選択行には全て０Ｖを加えておき、非選択行に接続されている全てのセルトランジスタＭ２１をオフ状態に制御しているものとする。
【００４６】
初期状態として、選択行のワード線電位を０Ｖとする。この時、上記選択行のセルトランジスタＭ２１は、オフしているので、図３中の動作点ａに相当し、それに接続されているビット線ＢＬの電位Ｖｂｉｔ はＶｂｉｔ１である。この後、上記セルトランジスタＭ２１のゲートに接続されているワード線ＷＬの電圧ＶＷＬを徐々に上昇させると、セルトランジスタＭ２１の動作点はｂからｃへと移っていく。
【００４７】
なお、電圧比較回路ＣＰの基準電圧ＶＲＥＦ を図３中のＶｂｉｔ１とＶｂｉｔ２の間に設定しておくものとする。動作点ａの時には、ＶＲＥＦ よりＶｂｉｔ１のほうが高電位であるので、Ｉ１ ＝Ｉ０ となる。ワード線電圧ＶＷＬを上げ、動作点がｂを経てｃになった場合、ＶＲＥＦ の方がＶｂｉｔ２より高くなるので、Ｉ１ ＝０、Ｉ２ ＝Ｉ０ となる。
【００４８】
また、各ビット線ＢＬにそれぞれ接続されている電圧比較回路ＣＰは、第１のＮＭＯＳトランジスタＭ３１のドレインに接続されている第２のパッド１２が全カラムで共通に接続されており、第２のＮＭＯＳトランジスタＭ３２のドレインに接続されている第３のパッド１３が全カラムで共通に接続されている。これにより、各カラムに対応する第１のＮＭＯＳトランジスタＭ３１の電流Ｉ１ をそれぞれ合計した電流Ｉｌｅｆｔが第２のパッド１２に流れ、各カラムに対応する第２のＮＭＯＳトランジスタＭ３２の電流Ｉ２ をそれぞれ合計した電流Ｉｒｉｇｈｔ が第３のパッド１３に流れる。
【００４９】
次に、図１のＮＯＲ 型ＥＥＰＲＯＭにおける各行毎のセルトランジスタの閾値分布検知方法について、図７を参照しながら説明する。
まず、非選択行には全て０Ｖを加えておき、非選択行に接続されている全てのセルトランジスタＭ２１をオフ状態に制御しておく。この状態で、選択行のワード線電圧ＶＷＬを０Ｖとして選択行の全てのセルトランジスタＭ２１をオフ状態にした場合には、全てのビット線ＢＬのビット線電位Ｖｂｉｔ が基準電圧ＶＲＥＦ より高くなり、全ての電圧比較回路ＣＰにおいてＩ１ ＝Ｉ０ となるので、Ｉｌｅｆｔ＝Ｉ０ ×カラム数となり、Ｉｒｉｇｈｔ ＝０となる。
【００５０】
この後、上記選択行のワード線電圧ＶＷＬを０Ｖから徐々に上げていくと、図４中の特性にしたがって、閾値の低いセルＭ２１に接続されているビット線ＢＬから閾値の高いセルＭ２１に接続されているビット線ＢＬの順にビット線電位Ｖｂｉｔ が低下していき、各ビット線ＢＬにそれぞれ接続されている電圧比較回路ＣＰが順に反転し、Ｉｌｅｆｔが徐々に減少し、Ｉｒｉｇｈｔ が徐々に増加する。この様子を図７に示す。
【００５１】
図７は、１行分のセルトランジスタＭ２１の閾値がガウス分布で分布しているものと仮定した場合のＶＷＬ対Ｉｌｅｆｔ， Ｉｒｉｇｈｔ の特性を示す。
この特性において、Ｉｌｅｆｔ／Ｉ０ がオンしたセルの数であり、Ｉｒｉｇｈｔ ／Ｉ０ がオフしているセルの数である。つまり、Ｉｌｅｆｔの微分値またはＩｒｉｇｈｔ の微分値が１行分のセルトランジスタＭ２１の閾値分布になる。
【００５２】
なお、電圧比較回路ＣＰの定電流源Ｍ33の電流値Ｉ0 は、図７の特性の全体のスケールに関係する。この定電流源Ｍ33は、図５中に示したようにＮＭＯＳトランジスタＭ33で簡単に構成することができ、この定電流源用トランジスタＭ33のゲート電圧ＶIOを第５のパッド１４から直接に制御し得るように構成しておくことが望ましい。これにより、定電流源Ｍ33の電流値を制御することが可能になり、この電流値を制御することにより、閾値分布測定の感度（精度）を調整でき、ウエハー上のチップ間、製造ロット間のばらつきを吸収できる。
【００５３】
上記と同様に、ビット線負荷トランジスタＭ11のゲート電圧ＶDRV を第６のパッド１５から直接に制御し得るように構成しておけば、その電流値を制御することにより、セル電流に関するウエハー上のチップ間、製造ロット間のばらつきを吸収できるようになる。
【００５４】
また、図５に示した電圧比較回路ＣＰの基準電圧ＶREF を第７のパッド１６から直接に制御し得るように構成しておくことが望ましい。
即ち、上記第１実施例のメモリセル閾値分布検知回路およびメモリセル閾値分布検知方法によれば、メモリセルアレイ１０における非選択行のワード線ＷＬに接続されている全てのメモリセルＭ21をオフ状態に制御するように上記非選択行のワード線ＷＬの電圧を制御した状態で、上記メモリセルアレイ１０における選択行のワード線ＷＬの電圧を上記選択行に接続されている全てのメモリセルＭ21がオフ状態になる電圧から全てのメモリセルＭ21がオン状態になる電圧まで徐々に上げていくと、閾値の低いセルＭ21に接続されているビット線ＢＬから閾値の高いセルＭ21に接続されているビット線ＢＬの順にビット線電位Ｖbit が低下していき、各ビット線ＢＬにそれぞれ接続されている電圧比較回路ＣＰが順に反転し、第２のパッド１２に流れる電流Ｉleftが徐々に減少し、第３のパッド１３に流れる電流Ｉright が徐々に増加する。この場合、１行分のセルトランジスタＭ21の閾値がガウス分布で分布しているものと仮定すると、上記選択行のワード線ＷＬの電圧の変化に伴って第２のパッド１２に流れる電流Ｉleftあるいは第３のパッド１３に流れる電流Ｉright を微分することにより、同一ワード線ＷＬに接続されている複数個のメモリセルＭ21のそれぞれの閾値電圧の分布を検知することが可能になる。
【００５５】
なお、上記したようにＩｌｅｆｔあるいはＩｒｉｇｈｔ を微分する際、その電流値が小さい領域の方が大きい領域よりも正確な測定が可能である。そこで、前記第２のパッド１２に流れる電流Ｉｌｅｆｔと第３のパッド１３に流れる電流Ｉｒｉｇｈｔ との大小関係を比較し、小さい方の電流を微分するように切り換えることが望ましい。
【００５６】
また、図７の特性において、ワード線電圧ＶＷＬが低い領域においてＩｌｅｆｔは厳密には一定ではなく、ワード線電圧ＶＷＬが高い領域においてＩｒｉｇｈｔ は厳密には一定ではない。そこで、前記したようにＩｌｅｆｔの微分に代えてＩｌｅｆｔ／（Ｉｌｅｆｔ＋Ｉｒｉｇｈｔ ）を微分し、Ｉｒｉｇｈｔ の微分に代えてＩｒｉｇｈｔ ／（Ｉｌｅｆｔ＋Ｉｒｉｇｈｔ ）を微分するように正規化処理を行うことが望ましい。
【００５７】
このように不揮発性メモリのメモリセルアレイ１０の１行分のセルトランジスタＭ２１の閾値分布を１回のＩ− Ｖ特性測定で測定できるので、何度も何度も読み出し動作を繰り返す従来の方法に比べて格段に簡単に測定ができる。この特長は、メモリ容量が増加するにつれて問題になってくる評価、テストの時間の増大に対して非常に有用であり、評価のコストの低減やテスト時間の短縮を図ることができる。
【００５８】
また、上記第１実施例のメモリセル閾値分布検知回路を用いた測定では、メモリセルアレイ１０のアドレスを１行単位で順次選択すればよいので、従来のような読み出し動作を用いた閾値分布の測定をする場合に比べて、ＡＣテスタのような高価な測定機器を用いなくても安価なＤＣ測定装置を用いて閾値分布を測定することができるので、評価コストを低減することができる。
【００５９】
さらに、従来のような読み出し動作を用いた閾値分布の測定をする場合には、大量のメモリに各ビットの閾値情報を記憶しておく必要があるが、上記第１実施例のメモリセル閾値分布検知回路を用いた測定では、閾値分布を波形として出力することができるので、大量の記憶装置は必要なく、その分の評価コストも低減することができる。
【００６０】
また、上記第１実施例のメモリセル閾値分布検知回路は、１つのビット線ＢＬにつき４つのＮＭＯＳトランジスタＭ１１、Ｍ３１、Ｍ３２、Ｍ３３で構成することができるので、他のセルアレイ周辺回路をＮＭＯＳのみで構成すればＰＭＯＳ用の工程を行なわなくても回路を実現することができる。
【００６１】
また、上記４つのトランジスタＭ１１、Ｍ３１、Ｍ３２、Ｍ３３のうち、ビット線負荷トランジスタＭ１１は電流を絞るためにある程度のチャネル長Ｌが必要であるが、その他のトランジスタＭ３１、Ｍ３２、Ｍ３３は小さなサイズで構成できるので、面積は小さくて済むという利点がある。
【００６２】
実際に大容量のメモリ集積回路を開発する場合には、セルアレイの設計、評価とセルアレイ周辺回路の設計、評価は分離して行なうことも多く、セルアレイの評価を行なう時には工程をできるだけ簡略化して評価したい。この場合に、上記メモリセル閾値分布検知回路はＮＭＯＳのみで構成でき、ＰＭＯＳ工程を行なわなくて済むので適している。
【００６３】
また、前記したようなセルアレイの評価はセルアレイ周辺回路のトランジスタの特性が確定する前に評価することが多いが、上記メモリセル閾値分布検知回路はトランジスタの閾値が変動しても、ビット線負荷トランジスタＭ１１のゲート電圧ＶＤＲＶ や、電圧比較回路ＣＰの基準電圧ＶＲＥＦ および定電流源用ＮＭＯＳトランジスタＭ３３のゲート電圧ＶＩＯなどの電圧を外部から制御することにより上記変動を補うことができるので、開発初期の評価に適している。
【００６４】
さらに、大容量のメモリの開発初期には低コストのプロセスでセルアレイの評価を行なうことができ、セルアレイ周辺回路の設計が完成した後にセルアレイと組み合わせて本体回路（メモリ回路）を構成する際、上記メモリセル閾値分布検知回路を組み込むことにより開発初期の評価結果と相関のとれた評価を行なうことができ、効率的な開発を行なうことができる。
【００６５】
この場合には、ＰＭＯＳ工程を行うので、前記ビット線負荷トランジスタＭ１１としてＰＭＯＳトランジスタを用いてもよく、また、閾値分布検知回路の一部を本体回路と兼用するようにしてもよい。
【００６６】
図８は、本発明をＮＡＮＤ型ＥＥＰＲＯＭに適用した第２実施例の一部を示している。
図８に示すＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ８０においては、前述のＮＯＲ 型ＥＥＰＲＯＭにおけるセルトランジスタＭ２１と異なり、ナンド束が各ビット線ＢＬに複数組（本例では代表的に１組を示す。）接続されている。
【００６７】
このナンド束は、ビット線ＢＬとソース線（図示せず）との間に、ビット線側選択ゲート用トランジスタＭ４１と、複数個のセルトランジスタＭ４２と、ソース側選択ゲート用トランジスタＭ４３とが直列に接続されており、各ナンド束のソース線は共通に接続されて共通ソース線（図示せず）となっている。
【００６８】
なお、図８において、ＣＰは図５中に示したものと同様の電圧比較回路である。また、ＮＭＯＳトランジスタＭ１１は図２中に示したものと同様の負荷トランジスタである。
【００６９】
このＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにおいて、ワード線電圧ＶＷＬとビット線電圧Ｖｂｉｔ との関係は、基本的には図２を参照して説明したのと同じ関係にある。但し、選択されたナンド束のうち、選択行のセルトランジスタＭ４２に直列に接続されている非選択行の複数個のセルトランジスタＭ４２については、そのワード線電圧ＶＷＬを第１のパッド１１に印加される電源電圧ＶＣＣ以上の十分に高い電圧にしておき、パストランジスタとして動作させる。
【００７０】
通常、NAND型EEPROMのメモリセルアレイは複数のブロックに分割されているが、選択されたブロックのビット線側選択ゲート用トランジスタＭ41のゲート電圧Ｖ SELBやソース線側選択ゲート用トランジスタＭ43のゲート電圧ＶSELSもワード線電圧ＶWLと同様に十分高い電圧を加え、抵抗成分が極力発生しないようにすると、図２（ｂ）と同様の特性が得られる。
【００７１】
なお、直列に接続された複数個のトランジスタＭ４１、Ｍ４２、Ｍ４３の抵抗成分やこれに伴うバックバイアス効果により、セル電流ＩＣＥＬＬはＮＯＲ 型ＥＥＰＲＯＭよりもかなり少なくなるので、ビット線負荷トランジスタＭ１１の抵抗成分（図２ｂ中の特性１の傾きに相当）を十分大きくとる必要がある。
【００７２】
また、電圧比較回路ＣＰの動作はＮＯＲ 型ＥＥＰＲＯＭの場合と全く同じであるので、最終的にＶＷＬ対Ｉｌｅｆｔ， Ｉｒｉｇｈｔ の特性は図７に示すような関係になり、前記実施例と同様にワード線電圧を変化させつつ電流の微分をとることにより、１行分のセルトランジスタＭ４２の閾値分布を簡単に、かつ、短時間で測定することができる。
【００７３】
但し、ＮＡＮＤ型ＥＥＰＲＯＭではセルトランジスタＭ４２の閾値の分布は−２Ｖ〜２Ｖ程度に分布しているので、ＶＷＬ対Ｉｌｅｆｔ， Ｉｒｉｇｈｔ 特性を測定する時にはワード線電圧ＶＷＬを負の電圧から制御しなくていはならない。
【００７４】
即ち、上記第２実施例においても、非選択のナンド束をオフ状態に制御した状態で、選択されたナンド束における非選択行のワード線電圧ＶＷＬをＶＣＣ以上の十分に高い電圧にして非選択行のセルトランジスタＭ４２をパストランジスタとして動作させておき、この状態で選択行のセルトランジスタＭ４２に対して前記した第１実施例に準じた検知方法を採用することにより、第１実施例と同様な閾値分布検知動作が得られるので、第１実施例と同様な効果が得られる。
【００７５】
なお、本発明において、選択行のセルトランジスタの閾値分布を測定する際に、ワード線電圧ＶＷＬを選択行の全てのセルトランジスタがオフする電圧から徐々に増加させていき、選択行の全てのセルトランジスタがオンする電圧まで増加させていく。この場合、閾値分布が広いと、閾値の低いセルトランジスタはワード線電圧を上げ過ぎるとセル電流が流れ過ぎてしまうおそれがある。
【００７６】
しかし、ＮＡＮＤ型セルアレイの場合には、ナンド束をなすトランジスタ群のソース側にもソース線側選択ゲート用トランジスタＭ４３が接続されているので、このトランジスタＭ４３のゲート電圧ＶＳＥＬＳを制御することによりセルトランジスタＭ４２に流れる最大電流値を制限することができ、この問題を回避することができる。つまり、上記ソース側選択ゲート用トランジスタＭ４３は、ゲート電圧ＶＳＥＬＳで決まるある一定電流以上は流さないように動作するので、セルトランジスタＭ４２にセル電流ＩＣＥＬＬが流れ過ぎるのを防ぐことができる。
【００７７】
なお、ＮＯＲ 型セルアレイのセルトランジスタＭ２１にセル電流ＩＣＥＬＬが流れ過ぎるのを防ぐための解決法としては、ビット線負荷Ｍ１１の抵抗成分を大きくすることで実現できる。図２（ｂ）中の特性１で分かる通り、セル電流ＩＣＥＬＬの最大値は上記ビット線負荷Ｍ１１の特性で決まる。ビット線負荷にトランジスタＭ１１を用いた場合には、この負荷トランジスタＭ１１のゲート電圧ＶＤＲＶ を低くすることでセル電流ＩＣＥＬＬの最大値を低く抑えることもできる。
なお、上記実施例は、ＥＥＰＲＯＭを示したが、本発明は、ＥＰＲＯＭやマスクＲＯＭなどにも適用可能である。
【００７８】
【発明の効果】
上述したように本発明のメモリセル閾値分布検知回路およびメモリセル閾値分布検知方法によれば、１回のＩ− Ｖ特性の測定で不揮発性メモリのメモリセルアレイの１行のセルトランジスタの閾値分布を測定できるので、何度も何度も読み出し動作を繰り返す従来の方法に比べて格段に簡単に測定ができる。この特長は、メモリ容量が増加するにつれて問題になってくる評価、テストの時間の増大に対して非常に有用であり、評価のコストの低減やテスト時間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明のセル閾値分布検知回路をＮＯＲ 型ＥＥＰＲＯＭに適用した第１実施例の一部を示す回路図。
【図２】図１中のメモリセルアレイにおける特定のビット線とそのビット線負荷に注目した回路図および特定のビット線の電圧の変化を説明するために示す特性図。
【図３】図２中の特性図におけるワード線電圧対ビット線電圧の特性の一例を示す図。
【図４】図３中の特性図においてセルトランジスタの閾値によりビット線電位がどのように影響を受けるかを説明するために示す特性図。
【図５】図１中の電圧比較回路の１個分を取り出して一例を示す回路図。
【図６】図１のＮＯＲ 型ＥＥＰＲＯＭにおける電圧比較回路の動作を示す特性図。
【図７】図１のＮＯＲ 型ＥＥＰＲＯＭにおける各行毎のセルトランジスタの閾値分布がガウス分布で分布しているものと仮定した場合の閾値分布検知方法を説明するために示す特性図。
【図８】本発明のセル閾値分布検知回路をＮＡＮＤ型ＥＥＰＲＯＭに適用した第２実施例の一部を示す回路図。
【符号の説明】
１０…メモリセルアレイ、１１…第１のパッド、１２…第２のパッド、１３…第３のパッド、１４…第４のパッド、１５…第５のパッド、１６…第６のパッド、Ｍ１１…ビット線負荷、Ｍ２１…メモリセル、ＣＰ…電圧比較回路。
Claims (10)
- 半導体基板上に形成され、不揮発性メモリセルを構成するセルトランジスタが行列状に配置されたメモリセルアレイと、
上記メモリセルアレイのそれぞれ同一行のセルトランジスタに共通に接続され、行選択を行うためのワード線電圧が選択的に印加され、かつ、上記ワード線電圧が連続的に制御される複数本のワード線と、
それぞれ前記メモリセルアレイのセルトランジスタとの間でデータの授受を行うための複数本のビット線と、
上記メモリセルアレイにおける各ビット線と第１の外部電圧供給端子との間にそれぞれ接続された複数個のビット線負荷と、
前記各ビット線に対応して設けられ、それぞれ、ドレインが第２の外部電圧供給端子に接続され、ゲートがビット線に接続された第１のＮＭＯＳトランジスタと、ドレインが第３の外部電圧供給端子に接続され、ゲートが基準電圧に接続され、ソースが前記第１のＮＭＯＳトランジスタのソースに共通に接続された第２のＮＭＯＳトランジスタと、上記２個のＮＭＯＳトランジスタのソース共通接続ノードと接地ノードとの間に接続された定電流源とからなり、それぞれ対応するビット線の電圧を基準電圧と比較する複数個の電圧比較回路と、
前記複数本の各ワード線の電圧を選択的にかつ連続的に制御可能なワード線電圧制御手段
とを具備することを特徴とするセル閾値分布検知回路。 - 半導体基板上に形成され、不揮発性メモリセルを構成する複数のセルトランジスタが行列状に配置されたメモリセルアレイと、
上記メモリセルアレイの対応する行のセルトランジスタに接続された複数のワード線と、
上記メモリセルアレイのセルトランジスタとの間でデータの授受を行う複数のビット線と、
上記ビット線に対応して接続され、それぞれ、ドレインが第２の外部電圧供給端子に接続され、ゲートがビット線に接続された第１のＮＭＯＳトランジスタと、ドレインが第３の外部電圧供給端子に接続され、ゲートが基準電圧に接続され、ソースが前記第１のＮＭＯＳトランジスタのソースに共通に接続された第２のＮＭＯＳトランジスタと、上記２個のＮＭＯＳトランジスタのソース共通接続ノードと接地ノードとの間に接続された定電流源とからなり、それぞれ対応するビット線の電圧を基準電圧と比較する複数個の電圧比較回路と、
上記ワード線のそれぞれに対応するよう接続された複数の第４の外部電圧供給端子と、
上記複数の第４の外部電圧供給端子に接続され、前記複数本の各ワード線の電圧を選択的にかつ連続的に制御可能なワード線電圧制御手段
とを具備することを特徴とするセル閾値分布検知回路。 - 請求項１または２記載のセル閾値分布検知回路において、
前記定電流源は、ＮＭＯＳトランジスタで構成されており、そのゲート電圧は第５の外部電圧供給端子から直接に制御可能であることを特徴とするセル閾値分布検知回路。 - 請求項１記載のセル閾値分布検知回路において、
前記ビット線負荷は、ＮＭＯＳトランジスタで構成されている
ことを特徴とするセル閾値分布検知回路。 - 請求項４記載のセル閾値分布検知回路において、
前記ビット線負荷用のＮＭＯＳトランジスタは、そのゲート電圧が第６の外部電圧供給端子から直接に制御可能である
ことを特徴とするセル閾値分布検知回路。 - 請求項１または２記載のセル閾値分布検知回路において、
前記基準電圧は、第７の外部電圧供給端子から直接に制御可能である
ことを特徴とするセル閾値分布検知回路。 - 半導体ウエハー上に、
不揮発性メモリセルを構成するセルトランジスタが行列状に配置されたメモリセルアレイと、上記メモリセルアレイのそれぞれ同一行のセルトランジスタに共通に接続された複数本のワード線およびそれぞれ前記メモリセルアレイのセルトランジスタとの間でデータの授受を行うための複数本のビット線と、上記メモリセルアレイにおける各ビット線と第１の外部電圧供給端子との間にそれぞれ接続された複数個のビット線負荷と、前記各ビット線に対応して設けられ、それぞれ、ドレインが第２の外部電圧供給端子に接続され、ゲートがビット線に接続された第１のＮＭＯＳトランジスタと、ドレインが第３の外部電圧供給端子に接続され、ゲートが基準電圧に接続され、ソースが前記第１のＮＭＯＳトランジスタのソースに共通に接続された第２のＮＭＯＳトランジスタと、上記２個のＮＭＯＳトランジスタのソース共通接続ノードと接地ノードとの間に接続された定電流源とからなり、それぞれ対応するビット線の電圧を基準電圧と比較する複数個の電圧比較回路
とを形成する第１のステップと、
前記メモリセルアレイにおける非選択行のワード線に接続されている全てのメモリセルをオフ状態に制御するように上記非選択行のワード線の電圧を制御した状態で、上記メモリセルアレイにおける選択行のワード線の電圧を上記選択行に接続されている全てのメモリセルがオフ状態になる電圧から全てのメモリセルがオン状態になる電圧まで徐々に上げていき、上記選択行のワード線の電圧の変化に伴って前記第２の外部電圧供給端子に流れる電流および第３の外部電圧供給端子に流れる電流のうちの少なくとも一方を微分することによりセル閾値分布を検知する第２のステップ
とを具備することを特徴とするセル閾値分布検知方法。 - 請求項７記載のセル閾値分布検知方法において、
前記第２のステップにおいて、前記第２の外部電圧供給端子に流れる電流と前記第３の外部電圧供給端子に流れる電流との大小関係を比較し、小さい方の電流を微分する
ことを特徴とするセル閾値分布検知方法。 - 半導体ウエハー上に、
それぞれ不揮発性メモリセルを構成する複数個のセルトランジスタおよび選択ゲート用トランジスタが直列に接続されてなるナンド束が行列状に配置されたメモリセルアレイと、上記メモリセルアレイのそれぞれ同一行のセルトランジスタに共通に接続された複数本のワード線およびそれぞれ前記メモリセルアレイのセルトランジスタとの間でデータの授受を行うための複数本のビット線と、上記メモリセルアレイにおける各ビット線と第１の外部電圧供給端子との間にそれぞれ接続された複数個のビット線負荷と、前記各ビット線に対応して設けられ、それぞれ、ドレインが第２の外部電圧供給端子に接続され、ゲートがビット線に接続された第１のＮＭＯＳトランジスタと、ドレインが第３の外部電圧供給端子に接続され、ゲートが基準電圧に接続され、ソースが前記第１のＮＭＯＳトランジスタのソースに共通に接続された第２のＮＭＯＳトランジスタと、上記２個のＮＭＯＳトランジスタのソース共通接続ノードと接地ノードとの間に接続された定電流源とからなり、それぞれ対応するビット線の電圧を基準電圧と比較する複数個の電圧比較回路
とを形成する第１のステップと、
前記メモリセルアレイにおける非選択のナンド束をオフ状態に制御し、選択されたナンド束中の非選択行のワード線に接続されている全てのメモリセルをオン状態に制御するように上記非選択行のワード線の電圧を制御した状態で、上記選択されたナンド束中の選択行のワード線の電圧を上記選択行に接続されている全てのメモリセルがオフ状態になる電圧から全てのメモリセルがオン状態になる電圧まで徐々に上げていき、上記選択行のワード線の電圧の変化に伴って前記第２の外部電圧供給端子に流れる電流および第３の外部電圧供給端子に流れる電流のうちの少なくとも一方を微分することによりセル閾値分布を検知する第２のステップ
とを具備することを特徴とするセル閾値分布検知方法。 - 請求項９記載のセル閾値分布検知方法において、
前記第２のステップにおいて、前記第２の外部電圧供給端子に流れる電流と前記第３の外部電圧供給端子に流れる電流との大小関係を比較し、小さい方の電流を微分する
ことを特徴とするセル閾値分布検知方法。
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