JP2616109B2

JP2616109B2 - 半導体記憶装置

Info

Publication number: JP2616109B2
Application number: JP6140690A
Authority: JP
Inventors: 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-03-12
Filing date: 1990-03-12
Publication date: 1997-06-04
Anticipated expiration: 2012-06-04
Also published as: US5241505A; JPH03263696A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、絶縁ゲート型電界効果型トランジスタ（以
下IGFETと言う。）を主な構成要素とする半導体記憶装
置、特にNAND型のメモリセル構造を持つ読み出し専用メ
モリ（以下ROMと言う。）に関する。

［従来の技術］第５図は従来のROMの読み出し系回路の回路図であ
る。

SENSE₃は、メモリセルに記憶された情報を読み出すセ
ンスアンプ回路である。REF₃は、出力に一定電圧V_REF3
を出力するリファレンス回路である。DIFFは、センスア
ンプ回路SENSE₃の出力電圧V_SA3とリファレンス回路REF₃
の出力電圧V_RA3の電圧の差を増幅する比較検出器であ
る。CCは電源で、電源電圧Vccが印加される。▲▼
は、ROMがスタンバイ状態（非アクティブ状態）かアク
ティブ状態かを制御する制御信号で、内部制御回路（図
示せず）により制御され、スタンバイ状態では“H"が、
アクティブ状態では“L"が印加される。

MXは、メモリマトリクスを示し、M_In1,M_In2,…,M_In8,
…,M₁₁₁,M₁₁₂,…,M₁₁₈はメモリセルを示す。

本従来例では、メモリセルは８個直列に接続され、メ
モリセルブロックMB₁,MB₂,…,MB_nが構成される。Q_b1,Q
_b2,…,Q_bnは、それぞれメモリセルブロックMB₁,MB₂,…M
B_nを選択するＮチャネル型エンハンスメント型IGFET
（以下NE−IGFETと言う。）である。節点SDは、NE−IGF
ET Q_b1,Q_b2,…,Q_bnの共通のドレインであり、ディジッ
ト線となる。このため、大容量のROMでは、節点SDには
数PFの大きな容量が負荷される。Q_Y1は、メモリセルブ
ロックMB₁,MB₂,…,MB_nのＹアドレスを選択するNE−IGFE
Tである。節点SC₃には、他のメモリセルブロックMB₁〜M
B_nのＹアドレスを選択するNE−IGFETが接続されている
が、ここでは省略した。したがって、大容量のROMで
は、節点SC₃には、数PFの大きな容量が負荷される。

Xb₁,Xb₂,…,Xb_nは、メモリセルブロックMB₁〜MB_nを選
択するブロック選択アドレス線、Xm₁,Xm₂,…,Xm₈は、メ
モリセルのＸアドレスを選択するＸアドレス線、Y₁はメ
モリセルブロックMB₁〜MB_nのＹアドレスを選択するＹア
ドレス線である。メモリセルには、ROMの製造過程にお
いて情報が書き込まれており、本例では、メモリセルが
エンハンスメント型であるか、ディプレッション型であ
るかで、それぞれ情報の“1",“0"が対応しているとす
る。

SIV₃は反転増幅器で、選択されたメモリセルに記憶さ
れている情報により変化する節点SC₃の電圧を増幅する
役目を持つ。Q_S34,Q_S35はＰチャネル型エンハンスメン
ト型IGFET（以下、PE−IGFETと言う。）であり、Q_S36,Q
_S37はNE−IGFETである。Q_S1はPE−IGFETで、“0"が記憶
されたオン状態のメモリセルが選択された時、負荷トラ
ンジスタとして作用し、この時、節点SA₃の電圧は、PE
−IGFET Q_S1の電流駆動能力と、メモリセルに流れる電
流（I_ON）の比で決定される値となる。Q_S2は、節点SA₃
と節点SC₃の間に接続されたNE−IGFETであり、ゲートが
反転増幅器SIV₃の出力で制御されるトランスファゲート
である。Q_S3はNE−IGFETであり、プリチャージ用のトラ
ンジスタである。つまり、節点SC₃,SDが“L"の時に節点
SI₃の電圧が“H"になり、NE−IGFET Q_S3が導通し、節点
SC₃,SDはNE−IGFET Q_S2を通して充電される。リファレ
ンス回路REF₃において、M_R1,M_R2,…,M_R8は、ダミーのメ
モリセルを構成するIGFETで、それぞれ、メモリセルM
_1n1,M_1n2,…,M_1n8と（以下単にW/Lと言う。）を持つ。したがって、ダミー
のメモリセルに流れる電流I_REFは、メモリセルに流れる
電流I_ONと同一になる。Q_YR1,Q_XBR1はそれぞれNE−IGFET
Q_Y1,Q_Xb1と同一のW/Lを持つIGFETである。RIV₃は、反
転増幅器で、Q_R34,Q_R35,Q_R36,Q_R37はそれぞれ、PE−IGF
ET Q_S34,Q_S35,NE−IGFET Q_S36,Q_S37と同一導電型で同一
のW/Lを持つIGFETである。Q_R2,Q_R3はそれぞれNE−IGFET
Q_S2,Q_S3と同一のW/Lを持つNE−IGFETである。また、Q
_R11,Q_R12はPE−IGFETで、V_RA3を、“0"が記憶されたメ
モリセルが選択された時のセンスアンプ回路SENSE₃の出
力電圧（以下、V_onと言う。）と、“1"が記憶されたメ
モリセルが選択された時のセンスアンプ回路SENSE₃の出
力電圧（以下、V_offと言う。）の中間付近の電圧V_REF3
に設定するために、PE−IGFET Q_S1と同一のW/LをもつPE
−IGFETを２個並列に、電源CCと節点RA₃の間に接続した
ものである。

次に、センスアンプ回路SENSE₃とリファレンス回路RE
F₃の基本的動作を第５図、第６図を用いて簡単に説明す
る。第６図のIV₃は、反転増幅器SIV₃の入出力特性を示
したものである。V_SI3（on）,V_S13（off）は、それぞれ
“0",“1"が記憶されたメモリセルが選択された時の節
点SI₃の平衡電圧、V_SC3（on）,V_SC3（off）はそれぞれ
“0",“1"が記憶されたメモリセルが選択された時の節
点SC₃の平衡電圧を示す。反転増幅器RIV₃も反転増幅器S
IV₃と同一の入出力特性を持つため、V_RI3とV_RC3の値は
それぞれV_SI3（on）とV_SC3（on）と同一の値を持つ。以
下、説明を簡単にするために、NE−IGFETのしきい値は
すべて同一でV_TNとし、PE−IGFETのしきい値はすべて同
一でV_TPとして話しを進める。

（１）“1"が記憶されたメモリセルが選択された場合、
メモリセルM_1n1が選択されたとすると、X_m1が“L",X_m2,
…,X_m8がすべて“H",Y₁が“H",Xb_nが“H",Xb₁が“L"に
なる。M_1n1はエンハンスメント型のため、非導通にな
り、節点SC₃と節点SDは充電され、節点SI₃の電圧V_SI3が
低下し、V_SI3が（１）式で表わされる電圧まで低下する
と、Q_S2が非導通になり、節点SA₃の電圧は、（２）式で
表わされる。

V_SI3（off）＝V_SC3（off）＋V_TN …（１） V_SA3（off）＝V_CC−|V_TP| …（２）つまり、節点SC₃と節点SI₃は、第６図に示す点K₃で平
衡することになる。

（２）“0"が記憶されたメモリセルが選択された場合、
メモリセルM₁₁₁が選択されたとすると、X_m1が“L"、
X_m2,…,X_m8がすべて“H",Y₁が“H",Xb₁が“H",Xb_nが
“L"になる。M₁₁₁はディプレッション型のため、導通
し、電流I_onが流れ、節点SC₃と節点SDは放電され、節点
SI₃の電圧が上昇し、V_SI3が（３）式で表わされる電圧
まで上昇すると、平衡する。また、この時、節点SA₃の
電圧は（４）式で表わされる。

V_SI3（on）＝V_SI3（off）＋α …（３） V_SA3（on）＝V_CC−|V_TP|−β …（４）ここで、αは、NE−IGFET Q_S2が電流I_onを流すために
必要な節点SI₃の電圧のV_SI3（off）からの増加分、β
は、PE−IGFET Q_S1が電流I_onを流すために必要な節点SA
₃の電圧の（V_CC−|V_TP|）からの低下分である。つま
り、節点SC₃と節点SI₃は第６図に示す点L₃で平衡するこ
とになる。また、リファレンス電圧V_REF3は、電圧V_SA3
（on）とV_SA3（off）の中間付近に設定される。

次に、スタンバイ状態からアクティブ状態に変化した
時（t_CEモード時）の、センスアンプ回路SENSE₃とリフ
ァレンス回路REF₃の動作を“0"が記憶されたメモリセル
が選択された時について、第５図〜第７図を用いて説明
する。

第７図は、この時の各節点の電圧のAC波形を示したも
のである。

（１）スタンバイ状態信号▲▼が“H"のため、節点SI₃の電圧は0Vとな
る。このため、NE−IGFET Q_S2が非導通となり、節点SA₃
の電圧は、（V_CC−|V_TP|）で平衡している。また、この
時、節点SC₃、節点SDには電荷が供給されないので、共
に0vになっている。また、リファレンス回路REF₃におい
ても同様に、節点RI₃の電圧、節点RC₃、節点RDの電圧は
すべて0vになり、V_RA3の値は（V_CC−|V_TP|）で平衡して
いる。また、この時、比較検出器DIFFは、出力SK₃の電
圧がV_CCになるように制御されていると仮定する。

（２）時刻t₁から時刻t₂₁ ROMがアクティブ状態に変化すると、信号▲▼が
“H"→“L"に変化する。この時PE−IGFET Q_S34,Q_S35が
導通し、節点SI₃の電圧が“L"から“H"に急激に変化す
る。したがって、NE−IGFET Q_S3,Q_S2が導通し、節点SC₃
と節点SDに負荷された容量を充電すべく、節点SA₃からN
E−IGFET Q_S2を通して節点SC₃と節点SDに電荷が供給さ
れる。このため、節点SA₃の電圧は、（V_CC−|V_TP|）か
ら急激に低下し、節点SC₃,節点SDは徐々に充電される。
節点SC₃,節点SDが充電され、節点SC₃の電圧が、第６図
に示すV_SC3（Ｉ）に達すると、節点SC₃と節点SI₃の電圧
は、IV₃に示す入出力特性に従うことになる。節点SI₃の
電圧が低下すると、NE−IGFET Q_S2の電流駆動能力が低
下し、節点SA₃の電圧が上昇していくが、節点SI₃の電圧
と節点SA₃の電圧差がV_TNになると、NE−IGFET Q_S3が非
導通になり、これ以後は、節点SA₃のチャージアップ
は、PE−IGFET Q_S1のみで行なわれることとなる。この
ため、節点SA₃の平衡値｛V_SA3（on）｝への復帰は遅く
なる。また、この時、メモリセルは、“0"が記憶された
ものが選択されているため、節点SC₃とSI₃の電圧は点L₃
で平衡するはずであるが、節点SC₃が上昇し、節点SI₃が
低下するためには、反転増幅器SIV₃が動作するためのデ
ィレイが必要になる。このため、節点SC₃の電圧が平衡
値V_SI3（on）に充電され、節点SI₃の電圧が平衡値V_SI3
（on）に達した時には、節点SC₃はさらに充電され、電
圧はV_SC3（over）になり、結局は、第６図の点M₃で平衡
することになってしまう。この現象を以下、オーバープ
リチャージと言う。この状態の時、節点SI₃の電圧は本
来の平衡電圧V_SI3（on）より低下し、V_SI3（over）とな
る。

（３）時刻t₂₁から時刻t₂₂ 節点SI₃の電圧がV_SI3（on）より低下するため、“0"
が記憶されたメモリセルが選択されたにもかかわらずNE
−IGFET Q_S2が非導通となり、節点SA₃は充電され、（V
_CC−|V_TP|）まで上昇する。メモリセルに流れる電流に
より節点SC₃の電圧が低下し、V_SC3（off）になると、節
点SI₃の電圧はV_SI3（off）となる（第６図の点K₃）。

（４）時刻t₂₂から時刻t₂₃ 節点SC₃の電圧がさらに低下し、V_SC3（on）になる
と、節点SI₃の電圧はV_SI3（on）になり、第６図の点L₃
で平衡する。したがって。NE−IGFET Q_S2が導通し、節
点SA₃の電圧は、V_SA3（on）で平衡することになる。

以上述べたように、従来のセンスアンプ回路SENSE
₃は、t_CEモード時動作するが、NAND型のメモリセル構造
を持つROMでは８個、メモリセルが直列に接続されてい
るため、“0"が記憶されたメモリセルに流れる電流は、
一般に10μＡ程度と少ない。

したがって、節点SC₃と節点SDがオーバープリチャー
ジされてしまうと、オーバープリチャージされた電荷を
放電するために必要な時間は、大容量になればなるほど
長く必要になる。例えば、節点SC₃と節点SDに合計10PF
の容量が負荷されているとし、I_on＝10μＡ、オーバー
プリチャージされた電圧ΔＶを0.1Vとすると、オーバー
プリチャージされた電荷を放電するために必要な時間t_s
disは（５）式で表わされる。

（５）式で表わされる時間を第７図のt_sdisで示す。
また、リファレンス回路REF₃も、上述したセンスアンプ
回路SENSE₃の動作と同様に動作するが、リファレンス回
路REF₃は、節点RC₃、節点RD₃に負荷される容量は、それ
ぞれ、センスアンプ回路SENSE₃の節点SC₃、節点SDに負
荷される容量に比べ小さいので、節点RC₃と節点RD₃がオ
ーバープリチャージされても、センスアンプ回路SENSE₃
の場合に比べ、高速にオーバープリチャージされた電荷
を放電することができる。例えば、節点RC₃と節点RD₃に
合計1PFの容量が負荷されているとし、オーバープリチ
ャージされた電圧をセンスアンプ回路SENSE₃の場合と同
様に0.1vとし、ダミーのメモリセルM_R1,M_R2,…,M_R8に流
れる電流I_REFを、I_onと同一で10μＡとすると、オーバ
ープリチャージされた電荷を放電するために必要な時間
t_Rdisは（６）式で表わされる。

（６）式で表わされる時間を第７図のt_Rdisで示す。
（５）式と（６）式を比較して分かる通り、節点RC
₃は、節点SC₃に比べ速く平衡電圧に平衡するので、節点
RA₃の電圧は、第７図に示すように、節点SA₃に比べ速く
平衡電圧V_REF3に達する。比較検出器DIFFでは、節点SA₃
の電圧と節点RA₃の電圧を比較し、この差を増幅する
が、以上述べたように、t_CEモード時信号▲▼が
“H"→“L"に変化すると、節点SC₃と節点SDがオーバー
プリチャージされ、“0"が記憶されたメモリセルが選択
されたにもかかわらずセンスアンプ回路SENSE₃の出力電
圧V_SA3がリファレンス回路REF₃の出力電圧V_RA3を越えて
しまうため、比較検出器DIFFの出力SK₃がいったん“H"
→“L"になり、その後、節点SC₃、節点SDにオーバープ
リチャージされた電荷がメモリセルに流れる電流により
放電され、節点SC₃の電圧がV_SC3（off）以下になると、
センスアンプ回路SENSE₃の出力電圧は（V_CC−|V_TP|）か
ら低下し、リファレンス回路REF₃の出力電圧V_RA3より低
下すると、今度は比較検出器DIFFの出力が“L"→“H"に
変化し、“0"が記憶されたメモリセルが選択された時の
本来のデータが出力されることになる。したがって、比
較検出器DIFFの出力SK₃の電圧は第７図に示すように
“H"→“L"→“H"に変化し“ひげ”が発生することにな
り、ROMのアクセスタイムが遅くなる。

［発明が解決しようとする課題］上述した従来のセンスアンプ回路とリファレンス回路
は、t_CEモード時、信号RDが“H"→“L"に変化すると、 1.節点SI₃の電圧が“L"から“H"に急激に変化し、必要
以上に高くなるため、NE−IGFET Q_S2の電流駆動能力が
瞬間的に非常に大きくなるので、大きな電荷が節点SC₃
と節点SDに急激に流れ込むことになり、節点SC₃の電圧
が本来の平衡値V_SC3（on）よりも上昇するため、オーバ
ープリチャージが起こる。

2.節点SI₃の電圧が“L"→“H"に急激に変化すると、節
点SA₃の電圧が（V_CC−|V_TP|）から急激に低下するが、
その後、節点SI₃の電圧が上昇し、節点SC₃、節点SDが放
電されると、節点SI₃の電圧は今度は低下するが、節点S
I₃の電圧と節点SA₃の電圧の差がV_TN以下になると、Q_S3
が非導通になるため、節点SA₃の電圧を、低下した値か
ら平衡値V_SA3（on）に復帰させるために必要な時間が長
くかかる。

したがって、t_CEモード時、“0"が記憶されたメモリ
セルが選択された場合、センスアンプ回路SENSE₃の出力
電圧V_SA3はいったんリファレンス回路REF₃の出力電圧V
_RA3を越え、その後、オーバープリチャージされた電荷
が放電されると、V_SA3はV_RA3より低下し、本来の平衡電
圧V_SA3（on）で平衡する。このため、比較検出器DIFFの
出力SK₃には、“H"→“L"→“H"になる“ひげ”が発生
し、アクセスタイムが遅くなる。

したがって、大容量で高速度が要求されるROMに適さ
ない。

本発明の目的は、オーバープリチャージが起らず、か
つ比較検出器の出力にひげが生じない半導体記憶装置を
提供することである。

［課題を解決するための手段］本発明の半導体記憶装置は、メモリセルと、前記メモ
リセルの記憶内容により電圧が変化する節点と、出力端
に接続された電流供給手段と、前記出力端と前記節点の
間にソース・ドレイン路が接続された第１の電界効果ト
ランジスタと、電源と前記出力端との間にソース・ドレ
イン路が接続された第２の電解効果トランジスタと、前
記節点に入力端が接続され、前記第１の電界効果トラン
ジスタのゲートに出力端が接続され、前記節点の電圧変
化を反転増幅する第１の反転増幅器と、前記節点に入力
端が接続され、前記第２の電界効果トランジスタのゲー
トに出力端が接続され、前記節点の電圧変化を反転増幅
する第２の反転増幅器とを有し、前記第２の反転増幅器
の論理しきい値は、前記第１の反転増幅器の論理しきい
値よりも高く設定されており、前記第１および第２の反
転増幅器は制御信号を受け、前記制御信号が第１の論理
レベルのときには活性化状態となり、前記制御信号が第
２の論理レベルのときには非活性状態となって、前記節
点の電圧によらず前記第１および第２の電界効果トラン
ジスタを非導通状態とする信号を出力することを特徴と
する。

［作用］本発明のセンスアンプ回路は、メモリセルに記憶され
た情報により変化するディジット線の電圧変化を増幅す
る反転増幅器が、プリチャージ用IGFET Q_S3のゲート電
圧を制御する第１のインバータと、トランスファゲート
Q_S2のゲート電圧を制御する第２のインバータとから構
成されており、第２のインバータの出力電圧を第１のイ
ンバータの出力電圧で制御でき、また、第１のインバー
タの論理しきい値を第２のインバータの論理しきい値よ
りも高く設定することができるので、ディジット線のオ
ーバープリチャージが起こりにくくなる。

［実施例］次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第１の実施例の半導体記憶装置の回
路図である。第５図と同一の箇所は第５図と同一の符号
をつけ、説明を省略する。

SENSE₁は、本発明を適用したセンスアンプ回路であ
り、REF₁は、本発明を適用したリファレンス回路であ
る。SIV₁は反転増幅器で、選択されたメモリセルに記憶
されている情報により変化する節点SC₁の電圧を増幅す
る役目を持ち、PE−IGFET Q_S15とNE−IGFET Q₁₆,Q_S19と
から構成される第１のインバータと、基板のしきい値
（以下しきい値をV_T0とする。）を持つＮチャネル型IGF
ET Q_S17とNE−IGFET Q_S18,Q_S20とから構成される第２の
インバータと、電源と節点SJの間に接続されたPE−IGFE
T Q_S14とから構成される。PE−IGFET Q_S14,NE−IGFET Q
_S19,Q_S20のゲートには、スタンバイ状態の時“H"が、ア
クティブ状態の時“L"が印加される信号▲▼が接続
されている。RIV₁は反転増幅器で、PE−IGFET Q_R15とNE
−IGFET Q_R16,Q_R19とから構成される第１のインバータ
と、基板のしきい値を持つＮチャネル型IGFET Q_R17とNE
−IGFET Q_R18,Q_R20とから構成される第２のインバータ
と、電源と節点RJの間に接続されたPE−IGFET Q_R14とか
ら構成される。PE−IGFET Q_R14,NE−IGFET Q_R19,Q_R20の
ゲートには信号▲▼が接続されている。また、ここ
で、PE−IGFET Q_R15,NE−IGFET Q_R16,NE−IGFET Q_R17,Q
_R18,Q_R19,NE−IGFET Q_R20のW/LはそれぞれPE−IGFET Q
_S15,NE−IGFET Q_S16,Q_S17,Q_S18,PE−IGFET Q_S19,NE−IG
FET Q_S20のW/Lと同一になるように設計されている。し
たがって、PE−IGFET Q_R15とNE−IGFET Q_R16のW/Lで決
定される第１のインバータの入出力特性は、反転増幅器
SIV₁の第１のインバータの入出力特性と同一の特性を示
す。また、NE−IGFET Q_R17とQ_R18のW/Lで決定される第
２のインバータの入出力特性は、反転増幅器SIV₁の第２
のインバータの入出力特性と同一の特性を示す。第１図
において、リファレンス電圧V_REF1の設定の仕方は、従
来技術の場合と同一であるので説明を省略する。

本実施例のセンスアンプ回路SENSE₁、リファレンス回
路REF₁において、従来例の場合と同様に、“0"が記憶さ
れたメモリセルが選択された時のt_CEモード時の動作に
ついて、第１図から第３図を用いて説明する。第２図の
IV₁₁は、反転増幅器SIV₁とRIV₁の第１のインバータの入
出力特性を、IV₁₂は反転増幅器SIV₁とRIV₁の第２のイン
バータの入出力特性をそれぞれ示したものである。V_SI1
（on）,V_SI1（off）はそれぞれ“0",“1"が記憶された
メモリセルが選択された時の節点SI₁の平衡電圧を、V
_SII1（on）は、“0"が記憶されたメモリセルが選択され
た時の節点SII₁の平衡電圧を、V_SC1（on）,V_SC1（off）
はそれぞれ“0",“1"が記憶されたメモリセルが選択さ
れた時の節点SI₁の平衡電圧を示す。反転増幅器RIV₁も
反転増幅器SIV₁と同一の入出力特性を持つため、反転増
幅器RIV₁の節点RII₁、節点RI₁の電圧はそれぞれV
_SII1（on）,V_SI1（on）と同一の値となり、また節点RC₁
の電圧は、V_SC1（on）と同一の値となる。第２図に示す
ように、本実施例の反転増幅器SIV₁、RIV₁の第１のイン
バータの論理しきい値は共に、第２のインバータの論理
しきい値よりも高くなるように、PE−IGFET Q_S15,NE−I
GFET Q_S16,Q_S17,Q_S18またPE−IGFET Q_R15,NE−IGFET Q
_R16,Q_R17,Q_R18のW/Lは設計されている。

第３図は、t_CEモード時のセンスアンプ回路SENSE₁、
リファレンス回路REF₁の各節点の電圧のAC波形を示した
ものである。

（１）スタンバイ状態信号▲▼が“H"のため、センスアンプ回路SENSE₁
において、節点SI₂,節点SII₁は0Vになり、節点SC₁,節点
SDの電圧も、従来例で述べたように0Vになる。したがっ
て、Q_S2が非導通になるため、節点SA₁の電圧は（V_CC−|
V_TP|）で平衡する。また、リファレンス回路REF₁におい
ても、節点RI₁,節点RII₁,節点RC₁,節点RD₁はすべて0Vに
なり、Q_R2が非導通になるため、節点RA₁の電圧は（V_CC
−|V_TP|）で平衡する。比較検出器DIFFは、従来例の場
合と同様にスタンバイ状態時出力SK₁の電圧がV_CCになる
ように制御されていると仮定する。

（２）時刻t₁以降 ROMがアクティブ状態に変化すると、信号▲▼が
“H"→“L"に変化する。この時PE−IGFET Q_S14が導通
し、節点SII₁の電圧は0Vから急激に上昇し、節点SII₁の
電圧がV_T0を越えると、NE−IGFET Q_S17が導通し、節点S
I₁の電圧は同様に0Vから急激に上昇する。節点SI₁の電
圧が上昇し、V_TNになると、NE−IGFET Q_S2が導通し、節
点SC₁と節点SDに負荷された大きな容量を充電すべく節
点SA₁からQ_S2を通して節点SC₁と節点SDに電荷が供給さ
れる。このため、節点SA₁の電圧は、（V_CC−|V_TP|）か
ら急激に低下する。節点SC₁と節点SDが充電され、電圧
が第２図に示すV_SC1（Ｉ）になると、節点SC₁と節点SI₁
の電圧は、第２図のIV₁₂で示す入出力特性に従うことに
なる。

この時、本実施例では、Q_S15,Q_S16,Q_S19から構成され
る第１のインバータの論理しきい値は、Q_S17,Q_S18,Q_S20
から構成される第２のインバータの論理しきい値よりも
高く設定されるため、節点SC₁,節点SD₁が充電され、節
点SI₁の電圧が低下しても、節点SII₁にはV_CC近傍の電圧
が出力される。例えば節点SC₁の電圧がV_SC1（on）の
時、第２図に示すように、節点SII₁の電圧は、V_SII1（o
n）で平衡する。したがって、節点SI₁の電圧が高くな
り、Q_S2が導通し、平衡点L₁に近づいても、従来例とは
異なり、Q_S3のゲート電圧はほとんど低下しない。よっ
て、第３図に示すように、節点SA₁の電圧が（V_CC−|V_TP
|）から低下し、節点SII₁の電圧との差がV_TN以上になる
と、Q_S3が導通することとなり、節点SA₁をチャージアッ
プするように働くので、節点SAの電圧の（V_CC−|V_TP|）
からの低下量は、第７図と第３図を比較して分かる通
り、従来例に比べ少なくなる。

また、本実施例の反転増幅器SIV₁は、Q_S17のゲートに
第１のインバータの出力が接続されているので、節点SI
に印加される最高の電圧は、（V_CC−V_T0）に制限され
る。例えばこの時のV_T0をV_T0＝0.5Vとすると、V_CC＝5V
の時節点SI₁に印加される最高の電圧は、4.5Vに制限さ
れる。したがって、信号▲▼が“H"→“L"になった
瞬間に、節点SI₁の電圧は“L"から急激に上昇するが、
（V_CC−V_T0）でクランプされることになり、必要以上に
Q_S2の電流駆動能力が大きくなることはない。また、本
実施例では、Q_S2とQ_S3のゲートをそれぞれ別のインバー
タでドライブしているため、節点SI₁の負荷容量は、従
来例の節点SI₃の負荷容量よりも少なくなる。このた
め、本実施例のQ_S17,Q_S18,Q_S20から構成される第２のイ
ンバータは、従来例の反転増幅器SIV₃に比べ高速に動作
する。したがって、従来例の場合のように、Q_S2の電流
駆動能力が必要以上に大きくなるために、過度の電荷が
節点SC₁と節点SDに供給され、また反転増幅器SIV₃が動
作するディレイのためにQ_S2のカットオフが遅れ、節点S
C₁と節点SDがオーバープリチャージされてしまう現象は
起こらない。よって、節点SC₁の電圧と節点SI₁の電圧
は、第２図の点L₁で確実に平衡することになる。このた
め、節点SI₁は、節点SC₁と節点SDが充電され、V_SC1（o
n）に達した後、すみやかに、平衡電圧V_SI1（on）に充
電され、この電圧で平衡する。したがって、センスアン
プ回路SENSE₁の出力SA₁の電圧もすみやかに平衡値V_SA1
（on）まで充電され、その電圧で平衡することになり、
従来例の場合のように、“0"が記憶されたメモリセルが
選択されたにもかかわらず、センスアンプ回路SENSE₁の
出力がV_SA3（off）まで充電され、その後、節点SA₂が放
電され、V_SA3（off）で平衡するようなことはない。

本実施例のリファレンス回路REF₁もセンスアンプ回路
SENSE₁と同様に動作する。つまり、信号▲▼が“H"
→“L"に変化すると、節点RII₁と節点RI₁の電圧は0Vか
ら急激に上昇するが、Q_R2が導通し、節点RC₁と節点RD₁
が充電され、節点RI₁の電圧が低下し、V_RI1（on）にな
っても、節点RII₁の電圧はV_CC近傍の電圧からほとんど
変化しないので、節点RA₁の電圧が、スタンバイ状態の
平衡値（V_CC−|V_TP|）から低下する量は、従来例のリフ
ァレンス回路REF₃の節点RA₃の電圧低下量に比べ少なく
なる。また、本実施例のリファレンス回路REF₁は、RIV₁
がセンスアンプ回路SENSE₁のSIV₁と同一の回路構成にな
っているため、節点RC₁と節点RD₁がオーバープリチャー
ジされてしまう現象は起こらない。したがって、節点RC
₁の電圧と節点RI₁の電圧は点L₁で確実に平衡することに
なる。

以上述べたように、本実施例のセンスアンプ回路SENS
E₁とリファレンス回路REF₁は、スタンバイ状態からアク
ティブ状態に変化した時、節点SC₁,SD,節点RC₁,RD₁がオ
ーバープリチャージされることがないので、選択された
メモリセルが“0"を記憶していた場合、節点SC₁と節点S
I₁、また節点RC₁と節点RI₁の電圧は、第２図点L₁ですみ
やかに平衡する。このため、節点SA₁の電圧が節点RA₁の
電圧を越えることがないので、比較検出器DIFFの出力SK
₁の電圧が常にV_CCとなり、従来例の場合のように、比較
検出器DIFFの出力に“H"→“L"→“H"のひげが発生し、
アクセススピードの劣化が生じることはない。

第４図は本発明の第２の実施例の半導体記憶装置の回
路図である。第１図と第５図と同一の箇所は同一の符号
をつけ説明を省略する。

SENSE₂は本発明を適用したセンスアンプ回路であり、
REF₂は、本発明を適用したリファレンス回路である。SI
V₂は反転増幅器で、Q_S25はディプレッション型のＮチャ
ネル型IGFET（以下ND−IGFETと言う。）である。RIV₂も
反転増幅器で、Q_R25はND−IGFETである。

第２の実施例が、第１の実施例と異なるところは、第
１の実施例ではセンスアンプ回路SENSE₁の反転増幅器SI
V₁の第１のインバータがPE−IGFET Q_S15とNE−IGFET Q
_S16,Q_S19から構成されていたものを、ND−IGFET Q_S25と
NE−IGFET Q_S16,Q_S19から構成した点と、リファレンス
回路REF₂の反転増幅器の第１のインバータが、PE−IGFE
T Q_R15とNE−IGFET Q_R16,Q_R19から構成されていたもの
をND−IGFET Q_R25とNE−IGFET Q_R16,Q_R19から構成した
点である。

本実施例でも、第１の実施例と同様にQ_S25とQ_S16のW/
Lの比を適当に調整することにより、Q_S25,Q_S16,Q_S19か
ら構成されるインバータの論理しきい値を、Q_S17,Q_S18,
Q_S20から構成されるインバータの論理しきい値よりも高
く設定することができる。また、同様に、Q_R25とQ_R16の
W/Lの比を適当に調整することにより、Q_R25,Q_R16,Q_R19
から構成されるインバータの論理しきい値をQ_R17,Q_R18,
Q_R20から構成されるインバータの論理しきい値よりも高
く設定することができる。したがって、本実施例も第１
の実施例で述べたのと同様な効果がある。

本実施例では、Q_S17が基板のしきい値を持つＮチャネ
ル型IGFETとしたがNE−IGFETであっても本発明は有効で
ある。また、第１の実施例において、PE−IGFET Q_S15の
ゲートが接地電位である例を示したが、ゲートが節点SC
₁に接続されていても、本発明は有効である。

また、本発明は半導体記憶装置として、ROMを例にと
り説明したが、電気的に書き換え可能な記憶装置（EPRO
M,EEPROM等）であっても本発明は有効である。

［発明の効果］以上説明したように本発明は、ディジット線の電圧変
化を検出する反転増幅器SIV₁を、Q_S3をドライブする第
１のインバータと、Q_S2をドライブする第２のインバー
タにより構成し、第１のインバータの論理しきい値を、
第２のインバータの論理しきい値よりも高く設定するこ
とにより、以下の効果がある。

t_CEモード時、“0"が記憶されたメモリセルが選択さ
れた場合、信号▲▼が“H"→“L"に変化すると、節
点SI₁の電圧が急激に“L"→“H"に変化し、Q_S2が導通す
ると、節点SC₁と節点SDを充電すべく、節点SA₁の電圧が
（V_CC−V_TP）から急激に低下するが、（１）節点SI₁の最高電圧が（V_CC−V_T0）にクランプさ
れQ_S2の電流駆動能力が必要以上に大きくならないた
め、過大な電荷が節点SA₁から節点SC₁、節点SDに流れ込
むことはない。

（２）節点SI₁に負荷される容量が従来例の節点SI₃に負
荷される容量よりも少ないので、第２のインバータが動
作するスピードは、従来例の反転増幅器SIV₃が動作する
スピードに比べ高速であるので、節点SC₁が平衡電圧V
_SC1（on）に充電されると、高速に第２のインバータが
動作し、Q_S2を非導通にさせ、したがって節点SC₁と節点
SDがオーバープリチャージされることはない。

また、節点SC₁と節点SDが充電され、節点SI₁の電圧が
低下しても、節点SII₁の電圧はV_CC近傍に充電されてい
るため、節点SII₁の電圧と節点SA₁の電圧の差がV_TN以上
になると、Q_S3が導通し、節点SA₁の電圧を低下したレベ
ルから平衡値V_SA1（on）まで充電するので、この従来例
に比べ、節点SA₁の電圧が（V_CC−|V_TP|）から低下する
量は少なくなり、また、平衡値に復帰する時間は従来例
に比べ短くなる。したがって、従来例の場合のように、
比較検出器の出力に“H"→“L"→“H"の“ひげ”が発生
することはなく、比較検出器の出力はV_CCのままとな
る。よって、本発明の半導体記憶装置は、大容量で高速
度が要求されるROMに適する。

【図面の簡単な説明】

第１図は本発明の第１の実施例の半導体記憶装置の回路
図、第２図はQ_S15,Q_S16,Q_S19から構成される第１のイン
バータの入出力特性（IV₁₁）とQ_S17,Q_S18,Q_S20から構成
される第２のインバータの入出力特性（IV₁₂）を示す
図、第３図は、t_CEモード時、第１図に示す各節点の電
圧のAC波形を示す図、第４図は本発明の第２の実施例の
半導体記憶装置の回路図、第５図はROMに用いられる従
来のセンスアンプ回路SENSE₃とリファレンス回路REF₃を
示す図、第６図は第５図におけるQ_S34〜Q_S37から構成さ
れる反転増幅器SIV₃の入出力特性を示す図、第７図はt
_CEモード時、第５図に示す各節点の電圧のAC波形を示す
図である。 SENSE₁,SENSE₃……センスアンプ回路 REF₁,REF₂……リファレンス回路 DIFF…比較検出器 SIV₁,SIV₂……反転増幅器 RIV₁,RIV₂……反転増幅器 MX……メモリマトリクス M_1n1,M_1n2,…,M_1n8,…,M₁₁₈……メモリセル Q_S15,Q_S14,Q_R15,Q_R14……PE−IGFET Q_S16,Q_S19,Q_S17,Q_S18,Q_S20,Q_R16,Q_R19,Q_R17,Q_R18,Q₂₀…
…NE−IGFET

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルと、前記メモリセルの記憶内容
により電圧が変化する節点と、出力端に接続された電流
供給手段と、前記出力端と前記節点の間にソース・ドレ
イン路が接続された第１の電界効果トランジスタと、電
源と前記出力端との間にソース・ドレイン路が接続され
た第２の電解効果トランジスタと、前記節点に入力端が
接続され、前記第１の電界効果トランジスタのゲートに
出力端が接続され、前記節点の電圧変化を反転増幅する
第１の反転増幅器と、前記節点に入力端が接続され、前
記第２の電界効果トランジスタのゲートに出力端が接続
され、前記節点の電圧変化を反転増幅する第２の反転増
幅器とを有し、前記第２の反転増幅器の論理しきい値は、前記第１の反
転増幅器の論理しきい値よりも高く設定されており、前記第１および第２の反転増幅器は制御信号を受け、前
記制御信号が第１の論理レベルのときには活性化状態と
なり、前記制御信号が第２の論理レベルのときには非活
性状態となって、前記節点の電圧によらず前記第１およ
び第２の電界効果トランジスタを非導通状態とする信号
を出力することを特徴とする半導体記憶装置。