JPS63192146A - メモリの読出し回路 - Google Patents
メモリの読出し回路Info
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- JPS63192146A JPS63192146A JP63006728A JP672888A JPS63192146A JP S63192146 A JPS63192146 A JP S63192146A JP 63006728 A JP63006728 A JP 63006728A JP 672888 A JP672888 A JP 672888A JP S63192146 A JPS63192146 A JP S63192146A
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- 230000015654 memory Effects 0.000 title claims description 50
- 238000001514 detection method Methods 0.000 claims description 47
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリの読出し回路に関するものである。こ
こで本発明が対象とするメモリには、ＥＰＲＯＭやＥＥ
ＰＲＯＭなどの電気的にプログラム可能な不揮発性メモ
リのほか、電流または電圧の変化を検出することにより
読出しを行うことのできるメモリセルを備える他のあら
ゆるメモリが含まれる。
こで本発明が対象とするメモリには、ＥＰＲＯＭやＥＥ
ＰＲＯＭなどの電気的にプログラム可能な不揮発性メモ
リのほか、電流または電圧の変化を検出することにより
読出しを行うことのできるメモリセルを備える他のあら
ゆるメモリが含まれる。
従来の技術
例えばＥＰＲＯＭやＥＥＰＲＯＭ型のメモリでは、情報
を記憶する各要素、すなわちメモリセルは、ＦＡＭＯ３
（フローティングゲートアバランシェ注入ＭＯ３）やＳ
ＡＭＯ３（スタックドゲートアバランシェ注入ＭＯ３）
をはじめとするフローティングゲー）ＭＯＳトランジス
タで構成されている。この型のトランジスタは２つの状
態を取りうる。例えばＮチャネルＭＯＳトランジスタの
場合、第１の状態ではフローティングゲートに電荷がま
ったく捕えられていないか、あるいは正電荷が補えられ
ている。このとき導通チャネルがソースとドレインの間
に形成されている。従って、このトランジスタは導通し
、閉じられたスイッチのように振舞う。第２の状態では
、電子がフローティングゲートに捕えられる。従って、
この電子により基板内でのソースとドレインの間の導通
チャネルの形成が阻止される。この場合にはトランジス
タは遮断され、開いたスイッチのように振舞う。
を記憶する各要素、すなわちメモリセルは、ＦＡＭＯ３
（フローティングゲートアバランシェ注入ＭＯ３）やＳ
ＡＭＯ３（スタックドゲートアバランシェ注入ＭＯ３）
をはじめとするフローティングゲー）ＭＯＳトランジス
タで構成されている。この型のトランジスタは２つの状
態を取りうる。例えばＮチャネルＭＯＳトランジスタの
場合、第１の状態ではフローティングゲートに電荷がま
ったく捕えられていないか、あるいは正電荷が補えられ
ている。このとき導通チャネルがソースとドレインの間
に形成されている。従って、このトランジスタは導通し
、閉じられたスイッチのように振舞う。第２の状態では
、電子がフローティングゲートに捕えられる。従って、
この電子により基板内でのソースとドレインの間の導通
チャネルの形成が阻止される。この場合にはトランジス
タは遮断され、開いたスイッチのように振舞う。
フローティングゲー）ＭＯＳトランジスタにプログラム
するためには、通常の動作電圧よりも高い電圧を適当な
方法で制御ゲートと主電極の一方に印加し、フローティ
ングゲートに電子の電荷を吸収させてその電荷を保存さ
せる必要がある。フローティングゲートの電子の電荷は
トランジスタの制御ゲートの導通閾値を増加させる。一
方、このようにしてプログラムされたメモリを読出すに
はプログラムされたフローティングゲー）ＭＯＳトラン
ジスタの閾値電圧よりも小さいがプログラムされていな
いトランジスタの最小電圧よりも大きな電圧を制御ゲー
トに印加する必要がある。この読出し電圧によりトラン
ジスタが導通状態であるか遮断状態であるかを検出する
ことができる。
するためには、通常の動作電圧よりも高い電圧を適当な
方法で制御ゲートと主電極の一方に印加し、フローティ
ングゲートに電子の電荷を吸収させてその電荷を保存さ
せる必要がある。フローティングゲートの電子の電荷は
トランジスタの制御ゲートの導通閾値を増加させる。一
方、このようにしてプログラムされたメモリを読出すに
はプログラムされたフローティングゲー）ＭＯＳトラン
ジスタの閾値電圧よりも小さいがプログラムされていな
いトランジスタの最小電圧よりも大きな電圧を制御ゲー
トに印加する必要がある。この読出し電圧によりトラン
ジスタが導通状態であるか遮断状態であるかを検出する
ことができる。
一般に、フローティングゲー）ＭＯＳトランジスタは電
極の一方が電圧発生器の電圧でバイアスされたビット線
に接続されている。他方の電極はグラウンドまたは低電
圧に接続されている。ビット線は電流または電圧の検出
器にも接続されている。
極の一方が電圧発生器の電圧でバイアスされたビット線
に接続されている。他方の電極はグラウンドまたは低電
圧に接続されている。ビット線は電流または電圧の検出
器にも接続されている。
この検出器は電圧発生器からビット線に流された電流を
測定する。従って、メモリセルがプログラムされていな
い場合には、フローティングゲートＭＯＳトランジスタ
はオンとなり、プログラムされていないトランジスタの
閾値電圧よりも大きな読出し電圧が印加されたときにこ
のトランジスタは導通状態になる。すると検出器で電流
変化または電圧降下が検出される。メモリセルにプログ
ラムがなされている第２の場合には、電荷がトランジス
タのフローティングゲートに捕えられている。
測定する。従って、メモリセルがプログラムされていな
い場合には、フローティングゲートＭＯＳトランジスタ
はオンとなり、プログラムされていないトランジスタの
閾値電圧よりも大きな読出し電圧が印加されたときにこ
のトランジスタは導通状態になる。すると検出器で電流
変化または電圧降下が検出される。メモリセルにプログ
ラムがなされている第２の場合には、電荷がトランジス
タのフローティングゲートに捕えられている。
この場合、制御ゲートに印加された読出し電圧は、フロ
ーティングゲートに蓄積された電荷により形成される導
通チャネルのポテンシャル障壁とは反対向きである。し
かし、この読出し電圧はこのチャネルを導通させるには
不十分でありトランジスタは遮断されたままである。こ
の結果、ビット線の端に接続されている検出器で電流ま
たは電圧の変化が検出されることはない。
ーティングゲートに蓄積された電荷により形成される導
通チャネルのポテンシャル障壁とは反対向きである。し
かし、この読出し電圧はこのチャネルを導通させるには
不十分でありトランジスタは遮断されたままである。こ
の結果、ビット線の端に接続されている検出器で電流ま
たは電圧の変化が検出されることはない。
このように、上記のＥＰＲＯＭ型のメモリだと、特にビ
ットごとにメモリを読出すときに回路の電力消費に応じ
てメモリセルの内容を読出すことができる。
ットごとにメモリを読出すときに回路の電力消費に応じ
てメモリセルの内容を読出すことができる。
発明が解決しようとする課題
このようになっていると読出すときに情報の内容を簡単
に知ることができるため、秘密データを記憶させるのに
メモリを利用する場合には問題がある。
に知ることができるため、秘密データを記憶させるのに
メモリを利用する場合には問題がある。
本発明は、この課題を解決し、読出されるメモリセルが
プログラムされているかいないかに関係なく常に電流の
消費がある読出し回路を提供することを目的とする。
プログラムされているかいないかに関係なく常に電流の
消費がある読出し回路を提供することを目的とする。
課題を解決するための手段
本発明によれば、読出しを電流または電圧の変化の検出
により行うメモリセルからなるマトリックスにより構成
されるメモリを備え、各メモリセルはそれぞれ行デコー
ダと列デコーダにより選択された行と列によりアドレス
可能である論理回路型の集積回路の読出しを行うために
、ビット線と呼ばれる行を介してメモリセルに接続され
るとともに、このビット線の第１のプリチャージ回路と
、アドレスされたメモリセルが導通状態であるか非導通
状態であるかを検°出する検出回路とを備える読出し回
路であって、この読出し回路は上記検出回路と同等な第
２の検出回路を並列に備え、これら２つの検出回路は、
１回の読出しごとに、アドレスされたメモリセルの状態
に関係なく「１」または「０」の検出を同時に行うとと
もに読出されたデータを少なくとも一方の検出回路の出
力に出力することのできる手段を介して上記ビット線の
共通ノードに接続されていることを特徴とする読出し回
路が提供される。
により行うメモリセルからなるマトリックスにより構成
されるメモリを備え、各メモリセルはそれぞれ行デコー
ダと列デコーダにより選択された行と列によりアドレス
可能である論理回路型の集積回路の読出しを行うために
、ビット線と呼ばれる行を介してメモリセルに接続され
るとともに、このビット線の第１のプリチャージ回路と
、アドレスされたメモリセルが導通状態であるか非導通
状態であるかを検°出する検出回路とを備える読出し回
路であって、この読出し回路は上記検出回路と同等な第
２の検出回路を並列に備え、これら２つの検出回路は、
１回の読出しごとに、アドレスされたメモリセルの状態
に関係なく「１」または「０」の検出を同時に行うとと
もに読出されたデータを少なくとも一方の検出回路の出
力に出力することのできる手段を介して上記ビット線の
共通ノードに接続されていることを特徴とする読出し回
路が提供される。
この読出し回路には様々な実施態様が考えられる。
本発明の第１の実施態様によれば、上記の読出し回路は
、上記ビット線の第１のプリチャージ回路と、この第１
のプリチャージ回路と第１の検出回路の間に接続されて
スイッチを構成する第１の手段と、インバータを介して
上記第１のプリチャージ回路と上記第２の検出回路の間
に接続されてスイッチを構成する第２の手段とを備え、
スイッチを構成するこの第１と第２の手段とは読出し可
能化信号により制御され、第２と第３のプリチャージ回
路が第１のプリチャージ回路と同じ論理レベルにプリチ
ャージする操作を行い、それぞれは、スイッチを構成す
る上記手段のおのおのとそれに対応する検出回路の間に
接続されている。
、上記ビット線の第１のプリチャージ回路と、この第１
のプリチャージ回路と第１の検出回路の間に接続されて
スイッチを構成する第１の手段と、インバータを介して
上記第１のプリチャージ回路と上記第２の検出回路の間
に接続されてスイッチを構成する第２の手段とを備え、
スイッチを構成するこの第１と第２の手段とは読出し可
能化信号により制御され、第２と第３のプリチャージ回
路が第１のプリチャージ回路と同じ論理レベルにプリチ
ャージする操作を行い、それぞれは、スイッチを構成す
る上記手段のおのおのとそれに対応する検出回路の間に
接続されている。
本発明の別の実施態様によれば、上記ビット線の第１の
プリチャージ回路と、この第１のプリチャージ回路と第
１の検出回路の間に接続されてスイッチを構成する第１
の手段と、上記第１のプリチャージ回路と上記第２の検
出回路の間に接続されてスイッチを構成する第２の手段
とを備え、スイッチを構成するこの第１と第２の手段は
それぞれ読出し可能化信号とこの信号の反転信号により
制御され、第２のプリチャージ回路が上記第１のプリチ
ャージ回路と同じ論理レベルにプリチャージする操作を
行い、かつ、スイッチを構成する上記第１の手段と上記
第１の検出回路の間に接続され、第３のプリチャージ回
路が上記論理レベルの反転レベルにプリチャージする操
作を行い、かつ、スイッチを構成する上記第２の手段と
上記第２の検出回路の間に接続されている。
プリチャージ回路と、この第１のプリチャージ回路と第
１の検出回路の間に接続されてスイッチを構成する第１
の手段と、上記第１のプリチャージ回路と上記第２の検
出回路の間に接続されてスイッチを構成する第２の手段
とを備え、スイッチを構成するこの第１と第２の手段は
それぞれ読出し可能化信号とこの信号の反転信号により
制御され、第２のプリチャージ回路が上記第１のプリチ
ャージ回路と同じ論理レベルにプリチャージする操作を
行い、かつ、スイッチを構成する上記第１の手段と上記
第１の検出回路の間に接続され、第３のプリチャージ回
路が上記論理レベルの反転レベルにプリチャージする操
作を行い、かつ、スイッチを構成する上記第２の手段と
上記第２の検出回路の間に接続されている。
本発明の他の特徴および利点は、添付の図面を参照した
以下の説明により明らかになろう。
以下の説明により明らかになろう。
実施例
記述を簡単にするため、図面中の同一の要素には同一の
参照番号を付した。さらに、説明はＣＭｏ５技術による
ＭＯ３回路に関して行う。もちろん当業者であれば、本
発明が他の技術、特にＮＭＯ８技術にも応用できること
は明らかであろう。
参照番号を付した。さらに、説明はＣＭｏ５技術による
ＭＯ３回路に関して行う。もちろん当業者であれば、本
発明が他の技術、特にＮＭＯ８技術にも応用できること
は明らかであろう。
第１図は、電気的にプログラム可能なＥＰＲＯＭ型の不
揮発性メモリ１の図である。このメモリは、メモリセル
がフローティングゲー）ＭＯＳトランジスタ２で構成さ
れている。さらに詳しく説明すると、ＭＯＳトランジス
タ２は２つの主電極３．４と、フローティングゲート５
と、制御ゲート６とを備えている。第１の主電極、すな
わち図示された実施例のソースは、グラウンドに接続さ
れている。これに対して他方の電極４、すなわちドレイ
ンはビット線と呼ばれる線７に接続されている。制御ゲ
ート６はワード線と呼ばれる別の接続線８に接続されて
いる。ビット線とワード線は行と列に配置されてマトリ
ックスを構成している。
揮発性メモリ１の図である。このメモリは、メモリセル
がフローティングゲー）ＭＯＳトランジスタ２で構成さ
れている。さらに詳しく説明すると、ＭＯＳトランジス
タ２は２つの主電極３．４と、フローティングゲート５
と、制御ゲート６とを備えている。第１の主電極、すな
わち図示された実施例のソースは、グラウンドに接続さ
れている。これに対して他方の電極４、すなわちドレイ
ンはビット線と呼ばれる線７に接続されている。制御ゲ
ート６はワード線と呼ばれる別の接続線８に接続されて
いる。ビット線とワード線は行と列に配置されてマトリ
ックスを構成している。
このマトリックスの中に第１図のようにメモリセルが含
まれる。このメモリは、行デコーダ９と列デコーダ１０
を主構成要素とする手段を備えている。
まれる。このメモリは、行デコーダ９と列デコーダ１０
を主構成要素とする手段を備えている。
この手段は、メモリセルに記憶させる情報を表す電位、
またはメモリセルに記憶された情報の読出し命令を表す
電位を行と列に印加するためのものである。例えば１個
のメモリセルの読出しを行うためには、対応するワード
線を行デコーダ９の出力に発生した電圧と等しい電圧に
する。次に、列デコーダ１０を用いて対応するビット線
７に制御パルスを送る。ＭＯＳトランジスタ２は、フロ
ーティングゲート５に電荷が前もって捕えられているか
いないかに応じて遮断状態が保たれるか、あるいは導通
状態になる。マルチプレクサを構成する列デコーダ１０
を介してビット線７の一端に接続された読出し回路１１
では、電流変化のあるなしが検出される。このことから
、問題のメモリセルが「１」にプログラムされているか
「ｏ」にプログラムされているかがわかる。
またはメモリセルに記憶された情報の読出し命令を表す
電位を行と列に印加するためのものである。例えば１個
のメモリセルの読出しを行うためには、対応するワード
線を行デコーダ９の出力に発生した電圧と等しい電圧に
する。次に、列デコーダ１０を用いて対応するビット線
７に制御パルスを送る。ＭＯＳトランジスタ２は、フロ
ーティングゲート５に電荷が前もって捕えられているか
いないかに応じて遮断状態が保たれるか、あるいは導通
状態になる。マルチプレクサを構成する列デコーダ１０
を介してビット線７の一端に接続された読出し回路１１
では、電流変化のあるなしが検出される。このことから
、問題のメモリセルが「１」にプログラムされているか
「ｏ」にプログラムされているかがわかる。
ここで第２図を参照して本発明の読出し回路の第１の実
施例を説明する。読出し回路１１はまずビット線７のプ
リチャージ回路を備えている。このプリチャージ回路は
、図示の例ではＮ型ＭＯＳトランジスタ１２で構成され
ている。このＭＯＳトランジスタの主電極の１つ１３は
電源電圧ＶＣＣに接続され、他方の主電極１４はビット
線７上のノードＮに接続されている。また、このＭＯＳ
トランジスタ１２のゲート１５はＥＰＲＯＭメモリのク
ロック信号ＣＬＫに接続されている。さらに、本発明の
読出し回路は互いに並列な２本のブランチからなる。
施例を説明する。読出し回路１１はまずビット線７のプ
リチャージ回路を備えている。このプリチャージ回路は
、図示の例ではＮ型ＭＯＳトランジスタ１２で構成され
ている。このＭＯＳトランジスタの主電極の１つ１３は
電源電圧ＶＣＣに接続され、他方の主電極１４はビット
線７上のノードＮに接続されている。また、このＭＯＳ
トランジスタ１２のゲート１５はＥＰＲＯＭメモリのク
ロック信号ＣＬＫに接続されている。さらに、本発明の
読出し回路は互いに並列な２本のブランチからなる。
第１のブランチは、Ｎ型ＭＯＳトランジスタ１６でスイ
ッチを構成した第１の手段を備えている。このＭＯＳト
ランジスタの主電極の一方１７°はビット線７上のノー
ドＮに接続され、他方の主電極１８は第１の検出回路２
１の入力に接続されている。この検出回路２１の出力に
は読出されたデータが出力される。ＭＯＳトランジスタ
托のゲート１９には読出し可能化信号りが入力される。
ッチを構成した第１の手段を備えている。このＭＯＳト
ランジスタの主電極の一方１７°はビット線７上のノー
ドＮに接続され、他方の主電極１８は第１の検出回路２
１の入力に接続されている。この検出回路２１の出力に
は読出されたデータが出力される。ＭＯＳトランジスタ
托のゲート１９には読出し可能化信号りが入力される。
この信号は例えば遅延したメモリセルのゲートに入力さ
れる読出し命令ＷＬである。
れる読出し命令ＷＬである。
一方、この読出し回路の第２のブランチの主構成要素は
上記のＭＯＳトランジスタ１６と同じＭＯＳトランジス
タ１６°である。このＭＯＳトランジスタ１６°の主電
極の一方１７”はインバータ２０を介してビット線７上
の７−ドＮに接続され、他方の主電極１８′ は上記の
検出回路２１と同じ第２の検出回路２１″の入力に接続
されている。検出回路２１と２１°はそれぞれ直列接続
の２つのインバータで構成されている。ＭＯＳトランジ
スタ１６°のゲート１９°には読出し可能化信号りが入
力される。この第２のブランチは第１のブランチでの検
出と反対の検出をシミュレートして、読出しを１回行う
ごとに、アドレスされたメモリセルの状態に関係なく「
１」と「０」が同時に検出されるようにする。
上記のＭＯＳトランジスタ１６と同じＭＯＳトランジス
タ１６°である。このＭＯＳトランジスタ１６°の主電
極の一方１７”はインバータ２０を介してビット線７上
の７−ドＮに接続され、他方の主電極１８′ は上記の
検出回路２１と同じ第２の検出回路２１″の入力に接続
されている。検出回路２１と２１°はそれぞれ直列接続
の２つのインバータで構成されている。ＭＯＳトランジ
スタ１６°のゲート１９°には読出し可能化信号りが入
力される。この第２のブランチは第１のブランチでの検
出と反対の検出をシミュレートして、読出しを１回行う
ごとに、アドレスされたメモリセルの状態に関係なく「
１」と「０」が同時に検出されるようにする。
このことに関しては後にさらに詳しく説明する。
一方、ＭＯＳトランジスタ１６と検出回路２１の間のノ
ードＡにはＮ型ＭＯＳトランジスタ４０からなる第２の
プリチャージ回路が接続されている。このＭＯＳトラン
ジスタの主電極の一方はノードＡに接続され、他方の主
電極は電圧ＶＣＣに接続され、ゲートはクロック信号Ｃ
ＬＫに接続されている。
ードＡにはＮ型ＭＯＳトランジスタ４０からなる第２の
プリチャージ回路が接続されている。このＭＯＳトラン
ジスタの主電極の一方はノードＡに接続され、他方の主
電極は電圧ＶＣＣに接続され、ゲートはクロック信号Ｃ
ＬＫに接続されている。
このプリチャージ回路を用いると、ＭＯＳトランジスタ
１２からなる第１のプリチャージ回路と同じ論理レベル
にプリチャージすることができる。さらに、ＭＯＳトラ
ンジスタ１６° と検出回路２１′の間のノードＢには
Ｎ型ＭＯＳトランジスタ４０′ からなる第３のプリチ
ャージ回路が接続されている。
１２からなる第１のプリチャージ回路と同じ論理レベル
にプリチャージすることができる。さらに、ＭＯＳトラ
ンジスタ１６° と検出回路２１′の間のノードＢには
Ｎ型ＭＯＳトランジスタ４０′ からなる第３のプリチ
ャージ回路が接続されている。
このＭＯＳトランジスタの主電極の一方はノードＢに接
続され、他方の主電極は電圧Ｖ。０に接続され、ゲート
はクロック信号ＣＬＫに接続されている。本発明の別の
実施例によると、上記のプリチャージ回路１２．４０．
４０′はＰ型ＭＯＳトランジスタを用いて実現すること
もできる。この場合、ゲートは反転クロック信号−〇１
７Ｋに接続される。
続され、他方の主電極は電圧Ｖ。０に接続され、ゲート
はクロック信号ＣＬＫに接続されている。本発明の別の
実施例によると、上記のプリチャージ回路１２．４０．
４０′はＰ型ＭＯＳトランジスタを用いて実現すること
もできる。この場合、ゲートは反転クロック信号−〇１
７Ｋに接続される。
ワイヤード論理メモリの場合の実施例によれば、検出回
路２１．２１゛ から出力されたデータは排他的ＯＲゲ
ート２２．２２゛で構成される比較器に送られる。排他
的ＯＲゲート２２．２２′ の入力にはデータＤいが入
力されて、読出されたデータと、特に秘密コードとの比
較のために比較される。排他的ＯＲゲート２２の出力に
得られた結果が所望の結果である。なお、排他的ＯＲゲ
ートの代わりに、クロック信号で遮断されて読出し終了
後にアクティブにされる他のゲートを使用することも可
能である。
路２１．２１゛ から出力されたデータは排他的ＯＲゲ
ート２２．２２゛で構成される比較器に送られる。排他
的ＯＲゲート２２．２２′ の入力にはデータＤいが入
力されて、読出されたデータと、特に秘密コードとの比
較のために比較される。排他的ＯＲゲート２２の出力に
得られた結果が所望の結果である。なお、排他的ＯＲゲ
ートの代わりに、クロック信号で遮断されて読出し終了
後にアクティブにされる他のゲートを使用することも可
能である。
さて、上記の読出し回路の動作を第２Ｂ図のタイムチャ
ートを参照して説明する。
ートを参照して説明する。
上記の読出し回路では、クロック信号ＣＬＫが論理値「
１」であるとき、すなわちタイムチャートに１で示した
の期間には、ＭＯＳトランジスタ１２．４０．４０゛
は導通状態であり、ノードＮ、Ａ。
１」であるとき、すなわちタイムチャートに１で示した
の期間には、ＭＯＳトランジスタ１２．４０．４０゛
は導通状態であり、ノードＮ、Ａ。
Ｂが（ＶＣＣＶ丁） 、すなわち論理値「ｌ」にプリチ
ャージされる。クロック信号ＣＬＫが論理値「０」に戻
るとフローティングゲー）ＭＯＳトランジスタ２の制御
ゲート６に読出し信号ＷＬを印加してこの制御ゲートを
アクティブにする。このとき、メモリセルの状態に応じ
てビット線７の放電が行われたり行われなかったりする
。この様子が信号ＢＬとして示されている。例えばフロ
ーティングゲー）ＭＯＳトランジスタ２で構成されるメ
モリセルがプログラムされていない（フローティングゲ
ートに電子がない）場合、このトランジスタはオン状態
である。このため、電源電圧に対応する読出し電圧ＷＬ
を印加するとこのトランジスタは導通する。この場合、
ビット線７が放電されて電極１７は論理値「０」になり
、電極１７°はインバータ２０があるために論理値「１
」になる。第２Ｂ図のタイムチャートに３で示した期間
におけるように信号りが論理値「１」になると、ノード
Ａが論理値「０」になって検出回路２１の状態が反転す
る。これに対してノードＢは論理値「１」の状態にとど
まる。ここに説明した場合とは逆にフローティングゲー
）ＭＯＳトランジスタ２がプログラムされているとする
と、ビット線７は放電されない。このときノードＮは論
理値「１」の状態にとどまり、インバータ２０の出力の
電極１７′ は論理値「０」になる。読出し可能化信号
りが論理値「１」になると、ノードＡは論理値「ｌ」の
状態にとどまり、ノードＢが論理値「０」になる。この
場合、検出回路２１“だけが状態が反転する。２つの検
出回路は同等であるから、「０」または「１」の読出し
のときの電流消費は同じである。
ャージされる。クロック信号ＣＬＫが論理値「０」に戻
るとフローティングゲー）ＭＯＳトランジスタ２の制御
ゲート６に読出し信号ＷＬを印加してこの制御ゲートを
アクティブにする。このとき、メモリセルの状態に応じ
てビット線７の放電が行われたり行われなかったりする
。この様子が信号ＢＬとして示されている。例えばフロ
ーティングゲー）ＭＯＳトランジスタ２で構成されるメ
モリセルがプログラムされていない（フローティングゲ
ートに電子がない）場合、このトランジスタはオン状態
である。このため、電源電圧に対応する読出し電圧ＷＬ
を印加するとこのトランジスタは導通する。この場合、
ビット線７が放電されて電極１７は論理値「０」になり
、電極１７°はインバータ２０があるために論理値「１
」になる。第２Ｂ図のタイムチャートに３で示した期間
におけるように信号りが論理値「１」になると、ノード
Ａが論理値「０」になって検出回路２１の状態が反転す
る。これに対してノードＢは論理値「１」の状態にとど
まる。ここに説明した場合とは逆にフローティングゲー
）ＭＯＳトランジスタ２がプログラムされているとする
と、ビット線７は放電されない。このときノードＮは論
理値「１」の状態にとどまり、インバータ２０の出力の
電極１７′ は論理値「０」になる。読出し可能化信号
りが論理値「１」になると、ノードＡは論理値「ｌ」の
状態にとどまり、ノードＢが論理値「０」になる。この
場合、検出回路２１“だけが状態が反転する。２つの検
出回路は同等であるから、「０」または「１」の読出し
のときの電流消費は同じである。
次に、第３Ａ図を参照して本発明の読出し回路の別の実
施例を説明する。この読出し回路は、Ｐ型ＭＯＳトラン
ジスタからなる第１のプリチャージ回路４１を備えてい
る。このＭＯＳトランジスタの第１の電極４２はビット
線７のノードＮ” に接続され、第２の電極は電圧Ｖ。
施例を説明する。この読出し回路は、Ｐ型ＭＯＳトラン
ジスタからなる第１のプリチャージ回路４１を備えてい
る。このＭＯＳトランジスタの第１の電極４２はビット
線７のノードＮ” に接続され、第２の電極は電圧Ｖ。
Ｃに接続され、ゲートは反転クロック信号−ＣボッＫに
接続されている。この読出し回路はさらに、Ｎ型ＭＯＳ
トランジスタ２３でスイッチを構成した第１の手段が含
まれる第１のブランチを備えている。このＭＯＳトラン
ジスタの一方の主電極２４はビット線７のノードＮ′に
接続され、他方の主電極２５は第１の検出回路３５に接
続されている。このＭＯＳトランジスタ２３のゲート２
６は読出し可能化信号りに接続されている。
接続されている。この読出し回路はさらに、Ｎ型ＭＯＳ
トランジスタ２３でスイッチを構成した第１の手段が含
まれる第１のブランチを備えている。このＭＯＳトラン
ジスタの一方の主電極２４はビット線７のノードＮ′に
接続され、他方の主電極２５は第１の検出回路３５に接
続されている。このＭＯＳトランジスタ２３のゲート２
６は読出し可能化信号りに接続されている。
ＭＯＳトランジスタ２３の出力のノードＡ°にはプリチ
ャージ回路が接続されている。さらに詳しく説明すると
、図示の例、の場合、このプリチャージ回路はＰ型ＭＯ
Ｓトランジスタ２７で構成されている。このＭＯＳトラ
ンジスタの一方の主電極２８は電源電圧ＶＣＣに接続さ
れ、他方の主電極２９はＭＯＳトランジスタ２３の電極
２５と検出回路３５の間のノードＡ′に接続されている
。このＭＯＳトランジスタ２７のゲート３０は反転クロ
ック信号−ロゴ７Ｋに接続されている。さらに、読出し
回路１１は、Ｐ型ＭＯＳトランジスタ２３”でスイッチ
を構成した第２の手段が含まれる第２のブランチを備え
ている。
ャージ回路が接続されている。さらに詳しく説明すると
、図示の例、の場合、このプリチャージ回路はＰ型ＭＯ
Ｓトランジスタ２７で構成されている。このＭＯＳトラ
ンジスタの一方の主電極２８は電源電圧ＶＣＣに接続さ
れ、他方の主電極２９はＭＯＳトランジスタ２３の電極
２５と検出回路３５の間のノードＡ′に接続されている
。このＭＯＳトランジスタ２７のゲート３０は反転クロ
ック信号−ロゴ７Ｋに接続されている。さらに、読出し
回路１１は、Ｐ型ＭＯＳトランジスタ２３”でスイッチ
を構成した第２の手段が含まれる第２のブランチを備え
ている。
このＭＯＳトランジスタの一方の主電極２４′ はビッ
ト線７のノードＮ°に接続され、他方の主電極２５′は
第２の検出回路３５”に接続されている。このＭＯＳト
ランジスタ２３′ のゲート２６゛ はインバータ５
０を介して読出し可能化信号りに接続されている。さら
に、電極２５゛ と検出回路３５°の間のノードＢ゛
には別のプリチャージ回路が接続されている。このプリ
チャージ回路はＮ型ＭＯＳトランジスタ３１で構成され
ている。このＭＯＳトランジスタの一方の主電極３２は
グラウンド電位ＶＳＳに接続され、他方の主電極３３は
ノードＢ″に接続されている。このＭＯＳトランジスタ
３１のゲート３４はクロック信号ＣＬＫに接続されてい
る。
ト線７のノードＮ°に接続され、他方の主電極２５′は
第２の検出回路３５”に接続されている。このＭＯＳト
ランジスタ２３′ のゲート２６゛ はインバータ５
０を介して読出し可能化信号りに接続されている。さら
に、電極２５゛ と検出回路３５°の間のノードＢ゛
には別のプリチャージ回路が接続されている。このプリ
チャージ回路はＮ型ＭＯＳトランジスタ３１で構成され
ている。このＭＯＳトランジスタの一方の主電極３２は
グラウンド電位ＶＳＳに接続され、他方の主電極３３は
ノードＢ″に接続されている。このＭＯＳトランジスタ
３１のゲート３４はクロック信号ＣＬＫに接続されてい
る。
さて、上記の読出し回路の動作を第３Ｂ図のタイムチャ
ートを参照して説明する。
ートを参照して説明する。
期間ａにおいては、クロック信号ＣＬＫは論理値「１」
であり、反転クロック信号ｍは論理値「０」である。こ
のため、ノードＮ°とＡｏは電源電圧Ｖ０゜にプリチャ
ージされる。−万ノードＢ°はグラウンド電位ＶＳＳに
プリチャージされる。
であり、反転クロック信号ｍは論理値「０」である。こ
のため、ノードＮ°とＡｏは電源電圧Ｖ０゜にプリチャ
ージされる。−万ノードＢ°はグラウンド電位ＶＳＳに
プリチャージされる。
期間すにおいては、メモリセルを構成するフローティン
グゲートＭＯＳトランジスタのゲートに印加される読出
し命令ＷＬが論理値「１」になる。
グゲートＭＯＳトランジスタのゲートに印加される読出
し命令ＷＬが論理値「１」になる。
この期間にメモリセルの内容を読出す。このメモリセル
の内容に応じて、ノードＮ°が電圧Ｖ。Ｃのままにとど
まるか、あるいはグラウンド電位Ｖ Ｓ Ｓに放電され
る。この様子は信号ＢＬで示されている。
の内容に応じて、ノードＮ°が電圧Ｖ。Ｃのままにとど
まるか、あるいはグラウンド電位Ｖ Ｓ Ｓに放電され
る。この様子は信号ＢＬで示されている。
期間Ｃにおいては、読出し可能化信号りが論理値「１」
である。ノードＮ°が放電されなかったのであれば、ノ
ードＡ° は電圧ＶＣＣのままにとどまるがノードＢ゛
は電圧ＶＣＣに変化する。これとは逆にノードＮ′が
放電された場合には、ノードＡ”がグラウンド電位ＶＳ
Ｓに変化し、ノードＢ′はグラウンド電位ＶＳＳにとど
まる。
である。ノードＮ°が放電されなかったのであれば、ノ
ードＡ° は電圧ＶＣＣのままにとどまるがノードＢ゛
は電圧ＶＣＣに変化する。これとは逆にノードＮ′が
放電された場合には、ノードＡ”がグラウンド電位ＶＳ
Ｓに変化し、ノードＢ′はグラウンド電位ＶＳＳにとど
まる。
この実施例では、検出回路３５．３５”は第４Ａ図に図
示したＣＭＯ３技術によるインバータで構成されている
。
示したＣＭＯ３技術によるインバータで構成されている
。
公知のように、このインバータはＰ型ＭＯ８トランジス
タ５１を備えている。このＭＯＳトランジスタの一方の
電極は電圧Ｖ。０に接続され、他方の電極はＮ型ＭＯＳ
トランジスタ５２の一方の電極に接続されている。この
ＭＯＳトランジスタ５２の他方の電極はグラウンド電位
Ｖ Ｓ Ｓに接続されている。
タ５１を備えている。このＭＯＳトランジスタの一方の
電極は電圧Ｖ。０に接続され、他方の電極はＮ型ＭＯＳ
トランジスタ５２の一方の電極に接続されている。この
ＭＯＳトランジスタ５２の他方の電極はグラウンド電位
Ｖ Ｓ Ｓに接続されている。
この２つのＭＯＳトランジスタの両ゲートはともに入力
電圧Ｖｌ、、に接続されている。出力Ｓはこの２つのＭ
ＯＳトランジスタの間のノードから得られる。
電圧Ｖｌ、、に接続されている。出力Ｓはこの２つのＭ
ＯＳトランジスタの間のノードから得られる。
発明の効果
ＣＭＯＳインバータの電流消費曲線が第４Ｂ図に示され
ている。この曲線から、入力電圧Ｖｌｈがグラウンド電
位ＶＳＳから電源電圧ＶＣＣに変化しても電流消費は同
じであることがわかる。この性質を第３Ａ図の回路で利
用して所望の結果を得る。
ている。この曲線から、入力電圧Ｖｌｈがグラウンド電
位ＶＳＳから電源電圧ＶＣＣに変化しても電流消費は同
じであることがわかる。この性質を第３Ａ図の回路で利
用して所望の結果を得る。
すなわち、メモリセルの状態に関係なく電流消費が一定
になる。
になる。
上記の実施例は単なる例にすぎない。当業者であれば、
特にプリチャージ回路またはスイッチを構成する回路に
利用されるＭＯＳトランジスタの型を変更できることは
明らかであろう。
特にプリチャージ回路またはスイッチを構成する回路に
利用されるＭＯＳトランジスタの型を変更できることは
明らかであろう。
さらに、ここでは本発明をＥＰＲＯＭについて説明した
が、ＥＥＦＲＯＭや、ビット線の電流または電圧の変化
を検出してメモリセルを読出すことのできる他のあらゆ
るメモリにももちろん本発明を適用することができる。
が、ＥＥＦＲＯＭや、ビット線の電流または電圧の変化
を検出してメモリセルを読出すことのできる他のあらゆ
るメモリにももちろん本発明を適用することができる。
第１図は、読出し回路を備えるＥＰＲＯＭの概略図であ
る。 第２Ａ図は、本発明の読出し回路の第１の実施例の概略
図である。 第２Ｂ図は、この読出し回路の主な制御信号のタイムチ
ャートである。 第３Ａ図は、本発明の読出し回路の別の実施例の概略図
である。 第３Ｂ図は、この読出し回路の主な制御信号のタイムチ
ャートである。 第４Ａ図は、検出回路の実施例を示す図である。 第４Ｂ図は、この検出回路の電流消費曲線である。 （主な参照番号） １・・メモリ、 ２・・フローティングゲートＭＯＳトランジスタ、５°
°フローテイングゲート、 ６・・制御ゲート、 ７°°ビツト線・８・・ワ
ード線、 ９・・行デコーダ、１０・・列デコ
ーダ、 １１・・読出し回路、１２．１６．１６°
、２３．３１．４０．４０° 、５２・・Ｎ型ＭＯＳ
トランジスタ、 ２０．５０・・インバータ、 ２１．２１’、３５．３５” ・・検出回路、２２．２
２° ・・排他的ＯＲゲート、２３′ 、２７．４１．
５１・・Ｐ型ＭＯＳトランジスタ、ＣＬＫ・・クロック
信号、 てＴπ・・反転クロック信号、 Ｌ・・読出し可能化信号、
る。 第２Ａ図は、本発明の読出し回路の第１の実施例の概略
図である。 第２Ｂ図は、この読出し回路の主な制御信号のタイムチ
ャートである。 第３Ａ図は、本発明の読出し回路の別の実施例の概略図
である。 第３Ｂ図は、この読出し回路の主な制御信号のタイムチ
ャートである。 第４Ａ図は、検出回路の実施例を示す図である。 第４Ｂ図は、この検出回路の電流消費曲線である。 （主な参照番号） １・・メモリ、 ２・・フローティングゲートＭＯＳトランジスタ、５°
°フローテイングゲート、 ６・・制御ゲート、 ７°°ビツト線・８・・ワ
ード線、 ９・・行デコーダ、１０・・列デコ
ーダ、 １１・・読出し回路、１２．１６．１６°
、２３．３１．４０．４０° 、５２・・Ｎ型ＭＯＳ
トランジスタ、 ２０．５０・・インバータ、 ２１．２１’、３５．３５” ・・検出回路、２２．２
２° ・・排他的ＯＲゲート、２３′ 、２７．４１．
５１・・Ｐ型ＭＯＳトランジスタ、ＣＬＫ・・クロック
信号、 てＴπ・・反転クロック信号、 Ｌ・・読出し可能化信号、
Claims (9)
- （１）読出しを電流または電圧の変化の検出により行う
メモリセルからなるマトリックスにより構成されるメモ
リを備え、各メモリセルはそれぞれ行デコーダと列デコ
ーダにより選択された行と列によりアドレス可能である
論理回路型の集積回路の読出しを行うために、ビット線
と呼ばれる行を介してメモリセルに接続されるとともに
、このビット線の第１のプリチャージ回路と、アドレス
されたメモリセルが導通状態であるか非導通状態である
かを検出する検出回路とを備える読出し回路であって、
この読出し回路は上記検出回路と同等な第２の検出回路
を並列に備え、これら２つの検出回路は、１回の読出し
ごとに、アドレスされたメモリセルの状態に関係なく「
１」または「０」の検出を同時に行うとともに読出され
たデータを少なくとも一方の検出回路の出力に出力する
ことのできる手段を介して上記ビット線の共通ノードに
接続されていることを特徴とする読出し回路。 - （２）上記ビット線の第１のプリチャージ回路と、この
第１のプリチャージ回路と第１の検出回路の間に接続さ
れてスイッチを構成する第１の手段と、インバータを介
して上記第１のプリチャージ回路と上記第２の検出回路
の間に接続されてスイッチを構成する第２の手段とを備
え、スイッチを構成するこの第１と第２の手段とは読出
し可能化信号により制御され、第２と第３のプリチャー
ジ回路が第１のプリチャージ回路と同じ論理レベルにプ
リチャージする操作を行い、それぞれは、スイッチを構
成する上記手段のおのおのとそれに対応する検出回路の
間に接続されていることを特徴とする請求項１に記載の
読出し回路。 - （３）上記ビット線の第１のプリチャージ回路と、この
第１のプリチャージ回路と第１の検出回路の間に接続さ
れてスイッチを構成する第１の手段と上記第１のプリチ
ャージ回路と上記第２の検出回路の間に接続されてスイ
ッチを構成する第２の手段とを備え、スイッチを構成す
るこの第１と第２の手段はそれぞれ読出し可能化信号と
この信号の反転信号により制御され、第２のプリチャー
ジ回路が上記第１のプリチャージ回路と同じ論理レベル
にプリチャージする操作を行い、かつ、スイッチを構成
する上記第１の手段と上記第１の検出回路の間に接続さ
れ、第３のプリチャージ回路が上記論理レベルの反転レ
ベルにプリチャージする操作を行い、かつ、スイッチを
構成する上記第２の手段と上記第２の検出回路の間に接
続されていることを特徴とする請求項１に記載の読出し
回路。 - （４）スイッチを構成する上記手段がＭＯＳトランジス
タで構成されていることを特徴とする請求項２または３
に記載の読出し回路。 - （５）上記検出回路が２個のＭＯＳインバータで構成さ
れていることを特徴とする請求項２または３に記載の読
出し回路。 - （６）上記プリチャージ回路が互いに同等であり、それ
ぞれはＮ型ＭＯＳトランジスタにより構成され、その主
電極の１つは電源（Ｖｃｃ）に接続され、他方の主電極
は充電される上記ノードに接続され、ゲートはクロック
信号（ＣＬＫ）に接続されていることを特徴とする請求
項２に記載の読出し回路。 - （７）上記プリチャージ回路が互いに同等であり、それ
ぞれはＰ型ＭＯＳトランジスタにより構成され、その主
電極の１つは電源（Ｖｃｃ）に接続され、他方の主電極
は充電される上記ノードに接続され、ゲートは反転クロ
ック信号（＠ＣＬＫ＠）に接続されていることを特徴と
する請求項２に記載の読出し回路。 - （８）上記第１と第２のプリチャージ回路がそれぞれＰ
型ＭＯＳトランジスタにより構成され、その主電極の１
つは電源（Ｖｃｃ）に接続され、他方の主電極は充電さ
れる上記ノードに接続され、ゲートは反転クロック信号
（＠ＣＬＫ＠）に接続され、第３のプリチャージ回路は
Ｎ型ＭＯＳトランジスタにより構成され、その主電極の
１つはグラウンド（Ｖｓｓ）に接続され、他方の主電極
は充電される上記ノードに接続され、ゲートはクロック
信号（ＣＬＫ）に接続されていることを特徴とする請求
項３に記載の読出し回路。 - （９）上記読出し可能化信号が読出し命令で構成されて
いて遅延したメモリセルに入力されることを特徴とする
請求項２または３に記載の読出し回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8700449A FR2609831B1 (fr) | 1987-01-16 | 1987-01-16 | Circuit de lecture pour memoire |
| FR87449 | 1987-01-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63192146A true JPS63192146A (ja) | 1988-08-09 |
| JP2673945B2 JP2673945B2 (ja) | 1997-11-05 |
Family
ID=9346970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP672888A Expired - Lifetime JP2673945B2 (ja) | 1987-01-16 | 1988-01-14 | メモリの読出し回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4881199A (ja) |
| EP (1) | EP0279712B1 (ja) |
| JP (1) | JP2673945B2 (ja) |
| DE (1) | DE3869158D1 (ja) |
| FR (1) | FR2609831B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435679A (en) * | 1987-07-10 | 1989-02-06 | Sgs Thomson Microelectronics | Electric detector for binary logic level |
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|---|---|---|---|---|
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| US4851720A (en) * | 1988-09-02 | 1989-07-25 | Cypress Semiconductor Corporation | Low power sense amplifier for programmable logic device |
| FR2638869B1 (fr) * | 1988-11-10 | 1990-12-21 | Sgs Thomson Microelectronics | Dispositif de securite contre la detection non autorisee de donnees protegees |
| FR2690008B1 (fr) * | 1991-05-29 | 1994-06-10 | Gemplus Card Int | Memoire avec cellule memoire eeprom a effet capacitif et procede de lecture d'une telle cellule memoire. |
| US5412599A (en) * | 1991-09-26 | 1995-05-02 | Sgs-Thomson Microelectronics, S.R.L. | Null consumption, nonvolatile, programmable switch |
| FR2683342B1 (fr) * | 1991-10-31 | 1994-01-07 | Gemplus Card International | Circuit d'interface pour carte a circuit integre. |
| FR2686989B1 (fr) * | 1992-01-30 | 1997-01-17 | Gemplus Card Int | Procede de comptage de securite pour un compteur electronique binaire. |
| FR2703501B1 (fr) * | 1993-04-01 | 1995-05-19 | Gemplus Card Int | Circuit intégré pour carte à mémoire et procédé de décomptage d'unités dans une carte à mémoire. |
| FR2703526B1 (fr) * | 1993-04-02 | 1995-05-19 | Gemplus Card Int | Circuit de déclenchement automatique. |
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| FR2739737B1 (fr) * | 1995-10-09 | 1997-11-21 | Inside Technologies | Perfectionnements aux cartes a memoire |
| FR2739706B1 (fr) * | 1995-10-09 | 1997-11-21 | Inside Technologies | Perfectionnements aux cartes a memoire |
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| FR2779849B1 (fr) * | 1998-06-15 | 2000-07-28 | Schlumberger Ind Sa | Dispositif a circuit integre securise au moyen de lignes complementaires de bus |
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| GB2365153A (en) * | 2000-01-28 | 2002-02-13 | Simon William Moore | Microprocessor resistant to power analysis with an alarm state |
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| JPS6057598A (ja) * | 1983-09-07 | 1985-04-03 | Nec Corp | 読み出し専用メモリ |
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|---|---|---|---|---|
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| US4387444A (en) * | 1980-07-07 | 1983-06-07 | Hughes Aircraft Company | Non-volatile semiconductor memory cells |
| JPS601712B2 (ja) * | 1980-12-04 | 1985-01-17 | 株式会社東芝 | 半導体記憶装置 |
| JPS60113397A (ja) * | 1983-11-24 | 1985-06-19 | Fujitsu Ltd | プログラマブルリ−ドオンリメモリ装置 |
| JPS60252979A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | Ｃｍｏｓ入出力回路 |
| JPH0746515B2 (ja) * | 1984-12-28 | 1995-05-17 | 日本電気株式会社 | デコ−ダ回路 |
-
1987
- 1987-01-16 FR FR8700449A patent/FR2609831B1/fr not_active Expired
-
1988
- 1988-01-13 DE DE8888400059T patent/DE3869158D1/de not_active Expired - Fee Related
- 1988-01-13 EP EP88400059A patent/EP0279712B1/fr not_active Expired - Lifetime
- 1988-01-14 US US07/143,717 patent/US4881199A/en not_active Expired - Lifetime
- 1988-01-14 JP JP672888A patent/JP2673945B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057598A (ja) * | 1983-09-07 | 1985-04-03 | Nec Corp | 読み出し専用メモリ |
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| JPS6435679A (en) * | 1987-07-10 | 1989-02-06 | Sgs Thomson Microelectronics | Electric detector for binary logic level |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0279712B1 (fr) | 1992-03-18 |
| EP0279712A1 (fr) | 1988-08-24 |
| US4881199A (en) | 1989-11-14 |
| DE3869158D1 (de) | 1992-04-23 |
| FR2609831A1 (fr) | 1988-07-22 |
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| FR2609831B1 (fr) | 1989-03-31 |
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