JP2588485B2 - メモリの読出し回路 - Google Patents
メモリの読出し回路Info
- Publication number
- JP2588485B2 JP2588485B2 JP1678588A JP1678588A JP2588485B2 JP 2588485 B2 JP2588485 B2 JP 2588485B2 JP 1678588 A JP1678588 A JP 1678588A JP 1678588 A JP1678588 A JP 1678588A JP 2588485 B2 JP2588485 B2 JP 2588485B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- bit line
- memory cell
- circuit
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、モメリの読出し回路に関するものである。
ここで本発明が対象とするメモリには、EPROMやEEPROM
などの電気的にプログラム可能な不揮発性メモリのほ
か、電流または電圧の変化を検出することにより読出し
を行うことのできるメモリセルを備える他のあらゆるメ
モリが含まれる。
ここで本発明が対象とするメモリには、EPROMやEEPROM
などの電気的にプログラム可能な不揮発性メモリのほ
か、電流または電圧の変化を検出することにより読出し
を行うことのできるメモリセルを備える他のあらゆるメ
モリが含まれる。
従来の技術 例えばEPROMやEEPROM型のメモリでは、情報を記憶す
る各要素、すなわちメモリセルは、FAMOS（フローティ
ングゲートアバランシェ注入MOS）やSAMOS（スタックト
ゲートアバランシェ注入MOS）をはじめとするフローテ
ィングゲートMOSトランジスタで構成されている。この
型のトランジスタは２つの状態を取りうる。例えばＮチ
ャネルMOSトランジスタの場合、第１の状態ではフロー
ティングゲートに電荷がまったく捕えられていないか、
あるいは正電荷が捕えられている。このとき導通チャネ
ルがソースとドレインの間に形成されている。従って、
このトランジスタは導通し、閉じられたスイッチのよう
に振舞う。第２の状態では、電子がフローティングゲー
トに捕えられる。従って、この電子により基板内でのソ
ースとドレインの間の導通チャネルの形成が阻止され
る。この場合にはトランジスタは遮断され、開いたスイ
ッチのように振舞う。
る各要素、すなわちメモリセルは、FAMOS（フローティ
ングゲートアバランシェ注入MOS）やSAMOS（スタックト
ゲートアバランシェ注入MOS）をはじめとするフローテ
ィングゲートMOSトランジスタで構成されている。この
型のトランジスタは２つの状態を取りうる。例えばＮチ
ャネルMOSトランジスタの場合、第１の状態ではフロー
ティングゲートに電荷がまったく捕えられていないか、
あるいは正電荷が捕えられている。このとき導通チャネ
ルがソースとドレインの間に形成されている。従って、
このトランジスタは導通し、閉じられたスイッチのよう
に振舞う。第２の状態では、電子がフローティングゲー
トに捕えられる。従って、この電子により基板内でのソ
ースとドレインの間の導通チャネルの形成が阻止され
る。この場合にはトランジスタは遮断され、開いたスイ
ッチのように振舞う。
フローティングゲートMOSトランジスタにプログラム
するためには、通常の動作電圧よりも高い電圧を適当な
方法で制御ゲートと主電極の一方に印加し、フローティ
グゲートに電子の電荷を吸収させてその電荷を保存させ
る必要がある。フローティングゲートの電子の電荷はト
ランジスタの制御ゲートの導通閾値を増加させる。一
方、このようにしてプログラムされたメモリを読出すに
はプログラムされたフローティングゲートMOSトランジ
スタの閾値電圧よりも小さいがプログラムされていない
トランジスタの最小電圧よりも大きな電圧を制御ゲート
に印加する必要がある。この読出し電圧によりトランジ
スタが導通状態であるか遮断状態であるかを検出するこ
とができる。一般に、フローティングゲートMOSトラン
ジスタは電極の一方が電圧発生器の電圧でバイアスされ
たビット線に接続されている。他方の電極はグラウンド
または低電圧に接続されている。ビット線は電流または
電圧の検出器にも接続されている。この検出器は電圧発
生器からビット線に流された電流を測定する。従って、
メモリセルがプログラムされていない場合には、フロー
ティングゲートMOSトランジスタはオンとなり、プログ
ラムされていないトランジスタの閾値電圧よりも大きな
読出し電圧が印加されたときにこのトランジスタは導通
状態になる。すると検出器で電流変化または電圧降下が
検出される。メモリセルにプログラムがなされている第
２の場合には、電荷がトランジスタのフローティングゲ
ートに捕えられている。この場合、制御ゲートに印加さ
れた読出し電圧は、フローティングゲートに蓄積された
電荷により形成される導通チャネルのポテンシャル障壁
とは反対向きである。しかし、この読出し電圧はこのチ
ャネルを導通させるには不十分でありトランジスタは遮
断されたままである。この結果、ビット線の端に接続さ
れている検出器で電流または電圧の変化が検出されるこ
とはない。
するためには、通常の動作電圧よりも高い電圧を適当な
方法で制御ゲートと主電極の一方に印加し、フローティ
グゲートに電子の電荷を吸収させてその電荷を保存させ
る必要がある。フローティングゲートの電子の電荷はト
ランジスタの制御ゲートの導通閾値を増加させる。一
方、このようにしてプログラムされたメモリを読出すに
はプログラムされたフローティングゲートMOSトランジ
スタの閾値電圧よりも小さいがプログラムされていない
トランジスタの最小電圧よりも大きな電圧を制御ゲート
に印加する必要がある。この読出し電圧によりトランジ
スタが導通状態であるか遮断状態であるかを検出するこ
とができる。一般に、フローティングゲートMOSトラン
ジスタは電極の一方が電圧発生器の電圧でバイアスされ
たビット線に接続されている。他方の電極はグラウンド
または低電圧に接続されている。ビット線は電流または
電圧の検出器にも接続されている。この検出器は電圧発
生器からビット線に流された電流を測定する。従って、
メモリセルがプログラムされていない場合には、フロー
ティングゲートMOSトランジスタはオンとなり、プログ
ラムされていないトランジスタの閾値電圧よりも大きな
読出し電圧が印加されたときにこのトランジスタは導通
状態になる。すると検出器で電流変化または電圧降下が
検出される。メモリセルにプログラムがなされている第
２の場合には、電荷がトランジスタのフローティングゲ
ートに捕えられている。この場合、制御ゲートに印加さ
れた読出し電圧は、フローティングゲートに蓄積された
電荷により形成される導通チャネルのポテンシャル障壁
とは反対向きである。しかし、この読出し電圧はこのチ
ャネルを導通させるには不十分でありトランジスタは遮
断されたままである。この結果、ビット線の端に接続さ
れている検出器で電流または電圧の変化が検出されるこ
とはない。
このように、上記のEPROM型のメモリだと、特にビッ
トごとにメモリを読出すときに回路の電力消費に応じて
メモリセルの内容を読出すことができる。
トごとにメモリを読出すときに回路の電力消費に応じて
メモリセルの内容を読出すことができる。
発明が解決しようとする課題 このようになっていると読出すときに情報の内容を簡
単に知ることができるため、秘密データを記憶させるの
にメモリを利用する場合には問題がある。
単に知ることができるため、秘密データを記憶させるの
にメモリを利用する場合には問題がある。
本発明は、この課題を解決し、読出されるメモリセル
がプログラムされているかいないかに関係なく常に電流
の消費または電圧変化がある読出し回路を提供すること
を目的とする。
がプログラムされているかいないかに関係なく常に電流
の消費または電圧変化がある読出し回路を提供すること
を目的とする。
課題を解決するための手段 本発明によれば、メモリセルからなるマトリックスに
より構成されるメモリを備え、各メモリセルはそれぞれ
行デコーダと列デコーダにより選択された行と列により
アドレス可能である論理回路型の集積回路の読出しを行
うために、ビット線を介してメモリセルに接続されると
ともに、このビット線の第１のプリチャージ回路と、ア
ドレスされたメモリセルの状態が「０」であるか「１」
であるかどうかに依存するビット線が放電状態であるか
非放電状態であるかを検出する検出回路と、読出される
この状態を記憶するメモリ手段とを備える読出し回路で
あって、この読出し回路は、読出しモードにおいてビッ
ト線を上記のアドレスされたメモリセルの状態が「１」
であるか「０」であるかに関係なく放電させることので
きる手段と、この放電の瞬間を遅延させる手段とをさら
に備えることを特徴とする読出し回路が提供される。
より構成されるメモリを備え、各メモリセルはそれぞれ
行デコーダと列デコーダにより選択された行と列により
アドレス可能である論理回路型の集積回路の読出しを行
うために、ビット線を介してメモリセルに接続されると
ともに、このビット線の第１のプリチャージ回路と、ア
ドレスされたメモリセルの状態が「０」であるか「１」
であるかどうかに依存するビット線が放電状態であるか
非放電状態であるかを検出する検出回路と、読出される
この状態を記憶するメモリ手段とを備える読出し回路で
あって、この読出し回路は、読出しモードにおいてビッ
ト線を上記のアドレスされたメモリセルの状態が「１」
であるか「０」であるかに関係なく放電させることので
きる手段と、この放電の瞬間を遅延させる手段とをさら
に備えることを特徴とする読出し回路が提供される。
本発明の好ましい実施態様によれば、ビット線を放電
させることのできる上記手段は、メモリセルそのもの
と、このビット線とこのメモリセルの電極のうちの低電
圧に接続された電極の間に接続された第１のスイッチ手
段とで構成されており、この第１のスイッチ手段は読出
し操作の後に閉じられる。
させることのできる上記手段は、メモリセルそのもの
と、このビット線とこのメモリセルの電極のうちの低電
圧に接続された電極の間に接続された第１のスイッチ手
段とで構成されており、この第１のスイッチ手段は読出
し操作の後に閉じられる。
さらに、放電の瞬間を遅延させる上記手段は、コンデ
ンサとMOSトランジスタなどの第２のスイッチ手段とを
上記メモリセルと低電圧VSSまたはグラウンドの間に並
列に備え、この第２のスイッチ手段は放電がなされた後
に閉じられる。
ンサとMOSトランジスタなどの第２のスイッチ手段とを
上記メモリセルと低電圧VSSまたはグラウンドの間に並
列に備え、この第２のスイッチ手段は放電がなされた後
に閉じられる。
ビット線を効果的に放電するためには、放電の瞬間を
遅延させる上記手段に使用されるコンデンサの容量値を
このビット線の容量値よりも大きくして、このビット線
の電圧を低電圧VSSに近い値まで下げる。上記のコンデ
ンサの容量値はビット線の容量値の少なくとも10倍以上
であることが好ましい。
遅延させる上記手段に使用されるコンデンサの容量値を
このビット線の容量値よりも大きくして、このビット線
の電圧を低電圧VSSに近い値まで下げる。上記のコンデ
ンサの容量値はビット線の容量値の少なくとも10倍以上
であることが好ましい。
本発明の他の特徴および利点は、添付の図面を参照し
た以下の説明により明らかになろう。
た以下の説明により明らかになろう。
実施例 記述を簡単にするため、図面中の同一の要素には同一
の参照番号を付した。さらに、説明はCMOS技術によるMO
S回路に関して行う。もちろん当業者であれば、本発明
が他の技術、特にNMOS技術にも応用できることは明らか
であろう。
の参照番号を付した。さらに、説明はCMOS技術によるMO
S回路に関して行う。もちろん当業者であれば、本発明
が他の技術、特にNMOS技術にも応用できることは明らか
であろう。
第１図は、電気的にプログラム可能なEPROM型の不揮
発性メモリ１の図である。このメモリは、メモリセルが
フローティングゲートMOSトランジスタ２で構成されて
いる。さらに詳しく説明すると、MOSトランジスタ２は
２つの主電極３、４と、フローティングゲート５と、制
御ゲート６とを備えている。第１の主電極３、すなわち
図示された実施例のソースは、低電圧VSSまたはグラウ
ンドに接続されている。これに対して他方の電極４、す
なわちドレインはビット線と呼ばれる線７に接続されて
いる。制御ゲート６はワード線と呼ばれる別の接続線８
に接続されている。ビット線とワード線は行と列に配置
されてマトリックスを構成している。このマトリックス
の中に第１図のようにメモリセルが含まれる。このメモ
リは、行デコーダ９と列デコーダ10を主構成要素とする
手段を備えている。この手段は、メモリセルに記憶させ
る情報を表す電位、またはメモリセルに記憶された情報
の読出し命令を表す電位を行と列に印加するためのもの
である。例えば１個のメモリセルの読出しを行うために
は、対応するワード線を行デコーダ９の出力に発生した
電圧と等しい電圧にする。次に、列デコーダ10を用い
て、選択されたビット線の状態を対応するビット線７に
送る。このビット線７は、プリチャージ回路12により電
源電圧VCCにプリチャージされている。MOSトランジスタ
２は、フローティングゲート５に電荷が前もって捕えら
れているかいないかに応じて遮断状態が保たれるか、あ
るいは導通状態になる。マルチプレクサを構成する列デ
コーダ10を介してビット線７の一端に接続された読出し
回路11では、電流変化のあるなしが検出される。このこ
とから、問題のメモリセルが「１」にプログラムされて
いるか「０」にプログラムされているかがわかる。従っ
て、このタイプのメモリを用いると、メモリセルの状態
に応じて電流消費が観測されたりされなかったりする。
このようになっていると、先に述べたように、ビットご
とに読出すメモリの場合、さらには秘密データを含んで
いるメモリの場合には大きな問題がある。
発性メモリ１の図である。このメモリは、メモリセルが
フローティングゲートMOSトランジスタ２で構成されて
いる。さらに詳しく説明すると、MOSトランジスタ２は
２つの主電極３、４と、フローティングゲート５と、制
御ゲート６とを備えている。第１の主電極３、すなわち
図示された実施例のソースは、低電圧VSSまたはグラウ
ンドに接続されている。これに対して他方の電極４、す
なわちドレインはビット線と呼ばれる線７に接続されて
いる。制御ゲート６はワード線と呼ばれる別の接続線８
に接続されている。ビット線とワード線は行と列に配置
されてマトリックスを構成している。このマトリックス
の中に第１図のようにメモリセルが含まれる。このメモ
リは、行デコーダ９と列デコーダ10を主構成要素とする
手段を備えている。この手段は、メモリセルに記憶させ
る情報を表す電位、またはメモリセルに記憶された情報
の読出し命令を表す電位を行と列に印加するためのもの
である。例えば１個のメモリセルの読出しを行うために
は、対応するワード線を行デコーダ９の出力に発生した
電圧と等しい電圧にする。次に、列デコーダ10を用い
て、選択されたビット線の状態を対応するビット線７に
送る。このビット線７は、プリチャージ回路12により電
源電圧VCCにプリチャージされている。MOSトランジスタ
２は、フローティングゲート５に電荷が前もって捕えら
れているかいないかに応じて遮断状態が保たれるか、あ
るいは導通状態になる。マルチプレクサを構成する列デ
コーダ10を介してビット線７の一端に接続された読出し
回路11では、電流変化のあるなしが検出される。このこ
とから、問題のメモリセルが「１」にプログラムされて
いるか「０」にプログラムされているかがわかる。従っ
て、このタイプのメモリを用いると、メモリセルの状態
に応じて電流消費が観測されたりされなかったりする。
このようになっていると、先に述べたように、ビットご
とに読出すメモリの場合、さらには秘密データを含んで
いるメモリの場合には大きな問題がある。
ここで第２図を参照して、上記の問題点を解決するこ
とのできる本発明の読出し回路の実施例を説明する。
とのできる本発明の読出し回路の実施例を説明する。
本発明の読出し回路は、読出しモードにおいてメモリ
セルの状態が「１」であるか「０」であるかに関係なく
対応するビット線を放電させることのできる手段を備え
ている。この放電手段の主構成要素は、メモリセル２そ
のものと、このメモリセル２に並列に接続されたMOSト
ランジスタ20である。さらに詳しく説明すると、このMO
Sトランジスタ20の一方の電極、すなわちソース22はメ
モリセル２のソース３に接続されている。また、このMO
Sトランジスタ20の他方の電極、すなわちドレイン21は
メモリセル２のドレイン４に接続され、さらにビット線
７に接続されている。さらに、このMOSトランジスタ20
のゲート23はインバータ24を介して読出し可能化信号φ
１に接続されている。
セルの状態が「１」であるか「０」であるかに関係なく
対応するビット線を放電させることのできる手段を備え
ている。この放電手段の主構成要素は、メモリセル２そ
のものと、このメモリセル２に並列に接続されたMOSト
ランジスタ20である。さらに詳しく説明すると、このMO
Sトランジスタ20の一方の電極、すなわちソース22はメ
モリセル２のソース３に接続されている。また、このMO
Sトランジスタ20の他方の電極、すなわちドレイン21は
メモリセル２のドレイン４に接続され、さらにビット線
７に接続されている。さらに、このMOSトランジスタ20
のゲート23はインバータ24を介して読出し可能化信号φ
１に接続されている。
一方、読出し回路には、読出された状態を記憶するこ
とのできる手段が含まれている。この手段はMOSトラン
ジスタ16で構成されており、その電極の一方18は読出し
回路11に接続され、他方の電極17はビット線７のノード
Ｍに接続されている。このMOSトランジスタ16のゲート1
9には読出し可能化信号φ１が入力される。この点に関
しては後に説明する。また、ビット線のプリチャージ回
路12もノードＭに接続されている。このプリチャージ回
路12はMOSトランジスタで構成されており、そのソース1
4はノードＭに接続され、ドレイン13は電源電圧VCCに接
続されている。このMOSトランジスタの制御ゲート15に
は、メモリセル２の読出し前にビット線７を電源電圧V
CCにプリチャージするのに用いるプリチャージ信号Ｐが
入力される。
とのできる手段が含まれている。この手段はMOSトラン
ジスタ16で構成されており、その電極の一方18は読出し
回路11に接続され、他方の電極17はビット線７のノード
Ｍに接続されている。このMOSトランジスタ16のゲート1
9には読出し可能化信号φ１が入力される。この点に関
しては後に説明する。また、ビット線のプリチャージ回
路12もノードＭに接続されている。このプリチャージ回
路12はMOSトランジスタで構成されており、そのソース1
4はノードＭに接続され、ドレイン13は電源電圧VCCに接
続されている。このMOSトランジスタの制御ゲート15に
は、メモリセル２の読出し前にビット線７を電源電圧V
CCにプリチャージするのに用いるプリチャージ信号Ｐが
入力される。
メモリセルの状態が「１」であるか「０」であるかに
関係なくビット線を外部から同時に放電するため、読出
し回路は放電の瞬間を遅延させる手段をさらに備えてい
る。この放電遅延手段の主構成要素は、メモリセル２の
ソース３とMOSトランジスタ20のソース22に共通するノ
ードＮと低電圧VSSまたはグラウンドの間に接続された
スイッチ手段25に並列に接続されたコンデンサＣであ
る。このコンデンサＣは、ビット線を放電するにあたっ
て、メモリセル２に「０」がプログラムされているとき
にこのメモリセルを通じて放電される場合に得られる電
荷、あるいはこのメモリセル２に「１」がプログラムさ
れているときにこのメモリセル２の読出し後にオン状態
となるMOSトランジスタ20を通じて放電される場合に得
られる電荷を蓄える機能を有する。結局、このコンデン
サＣはスイッチ手段25が閉じられたときに放電される。
このスイッチ手段はMOSトランジスタ25で構成されてお
り、その一方の電極26はノードＮに接続され、他方の電
極27はグラウンドまたは低電圧に接続され、ゲート28に
はMOSトランジスタ20を導通または非導通にする制御を
行う信号φ２が入力される。
関係なくビット線を外部から同時に放電するため、読出
し回路は放電の瞬間を遅延させる手段をさらに備えてい
る。この放電遅延手段の主構成要素は、メモリセル２の
ソース３とMOSトランジスタ20のソース22に共通するノ
ードＮと低電圧VSSまたはグラウンドの間に接続された
スイッチ手段25に並列に接続されたコンデンサＣであ
る。このコンデンサＣは、ビット線を放電するにあたっ
て、メモリセル２に「０」がプログラムされているとき
にこのメモリセルを通じて放電される場合に得られる電
荷、あるいはこのメモリセル２に「１」がプログラムさ
れているときにこのメモリセル２の読出し後にオン状態
となるMOSトランジスタ20を通じて放電される場合に得
られる電荷を蓄える機能を有する。結局、このコンデン
サＣはスイッチ手段25が閉じられたときに放電される。
このスイッチ手段はMOSトランジスタ25で構成されてお
り、その一方の電極26はノードＮに接続され、他方の電
極27はグラウンドまたは低電圧に接続され、ゲート28に
はMOSトランジスタ20を導通または非導通にする制御を
行う信号φ２が入力される。
次に、第３図のタイムチャートを参照して第２図の読
出し回路の動作を説明する。
出し回路の動作を説明する。
期間ａにおいては、プリチャージ信号Ｐと制御信号φ
２が論理値「１」の状態にある。
２が論理値「１」の状態にある。
従って、ビット線７は、信号BLで示したように電源電
圧VCCにプリチャージされる。一方キャパシタＣは導通
状態のMOSトランジスタ25を通じて放電されて、ノード
Ｎが低電圧VSSまたはグラウンドとほぼ等しい電圧にな
る。このプリチャージ期間が終了すると、プリチャージ
信号Ｐと制御信号φ２は論理値「０」のレベルに戻る。
続く期間ｂにおいては、読出し制御信号WLがメモリセル
２の制御ゲート６に送られる。すなわち、読出し制御信
号WLが論理値「１」になる。メモリセル２に論理値
「０」がプログラムされている場合には、このメモリセ
ルがオン状態になってビット線７が放電され、メモリセ
ル２を通じてコンデンサＣに電荷が蓄積される。これと
は逆にメモリセル２に論理値「１」がプログラムされて
いる場合には、このメモリセル２はオフ状態になってビ
ット線は電源電圧VCCにとどまる。期間ａとｂでは読出
し可能化信号φ１が論理値「１」であるため、MOSトラ
ンジスタ16はオンである。この結果として、このMOSト
ランジスタ16と読出し回路11の間のノードＯは、メモリ
セルがプログラムされているかいないかに応じて論理値
「１」または「０」になる。さらに、ゲート23が反転読
出し可能化信号▲▼に制御されるMOSトランジスタ2
0はオフになる。
圧VCCにプリチャージされる。一方キャパシタＣは導通
状態のMOSトランジスタ25を通じて放電されて、ノード
Ｎが低電圧VSSまたはグラウンドとほぼ等しい電圧にな
る。このプリチャージ期間が終了すると、プリチャージ
信号Ｐと制御信号φ２は論理値「０」のレベルに戻る。
続く期間ｂにおいては、読出し制御信号WLがメモリセル
２の制御ゲート６に送られる。すなわち、読出し制御信
号WLが論理値「１」になる。メモリセル２に論理値
「０」がプログラムされている場合には、このメモリセ
ルがオン状態になってビット線７が放電され、メモリセ
ル２を通じてコンデンサＣに電荷が蓄積される。これと
は逆にメモリセル２に論理値「１」がプログラムされて
いる場合には、このメモリセル２はオフ状態になってビ
ット線は電源電圧VCCにとどまる。期間ａとｂでは読出
し可能化信号φ１が論理値「１」であるため、MOSトラ
ンジスタ16はオンである。この結果として、このMOSト
ランジスタ16と読出し回路11の間のノードＯは、メモリ
セルがプログラムされているかいないかに応じて論理値
「１」または「０」になる。さらに、ゲート23が反転読
出し可能化信号▲▼に制御されるMOSトランジスタ2
0はオフになる。
期間ｃでは、読出し可能化信号φ１が論理値「０」に
なる。その結果MOSトランジスタ16がオフとなり、ノー
ドＯには読出されたメモリセルの状態が記憶される。こ
れと同時にMOSトランジスタ20がオンとなってビット線
７が放電され、メモリセル２が既に放電されてしまって
いるのでなければ電荷がこのMOSトランジスタ20を通過
してコンデンサＣに蓄えられる。期間ｄでは制御信号φ
２が論理値「１」になる。この結果、コンデンサＣはMO
Sトランジスタ25を通じて放電されて電圧VSSになる。実
際にはこの時間を省略して、ビット線のプリチャージ期
間に放電を行うことができる。この場合、制御信号φ２
は、MOSトランジスタ12を使用するかMOSトランジスタ25
を使用するかに応じてプリチャージ信号Ｐまたは反転プ
リチャージ信号のいずれかになる。図示の実施例で
は、MOSトランジスタ12、25はＮ型トランジスタであ
る。しかし、当業者であれば、トランジスタ15と20の両
方またいずれか一方をＰ型トランジスタにできることが
明らかであろう。同様に、MOSトランジスタ20と16はＮ
型トランジスタであるが、Ｐ型MOSトランジスタにする
こともできる。
なる。その結果MOSトランジスタ16がオフとなり、ノー
ドＯには読出されたメモリセルの状態が記憶される。こ
れと同時にMOSトランジスタ20がオンとなってビット線
７が放電され、メモリセル２が既に放電されてしまって
いるのでなければ電荷がこのMOSトランジスタ20を通過
してコンデンサＣに蓄えられる。期間ｄでは制御信号φ
２が論理値「１」になる。この結果、コンデンサＣはMO
Sトランジスタ25を通じて放電されて電圧VSSになる。実
際にはこの時間を省略して、ビット線のプリチャージ期
間に放電を行うことができる。この場合、制御信号φ２
は、MOSトランジスタ12を使用するかMOSトランジスタ25
を使用するかに応じてプリチャージ信号Ｐまたは反転プ
リチャージ信号のいずれかになる。図示の実施例で
は、MOSトランジスタ12、25はＮ型トランジスタであ
る。しかし、当業者であれば、トランジスタ15と20の両
方またいずれか一方をＰ型トランジスタにできることが
明らかであろう。同様に、MOSトランジスタ20と16はＮ
型トランジスタであるが、Ｐ型MOSトランジスタにする
こともできる。
本発明の別の特徴によれば、コンデンサＣの容量値を
ビット線７の容量値よりも大きくして、ノードＮの電圧
がビット線を放電するのに十分な低い値となるようにす
る必要がある。ところで、コンデンサＣの容量値はビッ
ト線の容量値の少なくとも10倍以上にすることが好まし
い。というのは、電荷がコンデンサＣとビット線の容量
CBLとに分配された後にはノードＮの電圧が以下の式で
表される値になるからである。
ビット線７の容量値よりも大きくして、ノードＮの電圧
がビット線を放電するのに十分な低い値となるようにす
る必要がある。ところで、コンデンサＣの容量値はビッ
ト線の容量値の少なくとも10倍以上にすることが好まし
い。というのは、電荷がコンデンサＣとビット線の容量
CBLとに分配された後にはノードＮの電圧が以下の式で
表される値になるからである。
ここで、Ｃ＝10CBLとし、VCC＝５ボルトにすると、VN
≒0.45ボルトとなる。
≒0.45ボルトとなる。
また、ビット線を放電して電荷をコンデンサＣに蓄え
ることにより、ビット線がメモリセルを通じて放電され
るかMOSトランジスタ20を通じて放電されるかに応じた
ビット線の放電の開始時刻の差をなくすことができる。
なぜなら、MOSトランジスタ20がアクティブになるのは
読出し操作終了後だからである。
ることにより、ビット線がメモリセルを通じて放電され
るかMOSトランジスタ20を通じて放電されるかに応じた
ビット線の放電の開始時刻の差をなくすことができる。
なぜなら、MOSトランジスタ20がアクティブになるのは
読出し操作終了後だからである。
第４図は本発明の読出し回路を応用したメモリセルマ
トリックスの図である。
トリックスの図である。
この場合、ノードＮと低電圧VSSの間に並列に接続さ
れたコンデンサＣとMOSトランジスタ25とで構成される
放電遅延手段は、同一のワード線８により制御されるす
べてのメモリセルに共通である。または、それどころ
か、この放電遅延手段はメモリセルマトリックス１の全
メモリセルに共通である。さらに、この図からわかるよ
うに、MOSトランジスタ20はビット線７と全メモリセル
に共通するノードＮの間に接続されており、そのゲート
はすべてインバータ24を介して読出し可能化信号φ１に
接続されている。また、MOSトランジスタ16は全ビット
線７に共通であり、読出し回路11とマルチプレクサを構
成している列デコーダ10の間に接続されている。この回
路の動作は第２図を参照して説明した読出し回路の動作
と同じである。
れたコンデンサＣとMOSトランジスタ25とで構成される
放電遅延手段は、同一のワード線８により制御されるす
べてのメモリセルに共通である。または、それどころ
か、この放電遅延手段はメモリセルマトリックス１の全
メモリセルに共通である。さらに、この図からわかるよ
うに、MOSトランジスタ20はビット線７と全メモリセル
に共通するノードＮの間に接続されており、そのゲート
はすべてインバータ24を介して読出し可能化信号φ１に
接続されている。また、MOSトランジスタ16は全ビット
線７に共通であり、読出し回路11とマルチプレクサを構
成している列デコーダ10の間に接続されている。この回
路の動作は第２図を参照して説明した読出し回路の動作
と同じである。
ここでは本発明をEPROMを例にとって説明した。しか
し、ビット線をプリチャージしてこのビット線の電流ま
たは電圧の変化を検出することによりメモリセルを読出
すことのできるEEPROMやそれ以外のあらゆるメモリにも
もちろん本発明を適用することができる。
し、ビット線をプリチャージしてこのビット線の電流ま
たは電圧の変化を検出することによりメモリセルを読出
すことのできるEEPROMやそれ以外のあらゆるメモリにも
もちろん本発明を適用することができる。
第１図は、本発明を適用することのできるEPROMの概略
図である。 第２図は、本発明の読出し回路とEPROMのメモリセルの
概略図である。 第３図は、第２図の読出し回路の主な制御信号のタイム
チャートである。 第４図は、本発明の読出し回路を備えるEPROMの概略図
である。 （主な参照番号） １……メモリ、２……フローティングゲートMOSトラン
ジスタ、５……フローティングゲート、６……制御ゲー
ト、７……ビット線、８……ワード線、９……行デコー
ダ、10……列デコーダ、11……読出し回路、12……プリ
チャージ回路、16、20、25……MOSトランジスタ、24…
…インバータ、Ｐ……プリチャージ信号、WL……読出し
制御信号、φ１……読出し可能化信号、φ２……制御信
号
図である。 第２図は、本発明の読出し回路とEPROMのメモリセルの
概略図である。 第３図は、第２図の読出し回路の主な制御信号のタイム
チャートである。 第４図は、本発明の読出し回路を備えるEPROMの概略図
である。 （主な参照番号） １……メモリ、２……フローティングゲートMOSトラン
ジスタ、５……フローティングゲート、６……制御ゲー
ト、７……ビット線、８……ワード線、９……行デコー
ダ、10……列デコーダ、11……読出し回路、12……プリ
チャージ回路、16、20、25……MOSトランジスタ、24…
…インバータ、Ｐ……プリチャージ信号、WL……読出し
制御信号、φ１……読出し可能化信号、φ２……制御信
号
Claims (9)
- 【請求項１】メモリセルからなるマトリックスにより構
成されるメモリを備え、各メモリセルはそれぞれ行デコ
ーダと列デコーダにより選択された行と列によりアドレ
ス可能である論理回路型の集積回路の読出しを行うため
に、ビット線を介してメモリセルに接続されるととも
に、このビット線のプリチャージ回路と、アドレスされ
たメモリセルの状態が「０」であるか「１」であるかど
うかに依存するビット線が放電状態であるか非放電状態
であるかを検出する検出回路と、読出されるこの状態を
記憶するメモリ手段とを備える読出し回路であって、こ
の読出し回路は、読出しモードにおいてビット線を上記
のアドレスされたメモリセルの状態が「１」であるか
「０」であるかに関係なく放電させることのできる手段
と、この放電の瞬間を遅延させる手段とをさらに備える
ことを特徴とする読出し回路。 - 【請求項２】ビット線を放電させることのできる上記手
段が、メモリセルそのものと、このビット線とこのメモ
リセルの電極のうちの低電圧に接続された電極の間に接
続された第１のスイッチ手段とで構成されており、この
第１のスイッチ手段は読出し操作の後に閉じられること
を特徴とする請求項１に記載の読出し回路。 - 【請求項３】上記第１のスイッチ手段が反転読出し可能
化信号により制御されることを特徴とする請求項２に記
載の読出し回路。 - 【請求項４】放電の瞬間を遅延させる上記手段が、コン
デンサと第２のスイッチ手段とを上記メモリセルと低電
圧（VSS）またはグラウンドの間に並列に備え、この第
２のスイッチ手段は放電がなされた後に閉じられること
を特徴とする請求項１に記載の読出し回路。 - 【請求項５】上記コンデンサの容量値が少なくともビッ
ト線の容量値の10倍以上であることを特徴とする請求項
４に記載の読出し回路。 - 【請求項６】上記第１のスイッチ手段がMOSトランジス
タにより構成され、そのゲートはこの第１のスイッチ手
段の開閉信号を受信することを特徴とする請求項２に記
載の読出し回路。 - 【請求項７】上記第２のスイッチ手段がMOSトランジス
タにより構成され、そのゲートはこの第２のスイッチ手
段の開閉信号を受信することを特徴とする請求項４に記
載の読出し回路。 - 【請求項８】上記プリチャージ回路がMOSトランジスタ
により構成されており、その一方の電極はビット線に接
続され、他方の電極は電源に接続され、ゲートは読出し
前に上記ビット線をプリチャージすることのできるプリ
チャージ信号を受けるように接続されていることを特徴
とする請求項１に記載の読出し回路。 - 【請求項９】読出した状態を記憶する上記メモリ手段が
ビット線と上記検出回路の間に接続されたMOSトランジ
スタにより構成されていて、読出し操作後にこの検出回
路を分離することが可能であり、このMOSトランジスタ
のゲートは読出し可能化信号により制御されることを特
徴とする請求項１に記載の読出し回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8700931A FR2610134B1 (fr) | 1987-01-27 | 1987-01-27 | Circuit de lecture pour memoire |
| FR8700931 | 1987-01-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63195899A JPS63195899A (ja) | 1988-08-12 |
| JP2588485B2 true JP2588485B2 (ja) | 1997-03-05 |
Family
ID=9347305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1678588A Expired - Lifetime JP2588485B2 (ja) | 1987-01-27 | 1988-01-27 | メモリの読出し回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4896298A (ja) |
| EP (1) | EP0278832B1 (ja) |
| JP (1) | JP2588485B2 (ja) |
| DE (1) | DE3865312D1 (ja) |
| FR (1) | FR2610134B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991003054A1 (en) * | 1989-08-18 | 1991-03-07 | Motorola, Inc. | Memory cell |
| US5153854A (en) * | 1989-08-18 | 1992-10-06 | Motorola, Inc. | EEPROM memory system having selectable programming voltage for low power readability |
| JP3060680B2 (ja) * | 1990-11-30 | 2000-07-10 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| FR2690008B1 (fr) * | 1991-05-29 | 1994-06-10 | Gemplus Card Int | Memoire avec cellule memoire eeprom a effet capacitif et procede de lecture d'une telle cellule memoire. |
| JP2637314B2 (ja) * | 1991-08-30 | 1997-08-06 | 株式会社東芝 | 不揮発性メモリ回路 |
| FR2683342B1 (fr) * | 1991-10-31 | 1994-01-07 | Gemplus Card International | Circuit d'interface pour carte a circuit integre. |
| FR2686989B1 (fr) * | 1992-01-30 | 1997-01-17 | Gemplus Card Int | Procede de comptage de securite pour un compteur electronique binaire. |
| FR2703501B1 (fr) * | 1993-04-01 | 1995-05-19 | Gemplus Card Int | Circuit intégré pour carte à mémoire et procédé de décomptage d'unités dans une carte à mémoire. |
| FR2703526B1 (fr) * | 1993-04-02 | 1995-05-19 | Gemplus Card Int | Circuit de déclenchement automatique. |
| FR2705810B1 (fr) * | 1993-05-26 | 1995-06-30 | Gemplus Card Int | Puce de carte à puce munie d'un moyen de limitation du nombre d'authentifications. |
| US7480183B2 (en) * | 2006-07-05 | 2009-01-20 | Panasonic Corporation | Semiconductor memory device, and read method and read circuit for the same |
| US9093141B2 (en) | 2011-12-16 | 2015-07-28 | Intermec Ip Corp. | Phase change memory devices, method for encoding, and methods for storing data |
| KR102580945B1 (ko) * | 2016-11-17 | 2023-09-20 | 삼성전자주식회사 | 디커플링 회로를 포함하는 비휘발성 메모리 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601712B2 (ja) * | 1980-12-04 | 1985-01-17 | 株式会社東芝 | 半導体記憶装置 |
| US4545038A (en) * | 1982-04-05 | 1985-10-01 | Texas Instruments Incorporated | Precharged discharge sensing for EPROM |
-
1987
- 1987-01-27 FR FR8700931A patent/FR2610134B1/fr not_active Expired
-
1988
- 1988-01-25 US US07/147,902 patent/US4896298A/en not_active Expired - Lifetime
- 1988-01-26 EP EP88400162A patent/EP0278832B1/fr not_active Expired - Lifetime
- 1988-01-26 DE DE8888400162T patent/DE3865312D1/de not_active Expired - Lifetime
- 1988-01-27 JP JP1678588A patent/JP2588485B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3865312D1 (de) | 1991-11-14 |
| FR2610134B1 (fr) | 1989-03-31 |
| FR2610134A1 (fr) | 1988-07-29 |
| US4896298A (en) | 1990-01-23 |
| EP0278832A2 (fr) | 1988-08-17 |
| JPS63195899A (ja) | 1988-08-12 |
| EP0278832A3 (en) | 1988-09-07 |
| EP0278832B1 (fr) | 1991-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6175523B1 (en) | Precharging mechanism and method for NAND-based flash memory devices | |
| US5406510A (en) | Non-volatile memory | |
| JP2673945B2 (ja) | メモリの読出し回路 | |
| US6240020B1 (en) | Method of bitline shielding in conjunction with a precharging scheme for nand-based flash memory devices | |
| US7301797B2 (en) | Method of operating semiconductor integrated circuit including SRAM block and semiconductor integrated circuit including SRAM block | |
| US20030169625A1 (en) | Programmable conductor random access memory and method for sensing same | |
| US5523971A (en) | Non-volatile memory cell for programmable logic device | |
| US5748529A (en) | Integrated circuit memory devices having direct read capability | |
| EP0938096B1 (en) | Ferroelectric memory device | |
| JP2588485B2 (ja) | メモリの読出し回路 | |
| WO2000026919A1 (en) | Ferroelectric memory with increased switching voltage | |
| JPS62164300A (ja) | 電気的に消去可能なプログラム可能な半導体メモリ・セル | |
| US5040148A (en) | Semiconductor memory device with address transition actuated dummy cell | |
| FR2606199A1 (fr) | Circuit integre du type circuit logique comportant une memoire non volatile programmable electriquement | |
| US5402382A (en) | Nonvolatile semiconductor memory device capable of erasing by a word line unit | |
| US6477103B1 (en) | Reprogrammable fuse and method of operating | |
| US6600672B2 (en) | Semiconductor memory device | |
| KR100323985B1 (ko) | 반도체 기억 장치 | |
| JP3600054B2 (ja) | 不揮発性半導体メモリ装置 | |
| US20050111277A1 (en) | Non-volatile memory control techniques | |
| US4926379A (en) | Data read circuit for use in semiconductor memory device | |
| JPH0845285A (ja) | 半導体記憶装置 | |
| US6535446B2 (en) | Two stage low voltage ferroelectric boost circuit | |
| US6744672B2 (en) | Non-volatile semiconductor memory device capable of high-speed data reading | |
| JPH10135417A (ja) | 強誘電体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |