JPS601712B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS601712B2 JPS601712B2 JP55171309A JP17130980A JPS601712B2 JP S601712 B2 JPS601712 B2 JP S601712B2 JP 55171309 A JP55171309 A JP 55171309A JP 17130980 A JP17130980 A JP 17130980A JP S601712 B2 JPS601712 B2 JP S601712B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- data lines
- transistors
- pulse
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
この発明は半導体記憶装置に関する。
半導体記憶菱鷹の一種であるＭＯＳ型ダイナミックメモ
リにおいては、高集積化を実現するためにメモリセルと
して１個のトランジスタと１個の容量を用いた、いわゆ
る１トランジスタノセル方式のものが盛んに使用されて
いる。
リにおいては、高集積化を実現するためにメモリセルと
して１個のトランジスタと１個の容量を用いた、いわゆ
る１トランジスタノセル方式のものが盛んに使用されて
いる。
この方式のメモリセルでは自体に塊難蹟作用がないため
データ線の信号電圧は極〈わずか（たとえば数十ｍＶ程
度）であり、これを検出するには高感組度のセンスアン
プが必要となる。またセンスアンプを高感度とするため
にはセンスアンプの初期電圧の設定が重要な議題となっ
てくる。第１図は一般的なダイナミックメモリにおける
センスアンプ付近の構成を示すものである。
データ線の信号電圧は極〈わずか（たとえば数十ｍＶ程
度）であり、これを検出するには高感組度のセンスアン
プが必要となる。またセンスアンプを高感度とするため
にはセンスアンプの初期電圧の設定が重要な議題となっ
てくる。第１図は一般的なダイナミックメモリにおける
センスアンプ付近の構成を示すものである。
図においてＳＡはセンスアンプであり、このセンスアン
プＳＡには一対のデータ線ＤＬ，ＤＬが接続される。ま
た上記データ線ＤＬ，ＤＬには複数個のメモリセルＭＣ
，ＭＣ、ダミーセルＤＣ，ＤＣ、および再生回路ＲＣ，
ＲＣがそれぞれ接続される。そして上記一対のデータ線
ＤＬ，ＤＬには同数のメモリセルＭＣ，ＭＣが接続され
、たとえばこのダイナミックメモリの記憶容量が１肌ビ
ットの場合にはそれぞれ６７個ずつが接続される。上記
センスアンプＳＡはそのゲートにプリチャージパルスＪ
ｐが与えられる高電位側電源電圧ＶＤＤ供給用のＭＯＢ
トランジスタＴ，、同じくプリチャージパルス◇ｐが与
えられる充電および短絡用のＭＯＳトランジスタＬ・Ｔ
８、交差接続された電圧増幅用のＭＯＳトランジスタＴ
４，公、およびそのゲートにセンスアンプ駆動パルス◇
ｓＡが与えられるセンスアンプ駆動粥のＭＯＳトランジ
スタＴ６等から構成されている。
プＳＡには一対のデータ線ＤＬ，ＤＬが接続される。ま
た上記データ線ＤＬ，ＤＬには複数個のメモリセルＭＣ
，ＭＣ、ダミーセルＤＣ，ＤＣ、および再生回路ＲＣ，
ＲＣがそれぞれ接続される。そして上記一対のデータ線
ＤＬ，ＤＬには同数のメモリセルＭＣ，ＭＣが接続され
、たとえばこのダイナミックメモリの記憶容量が１肌ビ
ットの場合にはそれぞれ６７個ずつが接続される。上記
センスアンプＳＡはそのゲートにプリチャージパルスＪ
ｐが与えられる高電位側電源電圧ＶＤＤ供給用のＭＯＢ
トランジスタＴ，、同じくプリチャージパルス◇ｐが与
えられる充電および短絡用のＭＯＳトランジスタＬ・Ｔ
８、交差接続された電圧増幅用のＭＯＳトランジスタＴ
４，公、およびそのゲートにセンスアンプ駆動パルス◇
ｓＡが与えられるセンスアンプ駆動粥のＭＯＳトランジ
スタＴ６等から構成されている。
なおトランジスタＴ２，公は各センスアンプに設けられ
るが、電圧供給トランジスタＴ，‘よセンスアンプ毎に
設けても良いが全センスアンプ（１磯ビットの場合は１
２８コ）に１コ設けるのが普通である。そして上記トラ
ンジスタＴ２とＴ４との直列接続点には上記一対の一方
のデータ線ＤＬが接続され、トランジスタＴ３とＴ５と
の直列接続点には他方のデータ線ＤＬが接続される。上
記各メモリセルＭＣ，ＭＣは図中破線で函こんだ部分に
例示するように、一方の端子がデータ線ＤＬまたはＤＬ
に接続されるとともにゲートが一つの行線ＷＬまたはＷ
Ｌに接続されたＭＯＳトランジスタＴ７と、このＭＯＳ
トランジスタＴ７の他方の端子と電源電圧ＶＤＤとの間
に接続された容量Ｃｓとから構成されている。
るが、電圧供給トランジスタＴ，‘よセンスアンプ毎に
設けても良いが全センスアンプ（１磯ビットの場合は１
２８コ）に１コ設けるのが普通である。そして上記トラ
ンジスタＴ２とＴ４との直列接続点には上記一対の一方
のデータ線ＤＬが接続され、トランジスタＴ３とＴ５と
の直列接続点には他方のデータ線ＤＬが接続される。上
記各メモリセルＭＣ，ＭＣは図中破線で函こんだ部分に
例示するように、一方の端子がデータ線ＤＬまたはＤＬ
に接続されるとともにゲートが一つの行線ＷＬまたはＷ
Ｌに接続されたＭＯＳトランジスタＴ７と、このＭＯＳ
トランジスタＴ７の他方の端子と電源電圧ＶＤＤとの間
に接続された容量Ｃｓとから構成されている。
ダミーセルＤＣ，ＤＣは一方の端子がデータ線ＤＬ、ま
たはＤＬに接続されるとともにゲートがダミー行線ＷＷ
またはＷＬｄに接続されたＭＯＳトランジスタＴ８と、
このトランジスタＴＢの他方の端子と電源電圧ＶＤＤと
の間に接続され上記容量Ｃｓの略半分の値に設定された
容量Ｃｓｄと、上記トランジスタＴ８と容量Ｃｓｄとの
直列接続点と低電位側電源電圧Ｖｓｓとの間に接続され
たＭＯＳトランジスタＴ９とから構成され、このトラン
ジスタＴ９のゲートには前記プリチャージパルス？ｐが
与えられる。
たはＤＬに接続されるとともにゲートがダミー行線ＷＷ
またはＷＬｄに接続されたＭＯＳトランジスタＴ８と、
このトランジスタＴＢの他方の端子と電源電圧ＶＤＤと
の間に接続され上記容量Ｃｓの略半分の値に設定された
容量Ｃｓｄと、上記トランジスタＴ８と容量Ｃｓｄとの
直列接続点と低電位側電源電圧Ｖｓｓとの間に接続され
たＭＯＳトランジスタＴ９とから構成され、このトラン
ジスタＴ９のゲートには前記プリチャージパルス？ｐが
与えられる。
また再生回路ＲＣ，ＲＣの一方の端子がデータ線ＤＬま
さはＤＬに接続されるとともにゲートが電源電圧ＶＤＤ
に接続されたバリア用ＭＯＳトランジスタＴ，。
さはＤＬに接続されるとともにゲートが電源電圧ＶＤＤ
に接続されたバリア用ＭＯＳトランジスタＴ，。
と、ソースがデータ線ＤＬまたはＤＬに接続されるとと
もにドレィンが電源電圧ＶＤＤに接続されかつゲートが
上記トランジスタＴ，ｏの他方の端子に接続されたＭＯ
ＳトランジスタＴ，．と上記トランジスタＴ，。の他方
の端子とトランジスタＴ，．のゲートとの共通接続点Ｎ
．またはＮ２と再生パルス◇Ｒ８Ｆとの間に接続された
容量ＣＤとから構成されている。なお上記トランジスタ
Ｔ，〜Ｔ，．はすべてＮチャネルェンハンスメント型の
ものが使用されてる。
もにドレィンが電源電圧ＶＤＤに接続されかつゲートが
上記トランジスタＴ，ｏの他方の端子に接続されたＭＯ
ＳトランジスタＴ，．と上記トランジスタＴ，。の他方
の端子とトランジスタＴ，．のゲートとの共通接続点Ｎ
．またはＮ２と再生パルス◇Ｒ８Ｆとの間に接続された
容量ＣＤとから構成されている。なお上記トランジスタ
Ｔ，〜Ｔ，．はすべてＮチャネルェンハンスメント型の
ものが使用されてる。
次に上記のような構成のメモリの、従来の動作を第２図
のタイミングチャートを用いて説明する。まず外部制御
パルスＣＥが“０”になり活性サイクル（ａｃｔｉｖｅ
ｃｙｃｌｅ）からプリチヤージサイクル（ｐｒｅｃｈａ
ｒ鉾ｃｙｃｌｅ）に移ると、前の活性サイクルで活性化
されていた行線ＷＬ、ダミー行線ＷＬｄ、センスアンプ
駆動パルスぐｓＡ、再生パルスＪＲＥＦがそれぞれ“０
”に放電され、その後プリチャージパルスぐｐが“１”
になる。
のタイミングチャートを用いて説明する。まず外部制御
パルスＣＥが“０”になり活性サイクル（ａｃｔｉｖｅ
ｃｙｃｌｅ）からプリチヤージサイクル（ｐｒｅｃｈａ
ｒ鉾ｃｙｃｌｅ）に移ると、前の活性サイクルで活性化
されていた行線ＷＬ、ダミー行線ＷＬｄ、センスアンプ
駆動パルスぐｓＡ、再生パルスＪＲＥＦがそれぞれ“０
”に放電され、その後プリチャージパルスぐｐが“１”
になる。
ブリチヤージパルス？Ｐが“１”になると、トランジス
タＴ，，Ｔ２，Ｔ３，を通してデータ線ＤＬ，ＤＬがプ
リチャージされるとともに、トランジスタＴ２，Ｔ３を
通して両データ線ＤＬ，ＤＬが短絡されＤＬ，ＤＬは同
電位に設定される。このときデータ線ＤＬ，ＤＬに存在
している浮遊容量ＣＤを減じたり、データ線電圧の再生
のやり易さ等から両データ線ＤＬ，ＤＬをその最高電圧
ＶＤＤまで充電するのが一般的で、そのためにプリチャ
ージパルス◇ｐの“１”に相当する電圧は（ＶＤＤ＋Ｖ
ＴＨ」以上（ＶＴＨはトランジスタＬおよびＴ３のスレ
ッショルド電圧）にする必要がある。またプリチャージ
パルス◇ｐによってダミーセルＤＣ，Ｄ５ａ内の容量Ｃ
ｓｄもＶｓｓすなわち“０”に放電これ初期、状態に認
定される。次に外部制御パルスＣＥが“１”になりメモ
リが活性化されると、プリチャージパルスＪｐは“０”
に変わる必要があるが、データ線ＤＬ，ＤＬのプリチャ
ージおよび同電位への設定を充分に行うため、ＣＥが“
１”になってもしばら〈の間は“１”に設定される。
タＴ，，Ｔ２，Ｔ３，を通してデータ線ＤＬ，ＤＬがプ
リチャージされるとともに、トランジスタＴ２，Ｔ３を
通して両データ線ＤＬ，ＤＬが短絡されＤＬ，ＤＬは同
電位に設定される。このときデータ線ＤＬ，ＤＬに存在
している浮遊容量ＣＤを減じたり、データ線電圧の再生
のやり易さ等から両データ線ＤＬ，ＤＬをその最高電圧
ＶＤＤまで充電するのが一般的で、そのためにプリチャ
ージパルス◇ｐの“１”に相当する電圧は（ＶＤＤ＋Ｖ
ＴＨ」以上（ＶＴＨはトランジスタＬおよびＴ３のスレ
ッショルド電圧）にする必要がある。またプリチャージ
パルス◇ｐによってダミーセルＤＣ，Ｄ５ａ内の容量Ｃ
ｓｄもＶｓｓすなわち“０”に放電これ初期、状態に認
定される。次に外部制御パルスＣＥが“１”になりメモ
リが活性化されると、プリチャージパルスＪｐは“０”
に変わる必要があるが、データ線ＤＬ，ＤＬのプリチャ
ージおよび同電位への設定を充分に行うため、ＣＥが“
１”になってもしばら〈の間は“１”に設定される。
その後プリチャージパルス◇ｐが“０”に放電した後、
選択された一つの行線ＷＬ（１腿ビットの場合は１２８
本のうちの一つ）と、センスアンプＳＭを中心にしてこ
の行線ＷＬと反対側のダミー行線ＷＷとが“１”〔メモ
リセルの電荷利用向上のため（ＶＤＤ＋ＶＴＨ）以上の
電圧にする〕になり、メモリセルＭＣおよびダミーセル
ＤＣそれぞれの容量に蓄えられていた電荷がデータ線Ｄ
Ｌ，ＤＬに読み出される。このときメモリセルＭＣ内の
容量Ｃｓとデータ線ＤＬに存在する浮遊容量ＣＤとの容
量比に従って電荷が再分配されて信号電圧が発生する（
すなわちデータ線ＷＬの電位は減少する）が、データ線
ＷＬの浮遊容量ＣｏはメモリセルＭＣ内の容量Ｃｓより
も極めて大きいため（ＣＤ＞＞Ｃｓ）信号電圧は微小電
圧となる。またダミーセルＤＣ内の容量Ｃｓｄはメモリ
セルＭＣ内の容量Ｃｓの略半分の値に設定されているの
で、メモリセルＭＣの記憶データ“０”，“１”に対す
るデータ線ＷＬの電位振幅の略中間電位に相当する信号
がデータ線ＤＬ‘こ発生し、交差接続されたトランジス
タＴ４，Ｔ５で両データ線ＤＬとＤＬの電位の大小関係
を比較することにより記憶データを検出することが可能
になる。そしてセンスアンプ駆動パルス◇ｓＡが“１”
になると上記両トランジスタＬ，Ｔ５が動作し、データ
線ＤＬ，ＤＬのうち低電位となっている方のデータ線（
データ線ＤＬに接続されたメモリセルＭＣの記億デ−夕
が“０”の場合にはＤＬ，“１”の場合にはＤＬ）だけ
が“０”に放電し、上記微小電圧が増幅される。しかし
ながらデータ線の信号電圧は微小であり、高感度のセン
スアンプＳＡを用いても高電位となっているデータ線の
電位が低下するため、これを補うために再生回路ＲＣ，
ＲＣにより“１”電圧の再生を行なう。すなわち再生回
路ＲＣ，ＲＣにおける接続点Ｎ，，Ｎ２はプリチャージ
時にデータ線の充電に伴い充電されているが、センスア
ンプＳＡの動作によって放電したデータ線ＤＬ（または
ＤＬ）に接続された再生回路ＲＣ（またはＲＣ）は、そ
の接続点Ｎ，（またはＮ２）も放電されるので再生パル
スＯＲＥＦが“１”になっても動作しない一方、これと
反対側のデータ線ＤＬ（またはＤＬ）はその電位が低下
したことはいえまだ高電位にあり、再生回路ＲＣ（また
はＲＣ）内のバリアトランジスタＴ，ｏのゲート、ソー
ス間電圧はスレッョルド電圧以下またはスレッショルド
電圧近くにあるためバリアトランジスタＴ，ｏはオフま
たはほぼオフとなり、再生回路ＲＣ（またはＲＣ）の接
続点Ｎ２（またはＮ，）は再生パルス？ＲＥＦが“１”
になると容量ＣＢによって（ＶＤＤ＋ＶＴＨ）以上の電
圧に持ち上げられる。したがってデータ線ＤＬ（または
ＤＬ）は再生回路ＲＣ（またはＲＣ）内のトランジスタ
Ｔ，．を通してその最高電位ＶＤＤまで充電あれる。以
上が従釆の動作である。ところでセンスアンプＳＡの動
作直前のデータ線ＤＬ，ＤＬ間の電位差、すなわち実質
的な信号電圧は２０〜２皿ｈＶと微小であるため、セン
スアンプＳＡが確実に動作するにはデータ線ＤＬ，ＰＬ
の初期電圧が同一になっている必要がある。
選択された一つの行線ＷＬ（１腿ビットの場合は１２８
本のうちの一つ）と、センスアンプＳＭを中心にしてこ
の行線ＷＬと反対側のダミー行線ＷＷとが“１”〔メモ
リセルの電荷利用向上のため（ＶＤＤ＋ＶＴＨ）以上の
電圧にする〕になり、メモリセルＭＣおよびダミーセル
ＤＣそれぞれの容量に蓄えられていた電荷がデータ線Ｄ
Ｌ，ＤＬに読み出される。このときメモリセルＭＣ内の
容量Ｃｓとデータ線ＤＬに存在する浮遊容量ＣＤとの容
量比に従って電荷が再分配されて信号電圧が発生する（
すなわちデータ線ＷＬの電位は減少する）が、データ線
ＷＬの浮遊容量ＣｏはメモリセルＭＣ内の容量Ｃｓより
も極めて大きいため（ＣＤ＞＞Ｃｓ）信号電圧は微小電
圧となる。またダミーセルＤＣ内の容量Ｃｓｄはメモリ
セルＭＣ内の容量Ｃｓの略半分の値に設定されているの
で、メモリセルＭＣの記憶データ“０”，“１”に対す
るデータ線ＷＬの電位振幅の略中間電位に相当する信号
がデータ線ＤＬ‘こ発生し、交差接続されたトランジス
タＴ４，Ｔ５で両データ線ＤＬとＤＬの電位の大小関係
を比較することにより記憶データを検出することが可能
になる。そしてセンスアンプ駆動パルス◇ｓＡが“１”
になると上記両トランジスタＬ，Ｔ５が動作し、データ
線ＤＬ，ＤＬのうち低電位となっている方のデータ線（
データ線ＤＬに接続されたメモリセルＭＣの記億デ−夕
が“０”の場合にはＤＬ，“１”の場合にはＤＬ）だけ
が“０”に放電し、上記微小電圧が増幅される。しかし
ながらデータ線の信号電圧は微小であり、高感度のセン
スアンプＳＡを用いても高電位となっているデータ線の
電位が低下するため、これを補うために再生回路ＲＣ，
ＲＣにより“１”電圧の再生を行なう。すなわち再生回
路ＲＣ，ＲＣにおける接続点Ｎ，，Ｎ２はプリチャージ
時にデータ線の充電に伴い充電されているが、センスア
ンプＳＡの動作によって放電したデータ線ＤＬ（または
ＤＬ）に接続された再生回路ＲＣ（またはＲＣ）は、そ
の接続点Ｎ，（またはＮ２）も放電されるので再生パル
スＯＲＥＦが“１”になっても動作しない一方、これと
反対側のデータ線ＤＬ（またはＤＬ）はその電位が低下
したことはいえまだ高電位にあり、再生回路ＲＣ（また
はＲＣ）内のバリアトランジスタＴ，ｏのゲート、ソー
ス間電圧はスレッョルド電圧以下またはスレッショルド
電圧近くにあるためバリアトランジスタＴ，ｏはオフま
たはほぼオフとなり、再生回路ＲＣ（またはＲＣ）の接
続点Ｎ２（またはＮ，）は再生パルス？ＲＥＦが“１”
になると容量ＣＢによって（ＶＤＤ＋ＶＴＨ）以上の電
圧に持ち上げられる。したがってデータ線ＤＬ（または
ＤＬ）は再生回路ＲＣ（またはＲＣ）内のトランジスタ
Ｔ，．を通してその最高電位ＶＤＤまで充電あれる。以
上が従釆の動作である。ところでセンスアンプＳＡの動
作直前のデータ線ＤＬ，ＤＬ間の電位差、すなわち実質
的な信号電圧は２０〜２皿ｈＶと微小であるため、セン
スアンプＳＡが確実に動作するにはデータ線ＤＬ，ＰＬ
の初期電圧が同一になっている必要がある。
たとえば実質的な信号電圧が５仇ｈＶである場合、セン
スアンプＳＡの動作前にデータ線ＤＬ，ＤＬ間に２肌Ｖ
の舷位差があれば、実際の信号電圧は略半分に減少して
しまうことになる。このことは最近、特にメモリの大容
量化につれて信号電圧が減少する煩向があり、さらに高
速化に伴い外部制御パルスＣＥのプリチャージサィクル
の期間（通常は１０仇Ｂ程度）も短くなる懐向がある現
状では、データ線ＤＬ，ＤＬの初期電圧の設定は益々重
要になってきている。ここでデータ線ＤＬ，ＤＬの初期
電圧設定を確実に行わせるには、センスアンプＳＡ内の
トランジスタＴ２，Ｔ３のコンダクタンスを大きくすれ
ばよいが、このコンダクタンスを大きくすると対接地容
量が増加し、第３図に例示するプリチヤージパルスぐｐ
発生回路中のブートストラツプ容量Ｃｐを大きくしなけ
ればならず、このパルス◇ｐの発生が困難になるととも
に集積化した場合のチップ面積が増加するという欠点が
ある。この発明は上記のような事情を考慮してなされた
ものであり、その目的はブリチヤージ期間すなわち一対
のデータ線の初期蟹圧設定時に再生回路を動作させるこ
とによってチップ面積を増加させずしかもプリチャージ
パルス発生の困難さも起す事なく一対のデータ線を同一
初期電圧に設定することができる半導体記憶装置を提供
することにある。
スアンプＳＡの動作前にデータ線ＤＬ，ＤＬ間に２肌Ｖ
の舷位差があれば、実際の信号電圧は略半分に減少して
しまうことになる。このことは最近、特にメモリの大容
量化につれて信号電圧が減少する煩向があり、さらに高
速化に伴い外部制御パルスＣＥのプリチャージサィクル
の期間（通常は１０仇Ｂ程度）も短くなる懐向がある現
状では、データ線ＤＬ，ＤＬの初期電圧の設定は益々重
要になってきている。ここでデータ線ＤＬ，ＤＬの初期
電圧設定を確実に行わせるには、センスアンプＳＡ内の
トランジスタＴ２，Ｔ３のコンダクタンスを大きくすれ
ばよいが、このコンダクタンスを大きくすると対接地容
量が増加し、第３図に例示するプリチヤージパルスぐｐ
発生回路中のブートストラツプ容量Ｃｐを大きくしなけ
ればならず、このパルス◇ｐの発生が困難になるととも
に集積化した場合のチップ面積が増加するという欠点が
ある。この発明は上記のような事情を考慮してなされた
ものであり、その目的はブリチヤージ期間すなわち一対
のデータ線の初期蟹圧設定時に再生回路を動作させるこ
とによってチップ面積を増加させずしかもプリチャージ
パルス発生の困難さも起す事なく一対のデータ線を同一
初期電圧に設定することができる半導体記憶装置を提供
することにある。
以下図面を参照してこの発明の一実施例を説明する。
第４図はこの発明に係る半導体記憶装置のセンスアンプ
ＳＡ付近の構成を示すものであり、従釆と対応する箇所
には同じ符号を付してその説明は省略する。したがって
従来と異なる箇所のみを抽出して説明すると、再生回路
ＲＣ，ＲＣ内の各トランジスタＬ，のドレインを電源電
圧ＶＤＤに直接接続せず、各トランジスタＴ，．のドレ
インを共通接続し新たなトランジスタＴ，２を介して電
源電圧ＶＤ。に接続する。そして前記トランジスタＴ，
．のゲートには客童ＣＢを介して第５図に示すようにプ
リチャージサイクル中にも“１”となるような新たな再
生パルス◇Ｒ８Ｆａが与えられ、さらに上記トランジス
タＴ，２のゲートには第５図に示すように上記再生パル
スＪＲＥＦａと同様の再生パルスぐＲ耳Ｆｂが与えられ
る。次に上記のように構成された回路の動作を第５図の
タイミングチャートを用いて説明する。
ＳＡ付近の構成を示すものであり、従釆と対応する箇所
には同じ符号を付してその説明は省略する。したがって
従来と異なる箇所のみを抽出して説明すると、再生回路
ＲＣ，ＲＣ内の各トランジスタＬ，のドレインを電源電
圧ＶＤＤに直接接続せず、各トランジスタＴ，．のドレ
インを共通接続し新たなトランジスタＴ，２を介して電
源電圧ＶＤ。に接続する。そして前記トランジスタＴ，
．のゲートには客童ＣＢを介して第５図に示すようにプ
リチャージサイクル中にも“１”となるような新たな再
生パルス◇Ｒ８Ｆａが与えられ、さらに上記トランジス
タＴ，２のゲートには第５図に示すように上記再生パル
スＪＲＥＦａと同様の再生パルスぐＲ耳Ｆｂが与えられ
る。次に上記のように構成された回路の動作を第５図の
タイミングチャートを用いて説明する。
まず外部制御パルスＣＥが“０”になってプリチャージ
サィクルに移ると、両再生パルス◇ＲＥＦａ，ＯＲ８Ｆ
ｂはともに“０”に放電する。その後プリチヤージパル
スぐｐが“１”になると、センスアンプＳＡ部のトラン
ジスタＴ，，Ｔ２，Ｔ３を通してデータ線ＤＬ，ＤＬが
短絡、プリチヤージされ、両データ線ＯＬ，ＤＬが（Ｖ
ＤＤ−ＶＴＨ）程度に充電された時点ちで両再生パルス
ＪＲＥＰａ，ＪＲ８Ｆｂが“１”になる。上記時点ｔ，
では再生回路ＲＣ，ＲＣの接続点Ｎ，，Ｎ２もほぼ（Ｖ
ＤＤ一ＶＴＨ）に充電されており、バリアトランジスタ
Ｔ，ｏのゲート、ソース間電圧は略ＶＴＨであるためこ
のトランジスタＴ，ｏはほぼオフ状態にあるので、再生
パルス◇Ｒ８Ｆａが“１”になると接続点Ｎ，，Ｎ２は
ブートストラッブされ（ＶＤＤ十ＶＴＨ）以上の高電圧
に持ち上げられ、これにより両トランジスタＴ，．がオ
ンしてそのドレイン共通線を通して両デ−タ線ＤＬ，Ｄ
Ｌが短絡することになる。
サィクルに移ると、両再生パルス◇ＲＥＦａ，ＯＲ８Ｆ
ｂはともに“０”に放電する。その後プリチヤージパル
スぐｐが“１”になると、センスアンプＳＡ部のトラン
ジスタＴ，，Ｔ２，Ｔ３を通してデータ線ＤＬ，ＤＬが
短絡、プリチヤージされ、両データ線ＯＬ，ＤＬが（Ｖ
ＤＤ−ＶＴＨ）程度に充電された時点ちで両再生パルス
ＪＲＥＰａ，ＪＲ８Ｆｂが“１”になる。上記時点ｔ，
では再生回路ＲＣ，ＲＣの接続点Ｎ，，Ｎ２もほぼ（Ｖ
ＤＤ一ＶＴＨ）に充電されており、バリアトランジスタ
Ｔ，ｏのゲート、ソース間電圧は略ＶＴＨであるためこ
のトランジスタＴ，ｏはほぼオフ状態にあるので、再生
パルス◇Ｒ８Ｆａが“１”になると接続点Ｎ，，Ｎ２は
ブートストラッブされ（ＶＤＤ十ＶＴＨ）以上の高電圧
に持ち上げられ、これにより両トランジスタＴ，．がオ
ンしてそのドレイン共通線を通して両デ−タ線ＤＬ，Ｄ
Ｌが短絡することになる。
したがってプリチャージ期間内ではセンスアンプＳＡ内
の本来のプリチャージおよび短絡用のトランジスタＬ，
Ｔ３によるプリチャージ経路の他に、再生回賂ＲＣ，Ｒ
Ｃ内のトランジスタＴ，．によるプリチヤ−ジ経路が付
加されるために、またトランジスタＴ２，Ｌによるデー
タ線ＤＬ．ＤＬ間の短絡経路の他に再生回路ＲＣ．ＲＣ
内のトランジスタＴ，．による短絡経路が付加されるた
め、両データ線ＤＬ，ＤＬの初期亀圧の設定は高速かつ
確実に行われる。このときたとえばトランジスタＴ，．
のコンダクタンスがトランジスタＴ２，Ｔ３と同じ場合
には初期電圧の設定時間は従来の１／２になり、センス
アンプＳＡの高感度化、安定化に大きく寄与する。次に
外部制御パルスＣＥが“１”になって活性サイクルに移
る、再生パルスＪＲＥＦａ，ＯＲ８Ｆｂはプリチヤージ
パルス◇ｐと同時に“０”に戻り、これによりデータ線
ＤＬ，ＤＬの初期電圧設定が終了する。
の本来のプリチャージおよび短絡用のトランジスタＬ，
Ｔ３によるプリチャージ経路の他に、再生回賂ＲＣ，Ｒ
Ｃ内のトランジスタＴ，．によるプリチヤ−ジ経路が付
加されるために、またトランジスタＴ２，Ｌによるデー
タ線ＤＬ．ＤＬ間の短絡経路の他に再生回路ＲＣ．ＲＣ
内のトランジスタＴ，．による短絡経路が付加されるた
め、両データ線ＤＬ，ＤＬの初期亀圧の設定は高速かつ
確実に行われる。このときたとえばトランジスタＴ，．
のコンダクタンスがトランジスタＴ２，Ｔ３と同じ場合
には初期電圧の設定時間は従来の１／２になり、センス
アンプＳＡの高感度化、安定化に大きく寄与する。次に
外部制御パルスＣＥが“１”になって活性サイクルに移
る、再生パルスＪＲＥＦａ，ＯＲ８Ｆｂはプリチヤージ
パルス◇ｐと同時に“０”に戻り、これによりデータ線
ＤＬ，ＤＬの初期電圧設定が終了する。
そしてメモリセルＭＣまたはＭＣからの信号読み出し、
センスアンプＳＡの動作後は、従来と同じ時点らで再生
パルスＯＲＥＦａ，ＪＲＥＦｂは“１”となり、“１”
側のデータ線の電圧再生が行われる。ここで再生パルス
０ＲＥｐａの“１”に相当する電圧はＶＤｏでよく、も
う一つのパルスＪＲ耳Ｆｂはデータ線ＤＬ，ＤＬを電源
電圧ＶｏＤまで充電するため（ＶＤＤ＋ＶＴＨ）以上の
電圧が必要とされるが、通常このパルスＯＲ８Ｆｂが与
えられるトランジスタＴ，２は集積回路中に１個だけ設
ければよいのでパルスＯＲＥＦｂは比較的容易に発生さ
せることができる。
センスアンプＳＡの動作後は、従来と同じ時点らで再生
パルスＯＲＥＦａ，ＪＲＥＦｂは“１”となり、“１”
側のデータ線の電圧再生が行われる。ここで再生パルス
０ＲＥｐａの“１”に相当する電圧はＶＤｏでよく、も
う一つのパルスＪＲ耳Ｆｂはデータ線ＤＬ，ＤＬを電源
電圧ＶｏＤまで充電するため（ＶＤＤ＋ＶＴＨ）以上の
電圧が必要とされるが、通常このパルスＯＲ８Ｆｂが与
えられるトランジスタＴ，２は集積回路中に１個だけ設
ければよいのでパルスＯＲＥＦｂは比較的容易に発生さ
せることができる。
また再生パルスＪＲ耳Ｆｂは第５図中破線で示すように
、プリチャージパルスＪｐが“１”となっている期間で
は“０”とし、再生回路ＲＣ，ＲＣ内の各トランジスタ
Ｔ，．を通してデータ線ＤＬ，ＤＬの短絡のみを行うよ
うにしてもよい。さらに上記実施例では再生回路ＲＣ，
ＲＣを通してデータ線ＤＬ，ＤＬが充電、短絡されるの
でプリチヤ−ジパルスＪｐの“１”電圧はＶＤＤでもよ
く、データ線を（ＶＤＤ一ＶＴＨ）近くまで充電させた
後に再生回路ＲＣ，ＲＣを動作させればデータ線はＶＤ
Ｄまで充電することがき、プリチャージパルス？ｐをよ
り容易に発生させることができる。なおこの時にはパル
スＯＲＥＦｂは第５図中実線で示すようにプリチャージ
パルスぐｐが“１”となっている期間に“１”とする必
要がある。第６図はこの発明の他の実施例を示す構成図
である。
、プリチャージパルスＪｐが“１”となっている期間で
は“０”とし、再生回路ＲＣ，ＲＣ内の各トランジスタ
Ｔ，．を通してデータ線ＤＬ，ＤＬの短絡のみを行うよ
うにしてもよい。さらに上記実施例では再生回路ＲＣ，
ＲＣを通してデータ線ＤＬ，ＤＬが充電、短絡されるの
でプリチヤ−ジパルスＪｐの“１”電圧はＶＤＤでもよ
く、データ線を（ＶＤＤ一ＶＴＨ）近くまで充電させた
後に再生回路ＲＣ，ＲＣを動作させればデータ線はＶＤ
Ｄまで充電することがき、プリチャージパルス？ｐをよ
り容易に発生させることができる。なおこの時にはパル
スＯＲＥＦｂは第５図中実線で示すようにプリチャージ
パルスぐｐが“１”となっている期間に“１”とする必
要がある。第６図はこの発明の他の実施例を示す構成図
である。
ここではセンスアンプＳＡへの前記電源電圧ＶＤＤ供給
用のトランジスタＴ，を省略し、プリチャージおよび短
絡用のトランジスタＴ２，Ｔ３に直接電源電圧ＶＤＤを
殿給するようにしたものである。この場合にはトランジ
スタＴ２，Ｔ３によってデータ線ＤＬ，ＤＬをプリチャ
ージし、このデータ線とともに充電された再生回路ＲＣ
，ＲＣの接続点Ｎ，，Ｎ２を再生パルスＪＲ８ｒａによ
って高電位まで持ち上げ、トランジスタＴ，．によって
データ線の短絡および充電を行わせるようにしたもので
ある。第７図はこの発明のさらに他の実施例を示す構成
図である。
用のトランジスタＴ，を省略し、プリチャージおよび短
絡用のトランジスタＴ２，Ｔ３に直接電源電圧ＶＤＤを
殿給するようにしたものである。この場合にはトランジ
スタＴ２，Ｔ３によってデータ線ＤＬ，ＤＬをプリチャ
ージし、このデータ線とともに充電された再生回路ＲＣ
，ＲＣの接続点Ｎ，，Ｎ２を再生パルスＪＲ８ｒａによ
って高電位まで持ち上げ、トランジスタＴ，．によって
データ線の短絡および充電を行わせるようにしたもので
ある。第７図はこの発明のさらに他の実施例を示す構成
図である。
ここでは再生回路ＲＣ，ＲＣ内のトランジスタＴ，．の
ドレインを直接電源電圧ＶＤＤに接続して、データ線Ｄ
Ｌ，ＤＬの短絡はセンスアンプＳＡのみで行い、充電は
センスアンプＳＡと再生回路ＲＣ，ＲＣとで行わせるよ
うにしたもので、データ線ＤＬ，ＤＬの充電速度を速め
るようにしたものである。なおこの発明は上記実施例に
限定されるものではなく、たとえばセンスアンプＳＡと
して第８図に示すようにトランジスタＴ，を省いて、デ
ータ線ＤＬ，ＤＬ間に接続されプリチヤージバルス？ｐ
をゲート入力とする短絡用トランジスタＴ，３が新たに
設けられたものでもよく、また再生回路として第９図に
示すように、トランジスタＴ，。
ドレインを直接電源電圧ＶＤＤに接続して、データ線Ｄ
Ｌ，ＤＬの短絡はセンスアンプＳＡのみで行い、充電は
センスアンプＳＡと再生回路ＲＣ，ＲＣとで行わせるよ
うにしたもので、データ線ＤＬ，ＤＬの充電速度を速め
るようにしたものである。なおこの発明は上記実施例に
限定されるものではなく、たとえばセンスアンプＳＡと
して第８図に示すようにトランジスタＴ，を省いて、デ
ータ線ＤＬ，ＤＬ間に接続されプリチヤージバルス？ｐ
をゲート入力とする短絡用トランジスタＴ，３が新たに
設けられたものでもよく、また再生回路として第９図に
示すように、トランジスタＴ，。
としてゲートが電源電圧ＶＤＤに接続されたデプレッシ
ョン型のトランジスタＴ，ｏを用いたものあるいは第１
０図に示すようにトランジスタＴＭのゲートに電源電圧
ＶＤＤを印加する代りにパルス信号０を印加してセンス
・アンプ動作時にデータ線の浮遊容量を減じるようにし
たものを用いるようにしてもよい。以上説明したように
この発明に係る半導体記憶装置では、一対のデータ線の
初期電圧設定時に再生回路を動作させることによって一
対のデータ線を短絡あるいはデータ線の充電を行うよう
にしたので、チップ面積を増加させずしかもプリチャー
ジバルス発生の困難さも起す事なく一対のデータ線を同
一初期電圧を設定することができる。
ョン型のトランジスタＴ，ｏを用いたものあるいは第１
０図に示すようにトランジスタＴＭのゲートに電源電圧
ＶＤＤを印加する代りにパルス信号０を印加してセンス
・アンプ動作時にデータ線の浮遊容量を減じるようにし
たものを用いるようにしてもよい。以上説明したように
この発明に係る半導体記憶装置では、一対のデータ線の
初期電圧設定時に再生回路を動作させることによって一
対のデータ線を短絡あるいはデータ線の充電を行うよう
にしたので、チップ面積を増加させずしかもプリチャー
ジバルス発生の困難さも起す事なく一対のデータ線を同
一初期電圧を設定することができる。
第１図は一般的なダイナミックメモリの構成図、第２図
は上記〆モリの従来動作を示すタイミングチャート、第
３図はプリチャージパルス発生回路の一例を示す構成図
、第４図はこの発明の−実施例の構成図、第５図は上記
実施例の動作を示すタイミングチャート、第６図はこの
発明の他の実施例の構成図。 第７図はこの発明のさらに他の実施例の構成図、第８図
ないし第１０図はそれぞれこの発明の変形例の構成図で
ある。ＳＡ…センスアンプ、ＭＣ，ＭＣ・・・メモリセ
ル、ＤＣ，ＤＣ・・・ダミーセル、ＲＣ，ＲＣ・・・再
生回路、Ｔ，〜Ｔ，３…ＭＯＳトランジスタ、Ｃｓ．Ｃ
ｓｄ，ＣＢ，ＣＤ．Ｃｐ・・・容量。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 簾．８図 第９図 第１０図
は上記〆モリの従来動作を示すタイミングチャート、第
３図はプリチャージパルス発生回路の一例を示す構成図
、第４図はこの発明の−実施例の構成図、第５図は上記
実施例の動作を示すタイミングチャート、第６図はこの
発明の他の実施例の構成図。 第７図はこの発明のさらに他の実施例の構成図、第８図
ないし第１０図はそれぞれこの発明の変形例の構成図で
ある。ＳＡ…センスアンプ、ＭＣ，ＭＣ・・・メモリセ
ル、ＤＣ，ＤＣ・・・ダミーセル、ＲＣ，ＲＣ・・・再
生回路、Ｔ，〜Ｔ，３…ＭＯＳトランジスタ、Ｃｓ．Ｃ
ｓｄ，ＣＢ，ＣＤ．Ｃｐ・・・容量。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 簾．８図 第９図 第１０図
Claims (1)
- 【特許請求の範囲】 １ プリチヤージ期間内に高電位に充電される一対のデ
ータ線と、ソースあるいはドレインが上記一方または他
方のデータ線に接続される第１または第２トランジスタ
、ソースが上記一方または他方のデータ線に接続されド
レインが高電位側電源電圧に接続されかつゲートが上記
第１または第２トランジスタのドレインあるいはソース
にそれぞれ接続された第３または第４トランジスタ、一
端が上記第１、第３トランジスタまたは第２、第４トラ
ンジスタの共通接続点に接続され他端にパルス信号が与
えられる第１または第２容量からなり、上記プリチヤー
ジ期間が終了した後に高電位となっている方の上記デー
タ線電位を上記高電位側電源電圧まで持ち上げる再生回
路とを具備し、上記プリチヤージ期間内に上記再生回路
を動作させることによってこの再生回路によるプリチヤ
ージ経路を付加せしめたことを特徴とする半導体記憶装
置。 ２ プリチヤージ期間内に高電位に充電される一対のデ
ータ線と、ソースあるいはドレインが上記一方または他
方のデータ線に接続される第１または第２トランジスタ
、ソースが上記一方または他方のデータ線に接続されド
レインどどおしが共通接続されこの共通接続点には高電
位側電源電圧がトランジスタを介して与えられかつゲー
トが上記第１または第２トランジスタのドレインあるい
はソースにそれぞれ接続された第３または第４トランジ
スタ、一誕が上記第１、第３トランジスタまたは第２、
第４トランジスタの共通接続点に接続され他端にパルス
信号が与えられる第１または第２容量からなり、上記プ
リチヤージ期間が終了した後に高電位となっている方の
上記データ線電位を上記高電位側電源電圧まで持ち上げ
る再生回路とを具備し、上話プリチヤージ期間内に上記
再生回路を動作させることによってこの再生回路による
上記一対のデータ線間の短絡経路を付加せしめたことを
特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55171309A JPS601712B2 (ja) | 1980-12-04 | 1980-12-04 | 半導体記憶装置 |
| US06/327,225 US4475178A (en) | 1980-12-04 | 1981-12-03 | Semiconductor regeneration/precharge device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55171309A JPS601712B2 (ja) | 1980-12-04 | 1980-12-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5794987A JPS5794987A (en) | 1982-06-12 |
| JPS601712B2 true JPS601712B2 (ja) | 1985-01-17 |
Family
ID=15920873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55171309A Expired JPS601712B2 (ja) | 1980-12-04 | 1980-12-04 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4475178A (ja) |
| JP (1) | JPS601712B2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916195A (ja) * | 1982-07-19 | 1984-01-27 | Toshiba Corp | 半導体記憶装置 |
| US4510584A (en) * | 1982-12-29 | 1985-04-09 | Mostek Corporation | MOS Random access memory cell with nonvolatile storage |
| JPS6122494A (ja) * | 1984-07-10 | 1986-01-31 | Nec Corp | アクテイブプルアツプ回路 |
| US4547868A (en) * | 1984-07-26 | 1985-10-15 | Texas Instruments Incorporated | Dummy-cell circuitry for dynamic read/write memory |
| JPS61110394A (ja) * | 1984-10-31 | 1986-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61260717A (ja) * | 1985-05-14 | 1986-11-18 | Mitsubishi Electric Corp | 半導体昇圧信号発生回路 |
| US4679172A (en) * | 1985-05-28 | 1987-07-07 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dynamic memory with increased data retention time |
| US4710902A (en) * | 1985-10-04 | 1987-12-01 | Motorola, Inc. | Technique restore for a dynamic random access memory |
| JPS62197990A (ja) * | 1986-02-25 | 1987-09-01 | Mitsubishi Electric Corp | 半導体記憶回路 |
| FR2609831B1 (fr) * | 1987-01-16 | 1989-03-31 | Thomson Semiconducteurs | Circuit de lecture pour memoire |
| FR2610134B1 (fr) * | 1987-01-27 | 1989-03-31 | Thomson Semiconducteurs | Circuit de lecture pour memoire |
| JPH0682520B2 (ja) * | 1987-07-31 | 1994-10-19 | 株式会社東芝 | 半導体メモリ |
| KR0137768B1 (ko) * | 1988-11-23 | 1998-06-01 | 존 지. 웨브 | 단일 트랜지스터 메모리 셀과 함께 사용하는 고속 자동 센스 증폭기 |
| US5210846B1 (en) * | 1989-05-15 | 1999-06-29 | Dallas Semiconductor | One-wire bus architecture |
| US4972377A (en) * | 1989-05-15 | 1990-11-20 | Dallas Semiconductor Corporation | Low-voltage low-power static ram |
| US5191554A (en) * | 1989-05-15 | 1993-03-02 | Dallas Semiconductor Corp. | Low-voltage low-power static RAM |
| US5057718A (en) * | 1990-04-03 | 1991-10-15 | National Semiconductor Corp. | Cmos regenerative sense amplifier with high speed latching |
| JPH0492287A (ja) * | 1990-08-08 | 1992-03-25 | Internatl Business Mach Corp <Ibm> | ダイナミック・ランダム・アクセス・メモリ |
| US5994770A (en) * | 1991-07-09 | 1999-11-30 | Dallas Semiconductor Corporation | Portable electronic data carrier |
| US5280205A (en) * | 1992-04-16 | 1994-01-18 | Micron Technology, Inc. | Fast sense amplifier |
| US5848541A (en) * | 1994-03-30 | 1998-12-15 | Dallas Semiconductor Corporation | Electrical/mechanical access control systems |
| US5831827A (en) * | 1994-04-28 | 1998-11-03 | Dallas Semiconductor Corporation | Token shaped module for housing an electronic circuit |
| US5604343A (en) * | 1994-05-24 | 1997-02-18 | Dallas Semiconductor Corporation | Secure storage of monetary equivalent data systems and processes |
| US5679944A (en) * | 1994-06-15 | 1997-10-21 | Dallas Semiconductor Corporation | Portable electronic module having EPROM memory, systems and processes |
| US5615130A (en) * | 1994-12-14 | 1997-03-25 | Dallas Semiconductor Corp. | Systems and methods to gather, store and transfer information from electro/mechanical tools and instruments |
| US5521874A (en) * | 1994-12-14 | 1996-05-28 | Sun Microsystems, Inc. | High speed differential to single ended sense amplifier |
| KR100307637B1 (ko) * | 1999-10-30 | 2001-11-02 | 윤종용 | 부스팅 커패시터를 구비하는 입력버퍼 회로 |
| DE10107314C2 (de) * | 2001-02-16 | 2003-03-27 | Infineon Technologies Ag | Verfahren zum Lesen einer Speicherzelle eines Halbleiterspeichers und Halbleiterspeicher |
| TW200529414A (en) * | 2004-02-06 | 2005-09-01 | Renesas Tech Corp | Storage |
| US8681084B2 (en) * | 2004-09-17 | 2014-03-25 | Gold Charm Limited | Semiconductor device, method for driving same, display device using same and personal digital assistant |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3514765A (en) * | 1969-05-23 | 1970-05-26 | Shell Oil Co | Sense amplifier comprising cross coupled mosfet's operating in a race mode for single device per bit mosfet memories |
| US3679472A (en) * | 1970-07-16 | 1972-07-25 | Western Electric Co | Method for bonding a metal pattern to a substrate |
| DE2634089B2 (de) * | 1975-08-11 | 1978-01-05 | Schaltungsanordnung zum erfassen schwacher signale | |
| US4028557A (en) * | 1976-05-21 | 1977-06-07 | Bell Telephone Laboratories, Incorporated | Dynamic sense-refresh detector amplifier |
-
1980
- 1980-12-04 JP JP55171309A patent/JPS601712B2/ja not_active Expired
-
1981
- 1981-12-03 US US06/327,225 patent/US4475178A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5794987A (en) | 1982-06-12 |
| US4475178A (en) | 1984-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS601712B2 (ja) | 半導体記憶装置 | |
| US4028557A (en) | Dynamic sense-refresh detector amplifier | |
| US4503522A (en) | Dynamic type semiconductor monolithic memory | |
| US6169701B1 (en) | Semiconductor memory device using shared sense amplifier system | |
| JPS6137704B2 (ja) | ||
| US6049493A (en) | Semiconductor memory device having a precharge device | |
| JP2009076144A (ja) | 半導体装置 | |
| US20090021996A1 (en) | Memory Circuit, Memory Component, Data Processing System and Method of Testing a Memory Circuit | |
| US6452833B2 (en) | Semiconductor memory device | |
| KR950014256B1 (ko) | 낮은 전원전압을 사용하는 반도체 메모리장치 | |
| US4404661A (en) | Semiconductor memory circuit | |
| JPH0468716B2 (ja) | ||
| US7372719B2 (en) | DRAM semiconductor memory device with increased reading accuracy | |
| JPS6161479B2 (ja) | ||
| JPH03296989A (ja) | ダイナミック型センスアンプ | |
| JPS5935114B2 (ja) | 増巾回路 | |
| JP2679033B2 (ja) | 半導体記憶装置 | |
| JP2555156B2 (ja) | ダイナミックｒａｍ | |
| US5828609A (en) | Simulated DRAM memory bit line/bit line for circuit timing and voltage level tracking | |
| JP3274728B2 (ja) | 半導体集積回路装置 | |
| JP2002208273A (ja) | メモリ内のメモリセルをポンピングする装置及び方法 | |
| JPS59132491A (ja) | センスアンプ | |
| JP3188320B2 (ja) | 半導体記憶装置 | |
| JP2851786B2 (ja) | 半導体メモリ | |
| JPH1011977A (ja) | 半導体記憶装置 |