JP2002208273A - メモリ内のメモリセルをポンピングする装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリにおけるメモリセルをポンピングする
装置及び方法を提供する。 【解決手段】本発明は、メモリセル上の電圧をポンピン
グ (アップ又はダウン)し、それによりメモリセル内に
格納されている電圧を増加 (論理１電圧値より上)又は
減少 (論理０電圧値より下)させ、且つメモリセルのそ
の後の読取動作期間中にビット線上に増加された電圧差
を与える。論理１又は０電圧が格納のためにメモリセル
の第一プレートへ結合されると、第二プレートが夫々よ
り低いか又はより高い電圧に保持される (好適には、格
納される値の相補的論理値である電圧)。ワード線が不
活性化された後に (それにより、メモリセルをビット線
から切断し且つ論理１電圧値又は論理０電圧値を格納す
る)、第二プレート上の電圧が対応的に上昇又は下降さ
れる。本発明においては、第二プレートがプレチャージ
及び平衡化電圧 (通常、Ｖｄｄ／２)へ上昇又は下降さ
れる。このことは、メモリセル内に格納されている電圧
をより高い電圧 (論理１が格納される場合)又はより低
い電圧 (論理０が格納される場合)へポンピングする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大略、メモリに関
するものであって、更に詳細には、メモリ内のメモリセ
ルをポンピングする装置及び方法に関するものである。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
(ＤＲＡＭ)においては、密度が増加しており且つ動作電
圧が減少している。さらに、ＤＲＡＭは、現在、他の論
理及び機能性と共に単一の集積回路 (ＩＣ)上に埋め込
まれつつある。より高い密度、より低い動作電圧に向か
っての技術的なドライブ及びＤＲＡＭに対する埋込性
は、全て、メモリセルの読取動作期間中にビット線上で
検知される減少する差信号電圧 (ノイズマージンに関連
して)に貢献している。

【０００３】従って、付加的な複雑な回路に対する必要
性なしでメモリのビットライン上での読取動作期間中に
検知される差信号電圧を増加させる方法及び装置に対す
る必要が存在している。

【０００４】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したメモリを提供することを目的とす
る。本発明の別の目的とするところは、メモリにおける
メモリセルをポンピングする装置及び方法を提供するこ
とである。本発明の更に別の目的とするところは、信頼
性を持ってメモリの読取動作を可能とする技術を提供す
ることである。

【０００５】

【課題を解決するための手段】本発明によれば、第一ビ
ット線及び第一プレートと第二プレートとを具備してい
る電荷格納要素を有しており、アクセス装置の第一端部
が該第一ビット線へ結合しており、第二端部が該電荷格
納要素の第一プレートへ結合しており、それによりノー
ドを画定しており、制御端子がワード線へ結合している
メモリが提供される。該電荷格納要素の第二プレートへ
結合している電圧ドライバ回路が、第二ビット線上に低
論理レベルが存在する場合には該電荷格納要素の第二プ
レートへ高論理レベル電圧を供給し、該第二ビット線上
に高論理レベル電圧が存在する場合には該電荷格納要素
の第二プレートへ低論理レベル電圧を供給し、且つ該第
二ビット線上に中間電圧レベルが存在する場合には該電
荷格納要素の第二プレートへ中間電圧と実質的に同一の
電圧を供給する。該第二ビット線は該第一ビット線(真)
又は相補的ビット線と同一のものとすることが可能であ
る。

【０００６】本発明の別の実施例においては、第一ビッ
ト線、第一プレートと第二プレートとを具備している電
荷格納要素、第一端部、第二端部及び制御端子を具備し
ているアクセス装置を有しているメモリが提供され、該
第一端部は該第一ビット線へ結合しており、該第二端部
は該電荷格納要素の第一プレートへ結合しており且つノ
ードを画定しており、該制御端子はワード線へ結合して
おり、該アクセス装置は該ノードを該第一ビット線へ結
合させ且つそれから切断させる。該電荷格納要素の第二
プレートへ結合している電圧ドライバ回路は、該アクセ
ス要素が活性化される場合に該電荷格納要素の第二プレ
ートへ第一電圧を適用し、且つ該アクセス装置が不活性
化された後に該ノードへ第二電圧を印加し且つ第三電圧
を該第二プレートへ印加する。

【０００７】本発明の更に別の実施例においては、メモ
リをポンピングする方法が提供される。メモリセルの第
一プレートを第一ビット線へ結合させるためにワード線
が活性化される。該第一ビット線及び第二ビット線へ結
合しているセンスアンプが活性化されて該第一ビット線
と第二ビット線との間の電圧差を検知する。高論理電圧
値が該第一ビット線へ印加され且つ低論理電圧値が該第
二ビット線へ印加される。第一電圧が該メモリセルの第
二プレートへ印加される。該第一ビット線から該メモリ
セルの第一プレートを切断するために該ワード線が不活
性化される。該ワード線が不活性化された後に、該第一
電圧よりも大きな第二電圧が該メモリの第二プレートへ
印加される。

【０００８】本発明の更に別の実施例においては、メモ
リをポンピングする方法が提供される。第一ビット線及
び第二ビット線が中間電圧へプレチャージされ且つ平衡
化され、該中間電圧は夫々論理高及び論理低を表わす第
一電圧及び第二電圧の間の大きさを有している。メモリ
セルの第一プレートを第一ビット線へ結合させるために
ワード線が活性化される。第一ビット線及び第二ビット
線へ結合されているセンスアンプが活性化される。第一
電圧が第一ビット線へ印加され且つ第二電圧が第二ビッ
ト線へ印加される。第二電圧がメモリセルの第二プレー
トへ印加される。メモリセルの第一プレートを第一ビッ
ト線から切断するためにワード線が不活性化される。該
ワード線が不活性化された後に、第三電圧がメモリの第
二プレートへ印加され、該第三電圧は実質的に該中間電
圧と等しい。

【０００９】

【発明の実施の形態】図１を参照すると、本発明に基づ
くメモリアレイ１００の概略図が示されている。メモリ
アレイ１００は行及び列の形態に配列された複数個のメ
モリセルを有しており、各行はワード線 (０乃至Ｎ)に
対応しており且つ各列 (０乃至Ｎ)は２本のビット線
(ビット線真 (ＢＬＴ)及び相補的ビット線 (ＢＬＣ))に
対応している。列０は、実際には、２組のメモリセルを
包含しており、１組のメモリセルはＢＬＣ１０２に関連
しており且つ１組のメモリセルはＢＬＴ１０４に関連し
ている。列Ｎは２組のメモリセルを包含しており、１組
のメモリセルはＢＬＣＮ１０６に関連しており且つ１組
のメモリセルはＢＬＴＮ１０８に関連している。各メモ
リセルとアクセス装置即ちトランジスタ１１０が関連し
ており、それは該メモリセルを夫々のビット線 (ＢＬＣ
又はＢＬＴ)へ結合させる。各メモリセルは第一プレー
ト１１４と第二プレート１１６とを具備しているコンデ
ンサ即ち電荷格納装置１１２ (又は要素)を有してお
り、ノードが第一プレート１１４をアクセストランジス
タ１１０のＳ／Ｄ領域へ結合している。アクセストラン
ジスタ１１０は夫々のワード線 (ＷＬ０、ＷＬ１等)に
よって制御される。

【００１０】各列において（該メモリセルの）コンデン
サの第二プレートが夫々のセルプレート線へ結合してい
る。図１において、ＢＬＣ１０２と関連している１組の
メモリセルは、それらの第二プレート１１６をセルプレ
ート線１２２へ結合しており、一方ＢＬＴ１０４と関連
している１組のメモリセルはそれらの第二プレート１１
６をセルプレート線１２４へ結合している。同様に、Ｂ
ＬＣＮ１０６と関連している１組のメモリセルは、それ
らの第二プレート１１６をセルプレート線１２６へ結合
しており、一方ＢＬＴＮ１０８と関連している１組のメ
モリセルはそれらの第二プレート１１６をセルプレート
線１２８へ結合している。

【００１１】図１において、更に、ビット線を基準電圧
へプレチャージするために基準電圧源Ｖｄｌｐへ結合し
ているビット線平衡化及びプレチャージ回路 (トランジ
スタ１４０，１４２，１４０)が示されている。ＳＨＯ
ＲＴ ＡＲＲＡＹとして示した制御信号がビット線を電
圧Ｖｂｌｐへプレチャージし且つ平衡化するための制御
機構を与えている。又、各列０乃至Ｎに対して信号ＳＡ
によって制御されるセンスアンプ１５０が示されてい
る。

【００１２】夫々のビット線と関連している各組のメモ
リセルに対して、電圧ドライバ回路１３０が１組のメモ
リセルへ接続している各セルプレート線に対する電圧源
を提供している (各列における２組のメモリセルであっ
て、各１組がＢＬＣ及びＢＬＴと関連しており、且つ各
組に対してセルプレート線が設けられている)。以下に
説明するように、且つ、そこでの図に従って、電圧ドラ
イバ回路１３０は、ビット線 (ＢＬＴ又はＢＬＣ)上に
低論理レベル電圧 (約Ｖｓｓ又は接地)が存在する場合
にコンデンサ要素１１２の第二プレート１１６へ高論理
レベル電圧 (約Ｖｄｄ)を供給し、且つビット線 (ＢＬ
Ｃ又はＢＬＴ)上に高論理レベル電圧が存在する場合に
はコンデンサ要素１１２の第二プレート１１６へ低論理
レベル電圧を供給する。更に、電圧ドライバ回路１３０
は、ビット線 (ＢＬＴ又はＢＬＣ)上に中間電圧レベル
が存在する場合にコンデンサ要素１１２の第二プレート
１１６へ中間電圧 (約Ｖｂｌｐ又はＶｄｄ／２)と実質
的に同一の電圧を供給する。

【００１３】次に、図２Ａ，２Ｂ，２Ｃを参照すると、
本発明に基づく電圧ドライバ回路１３０の幾つかの実施
例が示されている。図２Ａは、電圧ドライバ回路１３０
が関連するメモリセルのセルプレート線１２４へビット
線ＢＬＴ１０４を結合させる１つの実施例を示してい
る。電圧ドライバ回路１３０は所定の遅延を具備する少
なくとも１個のインバータ２００を包含している。理解
されるように，インバータ２００は１個のＮチャンネル
トランジスタと１個のＰチャンネルトランジスタ(不図
示)を使用して構成することが可能であり、且つ付加的
なインバータを使用することが可能である。理解される
ように，この実施例においては、メモリセルの他の列も
同様な態様で構成されている。

【００１４】図２Ｂは、電圧ドライバ回路１３０が関連
するメモリセルのセルプレート線１２４へ相補的ビット
線ＢＬＣ１０４を結合させる１つの実施例を示してい
る。電圧ドライバ回路１３０は所定の遅延を具備してい
るバッファ回路を包含しており、且つ、好適には、２個
のインバータ２０２及び２０４を包含している。理解さ
れるように、インバータ２０２，２０４は１個のＮチャ
ンネルトランジスタと１個のＰチャンネルトランジスタ
(不図示)を使用して構成することが可能であり、且つ
付加的なインバータを使用することが可能である。理解
されるように、この実施例においては、メモリセルの他
の列は同様の態様で構成されている。

【００１５】図２Ｃは好適には、電圧ドライバ回路１３
０が関連するメモリセルのセルプレート線１２４へビッ
ト線ＢＬＴ１０４を結合させる別の実施例を示してい
る。この実施例は図２Ａに示した実施例と類似している
が、電力散逸を減少させることに貢献する付加的な回路
が設けられている。電圧ドライバ回路１３０はインバー
タとして構成されているＮチャンネルトランジスタ２１
０とＰチャンネルトランジスタ２１２とを包含してお
り、その入力端はＢＬＴ１０４へ接続しており且つその
出力端はセルプレート線１２４へ接続している。トラン
ジスタ２１０のＳ／Ｄ領域は線ＶＬへ接続しており且つ
トランジスタ２１２のＳ／Ｄ領域は線ＶＨへ接続してい
る。理解されるように、線ＶＨ及びＶＬはインバータ
(２１０，２１２)のターンオフ動作に対するメカニズム
を提供している。線ＶＨ及びＶＬ上の電圧がほぼ等しい
場合には、トランジスタ２１０，２１２を介して電流が
流れることはなく、該インバータは動作不能である。

【００１６】線ＶＨ及びＶＬ上の電圧レベルは、図示し
たように、Ｎチャンネルトランジスタ２２０、伝達ゲー
ト２２２、Ｐチャンネルトランジスタ２２４の動作によ
って設定される。信号ＰＵＭＰが線ＶＨ及びＶＬ上の電
圧を決定するための制御信号を供給し、且つ、更に、基
準電圧Ｖｂｌｐをセルプレート線１２４へ結合／切断さ
せる別の伝達ゲート２１４ (基準回路１３０の一部)の
制御を与える。動作について説明すると、ＰＵＭＰ信号
がアクティブ即ち活性状態にある場合には、線ＶＨが高
であり且つ線ＶＬが低であり、従ってインバータ（２１
０，２１２）へパワー即ち電力が供給され且つ基準電圧
Ｖｂｌｐはセルプレート線１２４から切断される。その
結果、ＢＬＴ１０４上に存在する論理電圧レベルの反転
論理レベル電圧がセルプレート線１２４へ結合される
(ＢＬＴ＝高、セルプレート線１２４＝低、及びその逆
も又真である)。ＰＵＭＰ信号が非アクティブ即ち不活
性状態にある場合には、トランジスタ２２０，２２４は
ターンオフされ且つ線ＶＨ及びＶＬは短絡され、その結
果線ＶＨ及びＶＬ上の約Ｖｄｄ／２の電圧は基本的にイ
ンバータ (２１０，２１２)をターンオフさせる。更
に、伝達ゲート２１４は基準電圧Ｖｂｌｐをセルプレー
ト線１２４へ結合させる。

【００１７】理解されるように、相補的ビット線ＢＬＣ
１０２は別のインバータ (２１０，２１２)の付加と共
に真ビット線ＢＬＴ１０４の代わりに使用することが可
能である。又、伝達ゲート２１４，２２２は別法として
単一トランジスタゲート (ＰＵＭＰ又は相補的ＰＵＭＰ
によって制御される)とすることが可能である。

【００１８】理解されるように、ＰＵＭＰ信号はセンス
アンプイネーブル信号ＳＡの遅延させたものを使用して
発生させることが可能であり、又はメモリアレイ内に存
在する他のクロック信号から発生させることが可能であ
る。好適には、ＰＵＭＰ信号は、信号ＳＡが活性化され
た後に活性化され、且つワード線が不活性化された後に
不活性化されるものである。一方、ＰＵＭＰ信号は、Ｓ
ＨＯＲＴ ＡＲＲＡＹ信号が活性化 (高)された後に不
活性化させることが可能であるが、このことは付加的な
電力散逸を発生させる場合がある。１つの実施例では信
号ＳＡの遅延させたものを使用する。別の実施例 (不図
示)はＰＵＭＰ信号の不活性化をトリガさせるためにＳ
ＨＯＲＴ ＡＲＲＡＹ信号の活性化を利用し、又はＳＨ
ＯＲＴＡＲＲＡＹ信号の活性化に近似する時間において
ＰＵＭＰ信号を不活性化させるために何等かのその他の
タイミング信号の不活性化／活性化を利用する。このこ
とは、中間電圧レベルがビット線ＢＬＴ上に存在する場
合には、セルプレート線１２４ (即ち、コンデンサ要素
１１２の第二プレート１１６)上の電圧は中間電圧 (Ｖ
ｂｌｐ又はＶｄｄ／２)と実質的に同一の電圧 (実質的
に同一の時間において)である。

【００１９】理解されるように、図２Ｃに示したよう
に、同一の動作を有する付加的な電圧ドライバ回路１３
０が相補的ビット線ＢＬＣ１０２ (及びその組のメモリ
セル)、更に付加的なビット線に対して使用されてい
る。

【００２０】本発明の一般的な動作は次の通りである。
ビット線が中間電圧へプレチャージされ且つ平衡化され
る。ワード線が活性化されて真ビット線と相補的ビット
線との間に小さな電圧差を発生する (アクティブなメモ
リセル内に格納されている値に依存する)。センスアン
プがイネーブルされてその電圧差を検知し且つアクティ
ブなメモリセル内に格納されている値に依存して真ビッ
ト線上に高論理電圧及び相補的ビット線上に低論理電圧
を発生し、又はその逆も又真である (読取／リフレッシ
ュ動作)。理解されるように、メモリセルに上書きが行
われる場合には、これら２つのビット線上に発生される
電圧値も論理値に依存する (書込動作)。アクティブな
メモリセル (読取／書込中)のビット線へ印加される論
理電圧レベル (高又は低)に拘わらずに、相補的論理電
圧レベル (又は実質的に相補的なレベル)がアクティブ
なメモリセルへ接続しているセルプレート線へ印加され
る。次いで、ワード線が不活性化され、ビット線上に存
在する電圧をメモリセルのコンデンサ (即ち、電荷格納
装置)へ格納する。ワード線が不活性化された後に、中
間電圧が前にアクティブなメモリセルへ接続しているセ
ルプレート線へ印加される。この中間電圧の印加はメモ
リセルに格納されている電圧に対して「ポンピング (ｐ
ｕｍｐｉｎｇ)」効果を与え、従って格納されている値
の電圧をより高い／より低い電圧レベルへ上昇／下降さ
せる (高／低を格納)。本発明の動作の結果、メモリセ
ルのその後の読取期間中に増加されたビット線電圧差が
得られる。

【００２１】理解されるように、該中間電圧は論理高電
圧レベルと論理低電圧レベルとの間の範囲内の所定の電
圧レベルである。好適には、該中間電圧は実質的にＶｂ
ｌｐ(又はＶｄｄ／２)に等しい。

【００２２】次に、図３及び４を参照すると (且つ図２
Ａ及び２Ｂを参照)、図２Ａ及び２Ｂに示した実施例に
対してメモリセル内に格納されている夫々論理１及び論
理０に対する読取動作を示した詳細なタイミング線図が
示されている。

【００２３】図３に示した読取動作 (メモリセル内に格
納されている論理１の読取)は、通常、時間Ｔ１におい
て開始し、その時に、ＳＨＯＲＴ ＡＲＲＡＹ信号が不
活性化 (低)され、その結果ビット線 (ＢＬＴ，ＢＬＣ)
を電圧Ｖｂｌｐ (中間電圧)へプレチャージし且つ平衡
化させる。理解されるように、Ｖｂｌｐ電圧は、更に、
アクティブ即ち活性状態にあるメモリセル (Ｖｐｌａｔ
ｅとして示してある)のセルプレート線１２４へ印加さ
れる。時間Ｔ２において、ワード線ＷＬ１が活性化さ
れ、アクセストランジスタ１１０をターンオンさせ、且
つコンデンサ（即ち電荷格納装置）１１２をビット線Ｂ
ＬＴ１０４へ結合する。ダミーセル (不図示)も活性化
されて基準電圧Ｖｒｅｆ (不図示、且つ、好適には、約
Ｖｄｄ／３)をビット線ＢＬＣ１０２へ結合させる。差
電圧がビット線ＢＬＣ１０２及びＢＬＴ１０４上に発生
される。時間Ｔ３において、ＳＡ信号が活性化される。
活性化されたセンスアンプ１５０はビット線ＢＬＣ１０
２及びＢＬＴ１０４上に存在する差電圧を増幅し、ＢＬ
Ｔ１０４上に論理高電圧を発生し且つＢＬＣ１０２上に
論理低電圧を発生する。図２Ａ及び２Ｂに示した実施例
における基準電圧回路１３０はビット線ＢＬＴ１０４
(反転)又はビット線ＢＬＣ１０２を、夫々、セルプレー
ト線１２４ (Ｖｐｌａｔｅ)へ接続し、セルプレート線
１２４ (Ｖｐｌａｔｅ)へ印加される電圧は論理低電圧
である。

【００２４】理解されるように、電圧ドライバ回路１３
０と関連する所定の遅延が図３に示したように発生され
る。好適には、この所定の遅延は、セルプレート線１２
４が低へ移行する前 (即ち、電圧ドライバ回路１３０が
活性化する前)にセンスアンプ１５０が該ビット線を検
知し且つ該ビット線上に論理高及び論理低を発生するこ
とを可能とするのに充分なものである。このことは、電
圧ドライバ回路１３０のスイッチングによって発生され
る場合のあるセンス期間中における何等かの潜在的なノ
イズを減少させることに貢献する。

【００２５】ワード線ＷＬ１が不活性化された後で、通
常読取動作が完了した (又は実質的に完了した)後に、
時間Ｔ４において、ＳＨＯＲＴ ＡＲＲＡＹ信号が次の
読取／書込動作のために活性化 (高)され、そのことは
ビット線ＢＬＣ１０２及びＢＬＴ１０４を電圧Ｖｂｌｐ
へプレチャージし且つ平衡化させる。電圧ドライバ回路
１３０はこの入力電圧を受取り且つ電圧Ｖｂｌｐ (中間
電圧)をセルプレート線１２４へ印加する (該所定の遅
延の後に)。理解されるように、論理低から中間電圧へ
セルプレート線の電圧を増加させることは (メモリセル
に論理高が書込まれた後に)メモリセル内の電圧 (図３
参照、Ｖｃｅｌｌとして示してある)を論理高電圧より
も一層大きな値へポンピングすること、即ち増加させ
る、「ポンピング」メカニズムを提供している。増加さ
れた電圧の量はポンプ余裕と呼称される。理解されるよ
うに、メモリ内に格納されているポンピングされた電圧
はメモリセルのその後の読取動作期間中にビット線上の
電圧差を増加させる。

【００２６】同様に、図４に示した読取動作 (メモリセ
ル内に格納されている論理０の読取)は、通常、時間Ｔ
１において開始し、その時に、ＳＨＯＲＴ ＡＲＲＡＹ
信号が不活性化 (低)され、その結果ビット線 (ＢＬ
Ｔ，ＢＬＣ)を電圧Ｖｂｌｐ (中間電圧)へプレチャージ
し且つ平衡化させる。理解されるように、Ｖｂｌｐ電圧
は、更に、アクティブなメモリセル (Ｖｐｌａｔｅとし
て示してある)のセルプレート線１２４へ印加される。
時間Ｔ２において、ワード線ＷＬ１が活性化されてアク
セストランジスタ１１０をターンオンさせ且つコンデン
サ (即ち電荷格納装置)１１２をビット線ＢＬＴ１０４
へ結合させる。ダミーセル (不図示)も活性化されて、
基準電圧Ｖｒｅｆ (不図示、且つ、好適には、約Ｖｄｄ
／３)をビット線ＢＬＣ１０２へ結合させる。差電圧が
ビット線ＢＬＣ１０２及びＢＬＴ１０４上に発生され
る。時間Ｔ３においてＳＡ信号が活性化される。活性化
されたセンスアンプ１５０はビット線ＢＬＣ１０２及び
ＢＬＴ１０４上に存在する差電圧を増幅し、ＢＬＴ１０
４上に論理低電圧を発生し且つＢＬＣ１０２上に論理高
電圧を発生する。図２Ａ及び２Ｂに示した実施例におけ
る基準電圧回路１３０はビット線ＢＬＴ１０４ (反転)
又はビット線ＢＬＣ１０２を夫々セルプレート線１２４
(Ｖｐｌａｔｅ)へ結合させるので、セルプレート線１
２４ (Ｖｐｌａｔｅ)へ印加される電圧は論理高電圧で
ある。

【００２７】理解されるように、電圧ドライバ回路１３
０と関連する同一の所定の遅延が上述したように存在し
ている。

【００２８】ワード線ＷＬ１が不活性化された後に、且
つ、通常、読取動作が完了 (又は実質的に完了)した後
に、時間Ｔ４において、ＳＨＯＲＴ ＡＲＲＡＹ信号が
次の読取／書込動作のために活性化 (高)され、そのこ
とはビット線ＢＬＣ１０２及びＢＬＴ１０４を電圧Ｖｂ
ｌｐへプレチャージし且つ平衡化させる。電圧ドライバ
回路１３０がこの入力電圧を受取り且つセルプレート線
１２４へ電圧Ｖｂｌｐ(中間電圧)を印加する (該所定の
遅延の後に)。理解されるように、セルプレート線の電
圧を論理高から中間電圧へ減少させることは (メモリセ
ルが論理低へ書込まれた後に)、「ポンピング」メカニ
ズムを与え、そのことは、メモリセル内の電圧 (図３参
照、Ｖｃｅｌｌとして示してある)を論理低電圧より低
い値へポンピング即ち減少させる。減少された電圧の量
はポンプ余裕と呼称される。

【００２９】理解されるように、メモリ内に格納されて
いるポンピング (ダウン)した電圧はメモリセルのその
後の読取動作期間中においてビット線上の電圧差を増加
させる。理解されるように、全ての関連するアクティブ
な回路、即ち動作電圧は、メモリセル内に格納されてい
るポンピングされた電圧 (高又は低)で正しい動作を与
えるように設計されるべきである。このことは、メモリ
セル内に格納されているポンピングダウンした電圧がバ
ックバイアス電圧−Ｖｔよりも低いものでないことを確
保することを包含している場合がある。

【００３０】次に、図５及び６ (及び図２Ｃ)を参照す
ると、図２Ｃに示した実施例に対するメモリセル内に格
納されている論理１及び論理０の夫々に対する読取動作
を示した詳細なタイミング線図が示されている。

【００３１】図５に示した読取動作 (メモリセル内に格
納されている論理１の読取)は、時間Ｔ３におけるセン
スアンプ１５０の活性化の後までは図３における読取動
作と同様である。所定の遅延の後 (センスアンプ１５０
がビット線を検知し且つビット線上に論理高及び論理低
を発生することを可能とするのに充分なもの)、ＰＵＭ
Ｐ信号が活性化され、それは論理低をセルプレート線１
２４へ印加する。図２Ｃに示した実施例における電圧ド
ライバ回路１３０はビット線ＢＬＴ１０４ (反転)をセ
ルプレート線１２４ (Ｖｐｌａｔｅ)へ結合させるの
で、セルプレート線１２４へ印加される電圧 (Ｖｐｌａ
ｔｅ)は論理低電圧である。理解されるように、別の変
形実施例 (不図示)は、真ビット線ＢＬＴ１０２の代わ
りに相補的ビット線ＢＬＣ１０４へ結合されている入力
端を具備するインバータ (２１０，２１２)と直列に構
成されている付加的なインバータを包含するものであ
る。

【００３２】ワード線ＷＬ１が不活性化された後で、且
つ、通常、読取動作が完了又は (実質的に完了)した後
に、時間Ｔ４において、ＰＵＭＰ信号が不活性化され、
その結果電圧Ｖｂｌｐ (中間電圧)がセルプレート線１
２４へ印加されることとなる。セルプレート線１２４の
電圧を論理低から中間電圧へ増加させること (メモリセ
ルが論理高に書込まれた後)は、メモリセルにおける電
圧 (図５参照、Ｖｃｅｌｌとして示してある)を論理高
電圧よりも大きな値へポンピング即ち増加させるポンピ
ングメカニズムを提供しており、それによりポンプ余裕
が提供される。メモリ内に格納されているポンピングさ
れた電圧は、メモリセルのその後の読取動作期間中にお
いてビット線上の電圧差を増加させる。

【００３３】理解されるように、図２Ｃに示した付加的
な回路は、その入力端が電圧Ｖｂｌｐ (中間電圧)であ
る場合に活性化されるインバータ (２１０，２１２)で
発生する可能性のある電力散逸を減少させることに貢献
する。

【００３４】同様に、図６に示した読取動作 (メモリセ
ル内に格納されている論理０の読取)は図５における読
取動作と同様である。所定の遅延の後に、ＰＵＭＰ信号
が活性化され、そのことは論理高をセルプレート線１２
４へ印加する。図２Ｃに示した実施例における電圧ドラ
イバ回路１３０がビット線ＢＬＴ１０４ (反転)をセル
プレート線１２４ (Ｖｐｌａｔｅ)へ結合させるので、
セルプレート線１２４へ印加される電圧 (Ｖｐｌａｔ
ｅ)は論理高電圧である。

【００３５】ワード線ＷＬ１が不活性化された後に、且
つ、通常、読取動作が完了 (又は実質的に完了)した後
に、時間Ｔ４において、ＰＵＭＰ信号が不活性化され、
その結果電圧Ｖｂｌｐ (中間電圧)がセルプレート線１
２４へ印加されることとなる。セルプレート線１２４の
電圧を論理高から中間電圧へ減少させること (メモリセ
ルに論理低が書込まれた後)は、メモリセル内の電圧
(図５参照、Ｖｃｅｌｌとして示してある)を論理低電圧
より低い値へポンピング即ち減少させるポンピングメカ
ニズムを提供しており、それによりポンプ余裕が与えら
れる。メモリ内に格納されているポンピングされた電圧
は、メモリセルのその後の読取動作期間中にビット線上
の電圧差を増加させる。

【００３６】一般的には、本発明は、メモリセルへ論理
１を書込む期間中にメモリセルプレート１１６を論理低
に保持し、次いで、ワード線が不活性化された後にメモ
リセルプレート１１６における電圧を中間電圧へ上昇さ
せることによってメモリセルにおいて格納されている電
圧 (論理１電圧レベルより大きい)を増加させる回路及
び方法を提供している。同様に、それは、メモリセルへ
の論理０の書込期間中にメモリセルプレート１１６を論
理高に保持し、次いで、メモリセルプレート１１６にお
ける電圧をワード線が不活性化された後に中間電圧へ減
少させることによってメモリセルにおいて格納されてい
る電圧 (論理０電圧レベルより低い)を減少させる。こ
のことは、メモリセルの読取動作期間中にビット線上の
差電圧を増加させることとなる。

【００３７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 本発明に基づくメモリアレイを示した概略
図。

【図２Ａ】 図１に示した電圧ドライバ回路１３０の１
実施例を示した概略図。

【図２Ｂ】 図１に示した電圧ドライバ回路１３０の別
の実施例を示した概略図。

【図２Ｃ】 図１に示した電圧ドライバ回路１３０の更
に別の実施例を示した概略図。

【図３】 図２Ａ及び２Ｂに示した実施例に対してメモ
リセル内に格納されている論理１に対する読取動作を示
したタイミング線図。

【図４】 図２Ａ及び２Ｂに示した実施例に対してメモ
リセル内に格納されている論理０に対する読取動作を示
したタイミング線図。

【図５】 図２Ｃに示した実施例に対してメモリセル内
に格納されている論理１に対する読取動作を示したタイ
ミング線図。

【図６】 図２Ｃに示した実施例に対してメモリセル内
に格納されている論理０に対する読取動作を示したタイ
ミング線図。

【符号の説明】

１００ メモリアレイ １０２ 相補的ビット線 １０４ 真ビット線 １１０ アクセス装置 (トランジスタ) １１２ コンデンサ (電荷格納装置) １１４ 第一プレート １１６ 第二プレート １２２，１２４ セルプレート線 １４０，１４２ プレチャージ及び平衡化回路 １５０ センスアンプ １３０ 電圧ドライバ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランソワ ピエール リコドウ アメリカ合衆国， テキサス 75019， コッペル， サウス マッカーサー 600, ナンバー 816 Ｆターム(参考） 5M024 AA91 BB02 BB35 CC12 CC63 PP02 PP03 PP07

Claims (24)

【特許請求の範囲】
1. 【請求項１】 メモリにおいて、 第一ビット線、 第一プレートと第二プレートとを具備している電荷格納
   要素、 第一端部と、第二端部と、制御端子とを具備しているア
   クセス装置であって、前記第一端部が前記第一ビット線
   へ結合しており、前記第二端部が前記電荷格納要素の第
   一プレートへ結合しており且つノードを画定しており、
   且つ前記制御端子がワード線へ結合しているアクセス装
   置、 前記電荷格納要素の第二プレートへ結合している第一端
   子を具備している電圧ドライバ回路、を有しており、前
   記電圧ドライバ回路が、第二ビット線上に低論理レベル
   が存在する場合には前記電荷格納要素の第二プレートへ
   高論理レベル電圧を供給し、第二ビット線上に高論理レ
   ベル電圧が存在する場合には前記電荷格納要素の第二プ
   レートへ低論理レベル電圧を供給し、且つ前記第二ビッ
   ト線上に中間電圧レベルが存在する場合には前記電荷格
   納要素の第二プレートへ中間電圧と実質的に同一の電圧
   を供給することを特徴とするメモリ。
2. 【請求項２】 請求項１において、前記電荷格納要素が
   コンデンサを有していることを特徴とするメモリ。
3. 【請求項３】 請求項１において、前記第一ビット線及
   び第二ビット線が同一のビット線であり、且つ前記電圧
   ドライバ回路が前記第一ビット線を前記電荷格納要素の
   第二プレートへ結合させることを特徴とするメモリ。
4. 【請求項４】 請求項３において、前記電圧ドライバ回
   路が所定の遅延を持っている少なくとも１個のインバー
   タを有していることを特徴とするメモリ。
5. 【請求項５】 請求項１において、前記第二ビット線が
   前記第一ビット線の相補的ビット線であり、且つ前記電
   圧ドライバ回路が前記第二ビット線を前記電荷格納要素
   の第二プレートへ結合させることを特徴とするメモリ。
6. 【請求項６】 請求項５において、前記電圧ドライバ回
   路が所定の遅延を持っているバッファ回路を有している
   ことを特徴とするメモリ。
7. 【請求項７】 請求項６において、前記バッファが少な
   くとも２個のインバータを有していることを特徴とする
   メモリ。
8. 【請求項８】 メモリにおいて、 第一ビット線、 第一プレートと第二プレートとを具備している電荷格納
   要素、 第一端部と、第二端部と、制御端子とを具備しているア
   クセス装置であって、前記第一端部が前記第一ビット線
   へ結合しており、前記第二端部が前記電荷格納要素の第
   一プレートへ結合しており且つノードを画定しており、
   前記制御端子がワード線へ結合しており、前記ノードを
   前記第一ビット線へ結合させ且つそれから切断させるた
   めのアクセス装置、 前記電荷格納要素の第二プレートへ結合している第一端
   子と第一入力端子とを具備しており、前記アクセス装置
   が活性化され且つ第二電圧が前記ノードへ印加される場
   合に前記電荷格納要素の第二プレートへ第一電圧を印加
   させ、且つ前記アクセス装置が不活性化された後に前記
   第二プレートへ第三電圧を印加させる電圧ドライバ回
   路、を有していることを特徴とするメモリ。
9. 【請求項９】 請求項８において、前記電荷格納要素が
   コンデンサを有していることを特徴とするメモリ。
10. 【請求項１０】 請求項８において、前記第二電圧が前
    記第一電圧よりも大きく、且つ前記第三電圧が前記第一
    電圧よりも大きく、且つ前記ノード上に格納されている
    電圧が前記第二電圧よりも大きな大きさへポンピングさ
    れることを特徴とするメモリ。
11. 【請求項１１】 請求項１０において、前記第二電圧が
    論理高値であり、前記第一電圧が論理低値であり、且つ
    第三電圧が前記論理高値と前記論理低値との間の中間値
    であることを特徴とするメモリ。
12. 【請求項１２】 請求項８において、前記第二電圧が前
    記第一電圧よりも低く、且つ前記第三電圧が前記第一電
    圧よりも低く、且つ前記ノード上に格納されている電圧
    が前記第二電圧よりも低い大きさへポンピングされるこ
    とを特徴とするメモリ。
13. 【請求項１３】 請求項８において、前記電圧ドライバ
    回路の入力端子が前記第一ビット線へ接続していること
    を特徴とするメモリ。
14. 【請求項１４】 請求項１３において、前記電圧ドライ
    バ回路が前記第三電圧へ接続している第二入力端子を有
    していることを特徴とするメモリ。
15. 【請求項１５】 請求項１４において、前記電圧ドライ
    バ回路が、ポンプ信号が第一状態にある場合に前記電荷
    格納装置の第二プレートへ前記第三電圧を結合させ、且
    つ前記ポンプ信号が第二状態にある場合に前記電荷格納
    装置の第二プレートへバッファ回路を介して前記第一ビ
    ット線を結合させることを特徴とするメモリ。
16. 【請求項１６】 請求項８において、前記電圧ドライバ
    回路の入力端子が前記第一ビット線の相補的ビット線で
    ある第二ビット線へ接続していることを特徴とするメモ
    リ。
17. 【請求項１７】 請求項１５において、前記電圧ドライ
    バ回路が前記第三電圧へ接続している第二入力端子を有
    していることを特徴とするメモリ。
18. 【請求項１８】 請求項１７において、前記電圧ドライ
    バ回路が、ポンプ信号が第一状態にある場合には前記電
    荷格納装置の第二プレートへ前記第三電圧を結合させ、
    且つ前記ポンプ信号が第二状態にある場合には前記電荷
    格納装置の第二プレートへバッファ回路を介して前記第
    二ビット線を結合させることを特徴とするメモリ。
19. 【請求項１９】 メモリをポンピングする方法におい
    て、 メモリセルの第一プレートを第一ビット線へ結合させる
    ためにワード線を活性化させ、 前記第一ビット線と第二ビット線との間の電圧差を検知
    するために前記第一ビット線及び第二ビット線へ結合し
    ているセンスアンプを活性化させ、 前記第一ビット線へ高論理電圧値を印加し且つ前記第二
    ビット線へ低論理電圧値を印加させ、 第一電圧を前記メモリセルの第二プレートへ印加させ、 前記メモリセルの第一プレートを前記第一ビット線から
    切断させるために前記ワード線を不活性化させ、 前記ワード線を不活性化させるステップの後に、前記メ
    モリの前記第二プレートへ第二電圧を印加させ、その場
    合に前記第二電圧が前記第一電圧よりも大きい、ことを
    特徴とする方法。
20. 【請求項２０】 請求項１９において、前記メモリセル
    の第二プレートへ第一電圧を印加させる場合に、電圧ド
    ライバ回路を介して前記メモリセルの第二プレートへ前
    記第二ビット線を結合させることを特徴とする方法。
21. 【請求項２１】 請求項１９において、前記メモリセル
    の第二プレートへ前記第一電圧を印加させる場合に、電
    圧ドライバ回路を介して前記メモリセルの第二プレート
    へ第一ビット線を結合させることを特徴とする方法。
22. 【請求項２２】 メモリをポンピングする方法におい
    て、 第一ビット線及び第二ビット線を中間電圧へプレチャー
    ジすると共に平衡化させ、前記中間電圧は夫々の論理高
    及び論理低を表わす第一電圧及び第二電圧の間の大きさ
    を持っており、 メモリセルの第一プレートを前記第一ビット線へ結合さ
    せるためにワード線を活性化させ、 前記第一ビット線及び前記第二ビット線へ結合されてい
    るセンスアンプを活性化させ、 前記第一電圧を前記第一ビット線へ印加すると共に前記
    第二電圧を前記第二ビット線へ印加し、 前記第二電圧を前記メモリセルの第二プレートへ印加
    し、 前記メモリセルの第一プレートを前記第一ビット線から
    切断するために前記ワード線を不活性化させ、 前記ワード線を不活性化させるステップの後に、前記メ
    モリの第二プレートへ第三電圧を印加させ、その場合に
    前記第三電圧が前記中間電圧と実質的に等しい、ことを
    特徴とする方法。
23. 【請求項２３】 請求項２２において、前記第二電圧を
    前記メモリセルの第二プレートへ印加させ且つ前記第三
    電圧を前記メモリセルの第二プレートへ印加させる場合
    に、電圧ドライバ回路を介して前記第二ビット線を前記
    メモリセルの第二プレートへ結合させることを特徴とす
    る方法。
24. 【請求項２４】 請求項２２において、前記第二電圧を
    前記メモリセルの第二プレートへ印加すると共に前記第
    三電圧を前記メモリセルの前記第二プレートへ印加させ
    る場合に、前記第一ビット線を電圧ドライバ回路を介し
    て前記メモリセルの第二プレートへ結合させることを特
    徴とする方法。