JPH05242672A - 半導体ダイナミックメモリ - Google Patents

半導体ダイナミックメモリ

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JPH05242672A
JPH05242672A JP4018006A JP1800692A JPH05242672A JP H05242672 A JPH05242672 A JP H05242672A JP 4018006 A JP4018006 A JP 4018006A JP 1800692 A JP1800692 A JP 1800692A JP H05242672 A JPH05242672 A JP H05242672A
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line
plate line
transistor
sense amplifier
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Akira Tanabe
昭 田邉
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
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    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

Abstract

(57)【要約】 【目的】メモリセルの読出し信号の電圧を大きくする。 【構成】センス増幅器ＳＡ１の第１の入出力端Ｓ１とビ
ット線ＢＬ１１との間に接続制御信号ＴＧ１によりオ
ン，オフするトランジスタＴ４を設ける。センス増幅器
ＳＡ１の第２の入出力端とビット線ＢＬ１２との間に接
続性信号ＴＧ２によりオン，オフするトランジスタＴ５
を設ける。メモリセル（ＭＣ１１）のデータ読出しの
際、トランジスタ（Ｔ５）により、ビット線（ＢＬ１
２）をセンス増幅器ＳＡ１及びプレート線ＰＬから切離
す。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体ダイナミックメモ
リに関する。
【０００２】
【従来の技術】従来の半導体ダイナミックメモリには、
メモリセルのコンデンサの一方の端子を全て共通のプレ
ート線に接続する構成のものがある。この場合、データ
読出し時にこの共通のプレート線の電圧が変動するため
に、メモリセルから読出される信号量が減少するという
問題があった。
【０００３】この点を改善したものとして、図１０に示
すように、第１及び第２のビット線ＢＬ１１，ＢＬ１２
と、この第１及び第２のビット線ＢＬ１１，ＢＬ１２と
絶縁交差する複数のワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ
２１〜ＷＬ２ｎと、ソース，ドレインの一方を第１のビ
ット線ＢＬ１１と接続し対応するワード線（ＷＬ１１〜
ＷＬ１ｎ）のレベルに応じてオン，オフする選択用のト
ランジスタＴｓ、及び一端をこの選択用のトランジスタ
Ｔｓのソース，ドレインの他方と接続するコンテンサＣ
ｓをそれぞれ備えた複数の第１のメモリセルＭＣ１１〜
ＭＣ１ｎと、ソース，ドレインの一方と第２のビット線
ＢＬ１２と接続し対応するワード線（ＷＬ２１〜ＷＬ２
ｎ）のレベルに応じてオン，オフする選択用のトランジ
スタＴｓ、及び一端をこの選択用のトランジスタＴｓの
ソース，ドレインの他方と接続するコンデンサＣｓをそ
れぞれ備えた複数の第２のメモリセルＭＣ２１〜ＭＣ２
ｎと、各第１及び第２のメモリセルＭＣ１１〜ＭＣ１
ｎ，ＭＣ２１〜ＭＣ２ｎのコンデンサＣｓの他端と接続
するプレート線ＰＬと、トランジスタＴ１〜Ｔ３を備え
第１及び第２のビット線ＢＬ１１，ＢＬ１２及びプレー
ト線ＰＬをそれぞれ所定のタイミングで電源電圧ＶＣＣ
の１／２のレベルにプリチャージするプリチャージ回路
１と、第１及び第２の入出力端を第１及び第２のビット
線ＢＬ１１，ＢＬ１２にそれぞれ対応して接続し活性化
信号ＳＥにより活性化し第１及び第２の入出力端間に伝
達された信号を増幅するセンス増幅器ＳＡ１と、このセ
ンス増幅器ＳＡ１の第２の入出力端とプレート線ＰＬと
の間に接続され接続制御信号ＴＧ３によりオン，オフす
るトランジスタＴ６、及びセンス増幅器ＳＡ１の第１の
入出力端とプレート線ＰＬとの間に接続され接続制御信
号ＴＧ４によりオン，オフするトランジスタＴ６、及び
センス増幅器ＳＡ１の第１の入出力端とプレート線ＰＬ
との間に接続され接続制御信号ＴＧ４によりオン，オフ
するトランジスタＴ７を備えた接続制御回路２ｄとを有
する構成のものがある。
【０００４】この例の各部信号のタイミング図を図１１
に示す。
【０００５】この例では、センス増幅器ＳＡ１ごとにプ
レート線ＰＬが分割され、かつセンス増幅器ＳＡ１の第
１及び第２の入出力端にビット線ＢＬ１１，ＢＬ１２が
直接接続されている。また、センス増幅器ＳＡ１が活性
化してビット線ＢＬ１１，ＢＬ１２間の信号が増幅さ
れ、ビット線ＢＬ１１，ＢＬ１２の一方は接地電位（０
Ｖ）に、他方は電源電圧ＶＣＣまで増幅される。この電
源電圧ＶＣＣの高レベルをメモリセルＭＣ１１〜ＭＣ１
ｎ，ＭＣ２１〜ＭＣ２ｎに書戻すために、接続制御信号
ＴＧ３，ＴＧ４及びワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ
２１〜ＷＬ２ｎの高レベルは、電源電圧ＶＣＣよりもメ
モリセルのトランジスタＴｓのしきい値電圧ＶＴＨだけ
高い電圧にする必要があった。
【０００６】
【発明が解決しようとする課題】この従来の半導体ダイ
ナミックメモリでは、センス増幅器ＳＡ１ごとにプレー
ト線ＰＬが分割されているものの、センス増幅器ＳＡ１
の第１及び第２の入出力端にはビット線ＢＬ１１，ＢＬ
１２が接続されたままとなっているので、プレート線Ｐ
Ｌによる影響は少なくなるものの、ビット線ＢＬ１１，
ＢＬ１２に接続する付加容量が大きいため、やはりメモ
リセルからの信号レベルが低減するという問題点があっ
た。また、メモリセルに電源電圧ＶＣＣの高レベルのデ
ータの書込み、書戻すためには、接続制御信号ＴＧ３，
ＴＧ４やワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ
２ｎの高レベルを電源電圧ＶＣＣよりもメモリセルのト
ランジスタＴｓのしきい値電圧分だけ高くしなければな
らず昇圧回路が必要になるという問題点があった。
【０００７】本発明の目的は、メモリセルの読出し信号
レベルを大きくすることができ、かつ接続制御信号及び
ワード線の高レベルを電源電圧より高くしなくて済み、
そのための昇圧回路が不要となる半導体ダイナミックメ
モリを提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体ダイナミ
ックメモリは、第１及び第２のビット線と、この第１及
び第２のビット線と絶縁交差する複数のワード線と、ソ
ース，ドレインの一方を前記第１のビット線と接続し対
応する前記ワート線のレベルに応じてオン，オフする選
択用のトランジスタ、及び一端をこの選択用のトランジ
スタのソース，ドレインの他方と接続するコンデンサを
それぞれ備えた複数の第１のメモリセルと、ソース，ド
レインの一方を前記第２のビット線と接続し対応するワ
ード線のレベルに応じてオン，オフする選択用のトラン
ジスタ、及び一端をこの選択用のトランジスタのソー
ス，ドレインの他方と接続するコンデンサをそれぞれ備
えた複数の第２のメモリセルと、前記各第１及び第２の
メモリセルのコンデンサの他端と接続するプレート線
と、前記第１，第２のビット線及びプレート線をそれぞ
れ所定のタイミングで所定のレベルにプリチャージする
プリチャージ回路と、活性化信号により活性化し第１及
び第２の入出力端間に伝達された信号を増幅するセンス
増幅器と、このセンス増幅器の第１の入出力端と前記第
１のビット線との間に接続され第１の接続制御信号によ
りオン，オフする第１のトランジスタ、前記センス増幅
器の第２の入出力端と前記第２のビット線との間に接続
され第２の接続制御信号によりオン，オフする第２のト
ランジスタ、前記センス増幅器の第２の入出力端と前記
プレート線との間に接続され第３の接続制御信号により
オン，オフする第３のトランジスタ、及び前記センス増
幅器の第１の入出力端と前記プレート線との間に接続さ
れ第４の接続制御信号によりオン，オフする第４のトラ
ンジスタを備えた接続制御回路とを有している。
【０００９】また、プレート線が第１及び第２のプレー
ト線に分割され、第１のメモリセルのコンテンサの他端
が前記第１のプレート線に接続され、第２のメモリセル
のコンデンサの他端が前記第２のプレート線に接続さ
れ、接続制御回路の第３のトランジスタがセンス増幅器
の第２の入出力端と前記第１のプレート線との間に接続
され、第４のトランジスタがセンス増幅器の第１の入出
力端と前記第２のプレート線との間に接続された構成を
有している。
【００１０】また、メモリセルに対しデータを書込む
際、高レベルのデータを書込むときは第１（又は第２）
のプレート線を接地電位としかつ第１（又は第２）のビ
ット線を電源電圧の１／２の電圧とし、低レベルのデー
タを書込むときは前記第１（又は第２）のビット線を接
地電位としかつ前記第１（又は第２）のプレート線を前
記電源電圧の１／２の電圧とする構成を有している。
【００１１】
【作用】本発明においては、第１及び第２のビット線の
うち、メモリセルのデータを読出すとき、選択メモリセ
ルの読出し信号が伝達されない方のビット線をプレート
線及びセンス増幅器から切り離す構成としているので、
プレート線に接続する容量が小さくなり、センス増幅器
に入力されるプレート線とビット線との間のメモリセル
の読出し信号レベルを大きくすることができる。
【００１２】また、メモリセルへのデータ書込み，書戻
しの際、プレート線及びビット線のレベルを、片方を接
地電位とし他方を電源電圧の１／２のレベルとしたの
で、接続制御信号及びワード線のレベルも電源電圧以下
で済み、従来のような昇圧回路は不要となる。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１４】図１は本発明の第１の実施例を示す回路図
である。
【００１５】この実施例が図１０に示された従来の半導
体ダイナミックメモリと相違する点は、センス増幅器Ｓ
Ａ１の第１の入出力端Ｓ１と第１のビット線ＢＬ１１と
の間に接続制御信号ＴＧ１によりオン，オフするトラン
ジスタＴ４と、センス増幅器ＳＡ１の第２の入出力端Ｓ
２と第２のビット線ＢＬ１２との間に接続制御信号ＴＧ
２によりオン，オフするトランジスタＴ５とを設け、接
続制御回路２を、これらトランジスタＴ４，Ｔ５と既設
のトランジスタＴ６，Ｔ７とを含んだ構成とした点にあ
る。
【００１６】図２はこの実施例の動作を説明するための
各部信号のタイミング図である。
【００１７】この実施例においては、ビット線ＢＬ１
１，ＢＬ１５のうち、メモリセルのデータを読出すと
き、選択メモリセル（ＭＣ１１とする）の読出し信号を
伝達するビット線（ＢＬ１１）とは異なるビット線（Ｂ
Ｌ１２）を、トランジスタ（Ｔ５）によってプレート線
ＰＬ及びセンス増幅器ＳＡ１の入出力端（Ｓ２）から切
離すので、プレート線ＰＬに接続する容量を少なくする
ことができ、従ってプレート線ＰＬとビット線（ＢＬ１
１）との間のメモリセル（ＭＣ１１）の読出し信号のレ
ベルを大きくすることができる。
【００１８】この点について更に具体的に説明する。
今、プレート線ＰＬとビット線ＢＬ１１との間に発生す
るメモリセルＭＣ１１の読出し信号の電圧をＶｒ、プレ
ート線ＰＬ，ビット線ＢＬ１１，及びメモリセルＭＣ１
１のコンデンサＣｓの容量値をそれぞれＣｐ，Ｃｂ，Ｃ
ｓ、コンデンサＣｓの読出し前の電圧をＶｓとすると、 Ｖｒ＝（Ｃｐ＋Ｃｂ）・Ｃｓ・Ｖｓ／〔（Ｃｂ＋Ｃｓ）
・Ｃｐ＋Ｃｂ・Ｃｓ〕 となる。これにより、 ｄＶｒ／ｄＣｐ＝−Ｃｂ2 ・Ｃｓ・Ｖｓ／〔（Ｃｂ＋Ｃ
ｓ）・Ｃｐ＋Ｃｂ・Ｃｓ〕2 ＞０ となるので、Ｃｐを小さくするとＶｒが大きくなること
が分る。従来例ではＣｐが実質的にはＣｐ＋Ｃｂであっ
たが、この実施例では実質的にＣｐだけとなるので、こ
の実施例による読出し信号の電圧の方が大きいことが分
る。
【００１９】図３は本発明の第２の実施例を示す回路図
である。
【００２０】この実施例は、第１の実施例におけるプレ
ート線ＰＬを、第１及び第２のプレート線ＰＬ１１，Ｐ
Ｌ１２に分割し、第１のメモリセルＭＣ１１〜ＭＣ１ｎ
のコンデンサＣｓの他端を第１のプレート線ＰＬ１１に
接続し、第２のメモリセルＭＣ２１〜ＭＣ２ｎのコンデ
ンサＣｓの他端を第２のプレート線ＰＬ１２に接続し、
接続制御回路２ａのトランジスタＴ６を、センス増幅器
ＳＡ１の第２の入出力端Ｓ２と第１のプレート線ＰＬ１
１との間に接続し、トランジスタＴ７をセンス増幅器Ｓ
Ａ１の第１の入出力端Ｓ１と第２のプレート線ＰＬ１２
との間に接続したものである。
【００２１】図４にこの実施例の各部信号のタイミング
図を示す。
【００２２】この実施例においては、各プレート線ＰＬ
１１，ＰＬ１２に接続されるメモリセルの数は第１の実
施例の半分となるので、これらプレート線ＰＬ１１，Ｐ
Ｌ１２に接続する容量も第１の実施例のプレート線ＰＬ
より小さくなり、読出し信号のレベルを更に大きくする
ことができる。
【００２３】図５はこの実施例のビット線に垂直な面に
おける配線層付近の断面図である。
【００２４】通常、ビット線ＢＬ１１，ＢＬ１２等とプ
レート線ＰＬ１１，ＰＬ１２等とは、図５に示すよう
に、別の層に配線される。
【００２５】隣接するビット線間及び隣接するプレート
線間にはそれぞれ線間容量Ｃｃが存在するため、メモリ
セルのデータを読出すとき、Ｃｃを介してＢＬ１１とＢ
Ｌ２１からＢＬ１２へノイズが加わり、ＰＬ１１とＰＬ
２１からＰＬ１２へノイズが加わる。このため、ＢＬ１
２とＰＬ１１とＰＬ１２とが全てつながった状態でデー
タを読出す図１０の従来方式では、ノイズで読出し信号
の電圧が小さくなる。しかし、ＢＬ１２とＰＬ１とを切
離す本実施例の方式では、このノイズの影響を受けない
ため、より大きな信号電圧が得られる。また、ＰＬ１２
とＰＬ１２とはシールド線として働くので、さらにノイ
ズを低減できる。
【００２６】図６は本発明の第３の実施例を示す回路図
である。
【００２７】この実施例は、第１のビット線ＢＬ１１及
びプレート線ＰＬ１１に対してセンス増幅器ＳＡ１４
を、第２のビット線ＢＬ１２及びプレート線ＰＬ１２に
対してセンス増幅器ＳＡ２をそれぞれ設け、第１のメモ
リセル（例えばＭＣ１１）と第２のメモリセル（ＭＣ２
１）とでワード線（ＷＬ１１）を共用するようにしたも
のである。
【００２８】それぞれのビット線ＢＬ１１，ＢＬ１２に
それぞれセンス増幅器を設けることにより、第１及び第
２のメモリセルから同時にデータを読出すことができる
ので、このようにワード線を共用することができ、ワー
ド線の本数を半分にすることができる。
【００２９】この実施例の各部信号のタイミング図を図
７に示す。
【００３０】図８は本発明の第４の実施例を説明するた
めの各部信号のタイミング図、図９はこの第４の実施例
のセンス増幅回路部分の回路図である。
【００３１】図１，図３，図６に示された実施例及び図
１０に示された従来例においては、プレート線ＰＬ，Ｐ
Ｌ１１，ＰＬ１２が電源電圧ＶＣＣの１／２の電圧にプ
リチャージされた状態で、ビット線ＢＬ１１，ＢＬ１２
の一方を電源電圧ＶＣＣに、他方を接地電位にしてメモ
リセルに対する書込み，書戻しが行われる。従って接続
制御信号ＴＧ１〜ＴＧ４及びワード線ＷＬ１１〜ＷＬ１
ｎ，ＷＬ２１〜ＷＬ２ｎの高レベルは、電源電圧ＶＣＣ
よりもメモリセルのトランジスタＴｓのしきい値電圧Ｖ
ＴＨだけ高い電圧とする必要があった。
【００３２】これに対してこの実施例では、メモリセル
にデータを書込む際（書戻す際も含む）、高レベルのデ
ータを書込むときは第１（又は第２）のプレート線ＰＬ
１１（ＰＬ１２）を接地電位としかつ第１（又は第２）
のビット線ＢＬ１１（ＢＬ１２）を電源電圧ＶＣＣの１
／２の電圧とし、低レベルのデータを書込むときは第１
（又は第２）のビット線ＢＬ１１（ＢＬ１２）を接地電
位としかつ第１（又は第２）のプレート線ＰＬ１１（Ｐ
Ｌ１２）を電源電圧ＶＣＣの１／２の電圧とする構成と
なっている。従って、接続制御信号ＴＧ１〜ＴＧ４及び
ワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎの高
レベルは電源電圧ＶＣＣの１／２の電圧よりもメモリセ
ルのトランジスタＴｓのしきい値電圧ＶＴＨだけ高い電
圧とすればよい。すなわち、電源電圧ＶＣＣより高くす
る必要がなく、昇圧回路が不要となる。
【００３３】図８による実施例では接続制御信号ＴＧ１
〜ＴＧ４及びワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜
ＷＬ２ｎの電圧でビット線の振幅を制限しているが、図
９に示すように、センス増幅器ＳＡ１の電源電圧をＶＣ
Ｃ／２とすることで振幅を制限する。これにより、ビッ
ト線の電圧を正確にＶＣＣ／２とできる。この場合、接
続制御信号及びワード線の高レベルの電圧はＶＣＣ／２
＋ＶＴＨ以上ＶＣＣ以下ならばいくらでも良い。
【００３４】
【発明の効果】以上説明したように本発明は、メモリセ
ルのデータを読出すとき選択メモリセルの読出し信号が
伝達されない方のビット線をプレート線及びセンス増幅
器から切離す構成とすることにより、プレート線に接続
する容量を小さくできるので、センス増幅器に入力され
るメモリセルの読出し信号のレベルを大きくすることが
でき、また、メモリセルへのデータの書込み、書戻しの
際、プレート線及びビット線のレベルを、片方を接地電
位に他方を電源電圧の１／２の電圧とすることにより、
接続制御信号及びワード線の高レベルを電源電圧より高
くしなくて済み、昇圧回路が不要になるという効果があ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
【図３】本発明の第２の実施例の回路図である。
【図４】図３に示された実施例の動作を説明するための
各部信号のタイミング図である。
【図５】図３に示された実施例の効果を説明するための
配線層付近の断面図である。
【図６】本発明の第３の実施例の回路図である。
【図７】図６に示された実施例の動作を説明するための
各部信号のタイミング図である。
【図８】本発明の第４の実施例を説明するための各部信
号のタイミング図である。
【図９】本発明の第４の実施例のセンス増幅回路部分の
回路図である。
【図１０】従来の半導体ダイナミックメモリの一例を示
す回路図である。
【図１１】図１０に示された半導体ダイナミックメモリ
の動作を説明するための各部信号のタイミング図であ
る。
【符号の説明】
１，１ａ プリチャージ回路 ２，２ａ〜２ｄ 接続制御回路 １０ 基板 ２０ 配線層 ２１ 絶縁層 Ｂ１１，Ｂ１２，Ｂ２１，Ｂ２２ ビット線 Ｃｓ コンデンサ ＭＣ１１〜ＭＣ１ｎ，ＭＣ２１〜ＭＣ２ｎ メモリセ
ル ＳＡ１，ＳＡ２ センス増幅器 Ｔ１〜Ｔ８，Ｔｓ トランジスタ ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎ ワード線

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２のビット線と、この第１及
    び第２のビット線と絶縁交差する複数のワード線と、ソ
    ース，ドレインの一方を前記第１のビット線と接続し対
    応する前記ワート線のレベルに応じてオン，オフする選
    択用のトランジスタ、及び一端をこの選択用のトランジ
    スタのソース，ドレインの他方と接続するコンデンサを
    それぞれ備えた複数の第１のメモリセルと、ソース，ド
    レインの一方を前記第２のビット線と接続し対応するワ
    ード線のレベルに応じてオン，オフする選択用のトラン
    ジスタ、及び一端をこの選択用のトランジスタのソー
    ス，ドレインの他方と接続するコンデンサをそれぞれ備
    えた複数の第２のメモリセルと、前記各第１及び第２の
    メモリセルのコンデンサの他端と接続するプレート線
    と、前記第１，第２のビット線及びプレート線をそれぞ
    れ所定のタイミングで所定のレベルにプリチャージする
    プリチャージ回路と、活性化信号により活性化し第１及
    び第２の入出力端間に伝達された信号を増幅するセンス
    増幅器と、このセンス増幅器の第１の入出力端と前記第
    １のビット線との間に接続され第１の接続制御信号によ
    りオン，オフする第１のトランジスタ、前記センス増幅
    器の第２の入出力端と前記第２のビット線との間に接続
    され第２の接続制御信号によりオン，オフする第２のト
    ランジスタ、前記センス増幅器の第２の入出力端と前記
    プレート線との間に接続され第３の接続制御信号により
    オン，オフする第３のトランジスタ、及び前記センス増
    幅器の第１の入出力端と前記プレート線との間に接続さ
    れ第４の接続制御信号によりオン，オフする第４のトラ
    ンジスタを備えた接続制御回路とを有することを特徴と
    する半導体ダイナミックメモリ。
  2. 【請求項２】 プレート線が第１及び第２のプレート線
    に分割され、第１のメモリセルのコンテンサの他端が前
    記第１のプレート線に接続され、第２のメモリセルのコ
    ンデンサの他端が前記第２のプレート線に接続され、接
    続制御回路の第３のトランジスタがセンス増幅器の第２
    の入出力端と前記第１のプレート線との間に接続され、
    第４のトランジスタがセンス増幅器の第１の入出力端と
    前記第２のプレート線との間に接続された請求項１記載
    の半導体ダイナミックメモリ。
  3. 【請求項３】 メモリセルに対しデータを書込む際、高
    レベルのデータを書込むときは第１（又は第２）のプレ
    ート線を接地電位としかつ第１（又は第２）のビット線
    を電源電圧の１／２の電圧とし、低レベルのデータを書
    込むときは前記第１（又は第２）のビット線を接地電位
    としかつ前記第１（又は第２）のプレート線を前記電源
    電圧の１／２の電圧とする請求項２記載の半導体ダイナ
    ミックメモリ。
JP4018006A 1992-02-04 1992-02-04 半導体ダイナミックメモリ Withdrawn JPH05242672A (ja)

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