JP3181311B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- memory cell
- memory device
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にカスケード接続された複数のＭＯＳトランジス
タとそれらの各一端にそれぞれ一端が接続された情報記
憶用のキャパシタを備えたダイナミック型メモリセルの
アレイを有するダイナミック型ランダムアクセスメモリ
（ＤＲＡＭ）に関する。
り、特にカスケード接続された複数のＭＯＳトランジス
タとそれらの各一端にそれぞれ一端が接続された情報記
憶用のキャパシタを備えたダイナミック型メモリセルの
アレイを有するダイナミック型ランダムアクセスメモリ
（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】現在実用化されているＤＲＡＭセルは、
ワード線およびビット線に接続されるトランスファゲー
ト用の１個のＭＯＳ（絶縁ゲート型）トランジスタと、
これに接続される情報記憶用の１個のキャパシタとで構
成されている。
ワード線およびビット線に接続されるトランスファゲー
ト用の１個のＭＯＳ（絶縁ゲート型）トランジスタと、
これに接続される情報記憶用の１個のキャパシタとで構
成されている。
【０００３】一方、ＤＲＡＭセルをより高集積化し、ビ
ット単価を低減するために、本願発明者は、例えば図９
あるいは図１０に示すようなカスケード・ゲート型の回
路構成を有する半導体メモリセルを提案した（本願出願
人に係る特願平２−１０４５７６号の出願）。図９に示
すＤＲＡＭセルは、カスケード接続されたＭＯＳトラン
ジスタＱ1 〜Ｑ4 と、このトランジスタＱ1 〜Ｑ4 の各
一端にそれぞれ一端が接続された情報記憶用のキャパシ
タＣ1〜Ｃ4 とを有する。上記トランジスタＱ1 〜Ｑ4
を所定の順序でオン／オフ制御することにより、カスケ
ード接続の一端側（読み出し／書込み用のノードＮ1 ）
に近い側のキャパシタＣ1 から順に各キャパシタＣ1 〜
Ｃ4 の記憶情報をノードＮ1 に読み出し、このノードＮ
1 に遠い側のキャパシタＣ4 から順に各キャパシタＣ4
〜Ｃ1 に上記ノードＮ1 の情報を書込むことが可能にな
る。
ット単価を低減するために、本願発明者は、例えば図９
あるいは図１０に示すようなカスケード・ゲート型の回
路構成を有する半導体メモリセルを提案した（本願出願
人に係る特願平２−１０４５７６号の出願）。図９に示
すＤＲＡＭセルは、カスケード接続されたＭＯＳトラン
ジスタＱ1 〜Ｑ4 と、このトランジスタＱ1 〜Ｑ4 の各
一端にそれぞれ一端が接続された情報記憶用のキャパシ
タＣ1〜Ｃ4 とを有する。上記トランジスタＱ1 〜Ｑ4
を所定の順序でオン／オフ制御することにより、カスケ
ード接続の一端側（読み出し／書込み用のノードＮ1 ）
に近い側のキャパシタＣ1 から順に各キャパシタＣ1 〜
Ｃ4 の記憶情報をノードＮ1 に読み出し、このノードＮ
1 に遠い側のキャパシタＣ4 から順に各キャパシタＣ4
〜Ｃ1 に上記ノードＮ1 の情報を書込むことが可能にな
る。
【０００４】図１０のＤＲＡＭセルは、図９のＤＲＡＭ
セルのトランジスタＱ4 の他端と第２のノードＮ2 との
間にさらにＭＯＳトランジスタＱ5 を接続したものであ
る。上記トランジスタＱ1 〜Ｑ5 を所定の順序でオン／
オフ制御することにより、ノードＮ1 に近い側のキャパ
シタＣ1 から順に各キャパシタＣ1 〜Ｃ4 の記憶情報を
ノードＮ1 に読み出し、このノードＮ1 に近い側のキャ
パシタＣ1 から順に各キャパシタＣ1 〜Ｃ4 に第２のノ
ードＮ2 の情報を書込むことが可能になる。
セルのトランジスタＱ4 の他端と第２のノードＮ2 との
間にさらにＭＯＳトランジスタＱ5 を接続したものであ
る。上記トランジスタＱ1 〜Ｑ5 を所定の順序でオン／
オフ制御することにより、ノードＮ1 に近い側のキャパ
シタＣ1 から順に各キャパシタＣ1 〜Ｃ4 の記憶情報を
ノードＮ1 に読み出し、このノードＮ1 に近い側のキャ
パシタＣ1 から順に各キャパシタＣ1 〜Ｃ4 に第２のノ
ードＮ2 の情報を書込むことが可能になる。
【０００５】上記した図９、図１０のようなカスケード
・ゲート型のメモリセルは、複数ビットの情報をビット
単位で格納することが可能であり、このメモリセルのア
レイを構成すると、メモリセルとビット線とのコンタク
トは複数ビット当り１個しか必要としないので、従来の
１トランジスタ・１キャパシタ型セルのアレイを用いた
ＤＲＡＭよりも格段に高い集積度を実現でき、ビット単
価を大幅に低減することができる。
・ゲート型のメモリセルは、複数ビットの情報をビット
単位で格納することが可能であり、このメモリセルのア
レイを構成すると、メモリセルとビット線とのコンタク
トは複数ビット当り１個しか必要としないので、従来の
１トランジスタ・１キャパシタ型セルのアレイを用いた
ＤＲＡＭよりも格段に高い集積度を実現でき、ビット単
価を大幅に低減することができる。
【０００６】図１１は、図９のＤＲＡＭセルの構造の一
例を示す断面図である。ここでは、セルを例えばスタッ
クセル構造として実現し、ワード線とビット線との交点
近傍にキャパシタが存在するように配置した例えばオー
プン・ビット線方式のＤＲＡＭセルアレイに使用した場
合を示している。図１１中、９０は半導体基板、９１は
素子分離領域、９２は半導体基板表面で４個のトランジ
スタＱ1〜Ｑ4 の活性領域（ソース、ドレイン、チャネ
ルの各領域からなる。）が直線状に配置されたセル活性
領域、ＷＬ1 〜ＷＬ4 はそれぞれ上記４個のトランジス
タＱ1 〜Ｑ4 のゲート（ワード線）、９３1〜９３4 は
それぞれ４個の情報記憶用キャパシタＣ1 〜Ｃ4 のスト
レージノード、９４1 〜９４4 はそれぞれ上記４個のス
トレージノード９３1 〜９３4 と上記４個のトランジス
タＱ1 〜Ｑ4 の各ソース領域とのコンタクト、９５はト
ランジスタＱ1 のドレイン領域とビット線ＢＬとのコン
タクト（ビット線コンタクト）、９６はゲート絶縁膜、
９７は層間絶縁膜、９８はそれぞれ４個のキャパシタＣ
1 〜Ｃ4 の絶縁膜、９９は４個のキャパシタＣ1 〜Ｃ4
のプレート電極、１００は層間絶縁膜である。
例を示す断面図である。ここでは、セルを例えばスタッ
クセル構造として実現し、ワード線とビット線との交点
近傍にキャパシタが存在するように配置した例えばオー
プン・ビット線方式のＤＲＡＭセルアレイに使用した場
合を示している。図１１中、９０は半導体基板、９１は
素子分離領域、９２は半導体基板表面で４個のトランジ
スタＱ1〜Ｑ4 の活性領域（ソース、ドレイン、チャネ
ルの各領域からなる。）が直線状に配置されたセル活性
領域、ＷＬ1 〜ＷＬ4 はそれぞれ上記４個のトランジス
タＱ1 〜Ｑ4 のゲート（ワード線）、９３1〜９３4 は
それぞれ４個の情報記憶用キャパシタＣ1 〜Ｃ4 のスト
レージノード、９４1 〜９４4 はそれぞれ上記４個のス
トレージノード９３1 〜９３4 と上記４個のトランジス
タＱ1 〜Ｑ4 の各ソース領域とのコンタクト、９５はト
ランジスタＱ1 のドレイン領域とビット線ＢＬとのコン
タクト（ビット線コンタクト）、９６はゲート絶縁膜、
９７は層間絶縁膜、９８はそれぞれ４個のキャパシタＣ
1 〜Ｃ4 の絶縁膜、９９は４個のキャパシタＣ1 〜Ｃ4
のプレート電極、１００は層間絶縁膜である。
【０００７】ところで、上記したようなカスケード・ゲ
ート型のメモリセルを使用してＤＲＡＭを構成する場
合、セルの記憶情報が破壊読み出されるので、常に再書
込みする必要がある。しかし、上記カスケード・ゲート
型のメモリセルは、１つのメモリセル内のキャパシタの
読み出し、書込みの順序が規定されるので、任意のキャ
パシタについてみると、記憶情報を読み出した直後に再
書込みすることは許されない。即ち、任意のキャパシタ
からの読み出しに続く同一セル内の他のキャパシタから
の読み出しを待たないと、再書込みすることができな
い。
ート型のメモリセルを使用してＤＲＡＭを構成する場
合、セルの記憶情報が破壊読み出されるので、常に再書
込みする必要がある。しかし、上記カスケード・ゲート
型のメモリセルは、１つのメモリセル内のキャパシタの
読み出し、書込みの順序が規定されるので、任意のキャ
パシタについてみると、記憶情報を読み出した直後に再
書込みすることは許されない。即ち、任意のキャパシタ
からの読み出しに続く同一セル内の他のキャパシタから
の読み出しを待たないと、再書込みすることができな
い。
【０００８】従って、上記したようなカスケード・ゲー
ト型のメモリセルのアレイを用いてＤＲＡＭを構成する
場合には、メモリセルから時系列で複数ビットの読み出
しが終了した後に順に再書込み（あるいは書込み）し得
る手段が必要になる。
ト型のメモリセルのアレイを用いてＤＲＡＭを構成する
場合には、メモリセルから時系列で複数ビットの読み出
しが終了した後に順に再書込み（あるいは書込み）し得
る手段が必要になる。
【０００９】上記したような事情に鑑みて、本願発明者
は、前記したようなカスケード型のＤＲＡＭセルから時
系列で読み出される複数ビットの情報を一時格納するた
めの格納手段を具備した半導体記憶装置を提案した（本
願出願人に係る特願平３−４１３１６号の出願）。この
半導体記憶装置によれば、ＤＲＡＭセルから各キャパシ
タの記憶情報を順にビット線に読み出すと共に記憶情報
を格納手段に格納し、上記ビット線の情報を上記メモリ
セルの各キャパシタに順に書込むことが可能になる。従
って、磁気ディスクなどの記憶媒体の代替として使用す
るために低価格で大容量のＤＲＡＭを既存の技術で実現
したい場合には好適である。
は、前記したようなカスケード型のＤＲＡＭセルから時
系列で読み出される複数ビットの情報を一時格納するた
めの格納手段を具備した半導体記憶装置を提案した（本
願出願人に係る特願平３−４１３１６号の出願）。この
半導体記憶装置によれば、ＤＲＡＭセルから各キャパシ
タの記憶情報を順にビット線に読み出すと共に記憶情報
を格納手段に格納し、上記ビット線の情報を上記メモリ
セルの各キャパシタに順に書込むことが可能になる。従
って、磁気ディスクなどの記憶媒体の代替として使用す
るために低価格で大容量のＤＲＡＭを既存の技術で実現
したい場合には好適である。
【００１０】また、本願発明者は、前記したようなカス
ケード型のＤＲＡＭセルから時系列で読み出される複数
ビットの情報を一時格納するための格納手段をキャッシ
ュメモリとして使用するキャッシュ搭載型の半導体記憶
装置を提案した（本願出願人に係る特願平３−４１３１
５号の出願）。
ケード型のＤＲＡＭセルから時系列で読み出される複数
ビットの情報を一時格納するための格納手段をキャッシ
ュメモリとして使用するキャッシュ搭載型の半導体記憶
装置を提案した（本願出願人に係る特願平３−４１３１
５号の出願）。
【００１１】また、本願発明者は、前記したようなカス
ケード型のＤＲＡＭセルのシリアルアクセス性をそのま
ま活かし、カスケード型のＤＲＡＭセルのアレイのカラ
ムにおけるメモリセル群をシリアルにアクセスする方式
の半導体記憶装置を提案した（本願出願人に係る特願平
３−７４８３０号の出願）。
ケード型のＤＲＡＭセルのシリアルアクセス性をそのま
ま活かし、カスケード型のＤＲＡＭセルのアレイのカラ
ムにおけるメモリセル群をシリアルにアクセスする方式
の半導体記憶装置を提案した（本願出願人に係る特願平
３−７４８３０号の出願）。
【００１２】ところで、前記したようなカスケード型の
ＤＲＡＭセルのカスケード接続された複数のＭＯＳトラ
ンジスタの少なくとも一端をビット線に接続し、情報記
憶用キャパシタがビット線とワード線との交点近傍に存
在するようなパターンレイアウトでメモリセルアレイを
構成する場合、フォールデッド・ビット線構成よりも、
オープン・ビット線構成やシングルエンド型センスアン
プ構成（センスアンプの一対の入力ノードのうちの一方
にのみビット線が直接あるいはトランスファゲートなど
を介して間接に接続される構成）に適している。この場
合、シングルエンド型センスアンプ構成を採用する場合
には、ダミー用メモリセルを使用しないので、ビット線
センスアンプの一対の入力ノードのうちの他方のノード
に参照電位（基準電位）を与えるための回路的な工夫が
必要になる。
ＤＲＡＭセルのカスケード接続された複数のＭＯＳトラ
ンジスタの少なくとも一端をビット線に接続し、情報記
憶用キャパシタがビット線とワード線との交点近傍に存
在するようなパターンレイアウトでメモリセルアレイを
構成する場合、フォールデッド・ビット線構成よりも、
オープン・ビット線構成やシングルエンド型センスアン
プ構成（センスアンプの一対の入力ノードのうちの一方
にのみビット線が直接あるいはトランスファゲートなど
を介して間接に接続される構成）に適している。この場
合、シングルエンド型センスアンプ構成を採用する場合
には、ダミー用メモリセルを使用しないので、ビット線
センスアンプの一対の入力ノードのうちの他方のノード
に参照電位（基準電位）を与えるための回路的な工夫が
必要になる。
【００１３】また、前記したようなカスケード型のＤＲ
ＡＭセルは、前記特願平２−１０４５７６号の出願でも
詳述したように、ビット当りのキャパシタ・サイズが小
さくなり、キャパシタ容量Ｃs が小さくなりがちである
が、メモリセルとビット線とのコンタクトは複数ビット
当り１個しか必要としないので、ビット線容量Ｃb も小
さくなる。しかし、セルアレイの大容量化に伴ってビッ
ト線当りのビット数を増やそうとすると、Ｃb ／Ｃs の
値が大きくなり、読み出し時のビット線センスアンプの
センス動作のマージンが低下するおそれが生じる。
ＡＭセルは、前記特願平２−１０４５７６号の出願でも
詳述したように、ビット当りのキャパシタ・サイズが小
さくなり、キャパシタ容量Ｃs が小さくなりがちである
が、メモリセルとビット線とのコンタクトは複数ビット
当り１個しか必要としないので、ビット線容量Ｃb も小
さくなる。しかし、セルアレイの大容量化に伴ってビッ
ト線当りのビット数を増やそうとすると、Ｃb ／Ｃs の
値が大きくなり、読み出し時のビット線センスアンプの
センス動作のマージンが低下するおそれが生じる。
【００１４】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、カスケード型のＤＲＡＭセルの
アレイにおける読み出し時のビット線センスアンプの信
号入力量を増やし、センス動作のマージンを拡大し得る
半導体記憶装置を提供することを目的とする。
鑑みてなされたもので、カスケード型のＤＲＡＭセルの
アレイにおける読み出し時のビット線センスアンプの信
号入力量を増やし、センス動作のマージンを拡大し得る
半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、カスケード接
続された複数のＭＯＳトランジスタとそれらの各一端に
それぞれ一端が接続された情報記憶用のキャパシタを備
え、上記カスケード接続された複数のＭＯＳトランジス
タの少なくとも一端がビット線に接続されたカスケード
ゲート型のダイナミック型メモリセル群を有し、上記情
報記憶用キャパシタがビット線とワード線との交点近傍
に存在するように配置されたメモリセルアレイと、上記
メモリセルアレイのカラムに設けられ、対応するカラム
のメモリセルのキャパシタ群の各他端に共通に接続され
たキャパシタプレート線と、前記ビット線に接続された
ビット線プリチャージ回路と、前記キャパシタプレート
線に接続されたキャパシタプレート線プリチャージ回路
と、前記メモリセルアレイのカラムに設けられ、選択さ
れたメモリセルから時系列で読み出される複数ビットの
情報を一時格納する格納回路とを具備し、前記格納回路
は、読み出し時に前記ビット線・キャパシタプレート線
間の電位をセンスする前記メモリセル１個当りのキャパ
シタ数と同数のセンスアンプからなり、この複数個のセ
ンスアンプにより前記ビット線・キャパシタプレート線
間の電位をセンスしてメモリセルの各キャパシタの記憶
情報の読み出し／書込みを制御すると共にデータの一時
格納を行うことを特徴とする。
続された複数のＭＯＳトランジスタとそれらの各一端に
それぞれ一端が接続された情報記憶用のキャパシタを備
え、上記カスケード接続された複数のＭＯＳトランジス
タの少なくとも一端がビット線に接続されたカスケード
ゲート型のダイナミック型メモリセル群を有し、上記情
報記憶用キャパシタがビット線とワード線との交点近傍
に存在するように配置されたメモリセルアレイと、上記
メモリセルアレイのカラムに設けられ、対応するカラム
のメモリセルのキャパシタ群の各他端に共通に接続され
たキャパシタプレート線と、前記ビット線に接続された
ビット線プリチャージ回路と、前記キャパシタプレート
線に接続されたキャパシタプレート線プリチャージ回路
と、前記メモリセルアレイのカラムに設けられ、選択さ
れたメモリセルから時系列で読み出される複数ビットの
情報を一時格納する格納回路とを具備し、前記格納回路
は、読み出し時に前記ビット線・キャパシタプレート線
間の電位をセンスする前記メモリセル１個当りのキャパ
シタ数と同数のセンスアンプからなり、この複数個のセ
ンスアンプにより前記ビット線・キャパシタプレート線
間の電位をセンスしてメモリセルの各キャパシタの記憶
情報の読み出し／書込みを制御すると共にデータの一時
格納を行うことを特徴とする。
【００１６】
【作用】読み出し時に、セルキャパシタの一端側の電荷
がビット線容量に分配されてビット線電位が変化し、セ
ルキャパシタの他端側の電荷がキャパシタプレート線容
量に分配されてキャパシタプレート線電位がビット線電
位変化方向とは逆方向に変化する。そして、ビット線・
キャパシタプレート線間の電位をセンスアンプがセンス
するので、センスアンプの信号入力量は、キャパシタプ
レート線電位が固定されている場合の信号入力量の２倍
以上になり、センス動作のマージンが拡大する。
がビット線容量に分配されてビット線電位が変化し、セ
ルキャパシタの他端側の電荷がキャパシタプレート線容
量に分配されてキャパシタプレート線電位がビット線電
位変化方向とは逆方向に変化する。そして、ビット線・
キャパシタプレート線間の電位をセンスアンプがセンス
するので、センスアンプの信号入力量は、キャパシタプ
レート線電位が固定されている場合の信号入力量の２倍
以上になり、センス動作のマージンが拡大する。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明のＤＲＡＭの第１実施例に
おけるメモリセルアレイの１カラムを抜き出して示して
いる。
に説明する。図１は、本発明のＤＲＡＭの第１実施例に
おけるメモリセルアレイの１カラムを抜き出して示して
いる。
【００１８】このメモリセルアレイは、図９に示したよ
うなカスケード・ゲート型のメモリセル群がシングルエ
ンド型センスアンプ構成あるいはオープン・ビット線構
成を有するように配置されており、表示の簡単化のため
に代表的に２個のメモリセルＭＣ0 、ＭＣ1 を示してい
る。ＢＬはビット線、ＷＬ01〜ＷＬ04およびＷＬ11〜Ｗ
Ｌ14はワード線駆動回路（図示せず）により駆動される
ワード線である。
うなカスケード・ゲート型のメモリセル群がシングルエ
ンド型センスアンプ構成あるいはオープン・ビット線構
成を有するように配置されており、表示の簡単化のため
に代表的に２個のメモリセルＭＣ0 、ＭＣ1 を示してい
る。ＢＬはビット線、ＷＬ01〜ＷＬ04およびＷＬ11〜Ｗ
Ｌ14はワード線駆動回路（図示せず）により駆動される
ワード線である。
【００１９】上記メモリセルＭＣｉ（ｉ＝0,1,…）は、
カスケード接続された複数個（本例では４個）のＭＯＳ
トランジスタＱ1 〜Ｑ4 を有するカスケード・ゲート
と、上記カスケード接続されたＭＯＳトランジスタＱ1
〜Ｑ4 のノードＮ1 から遠い側の各一端に対応して各一
端が接続された複数の情報記憶用のキャパシタＣ1 〜Ｃ
4 とを備えている。上記カスケード・ゲートの一端側
（ノードＮ1 ）はビット線ＢＬに接続されている。ま
た、上記キャパシタＣ1 〜Ｃ4 の各他端（プレート電
極）はキャパシタプレート線ＰＬに共通に接続されてい
る。このメモリセルＭＣ0 のトランジスタＱ1 〜Ｑ4 の
各ゲートは、対応してワード線ＷＬ01〜ＷＬ04に接続さ
れ、このワード線ＷＬ01〜ＷＬ04は、メモリセルアレイ
の同一ロウのメモリセル群（図示せず）の対応するトラ
ンジスタＱ1 〜Ｑ4 のゲートに共通に接続されている。
同様に、上記メモリセルＭＣ1 のトランジスタＱ1 〜Ｑ
4 の各ゲートは、対応してワード線ＷＬ11〜ＷＬ41に接
続され、このワード線ＷＬ11〜ＷＬ41は、メモリセルア
レイの同一ロウのメモリセル群（図示せず）の対応する
トランジスタＱ1 〜Ｑ4 のゲートに共通に接続されてい
る。
カスケード接続された複数個（本例では４個）のＭＯＳ
トランジスタＱ1 〜Ｑ4 を有するカスケード・ゲート
と、上記カスケード接続されたＭＯＳトランジスタＱ1
〜Ｑ4 のノードＮ1 から遠い側の各一端に対応して各一
端が接続された複数の情報記憶用のキャパシタＣ1 〜Ｃ
4 とを備えている。上記カスケード・ゲートの一端側
（ノードＮ1 ）はビット線ＢＬに接続されている。ま
た、上記キャパシタＣ1 〜Ｃ4 の各他端（プレート電
極）はキャパシタプレート線ＰＬに共通に接続されてい
る。このメモリセルＭＣ0 のトランジスタＱ1 〜Ｑ4 の
各ゲートは、対応してワード線ＷＬ01〜ＷＬ04に接続さ
れ、このワード線ＷＬ01〜ＷＬ04は、メモリセルアレイ
の同一ロウのメモリセル群（図示せず）の対応するトラ
ンジスタＱ1 〜Ｑ4 のゲートに共通に接続されている。
同様に、上記メモリセルＭＣ1 のトランジスタＱ1 〜Ｑ
4 の各ゲートは、対応してワード線ＷＬ11〜ＷＬ41に接
続され、このワード線ＷＬ11〜ＷＬ41は、メモリセルア
レイの同一ロウのメモリセル群（図示せず）の対応する
トランジスタＱ1 〜Ｑ4 のゲートに共通に接続されてい
る。
【００２０】前記キャパシタプレート線ＰＬは、カラム
毎に独立に設けられており、対応するカラムのビット線
の例えば下層配線として形成されている。Ｔ1はビット
線プリチャージ用のＭＯＳトランジスタ、ＰＲＥBLはこ
のトランジスタＴ1 をオン／オフ制御するビット線プリ
チャージ信号、ＶBLはビット線プリチャージ電位であ
る。Ｔ2 はキャパシタプレート線プリチャージ用のＭＯ
Ｓトランジスタ、ＰＲＥPLはこのトランジスタＴ2 をオ
ン／オフ制御するキャパシタプレート線プリチャージ信
号、ＶPLはキャパシタプレート線プリチャージ電位であ
る。ＳＡはビット線ＢＬ・キャパシタプレート線ＰＬ間
の電位をセンスするセンスアンプ回路であり、本例で
は、一対の入出力ノードが対応して前記ビット線ＢＬお
よびキャパシタプレート線ＰＬに接続されたラッチ型ア
ンプ（例えばＣＭＯＳフリップフロップ回路）が用いら
れている。Ｔ3 はビット線ＢＬとセンスアンプＳＡの一
方の入力ノードとの間に挿入された第１のトランスファ
ゲート（ＭＯＳトランジスタ）、φBLはこのトランスフ
ァゲートＴ3 をオン／オフ制御する制御信号である。Ｔ
4 はキャパシタプレート線とセンスアンプＳＡの他方の
入力ノードとの間に挿入された第２のトランスファゲー
ト（ＭＯＳトランジスタ）、φPLはこのトランスファゲ
ートＴ4 をオン／オフ制御する制御信号である。ＲＥＧ
は選択されたメモリセルから時系列で読み出される複数
ビットの情報を一時格納する格納回路であり、本例で
は、上記メモリセルＭＣｉのキャパシタ数（ビット数）
より１個少ない格納エレメント（ＲＥＧ1 〜ＲＥＧ3 、
図示せず）を有するレジスタ回路が用いられる。ＣＳは
カラムデコーダ回路（図示せず）の出力ＣＤにより制御
されるカラム選択スイッチ、（Ｉ／Ｏ）、／（Ｉ／Ｏ）
は相補的な入出力線である。
毎に独立に設けられており、対応するカラムのビット線
の例えば下層配線として形成されている。Ｔ1はビット
線プリチャージ用のＭＯＳトランジスタ、ＰＲＥBLはこ
のトランジスタＴ1 をオン／オフ制御するビット線プリ
チャージ信号、ＶBLはビット線プリチャージ電位であ
る。Ｔ2 はキャパシタプレート線プリチャージ用のＭＯ
Ｓトランジスタ、ＰＲＥPLはこのトランジスタＴ2 をオ
ン／オフ制御するキャパシタプレート線プリチャージ信
号、ＶPLはキャパシタプレート線プリチャージ電位であ
る。ＳＡはビット線ＢＬ・キャパシタプレート線ＰＬ間
の電位をセンスするセンスアンプ回路であり、本例で
は、一対の入出力ノードが対応して前記ビット線ＢＬお
よびキャパシタプレート線ＰＬに接続されたラッチ型ア
ンプ（例えばＣＭＯＳフリップフロップ回路）が用いら
れている。Ｔ3 はビット線ＢＬとセンスアンプＳＡの一
方の入力ノードとの間に挿入された第１のトランスファ
ゲート（ＭＯＳトランジスタ）、φBLはこのトランスフ
ァゲートＴ3 をオン／オフ制御する制御信号である。Ｔ
4 はキャパシタプレート線とセンスアンプＳＡの他方の
入力ノードとの間に挿入された第２のトランスファゲー
ト（ＭＯＳトランジスタ）、φPLはこのトランスファゲ
ートＴ4 をオン／オフ制御する制御信号である。ＲＥＧ
は選択されたメモリセルから時系列で読み出される複数
ビットの情報を一時格納する格納回路であり、本例で
は、上記メモリセルＭＣｉのキャパシタ数（ビット数）
より１個少ない格納エレメント（ＲＥＧ1 〜ＲＥＧ3 、
図示せず）を有するレジスタ回路が用いられる。ＣＳは
カラムデコーダ回路（図示せず）の出力ＣＤにより制御
されるカラム選択スイッチ、（Ｉ／Ｏ）、／（Ｉ／Ｏ）
は相補的な入出力線である。
【００２１】図２は、図１のＤＲＡＭのあるカラムにお
ける動作例を説明するために各種信号のタイミングを示
す波形図である。ここで、ＷＬ1 〜ＷＬ4 はある１個の
メモリセルＭＣｉに接続されているワード線、ＲＬ1 〜
ＲＬ3 は上記カラムのレジスタ回路ＲＥＧの第１エレメ
ントＲＥＧ１〜第３エレメントＲＥＧ３の制御信号線で
ある。ｔ1 は読み出し時にビット線ＢＬおよびキャパシ
タプレート線ＰＬをそれぞれプリチャージするタイミン
グ、ｔ2 は読み出し時に第１のトランスファゲートＴ3
および第２のトランスファゲートＴ4 をそれぞれオフさ
せるタイミング、ｔ3 はセンスアンプＳＡを動作させる
タイミング、ｔ4 は書込み時に第１のトランスファゲー
トＴ3 をオンさせるタイミング、ｔ5 は書込み時にビッ
ト線ＢＬをプリチャージすると共に第２のトランスファ
ゲートＴ4 をオンさせるタイミング、ｔ6 は書込み時に
ビット線のプリチャージをオフさせると共に第１のトラ
ンスファゲートＴ3 および第２のトランスファゲートＴ
4 をそれぞれオフさせるタイミングである。前記プリチ
ャージ用トランジスタＴ1 およびＴ2 は、独立にオン／
オフ制御されるが、本例では、メモリセルの読み出し時
には同じタイミングで同じオン／オフ状態に制御され
る。また、本例では、前記プリチャージ用トランジスタ
Ｔ2 は、メモリセルの書込み時には、キャパシタプレー
ト線ＰＬをキャパシタプレート線プリチャージ電位ＶPL
に固定するためにオン状態に制御される。また、本例で
は、前記トランスファゲートＴ3 およびＴ4 は独立にオ
ン／オフ制御され、メモリセルの読み出し時には同じタ
イミングで同じオン／オフ状態に制御され、メモリセル
の書込み（再書込み）時には異なるタイミングでオン状
態に制御される。
ける動作例を説明するために各種信号のタイミングを示
す波形図である。ここで、ＷＬ1 〜ＷＬ4 はある１個の
メモリセルＭＣｉに接続されているワード線、ＲＬ1 〜
ＲＬ3 は上記カラムのレジスタ回路ＲＥＧの第１エレメ
ントＲＥＧ１〜第３エレメントＲＥＧ３の制御信号線で
ある。ｔ1 は読み出し時にビット線ＢＬおよびキャパシ
タプレート線ＰＬをそれぞれプリチャージするタイミン
グ、ｔ2 は読み出し時に第１のトランスファゲートＴ3
および第２のトランスファゲートＴ4 をそれぞれオフさ
せるタイミング、ｔ3 はセンスアンプＳＡを動作させる
タイミング、ｔ4 は書込み時に第１のトランスファゲー
トＴ3 をオンさせるタイミング、ｔ5 は書込み時にビッ
ト線ＢＬをプリチャージすると共に第２のトランスファ
ゲートＴ4 をオンさせるタイミング、ｔ6 は書込み時に
ビット線のプリチャージをオフさせると共に第１のトラ
ンスファゲートＴ3 および第２のトランスファゲートＴ
4 をそれぞれオフさせるタイミングである。前記プリチ
ャージ用トランジスタＴ1 およびＴ2 は、独立にオン／
オフ制御されるが、本例では、メモリセルの読み出し時
には同じタイミングで同じオン／オフ状態に制御され
る。また、本例では、前記プリチャージ用トランジスタ
Ｔ2 は、メモリセルの書込み時には、キャパシタプレー
ト線ＰＬをキャパシタプレート線プリチャージ電位ＶPL
に固定するためにオン状態に制御される。また、本例で
は、前記トランスファゲートＴ3 およびＴ4 は独立にオ
ン／オフ制御され、メモリセルの読み出し時には同じタ
イミングで同じオン／オフ状態に制御され、メモリセル
の書込み（再書込み）時には異なるタイミングでオン状
態に制御される。
【００２２】まず、このカラムにおける動作の概要を説
明する。ワード線ＷＬ1 〜ＷＬ4 を図示のようなタイミ
ングでオン／オフ制御してトランジスタＱ1 〜Ｑ4 の順
序でオン、トランジスタＱ4 〜Ｑ1 の順序でオフさせる
ものとする。また、制御信号線ＲＬ1 〜ＲＬ3 を図示の
ようなタイミングでオン／オフ制御することにより、１
回目は第１エレメントＲＥＧ１〜第３エレメントＲＥＧ
３の順序で動作させ、２回目は第３エレメントＲＥＧ３
〜第１エレメントＲＥＧ１の順序で動作させるものとす
る。このような制御により、メモリセルＭＣｉのビット
線ＢＬに近い側のキャパシタＣ1 から順に各キャパシタ
Ｃ1 〜Ｃ4 の記憶情報を上記ビット線ＢＬに順次読み出
すと共にキャパシタＣ1 〜Ｃ3 の記憶情報をレジスタＲ
ＥＧの第１エレメントＲＥＧ１〜第３エレメントＲＥＧ
３に格納することが可能になる。そして、上記ビット線
ＢＬに遠い側のキャパシタＣ4 から順に各キャパシタＣ
4〜Ｃ1 に、キャパシタＣ4 の読み出し情報および前記
レジスタＲＥＧの第３エレメントＲＥＧ３〜第１エレメ
ントＲＥＧ１の格納情報を順次書込むことが可能にな
る。
明する。ワード線ＷＬ1 〜ＷＬ4 を図示のようなタイミ
ングでオン／オフ制御してトランジスタＱ1 〜Ｑ4 の順
序でオン、トランジスタＱ4 〜Ｑ1 の順序でオフさせる
ものとする。また、制御信号線ＲＬ1 〜ＲＬ3 を図示の
ようなタイミングでオン／オフ制御することにより、１
回目は第１エレメントＲＥＧ１〜第３エレメントＲＥＧ
３の順序で動作させ、２回目は第３エレメントＲＥＧ３
〜第１エレメントＲＥＧ１の順序で動作させるものとす
る。このような制御により、メモリセルＭＣｉのビット
線ＢＬに近い側のキャパシタＣ1 から順に各キャパシタ
Ｃ1 〜Ｃ4 の記憶情報を上記ビット線ＢＬに順次読み出
すと共にキャパシタＣ1 〜Ｃ3 の記憶情報をレジスタＲ
ＥＧの第１エレメントＲＥＧ１〜第３エレメントＲＥＧ
３に格納することが可能になる。そして、上記ビット線
ＢＬに遠い側のキャパシタＣ4 から順に各キャパシタＣ
4〜Ｃ1 に、キャパシタＣ4 の読み出し情報および前記
レジスタＲＥＧの第３エレメントＲＥＧ３〜第１エレメ
ントＲＥＧ１の格納情報を順次書込むことが可能にな
る。
【００２３】従って、メモリセルＭＣｉの各キャパシタ
Ｃ1 〜Ｃ4 の記憶情報は、各対応するワード線ＷＬ1 〜
ＷＬ4 がオンになってセンスアンプＳＡが動作した時点
ｔ3でＤＲＡＭチップ外への読み出しが可能になる、つ
まり、４つのディジタル情報（４ビット）が決められた
順に読み出し可能になる。
Ｃ1 〜Ｃ4 の記憶情報は、各対応するワード線ＷＬ1 〜
ＷＬ4 がオンになってセンスアンプＳＡが動作した時点
ｔ3でＤＲＡＭチップ外への読み出しが可能になる、つ
まり、４つのディジタル情報（４ビット）が決められた
順に読み出し可能になる。
【００２４】次に、上記動作を詳述する。即ち、ｔ1 の
タイミングで、ビット線ＢＬおよびキャパシタプレート
線が対応してプリチャージ用トランジスタＴ1 およびＴ
2 によってそれぞれ電位ＶBL、ＶPLにプリチャージされ
る（通常、ＶBL＝ＶPLに設定される）。プリチャージ終
了後、ワード線ＷＬ1 がオンになると、メモリセルのト
ランジスタＱ1 がオンになってキャパシタＣ1 の記憶情
報がトランジスタＱ1を経てビット線ＢＬに読み出され
る。これと同時に、キャパシタＣ1 の他端側の電荷がキ
ャパシタプレート線容量に分配される。そして、ｔ2 の
タイミングで、トランスファゲートＴ3 およびＴ4 がそ
れぞれオフし、ｔ3 のタイミングで、センスアンプＳＡ
が動作してビット線・キャパシタプレート線間電位をセ
ンス増幅する。この後、制御信号線ＲＬ1 がオンにな
り、上記センスアンプＳＡにより増幅されたキャパシタ
Ｃ1 の記憶情報がレジスタＲＥＧの第１エレメントＲＥ
Ｇ1に格納され、制御信号線ＲＬ1 がオフに戻る。
タイミングで、ビット線ＢＬおよびキャパシタプレート
線が対応してプリチャージ用トランジスタＴ1 およびＴ
2 によってそれぞれ電位ＶBL、ＶPLにプリチャージされ
る（通常、ＶBL＝ＶPLに設定される）。プリチャージ終
了後、ワード線ＷＬ1 がオンになると、メモリセルのト
ランジスタＱ1 がオンになってキャパシタＣ1 の記憶情
報がトランジスタＱ1を経てビット線ＢＬに読み出され
る。これと同時に、キャパシタＣ1 の他端側の電荷がキ
ャパシタプレート線容量に分配される。そして、ｔ2 の
タイミングで、トランスファゲートＴ3 およびＴ4 がそ
れぞれオフし、ｔ3 のタイミングで、センスアンプＳＡ
が動作してビット線・キャパシタプレート線間電位をセ
ンス増幅する。この後、制御信号線ＲＬ1 がオンにな
り、上記センスアンプＳＡにより増幅されたキャパシタ
Ｃ1 の記憶情報がレジスタＲＥＧの第１エレメントＲＥ
Ｇ1に格納され、制御信号線ＲＬ1 がオフに戻る。
【００２５】次に、ｔ1 のタイミングでビット線ＢＬお
よびキャパシタプレート線ＰＬが再びプリチャージされ
た後、前記ワード線ＷＬ1 がオンになったままの状態
で、ワード線ＷＬ2 がオンになる。これにより、メモリ
セルのトランジスタＱ2 がオンになってキャパシタＣ2
の記憶情報がトランジスタＱ2 およびＱ1 を経てビット
線ＢＬに読み出され、これと同時に、キャパシタＣ2 の
他端側の電荷がキャパシタプレート線容量に分配され
る。そして、ｔ2 のタイミングでトランスファゲートＴ
3 およびＴ4 がそれぞれオフし、ｔ3 のタイミングでセ
ンスアンプＳＡが動作してビット線・キャパシタプレー
ト線間電位をセンス増幅する。この後、制御信号線ＲＬ
2 がオンになり、上記センスアンプＳＡにより増幅され
た増幅されたキャパシタＣ2 の記憶情報がレジスタＲＥ
Ｇの第２エレメントＲＥＧ2 に格納され、制御信号線Ｒ
Ｌ2 がオフに戻る。
よびキャパシタプレート線ＰＬが再びプリチャージされ
た後、前記ワード線ＷＬ1 がオンになったままの状態
で、ワード線ＷＬ2 がオンになる。これにより、メモリ
セルのトランジスタＱ2 がオンになってキャパシタＣ2
の記憶情報がトランジスタＱ2 およびＱ1 を経てビット
線ＢＬに読み出され、これと同時に、キャパシタＣ2 の
他端側の電荷がキャパシタプレート線容量に分配され
る。そして、ｔ2 のタイミングでトランスファゲートＴ
3 およびＴ4 がそれぞれオフし、ｔ3 のタイミングでセ
ンスアンプＳＡが動作してビット線・キャパシタプレー
ト線間電位をセンス増幅する。この後、制御信号線ＲＬ
2 がオンになり、上記センスアンプＳＡにより増幅され
た増幅されたキャパシタＣ2 の記憶情報がレジスタＲＥ
Ｇの第２エレメントＲＥＧ2 に格納され、制御信号線Ｒ
Ｌ2 がオフに戻る。
【００２６】同様な要領で、キャパシタＣ3 の記憶情報
がレジスタＲＥＧの第３エレメントＲＥＧ3 に格納され
る。さらに、ｔ1 のタイミングでビット線ＢＬおよびキ
ャパシタプレート線ＰＬが再びプリチャージされた後、
ワード線ＷＬ4 がオンになる。これにより、メモリセル
のトランジスタＱ4 がオンになってキャパシタＣ4 の記
憶情報がトランジスタＱ4 〜Ｑ1 を経てビット線ＢＬに
読み出され、これと同時に、キャパシタＣ4 の他端側の
電荷がキャパシタプレート線容量に分配される。そし
て、ｔ2 のタイミングでトランスファゲートＴ3 および
Ｔ4 がそれぞれオフし、ｔ3 のタイミングでセンスアン
プＳＡが動作してビット線・キャパシタプレート線間電
位をセンス増幅する。
がレジスタＲＥＧの第３エレメントＲＥＧ3 に格納され
る。さらに、ｔ1 のタイミングでビット線ＢＬおよびキ
ャパシタプレート線ＰＬが再びプリチャージされた後、
ワード線ＷＬ4 がオンになる。これにより、メモリセル
のトランジスタＱ4 がオンになってキャパシタＣ4 の記
憶情報がトランジスタＱ4 〜Ｑ1 を経てビット線ＢＬに
読み出され、これと同時に、キャパシタＣ4 の他端側の
電荷がキャパシタプレート線容量に分配される。そし
て、ｔ2 のタイミングでトランスファゲートＴ3 および
Ｔ4 がそれぞれオフし、ｔ3 のタイミングでセンスアン
プＳＡが動作してビット線・キャパシタプレート線間電
位をセンス増幅する。
【００２７】次に、第２のトランスファゲートＴ4 がオ
フ状態のままで、ｔ4 のタイミングで、キャパシタプレ
ート線ＰＬがプリチャージされると共に第１のトランス
ファゲートＴ3 がオンする。これにより、ビット線ＢＬ
はキャパシタＣ4 からの読み出し情報に準じた再書込み
電位が設定される。この後、ワード線ＷＬ4 がオフにな
ってトランジスタＱ4 がオフになると、キャパシタＣ4
の再書込みが行われる。次に、ｔ5 のタイミングで、ビ
ット線ＢＬがプリチャージされると共に第２のトランス
ファゲートＴ4 がオンしてセンスアンプＳＡの２つの入
力ノードがプリチャージされた後、ｔ6 のタイミング
で、ビット線ＢＬのプリチャージがオフすると共にトラ
ンスファゲートＴ3 およびＴ4 がそれぞれオフする。そ
して、制御信号線ＲＬ3 がオンになり、ｔ3 のタイミン
グでセンスアンプＳＡが動作し、キャパシタプレート線
ＰＬがプリチャージ状態のまま（つまり、キャパシタプ
レート線プリチャージ電位ＶPLに固定された状態）で、
ｔ4 のタイミングで、第１のトランスファゲートＴ3 が
オンすると、前記第３エレメントＲＥＧ3 に一時格納さ
れていたデータにしたがってビット線ＢＬに再書込み電
位が設定される。この状態で、ワード線ＷＬ3 がオフに
なると、トランジスタＱ3 がオフになってキャパシタＣ
3 の再書込みが行われる。同様な要領で、キャパシタＣ
2 、Ｃ1 の再書込みが順次行われる。
フ状態のままで、ｔ4 のタイミングで、キャパシタプレ
ート線ＰＬがプリチャージされると共に第１のトランス
ファゲートＴ3 がオンする。これにより、ビット線ＢＬ
はキャパシタＣ4 からの読み出し情報に準じた再書込み
電位が設定される。この後、ワード線ＷＬ4 がオフにな
ってトランジスタＱ4 がオフになると、キャパシタＣ4
の再書込みが行われる。次に、ｔ5 のタイミングで、ビ
ット線ＢＬがプリチャージされると共に第２のトランス
ファゲートＴ4 がオンしてセンスアンプＳＡの２つの入
力ノードがプリチャージされた後、ｔ6 のタイミング
で、ビット線ＢＬのプリチャージがオフすると共にトラ
ンスファゲートＴ3 およびＴ4 がそれぞれオフする。そ
して、制御信号線ＲＬ3 がオンになり、ｔ3 のタイミン
グでセンスアンプＳＡが動作し、キャパシタプレート線
ＰＬがプリチャージ状態のまま（つまり、キャパシタプ
レート線プリチャージ電位ＶPLに固定された状態）で、
ｔ4 のタイミングで、第１のトランスファゲートＴ3 が
オンすると、前記第３エレメントＲＥＧ3 に一時格納さ
れていたデータにしたがってビット線ＢＬに再書込み電
位が設定される。この状態で、ワード線ＷＬ3 がオフに
なると、トランジスタＱ3 がオフになってキャパシタＣ
3 の再書込みが行われる。同様な要領で、キャパシタＣ
2 、Ｃ1 の再書込みが順次行われる。
【００２８】このような動作に際して、メモリセルの読
み出し時のセンスアンプＳＡの信号入力量が増え、セン
ス動作のマージンが拡大することについて、以下に説明
する。
み出し時のセンスアンプＳＡの信号入力量が増え、セン
ス動作のマージンが拡大することについて、以下に説明
する。
【００２９】メモリセルの各キャパシタＣ1 〜Ｃ4 の容
量、電荷量、両端電圧を、それぞれＣs 、Ｑs 、Ｖs で
表わし、ビット線ＢＬの容量（センスアンプＳＡの入力
ノードの容量を含む）をＣb 、キャパシタプレート線Ｐ
Ｌの容量（センスアンプＳＡの入力ノードの容量を含
む）をＣp で表わし、上記キャパシタ容量Ｃs とキャパ
シタプレート線容量Ｐp との直列接続容量Ｃs ・Ｃp ／
（Ｃs ＋Ｃp ）をＣspで表す。各キャパシタＣ1 〜Ｃ4
の記憶情報の読み出しに際して、それぞれ対応するワー
ド線ＷＬ1 〜ＷＬ4 がオンになった時のビット線ＢＬの
電位変化はΔＶBLは、 ΔＶBL＝｛（Ｃb ・ＶBL＋Ｃsp・Ｖs ）／（Ｃb ＋Ｃsp）｝−ＶBL ＝（Ｖs −ＶBL）／｛（Ｃb ／Ｃsp）＋１｝ ＝（Ｖs −ＶBL）／［｛Ｃb ・（Ｃs ＋Ｃp ）／Ｃs ・Ｃp ｝＋１］ …（１） となる。この時、キャパシタプレート線ＰＬに表われる
電位変化ΔＶPLは、電荷保存の法則から、 Ｃb ・ΔＶBL＋Ｃp ・ΔＶPL＝０ ∴ΔＶPL＝Ｃb ・ΔＶBL／Ｃp …（２） となる。従って、センスアンプＳＡの信号入力量ＶSA
は、例えばＶBL＝ＶPLに設定しておくと、 ＶSA＝ΔＶBL−ΔＶBL ＝｛１＋（Ｃb ／Ｃp ）｝ΔＶBL ＝（Ｖs −ＶBL）／［１＋（Ｃb ／Ｃs ）｛Ｃp ／（Ｃb ＋Ｃp ）｝］ …（３） となる。従来は、キャパシタプレート線電位がＶcc／２
に固定されており、センスアンプＳＡの信号入力量ＶSA
convは、 ＶSAconv＝ΔＶBLconv =(Vs −ＶBL）／｛１＋（Ｃb ／Ｃs ）｝ …（４） であった。センスアンプ信号入力量の改善度をみるため
に、上式（３）と（４）との比をとると、 ＶSA／ＶSAconv ＝｛１＋（Ｃb ／Ｃs ）｝／［１＋（Ｃb ／Ｃs ）｛Ｃp ／（Ｃb ／Ｃs ）｝］ …（５） となる。
量、電荷量、両端電圧を、それぞれＣs 、Ｑs 、Ｖs で
表わし、ビット線ＢＬの容量（センスアンプＳＡの入力
ノードの容量を含む）をＣb 、キャパシタプレート線Ｐ
Ｌの容量（センスアンプＳＡの入力ノードの容量を含
む）をＣp で表わし、上記キャパシタ容量Ｃs とキャパ
シタプレート線容量Ｐp との直列接続容量Ｃs ・Ｃp ／
（Ｃs ＋Ｃp ）をＣspで表す。各キャパシタＣ1 〜Ｃ4
の記憶情報の読み出しに際して、それぞれ対応するワー
ド線ＷＬ1 〜ＷＬ4 がオンになった時のビット線ＢＬの
電位変化はΔＶBLは、 ΔＶBL＝｛（Ｃb ・ＶBL＋Ｃsp・Ｖs ）／（Ｃb ＋Ｃsp）｝−ＶBL ＝（Ｖs −ＶBL）／｛（Ｃb ／Ｃsp）＋１｝ ＝（Ｖs −ＶBL）／［｛Ｃb ・（Ｃs ＋Ｃp ）／Ｃs ・Ｃp ｝＋１］ …（１） となる。この時、キャパシタプレート線ＰＬに表われる
電位変化ΔＶPLは、電荷保存の法則から、 Ｃb ・ΔＶBL＋Ｃp ・ΔＶPL＝０ ∴ΔＶPL＝Ｃb ・ΔＶBL／Ｃp …（２） となる。従って、センスアンプＳＡの信号入力量ＶSA
は、例えばＶBL＝ＶPLに設定しておくと、 ＶSA＝ΔＶBL−ΔＶBL ＝｛１＋（Ｃb ／Ｃp ）｝ΔＶBL ＝（Ｖs −ＶBL）／［１＋（Ｃb ／Ｃs ）｛Ｃp ／（Ｃb ＋Ｃp ）｝］ …（３） となる。従来は、キャパシタプレート線電位がＶcc／２
に固定されており、センスアンプＳＡの信号入力量ＶSA
convは、 ＶSAconv＝ΔＶBLconv =(Vs −ＶBL）／｛１＋（Ｃb ／Ｃs ）｝ …（４） であった。センスアンプ信号入力量の改善度をみるため
に、上式（３）と（４）との比をとると、 ＶSA／ＶSAconv ＝｛１＋（Ｃb ／Ｃs ）｝／［１＋（Ｃb ／Ｃs ）｛Ｃp ／（Ｃb ／Ｃs ）｝］ …（５） となる。
【００３０】ここで、キャパシタＣ1 〜Ｃ4 の一端側は
メモリセルのトランジスタＱ1 〜Ｑ4 がオフ状態の時は
フローティング状態であるので、キャパシタプレート線
容量Ｃp はビット線容量Ｃb と同じオーダーかそれより
も小さい。従って、Ｃb ≧Ｃp なる関係が成り立ち、セ
ンスアンプ信号入力量の改選度は、 ＶSA／ＶSAconv≧｛１＋（Ｃb ／Ｃs ）｝／｛１＋（Ｃb ／Ｃs ）／２｝ …（６） となる。通常、Ｃb はＣs と比べて十分大きいので、右
辺はほぼ２となる。
メモリセルのトランジスタＱ1 〜Ｑ4 がオフ状態の時は
フローティング状態であるので、キャパシタプレート線
容量Ｃp はビット線容量Ｃb と同じオーダーかそれより
も小さい。従って、Ｃb ≧Ｃp なる関係が成り立ち、セ
ンスアンプ信号入力量の改選度は、 ＶSA／ＶSAconv≧｛１＋（Ｃb ／Ｃs ）｝／｛１＋（Ｃb ／Ｃs ）／２｝ …（６） となる。通常、Ｃb はＣs と比べて十分大きいので、右
辺はほぼ２となる。
【００３１】即ち、本発明におけるセンスアンプＳＡの
信号入力量ＶSAは、キャパシタプレート線電位が固定さ
れている場合の信号入力量ＶSAconvのほぼ２倍以上にな
る。また、キャパシタの情報がセンスアンプＳＡに伝達
された後のセンスアンプＳＡの動作時ｔ3 には、トラン
スファゲートＴ3 およびＴ4 がオフ状態に制御されてビ
ット線ＢＬおよびキャパシタプレート線ＰＬをセンスア
ンプＳＡから分離し、センスアンプＳＡのセンス動作の
高速化が可能になる。また、センスアンプＳＡがビット
線ＢＬを充放電するのはキャパシタへ再書込み（または
書込み）する時のみであり、低消費電力化が可能にな
る。
信号入力量ＶSAは、キャパシタプレート線電位が固定さ
れている場合の信号入力量ＶSAconvのほぼ２倍以上にな
る。また、キャパシタの情報がセンスアンプＳＡに伝達
された後のセンスアンプＳＡの動作時ｔ3 には、トラン
スファゲートＴ3 およびＴ4 がオフ状態に制御されてビ
ット線ＢＬおよびキャパシタプレート線ＰＬをセンスア
ンプＳＡから分離し、センスアンプＳＡのセンス動作の
高速化が可能になる。また、センスアンプＳＡがビット
線ＢＬを充放電するのはキャパシタへ再書込み（または
書込み）する時のみであり、低消費電力化が可能にな
る。
【００３２】また、図１のＤＲＡＭにおける書込みは、
前述したような再書込みのタイミングで、データ書込み
回路（図示せず）により書込みデータに応じてＶccまた
は０Ｖをビット線ＢＬに設定すればよい。各カラムとデ
ータ入出力回路（図示せず）との間は入出力線（Ｉ／
Ｏ）、／（Ｉ／Ｏ）によって選択的に接続されることに
より、入力データの書込みや読み出しデータの出力側へ
の転送が行われる。上記入出力線（Ｉ／Ｏ）、／（Ｉ／
Ｏ）は入出力兼用でもよいし、入力用、出力用に分けて
もよい。
前述したような再書込みのタイミングで、データ書込み
回路（図示せず）により書込みデータに応じてＶccまた
は０Ｖをビット線ＢＬに設定すればよい。各カラムとデ
ータ入出力回路（図示せず）との間は入出力線（Ｉ／
Ｏ）、／（Ｉ／Ｏ）によって選択的に接続されることに
より、入力データの書込みや読み出しデータの出力側へ
の転送が行われる。上記入出力線（Ｉ／Ｏ）、／（Ｉ／
Ｏ）は入出力兼用でもよいし、入力用、出力用に分けて
もよい。
【００３３】なお、前記制御信号線ＲＬ1 〜ＲＬ3 によ
りレジスタＲＥＧの各エレメントが２回目に開いてキャ
パシタの書込みが終了した後にオフになるタイミング
は、必ずしも図２に示した通りでなくてもよく、ビット
線ＢＬのプリチャージが済んでからでもよい。但し、レ
ジスタＲＥＧをキャッシュメモリとして使用する場合
（後述する）などのように、メモリセルの書込み終了後
もレジスタＲＥＧに正確なデータを保存する必要がある
場合には、図２のような制御信号線ＲＬ1 〜ＲＬ3のタ
イミングでレジスタＲＥＧの各エレメントを閉じること
が望ましい。さらに、厳密にいえば、制御信号線ＲＬ1
〜ＲＬ3 によりレジスタＲＥＧの各エレメントが１回目
に開くタイミングも、必ずしも図２に示した通りでなく
てもよく、キャパシタからの読み出し情報を誤りなく格
納し得る限り、さらに早いタイミングでもよい。
りレジスタＲＥＧの各エレメントが２回目に開いてキャ
パシタの書込みが終了した後にオフになるタイミング
は、必ずしも図２に示した通りでなくてもよく、ビット
線ＢＬのプリチャージが済んでからでもよい。但し、レ
ジスタＲＥＧをキャッシュメモリとして使用する場合
（後述する）などのように、メモリセルの書込み終了後
もレジスタＲＥＧに正確なデータを保存する必要がある
場合には、図２のような制御信号線ＲＬ1 〜ＲＬ3のタ
イミングでレジスタＲＥＧの各エレメントを閉じること
が望ましい。さらに、厳密にいえば、制御信号線ＲＬ1
〜ＲＬ3 によりレジスタＲＥＧの各エレメントが１回目
に開くタイミングも、必ずしも図２に示した通りでなく
てもよく、キャパシタからの読み出し情報を誤りなく格
納し得る限り、さらに早いタイミングでもよい。
【００３４】また、ビット線・キャパシタプレート線間
に電位イコライズ回路（図示せず）を接続し、これを前
記ビット線プリチャージ信号ＰＲＥBLによりオン／オフ
制御するようにしてもよい。
に電位イコライズ回路（図示せず）を接続し、これを前
記ビット線プリチャージ信号ＰＲＥBLによりオン／オフ
制御するようにしてもよい。
【００３５】また、前記トランスファゲートＴ3 、Ｔ4
よりセンスアンプＳＡ側のビット線、キャパシタプレー
ト線（センスアンプＳＡの信号入力ノード）にプリチャ
ージ回路や電位イコライズ回路を接続し、これを前記ビ
ット線プリチャージ信号ＰＲＥBLによりオン／オフ制御
するようにしてもよい。この場合には、前記ビット線プ
リチャージ用トランジスタＴ1 によるビット線プリチャ
ージを省略するようにしてもよい。
よりセンスアンプＳＡ側のビット線、キャパシタプレー
ト線（センスアンプＳＡの信号入力ノード）にプリチャ
ージ回路や電位イコライズ回路を接続し、これを前記ビ
ット線プリチャージ信号ＰＲＥBLによりオン／オフ制御
するようにしてもよい。この場合には、前記ビット線プ
リチャージ用トランジスタＴ1 によるビット線プリチャ
ージを省略するようにしてもよい。
【００３６】なお、前記した図１中のメモリセルＭＣｉ
の各キャパシタＣ1 〜Ｃ4 の容量値の関係として、情報
の読み出し順と関係する規則を与え、情報の読み出し順
に容量値が大きくなるように設定しておくと、各キャパ
シタの記憶情報を順次読み出す場合のビット線ＢＬの電
圧変化分が次第に減少することを緩和または防止し、そ
れぞれの電圧変化分をほぼ等しくすることが可能にな
り、情報の読み出し誤りを防止することができる。
の各キャパシタＣ1 〜Ｃ4 の容量値の関係として、情報
の読み出し順と関係する規則を与え、情報の読み出し順
に容量値が大きくなるように設定しておくと、各キャパ
シタの記憶情報を順次読み出す場合のビット線ＢＬの電
圧変化分が次第に減少することを緩和または防止し、そ
れぞれの電圧変化分をほぼ等しくすることが可能にな
り、情報の読み出し誤りを防止することができる。
【００３７】また、前記格納回路ＲＥＧは、前記特願平
３−４１３１６号の半導体記憶装置に示したように様々
な構成が可能であり、メモリセルＭＣｉのキャパシタ数
と同数の格納エレメントを有するレジスタ回路でもよ
く、この場合には、メモリセルの４個のキャパシタの情
報を対応して４エレメントに一時格納すればよい。
３−４１３１６号の半導体記憶装置に示したように様々
な構成が可能であり、メモリセルＭＣｉのキャパシタ数
と同数の格納エレメントを有するレジスタ回路でもよ
く、この場合には、メモリセルの４個のキャパシタの情
報を対応して４エレメントに一時格納すればよい。
【００３８】また、前記キャパシタプレート線ＰＬは、
ビット線ＢＬの下層配線に限らず、"A New Stacked Cap
acitor DRAM Cell Characteraized by a Storage Capac
itoron a Bit-line Structure" by S.Kimura et al.IED
M 1988 pp.596-598に開示されているような技術を用い
て、ビット線ＢＬの上層配線とし形成してもよい。
ビット線ＢＬの下層配線に限らず、"A New Stacked Cap
acitor DRAM Cell Characteraized by a Storage Capac
itoron a Bit-line Structure" by S.Kimura et al.IED
M 1988 pp.596-598に開示されているような技術を用い
て、ビット線ＢＬの上層配線とし形成してもよい。
【００３９】なお、図１のＤＲＡＭは、メモリセルのシ
リアルアクセス性（順次読み出し、順次書込み）によ
り、ＤＲＡＭのランダムアクセス性やアクセスタイムに
ある程度の制限が加わることになる。しかし、このよう
な制限も、実際にＤＲＡＭを設計する際に、メモリセル
の４ビットの読み出し／書込みデータのシリアル・パラ
レル変換を行えば、×４ビット構成のＤＡＲＭとして完
全にランダムアクセス性を保つことができる。しかも、
メモリセルアレイを複数個のサブアレイに分割し、省電
力化のために複数個のサブアレイのうちの一部（例えば
２個あるいは４個）のみを同時に活性化させるように構
成する場合には、シリアル・パラレル変換によって×８
ビット構成あるいは×１６ビット構成のＤＡＲＭを実現
できる。また、シリアル・パラレル変換をせずに必要な
データだけ読み出すランダムアクセスに際しては、常に
読み出しノードから最も遠いキャパシタまで読み出す必
然性はなく、メモリセル内の何番目のキャパシタの情報
がアクセスされているかによって該当するキャパシタま
で読み出してそのデータを出力すればよい。この場合、
アクセスタイムは、選択されたキャパシタとビット線Ｂ
Ｌとの距離によって変わる。これに対応するためには、
（ａ）最も遅いアクセスタイムで仕様を規定する方法と
か、（ｂ）ＤＲＡＭから読み出しデータが出力するまで
ウェイト信号を出力し、読み出しデータが出力したらウ
ェイト信号を解除する方法などが考えられる。
リアルアクセス性（順次読み出し、順次書込み）によ
り、ＤＲＡＭのランダムアクセス性やアクセスタイムに
ある程度の制限が加わることになる。しかし、このよう
な制限も、実際にＤＲＡＭを設計する際に、メモリセル
の４ビットの読み出し／書込みデータのシリアル・パラ
レル変換を行えば、×４ビット構成のＤＡＲＭとして完
全にランダムアクセス性を保つことができる。しかも、
メモリセルアレイを複数個のサブアレイに分割し、省電
力化のために複数個のサブアレイのうちの一部（例えば
２個あるいは４個）のみを同時に活性化させるように構
成する場合には、シリアル・パラレル変換によって×８
ビット構成あるいは×１６ビット構成のＤＡＲＭを実現
できる。また、シリアル・パラレル変換をせずに必要な
データだけ読み出すランダムアクセスに際しては、常に
読み出しノードから最も遠いキャパシタまで読み出す必
然性はなく、メモリセル内の何番目のキャパシタの情報
がアクセスされているかによって該当するキャパシタま
で読み出してそのデータを出力すればよい。この場合、
アクセスタイムは、選択されたキャパシタとビット線Ｂ
Ｌとの距離によって変わる。これに対応するためには、
（ａ）最も遅いアクセスタイムで仕様を規定する方法と
か、（ｂ）ＤＲＡＭから読み出しデータが出力するまで
ウェイト信号を出力し、読み出しデータが出力したらウ
ェイト信号を解除する方法などが考えられる。
【００４０】なお、既存のＤＲＡＭにもニブルモードの
ような４ビットシリアルアクセスの動作があり、さら
に、近年のＤＲＡＭの応用をみれば、キャッシュメモリ
との間のブロック転送や画像用データの処理、保持など
のようにシリアルアクセスで対応可能な分野が急速に拡
大している。従って、本発明のＤＲＡＭは、前記したよ
うなシリアルアクセス性をそのまま活かすようにしても
よく、前記した程度のランダムアクセス性の制限は高集
積化可能であるという本発明の特長を妨げるものとはな
らない。
ような４ビットシリアルアクセスの動作があり、さら
に、近年のＤＲＡＭの応用をみれば、キャッシュメモリ
との間のブロック転送や画像用データの処理、保持など
のようにシリアルアクセスで対応可能な分野が急速に拡
大している。従って、本発明のＤＲＡＭは、前記したよ
うなシリアルアクセス性をそのまま活かすようにしても
よく、前記した程度のランダムアクセス性の制限は高集
積化可能であるという本発明の特長を妨げるものとはな
らない。
【００４１】図３は、本発明のＤＲＡＭの第２実施例に
おけるメモリセルアレイの１カラムを抜き出して示して
いる。このメモリセルアレイは、図１０に示したような
カスケード・ゲート型のメモリセル群がシングルエンド
型センスアンプ構成あるいはオープン・ビット線構成を
有するように配置されており、表示の簡単化のために代
表的に２個のメモリセルＭＣ0 、ＭＣ1 を示している。
おけるメモリセルアレイの１カラムを抜き出して示して
いる。このメモリセルアレイは、図１０に示したような
カスケード・ゲート型のメモリセル群がシングルエンド
型センスアンプ構成あるいはオープン・ビット線構成を
有するように配置されており、表示の簡単化のために代
表的に２個のメモリセルＭＣ0 、ＭＣ1 を示している。
【００４２】上記メモリセルＭＣｉ（ｉ＝0,1,…）は、
第１のノードＮ1 と第２のノードＮ2 との間にカスケー
ド接続された３個以上（本例では５個）のＭＯＳトラン
ジスタＱ1 〜Ｑ5 を有するカスケード・ゲートと、上記
カスケード接続されたＭＯＳトランジスタ相互間の接続
ノードに対応して各一端が接続された複数の情報記憶用
のキャパシタＣ1 〜Ｃ4 とを備えている。上記第１の読
み出し／書込みノードＮ1 と第２の読み出し／書込みノ
ードＮ2 とは共通に接続され、ビット線ＢＬに接続され
ている。そして、上記メモリセルＭＣ0 のトランジスタ
Ｑ1 〜Ｑ5 の各ゲートは、対応してワード線ＷＬ01〜Ｗ
Ｌ05に接続され、このワード線ＷＬ01〜ＷＬ05は、メモ
リセルアレイの同一ロウのメモリセル群（図示せず）の
対応するトランジスタＱ1 〜Ｑ5 のゲートに共通に接続
されている。同様に、上記メモリセルＭＣ1 のトランジ
スタＱ1 〜Ｑ5 の各ゲートは、対応してワード線ＷＬ11
〜ＷＬ15に接続され、このワード線ＷＬ11〜ＷＬ15は、
メモリセルアレイの同一ロウのメモリセル群（図示せ
ず）の対応するトランジスタＱ1 〜Ｑ5 のゲートに共通
に接続されている。また、レジスタＲＥＧは、メモリセ
ルＭＣｉのキャパシタ数と同数の４個のエレメント（Ｒ
ＥＧ1 〜ＲＥＧ4 、図示せず）を用いており、エレメン
トＲＥＧ1 〜ＲＥＧ4 の各ゲートが対応して制御信号線
ＲＬ1 〜ＲＬ4に接続されている。図３中、その他の部
分は図１のＤＲＡＭと同じであるので図１中と同一符号
を付している。
第１のノードＮ1 と第２のノードＮ2 との間にカスケー
ド接続された３個以上（本例では５個）のＭＯＳトラン
ジスタＱ1 〜Ｑ5 を有するカスケード・ゲートと、上記
カスケード接続されたＭＯＳトランジスタ相互間の接続
ノードに対応して各一端が接続された複数の情報記憶用
のキャパシタＣ1 〜Ｃ4 とを備えている。上記第１の読
み出し／書込みノードＮ1 と第２の読み出し／書込みノ
ードＮ2 とは共通に接続され、ビット線ＢＬに接続され
ている。そして、上記メモリセルＭＣ0 のトランジスタ
Ｑ1 〜Ｑ5 の各ゲートは、対応してワード線ＷＬ01〜Ｗ
Ｌ05に接続され、このワード線ＷＬ01〜ＷＬ05は、メモ
リセルアレイの同一ロウのメモリセル群（図示せず）の
対応するトランジスタＱ1 〜Ｑ5 のゲートに共通に接続
されている。同様に、上記メモリセルＭＣ1 のトランジ
スタＱ1 〜Ｑ5 の各ゲートは、対応してワード線ＷＬ11
〜ＷＬ15に接続され、このワード線ＷＬ11〜ＷＬ15は、
メモリセルアレイの同一ロウのメモリセル群（図示せ
ず）の対応するトランジスタＱ1 〜Ｑ5 のゲートに共通
に接続されている。また、レジスタＲＥＧは、メモリセ
ルＭＣｉのキャパシタ数と同数の４個のエレメント（Ｒ
ＥＧ1 〜ＲＥＧ4 、図示せず）を用いており、エレメン
トＲＥＧ1 〜ＲＥＧ4 の各ゲートが対応して制御信号線
ＲＬ1 〜ＲＬ4に接続されている。図３中、その他の部
分は図１のＤＲＡＭと同じであるので図１中と同一符号
を付している。
【００４３】図４は、図３のＤＲＡＭのあるカラムにお
ける動作例を説明するために各種信号のタイミングを示
す波形図である。ここで、ＷＬ1 〜ＷＬ5 はある１個の
メモリセルＭＣｉに接続されているワード線、ＲＬ1 〜
ＲＬ4 は上記カラムのレジスタ回路ＲＥＧの第１エレメ
ントＲＥＧ1〜第４エレメントＲＥＧ1 の制御信号線で
あり、図中のタイミングｔ1 〜ｔ6 は図２中と同じ意味
を有する。
ける動作例を説明するために各種信号のタイミングを示
す波形図である。ここで、ＷＬ1 〜ＷＬ5 はある１個の
メモリセルＭＣｉに接続されているワード線、ＲＬ1 〜
ＲＬ4 は上記カラムのレジスタ回路ＲＥＧの第１エレメ
ントＲＥＧ1〜第４エレメントＲＥＧ1 の制御信号線で
あり、図中のタイミングｔ1 〜ｔ6 は図２中と同じ意味
を有する。
【００４４】図４から分かるように、図３のＤＲＡＭの
動作は図２を参照して前述した図１のＤＲＡＭの動作に
準じて行われるので、その詳述は省略するが、各キャパ
シタＣ1 〜Ｃ4 の記憶情報をビット線ＢＬに順次読み出
すと共にレジスタＲＥＧに格納し、引き続いて各キャパ
シタＣ1 〜Ｃ4 にビット線ＢＬの情報を順次書込むこと
が可能になる。この場合、カスケード接続されたトラン
ジスタＱ1 〜Ｑ5 およびレジスタのエレメントＲＥＧ1
〜ＲＥＧ4 のオン／オフ制御の順序を上記とは逆にすれ
ば、第２のノードＮ2 に近い側のキャパシタＣ4 から各
キャパシタＣ4〜Ｃ1 の記憶情報をビット線ＢＬに順次
読み出すと共にレジスタＲＥＧに格納し、引き続いて、
第２のノードＮ2 に近い側のキャパシタＣ4 から各キャ
パシタＣ4 〜Ｃ1 にビット線ＢＬの情報を順次書き込む
ことが可能になる。
動作は図２を参照して前述した図１のＤＲＡＭの動作に
準じて行われるので、その詳述は省略するが、各キャパ
シタＣ1 〜Ｃ4 の記憶情報をビット線ＢＬに順次読み出
すと共にレジスタＲＥＧに格納し、引き続いて各キャパ
シタＣ1 〜Ｃ4 にビット線ＢＬの情報を順次書込むこと
が可能になる。この場合、カスケード接続されたトラン
ジスタＱ1 〜Ｑ5 およびレジスタのエレメントＲＥＧ1
〜ＲＥＧ4 のオン／オフ制御の順序を上記とは逆にすれ
ば、第２のノードＮ2 に近い側のキャパシタＣ4 から各
キャパシタＣ4〜Ｃ1 の記憶情報をビット線ＢＬに順次
読み出すと共にレジスタＲＥＧに格納し、引き続いて、
第２のノードＮ2 に近い側のキャパシタＣ4 から各キャ
パシタＣ4 〜Ｃ1 にビット線ＢＬの情報を順次書き込む
ことが可能になる。
【００４５】なお、上記各実施例において、レジスタＲ
ＥＧを４個のＳＲＡＭセルで構成し、このＳＲＡＭセル
をキャッシュメモリとして使用するようにすれば、キャ
ッシュメモリが搭載された複合メモリを実現することが
できる。この場合、上記各実施例で使用されるメモリセ
ルＭＣｉがシリアルアクセス性を持つという制限が、キ
ャッシュメモリによって大幅に補完される。
ＥＧを４個のＳＲＡＭセルで構成し、このＳＲＡＭセル
をキャッシュメモリとして使用するようにすれば、キャ
ッシュメモリが搭載された複合メモリを実現することが
できる。この場合、上記各実施例で使用されるメモリセ
ルＭＣｉがシリアルアクセス性を持つという制限が、キ
ャッシュメモリによって大幅に補完される。
【００４６】なお、上記各実施例において、センスアン
プＳＡとして、一対の入力ノードが対応して前記ビット
線ＢＬおよびキャパシタプレート線ＰＬに接続された差
動型アンプを用い、そのセンス出力に基ずいてデータ書
込み回路（図示せず）によりビット線ＢＬに再書込み電
位を設定するようにしてもよい。この場合には、前記ト
ランスファゲートＴ3 およびＴ4 を共通の制御信号φBL
によりオン／オフ制御するようにしてもよい。さらに、
上記トランスファゲートＴ3 およびＴ4 を、前記メモリ
セルの書込み（再書込み）時にはオフ状態に制御してビ
ット線ＢＬおよびキャパシタプレート線ＰＬをセンスア
ンプＳＡから分離すれば、センスアンプ動作の高速化が
可能になる。
プＳＡとして、一対の入力ノードが対応して前記ビット
線ＢＬおよびキャパシタプレート線ＰＬに接続された差
動型アンプを用い、そのセンス出力に基ずいてデータ書
込み回路（図示せず）によりビット線ＢＬに再書込み電
位を設定するようにしてもよい。この場合には、前記ト
ランスファゲートＴ3 およびＴ4 を共通の制御信号φBL
によりオン／オフ制御するようにしてもよい。さらに、
上記トランスファゲートＴ3 およびＴ4 を、前記メモリ
セルの書込み（再書込み）時にはオフ状態に制御してビ
ット線ＢＬおよびキャパシタプレート線ＰＬをセンスア
ンプＳＡから分離すれば、センスアンプ動作の高速化が
可能になる。
【００４７】図５は、本発明のＤＲＡＭの第３実施例に
おける１カラムの一部を示しており、前記第１実施例の
レジスタＲＥＧに代えて、メモリセル１個当りのキャパ
シタ数と同数のビット線センスアンプＳＡ1 〜ＳＡ4 を
設けて格納回路と兼用するようにしたものである。ここ
で、４個のビット線センスアンプＳＡ1 〜ＳＡ4 が各対
応してトランスファゲート対ＴＧ，ＴＧを介してビット
線対ＢＬおよびキャパシタプレート線ＰＬに接続されて
おり、上記トランスファゲート対ＴＧ，ＴＧは制御信号
線φ1 〜φ4 により開閉制御される。
おける１カラムの一部を示しており、前記第１実施例の
レジスタＲＥＧに代えて、メモリセル１個当りのキャパ
シタ数と同数のビット線センスアンプＳＡ1 〜ＳＡ4 を
設けて格納回路と兼用するようにしたものである。ここ
で、４個のビット線センスアンプＳＡ1 〜ＳＡ4 が各対
応してトランスファゲート対ＴＧ，ＴＧを介してビット
線対ＢＬおよびキャパシタプレート線ＰＬに接続されて
おり、上記トランスファゲート対ＴＧ，ＴＧは制御信号
線φ1 〜φ4 により開閉制御される。
【００４８】図６は、図５のＤＲＡＭのあるカラムにお
ける動作例を説明するために、ある１個のメモリセルＭ
Ｃｉに接続されているワード線ＷＬｉ（ｉ＝1,2,3,4 ）
および上記制御信号線φｉ（ｉ＝1,2,3,4 ）の動作タイ
ミングを示す波形図である。ここでは、図２中に示した
タイミングｔ1 〜ｔ6 のうちのｔ1 、ｔ5 に相当するタ
イミングと、センスアンプＳＡ1 〜ＳＡ4 のうちの１個
が動作するタイミングｔ3 とを示している。
ける動作例を説明するために、ある１個のメモリセルＭ
Ｃｉに接続されているワード線ＷＬｉ（ｉ＝1,2,3,4 ）
および上記制御信号線φｉ（ｉ＝1,2,3,4 ）の動作タイ
ミングを示す波形図である。ここでは、図２中に示した
タイミングｔ1 〜ｔ6 のうちのｔ1 、ｔ5 に相当するタ
イミングと、センスアンプＳＡ1 〜ＳＡ4 のうちの１個
が動作するタイミングｔ3 とを示している。
【００４９】即ち、ある１本の制御信号線φｉがオンに
なり、ビット線ＢＬ、キャパシタプレート線ＰＬおよび
センスアンプＳＡｉがプリチャージされた後、ワード線
ＷＬｉがオンになり、メモリセルＭＣｉのキャパシタＣ
ｉからの読み出し情報（ビット線・キャパシタプレート
線間電位）がセンスアンプＳＡｉに伝達される。次に、
上記制御信号線φｉがオフになった後、上記センスアン
プＳＡｉが動作し、キャパシタＣｉからの読み出し情報
を増幅すると同時にラッチする。再書込み（または書込
み）は、キャパシタプレート線ＰＬがプリチャージされ
た状態のままでビット線ＢＬがプリチャージされた後、
センスアンプＳＡｉが接続され、このセンスアンプＳＡ
ｉがビット線ＢＬを充放電した後にワード線ＷＬｉがオ
フになることにより達成される。センスアンプＳＡ1 〜
ＳＡ4 が例えばＣＭＯＳ構成であって、ビット線ＢＬの
電位をＶcc電源側にもＶss電源（接地電位）側にも設定
できる自由度があれば、再書込み（または書込み）時の
ビット線ＢＬのプリチャージは省略することも可能であ
る。また、このセンスアンプＳＡ1 〜ＳＡ4 をＳＲＡＭ
セルのように扱うことにより、キャッシュメモリの役割
を担わせることも可能である。
なり、ビット線ＢＬ、キャパシタプレート線ＰＬおよび
センスアンプＳＡｉがプリチャージされた後、ワード線
ＷＬｉがオンになり、メモリセルＭＣｉのキャパシタＣ
ｉからの読み出し情報（ビット線・キャパシタプレート
線間電位）がセンスアンプＳＡｉに伝達される。次に、
上記制御信号線φｉがオフになった後、上記センスアン
プＳＡｉが動作し、キャパシタＣｉからの読み出し情報
を増幅すると同時にラッチする。再書込み（または書込
み）は、キャパシタプレート線ＰＬがプリチャージされ
た状態のままでビット線ＢＬがプリチャージされた後、
センスアンプＳＡｉが接続され、このセンスアンプＳＡ
ｉがビット線ＢＬを充放電した後にワード線ＷＬｉがオ
フになることにより達成される。センスアンプＳＡ1 〜
ＳＡ4 が例えばＣＭＯＳ構成であって、ビット線ＢＬの
電位をＶcc電源側にもＶss電源（接地電位）側にも設定
できる自由度があれば、再書込み（または書込み）時の
ビット線ＢＬのプリチャージは省略することも可能であ
る。また、このセンスアンプＳＡ1 〜ＳＡ4 をＳＲＡＭ
セルのように扱うことにより、キャッシュメモリの役割
を担わせることも可能である。
【００５０】図７は、本発明のＤＲＡＭの第４実施例に
おける１カラムの一部を示している。このＤＲＡＭは、
レジスタの各エレメントＲＥＧｉ（ｉ＝1,2,3,4 ）にＳ
ＲＡＭセルが用いられ、かつ、制御信号線ＲＬｉ（ｉ＝
1,2,3,4 ）によりゲートが制御されるトランスファゲー
トＴＧが各エレメントＲＥＧｉとビット線（あるいはセ
ンスアンプの信号入力ノード）との間に接続され、カラ
ム選択線ＣＳＬによりゲートが制御されるトランスファ
ゲートＴＧ2 が各エレメントＲＥＧｉと入出力線（Ｉ／
Ｏ）ｉ、／（Ｉ／Ｏ）ｉとの間にそれぞれ対応して接続
されている。このＤＲＡＭにおいては、１カラムから４
ビット分が一斉に読み出される。
おける１カラムの一部を示している。このＤＲＡＭは、
レジスタの各エレメントＲＥＧｉ（ｉ＝1,2,3,4 ）にＳ
ＲＡＭセルが用いられ、かつ、制御信号線ＲＬｉ（ｉ＝
1,2,3,4 ）によりゲートが制御されるトランスファゲー
トＴＧが各エレメントＲＥＧｉとビット線（あるいはセ
ンスアンプの信号入力ノード）との間に接続され、カラ
ム選択線ＣＳＬによりゲートが制御されるトランスファ
ゲートＴＧ2 が各エレメントＲＥＧｉと入出力線（Ｉ／
Ｏ）ｉ、／（Ｉ／Ｏ）ｉとの間にそれぞれ対応して接続
されている。このＤＲＡＭにおいては、１カラムから４
ビット分が一斉に読み出される。
【００５１】図８は、図７のＤＲＡＭにおけるレジスタ
の各エレメントＲＥＧｉとして、ＳＲＡＭセルをセンス
アンプＳＡｉに置き換えた場合のエレメント１個分を示
している。
の各エレメントＲＥＧｉとして、ＳＲＡＭセルをセンス
アンプＳＡｉに置き換えた場合のエレメント１個分を示
している。
【００５２】なお、本発明のＤＡＲＭは、シェアード・
センスアンプ方式を採用することも可能である。即ち、
シングルエンド型センスアンプ構成を用いると共にシェ
アード・センスアンプ方式を適用する場合には、複数の
ビット線とトランスファゲートが１つのセンスアンプを
共有し、上記トランスファゲートの制御により複数のビ
ット線のうちの一本のみを選択的にセンスアンプに接続
するようにすればよい。また、セルアレイの構成として
オープン・ビット線構造を用いると共にシェアード・セ
ンスアンプ方式を適用する場合には、複数対のビット線
とトランスファゲートが１つのセンスアンプを共有し、
このトランスファゲートの制御により複数対のビット線
のうちの一対のみを選択的にセンスアンプに接続するよ
うにすればよい。
センスアンプ方式を採用することも可能である。即ち、
シングルエンド型センスアンプ構成を用いると共にシェ
アード・センスアンプ方式を適用する場合には、複数の
ビット線とトランスファゲートが１つのセンスアンプを
共有し、上記トランスファゲートの制御により複数のビ
ット線のうちの一本のみを選択的にセンスアンプに接続
するようにすればよい。また、セルアレイの構成として
オープン・ビット線構造を用いると共にシェアード・セ
ンスアンプ方式を適用する場合には、複数対のビット線
とトランスファゲートが１つのセンスアンプを共有し、
このトランスファゲートの制御により複数対のビット線
のうちの一対のみを選択的にセンスアンプに接続するよ
うにすればよい。
【００５３】なお、本発明は、上記実施例に限らず、前
記特願平３−４１３１５号の半導体記憶装置に示した技
術と同様に、前記格納手段として、メモリセル１個当り
のキャパシタ数と同数の格納エレメントを有するレジス
タ、あるいは、メモリセル１個当りのキャパシタ数と同
数のセンスアンプを用い、上記格納手段をメモリセルの
アレイとは独立にアクセスする手段を設けることによ
り、上記格納手段をキャッシュメモリとして使用するキ
ャッシュ搭載型の半導体記憶装置にも適用することが可
能である。
記特願平３−４１３１５号の半導体記憶装置に示した技
術と同様に、前記格納手段として、メモリセル１個当り
のキャパシタ数と同数の格納エレメントを有するレジス
タ、あるいは、メモリセル１個当りのキャパシタ数と同
数のセンスアンプを用い、上記格納手段をメモリセルの
アレイとは独立にアクセスする手段を設けることによ
り、上記格納手段をキャッシュメモリとして使用するキ
ャッシュ搭載型の半導体記憶装置にも適用することが可
能である。
【００５４】また、本発明は、前記特願平３−７４８３
０号の半導体記憶装置に示した技術と同様に、前記メモ
リセルアレイの同一カラム内の複数のメモリセルに対し
てシリアルにアクセスし、記憶情報を格納しているメモ
リセルから複数ビットの情報を時系列で読み出し、この
複数ビットの情報を同一カラム内の別の１個の非使用状
態のメモリセルに順次再書込みするように制御するアク
セス手段を設けることにより、メモリセルアレイのカラ
ムにおけるメモリセル群をシリアルにアクセスする方式
の半導体記憶装置にも適用することが可能である。
０号の半導体記憶装置に示した技術と同様に、前記メモ
リセルアレイの同一カラム内の複数のメモリセルに対し
てシリアルにアクセスし、記憶情報を格納しているメモ
リセルから複数ビットの情報を時系列で読み出し、この
複数ビットの情報を同一カラム内の別の１個の非使用状
態のメモリセルに順次再書込みするように制御するアク
セス手段を設けることにより、メモリセルアレイのカラ
ムにおけるメモリセル群をシリアルにアクセスする方式
の半導体記憶装置にも適用することが可能である。
【００５５】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、カスケード型のＤＲＡＭセルのアレイにおけ
る読み出し時のビット線センスアンプの信号入力量を増
やし、センス動作のマージンを拡大することができる。
従って、セルアレイの大容量化に伴ってビット線当りの
ビット数を増やそうとした際に、ビット線容量／キャパ
シタ容量の値が大きくなったとしても、ビット線センス
アンプのセンス動作を正確に行うことができ、信頼性の
高い半導体記憶装置を実現できる。
によれば、カスケード型のＤＲＡＭセルのアレイにおけ
る読み出し時のビット線センスアンプの信号入力量を増
やし、センス動作のマージンを拡大することができる。
従って、セルアレイの大容量化に伴ってビット線当りの
ビット数を増やそうとした際に、ビット線容量／キャパ
シタ容量の値が大きくなったとしても、ビット線センス
アンプのセンス動作を正確に行うことができ、信頼性の
高い半導体記憶装置を実現できる。
【図１】本発明のＤＲＡＭの第１実施例におけるメモリ
セルアレイの１カラムを抜き出して一部を示す回路図。
セルアレイの１カラムを抜き出して一部を示す回路図。
【図２】図１のＤＲＡＭのあるカラムにおける動作例を
説明するために各種信号のタイミングを示す波形図。
説明するために各種信号のタイミングを示す波形図。
【図３】本発明のＤＲＡＭの第２実施例における１カラ
ムの一部を示す回路図。
ムの一部を示す回路図。
【図４】図３のＤＲＡＭのあるカラムにおける動作例を
説明するために各種信号のタイミングを示す波形図。
説明するために各種信号のタイミングを示す波形図。
【図５】本発明のＤＲＡＭの第３実施例における１カラ
ムの一部を示す回路図。
ムの一部を示す回路図。
【図６】図５のＤＲＡＭのあるカラムにおける動作例を
説明するために各種信号のタイミングを示す波形図。
説明するために各種信号のタイミングを示す波形図。
【図７】本発明のＤＲＡＭの第４実施例における１カラ
ムの一部を示す回路図。
ムの一部を示す回路図。
【図８】図７のＤＲＡＭにおけるレジスタの各エレメン
トの変形例を示す回路図。
トの変形例を示す回路図。
【図９】現在提案されているカスケード・ゲート型の半
導体メモリセルの一例を示す等価回路図。
導体メモリセルの一例を示す等価回路図。
【図１０】現在提案されているカスケード・ゲート型の
半導体メモリセルの他の例を示す等価回路図。
半導体メモリセルの他の例を示す等価回路図。
【図１１】図９のＤＲＡＭセルの構造の一例を示す断面
図。
図。
ＭＣ0 、ＭＣ1 …メモリセル、Ｑ1 〜Ｑ5 …セルトラン
ジスタ、Ｃ1 〜Ｃ4 …セルキャパシタ、ＢＬ…ビット
線、ＷＬ01〜ＷＬ05、ＷＬ11〜ＷＬ15…ワード線、ＰＬ
…キャパシタプレート線、Ｔ1 …ビット線プリチャージ
用トランジスタ、ＰＲＥBL…ビット線プリチャージ信
号、ＶBL…ビット線プリチャージ電位、Ｔ2…キャパシ
タプレート線プリチャージ用トランジスタ、ＰＲＥPL…
キャパシタプレート線プリチャージ信号、ＶPL…キャパ
シタプレート線プリチャージ電位、ＳＡ…ビット線セン
スアンプ、Ｔ3 …第１のトランスファゲート、Ｔ4 …第
２のトランスファゲート、φBL、φPL…トランスファゲ
ート制御信号、ＲＥＧ…格納回路、ＲＬ1 〜ＲＬ4 …格
納エレメントの制御信号線。
ジスタ、Ｃ1 〜Ｃ4 …セルキャパシタ、ＢＬ…ビット
線、ＷＬ01〜ＷＬ05、ＷＬ11〜ＷＬ15…ワード線、ＰＬ
…キャパシタプレート線、Ｔ1 …ビット線プリチャージ
用トランジスタ、ＰＲＥBL…ビット線プリチャージ信
号、ＶBL…ビット線プリチャージ電位、Ｔ2…キャパシ
タプレート線プリチャージ用トランジスタ、ＰＲＥPL…
キャパシタプレート線プリチャージ信号、ＶPL…キャパ
シタプレート線プリチャージ電位、ＳＡ…ビット線セン
スアンプ、Ｔ3 …第１のトランスファゲート、Ｔ4 …第
２のトランスファゲート、φBL、φPL…トランスファゲ
ート制御信号、ＲＥＧ…格納回路、ＲＬ1 〜ＲＬ4 …格
納エレメントの制御信号線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4091
Claims (10)
- 【請求項１】 カスケード接続された複数のＭＯＳトラ
ンジスタとそれらの各一端にそれぞれ一端が接続された
情報記憶用のキャパシタを備え、上記カスケード接続さ
れた複数のＭＯＳトランジスタの少なくとも一端がビッ
ト線に接続されたカスケードゲート型のダイナミック型
メモリセル群を有し、上記情報記憶用キャパシタがビッ
ト線とワード線との交点近傍に存在するように配置され
たメモリセルアレイと、 上記メモリセルアレイのカラムに設けられ、対応するカ
ラムのメモリセルのキャパシタ群の各他端に共通に接続
されたキャパシタプレート線と、 前記ビット線に接続されたビット線プリチャージ回路
と、 前記キャパシタプレート線に接続されたキャパシタプレ
ート線プリチャージ回路と、前記メモリセルアレイのカラムに設けられ、選択された
メモリセルから時系列で読み出される複数ビットの情報
を一時格納する格納回路とを具備し、 前記格納回路は、読み出し時に前記ビット線・キャパシ
タプレート線間の電位をセンスする前記メモリセル１個
当りのキャパシタ数と同数のセンスアンプからなり、こ
の複数個のセンスアンプにより前記ビット線・キャパシ
タプレート線間の電位をセンスしてメモリセルの各キャ
パシタの記憶情報の読み出し／書込みを制御すると共に
データの一時格納を行うこと を特徴とする半導体記憶装
置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記格納回路を前記メモリセルのアレイとは独立に
アクセスする手段をさらに具備することを特徴とする半
導体記憶装置。 - 【請求項３】 請求項１または２記載の半導体記憶装置
において、前記キャパシタプレート線は、対応するカラ
ムのビット線の下層配線あるいは上層配線として形成さ
れていることを特徴とする半導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体記憶装置において、前記ビット線プリチャージ回
路がビット線をプリチャージするプリチャージ電位と前
記キャパシタプレート線プリチャージ回路がキャパシタ
プレート線をプリチャージするプリチャージ電位とは等
しいことを特徴とする半導体記憶装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体記憶装置において、前記ビット線プリチャージ回
路およびキャパシタプレート線プリチャージ回路は、独
立にオン／オフ制御されることを特徴とする半導体記憶
装置。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体記憶装置において、前記ビット線プリチャージ回
路およびキャパシタプレート線プリチャージ回路は、メ
モリセルの読み出し時には同じタイミングで同じオン／
オフ状態に制御されることを特徴とする半導体記憶装
置。 - 【請求項７】 請求項１乃至６のいずれか１項に記載の
半導体記憶装置において、前記キャパシタプレート線プ
リチャージ回路は、メモリセルの書込み時にはオン状態
に制御されて前記キャパシタプレート線の電位を固定す
ることを特徴とする半導体記憶装置。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
半導体記憶装置において、前記各センスアンプの一方の
入力ノードとビット線との間に挿入され、所定のタイミ
ングでオン／オフ制御される第１のトランスファゲート
をさらに具備することを特徴とする半導体記憶装置。 - 【請求項９】 請求項１乃至８のいずれか１項に記載の
半導体記憶装置において、前記各センスアンプの他方の
入力ノードとキャパシタプレート線との間に挿入され、
所定のタイミングでオン／オフ制御される第２のトラン
スファゲートをさらに具備することを特徴とする半導体
記憶装置。 - 【請求項１０】 請求項９記載の半導体記憶装置におい
て、前記第１のトランスファゲートおよび第２のトラン
スファゲートは、メモリセルの読み出し時には同じタイ
ミングで同じオン／オフ状態に制御されることを特徴と
する半導体記憶装置。
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| JP12599891A JP3181311B2 (ja) | 1991-05-29 | 1991-05-29 | 半導体記憶装置 |
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-
1991
- 1991-05-29 JP JP12599891A patent/JP3181311B2/ja not_active Expired - Fee Related
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1992
- 1992-05-29 KR KR1019920009248A patent/KR950006962B1/ko not_active IP Right Cessation
- 1992-05-29 US US07/890,252 patent/US5359566A/en not_active Expired - Lifetime
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| KR950006962B1 (ko) | 1995-06-26 |
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