JPS5848294A - Ｍｏｓダイナミツクメモリ - Google Patents
ＭｏｓダイナミツクメモリInfo
- Publication number
- JPS5848294A JPS5848294A JP56147547A JP14754781A JPS5848294A JP S5848294 A JPS5848294 A JP S5848294A JP 56147547 A JP56147547 A JP 56147547A JP 14754781 A JP14754781 A JP 14754781A JP S5848294 A JPS5848294 A JP S5848294A
- Authority
- JP
- Japan
- Prior art keywords
- cell plate
- word line
- control circuit
- dynamic memory
- voltage control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は１トランジスタ形ＭＯＳダイナミックＲＡＭ
において、セルプレート電圧をワード線信号で制御する
ことにより、高速に大きな信号を得ることができるＭＯ
Ｓダイナミックメモリに関するものである。
において、セルプレート電圧をワード線信号で制御する
ことにより、高速に大きな信号を得ることができるＭＯ
Ｓダイナミックメモリに関するものである。
一般に、ｌトランジスタ形ＭＯＳダイナミックＲＡＭで
はＭＯＳキャパシタに蓄積された電荷の有無を２値情報
のｌ”、“０”に対応させている。そして、トランスフ
ァゲートを“オン”してＭＯＳキャパシタに蓄積された
電荷をビット線に転送する。この時、電荷の有無によっ
てビット線に生じる徽少な電圧変化をセンスアンプ回路
で検出するものである。
はＭＯＳキャパシタに蓄積された電荷の有無を２値情報
のｌ”、“０”に対応させている。そして、トランスフ
ァゲートを“オン”してＭＯＳキャパシタに蓄積された
電荷をビット線に転送する。この時、電荷の有無によっ
てビット線に生じる徽少な電圧変化をセンスアンプ回路
で検出するものである。
第１図は従来のＭＯＳダイナミックメモリのメモリアレ
イを示す構成図である。（１）は左側および右側に、そ
れぞれマトリックス状に配置したメモリセルであり、そ
の詳細な断面４第２図に示す。（２）はマトリックス状
に’ＭＮしたメモリセル（１）の各行ごとに設けたセン
スアンプ回路、（３］はこのメモリセル（１）の各行ご
とに設けると共にそのセンスアンプ回路をはさんで左側
および右側にそれぞれ設けたダミーセル、（４）はメモ
リセル（１１およびダミーセル（３）の行ごとに設けら
れ、センスアンプ回路（２）をはさんで左側および右側
にそれぞれ配置したピッ）４１、＋５＋は左側および右
側のメモリセル（１）の列ごとに配置したワード［、ｃ
ｏ）は左′側および右側のダミーセル（３）にそれぞれ
配置したダミーワード線、（７）は左側および右側のダ
ミーセル（３）にそれぞれ接続し、−Ｐ信号が送られる
一粛、（３）は左側および右側のメモリセル（１）およ
びダミーセル（３〕のメモリ容量電圧ｖＤＤを印加する
セルプレートである。 ・なお、第２図に示すメモリ
セル（１）はビット線（４）を金属で構成し、ワード線
をたとえばポリシリコンなどの電極材料で構成する場合
を示し、（８）はメモ゛す容量のセルプレートＱｌはゲ
ート酸化膜、ＱＤはメモリ端子を構成するＮ影領域、（
６）はメモリセル相互を分離する厚いフィールド酸化膜
である。
イを示す構成図である。（１）は左側および右側に、そ
れぞれマトリックス状に配置したメモリセルであり、そ
の詳細な断面４第２図に示す。（２）はマトリックス状
に’ＭＮしたメモリセル（１）の各行ごとに設けたセン
スアンプ回路、（３］はこのメモリセル（１）の各行ご
とに設けると共にそのセンスアンプ回路をはさんで左側
および右側にそれぞれ設けたダミーセル、（４）はメモ
リセル（１１およびダミーセル（３）の行ごとに設けら
れ、センスアンプ回路（２）をはさんで左側および右側
にそれぞれ配置したピッ）４１、＋５＋は左側および右
側のメモリセル（１）の列ごとに配置したワード［、ｃ
ｏ）は左′側および右側のダミーセル（３）にそれぞれ
配置したダミーワード線、（７）は左側および右側のダ
ミーセル（３）にそれぞれ接続し、−Ｐ信号が送られる
一粛、（３）は左側および右側のメモリセル（１）およ
びダミーセル（３〕のメモリ容量電圧ｖＤＤを印加する
セルプレートである。 ・なお、第２図に示すメモリ
セル（１）はビット線（４）を金属で構成し、ワード線
をたとえばポリシリコンなどの電極材料で構成する場合
を示し、（８）はメモ゛す容量のセルプレートＱｌはゲ
ート酸化膜、ＱＤはメモリ端子を構成するＮ影領域、（
６）はメモリセル相互を分離する厚いフィールド酸化膜
である。
次に、上゛記第１図に示すＭＯＳダイナミックメモリの
動作について簡単に説明する。まず、例えば左側のワー
ド線（５）のうちの１本のワード線が選択されると、メ
モリ容量のほぼ１／２の容量をもつダミーセルに接続さ
れた右側のダミーワード線（６）が選択される。このた
め、対応する左側のビット線（４）と対応する右側のビ
ット線（４）に信号電荷を転送し、このときに生ずる微
少な電位差をセンスアンプ回路（２）で、検出・増幅す
□るものである。
動作について簡単に説明する。まず、例えば左側のワー
ド線（５）のうちの１本のワード線が選択されると、メ
モリ容量のほぼ１／２の容量をもつダミーセルに接続さ
れた右側のダミーワード線（６）が選択される。このた
め、対応する左側のビット線（４）と対応する右側のビ
ット線（４）に信号電荷を転送し、このときに生ずる微
少な電位差をセンスアンプ回路（２）で、検出・増幅す
□るものである。
、従来のメモリ動作では、ワード線電圧がＶＤＤレベル
に達した時にビット線（４）に伝達される信号電荷量は
、メモリ容量をＣ５１トランスフアゲートのしきい値電
圧をｖＴとするとＣ８（ＶＤＤ−ＶＴ ）であった。
に達した時にビット線（４）に伝達される信号電荷量は
、メモリ容量をＣ５１トランスフアゲートのしきい値電
圧をｖＴとするとＣ８（ＶＤＤ−ＶＴ ）であった。
さらに、ワード線のＲＣ成分が大きい場合には、ワード
線信号が遅延し終端部における読み出し速度が遅れるた
めに高速動作に不適であった。
線信号が遅延し終端部における読み出し速度が遅れるた
めに高速動作に不適であった。
したがって、この発明の目的は取り扱える信号電荷量を
飛躍的に増加させるとともにワード線信号の遅延を補償
して、大きな信号電荷を高速にビット線へ転送すること
ができるＭＯＳダイナミックメモリを提供するものであ
ｉ。
飛躍的に増加させるとともにワード線信号の遅延を補償
して、大きな信号電荷を高速にビット線へ転送すること
ができるＭＯＳダイナミックメモリを提供するものであ
ｉ。
このような目的を達成するため、この発明はワード線信
号でセルプレート電圧を放電し、ワード線が選択駆動さ
れている時間内にそのセルプレートを再充電するセルプ
レート電圧コントロール回路を付加するものであり、以
下実施例を用いて詳細に説明する。
号でセルプレート電圧を放電し、ワード線が選択駆動さ
れている時間内にそのセルプレートを再充電するセルプ
レート電圧コントロール回路を付加するものであり、以
下実施例を用いて詳細に説明する。
第８図はこの発明に係るＭＯＳダイナミックメモリの一
実施例を示す構成図である。（２）はその詳細な回路を
第４図〜第６図に示すセルプレート電圧コントロール回
路である。
実施例を示す構成図である。（２）はその詳細な回路を
第４図〜第６図に示すセルプレート電圧コントロール回
路である。
なお、第４図に示すセルプレート電圧コントロール回路
において、（１４ａ）〜（１４Ｃ）はエンハンスメント
型トランジスタで、第６図に示すセルプレート電圧コン
トロール回路において、（１６ａ）はデブレッシーン型
トランジスタ、（１５ｂ）はエンハンスメン、ト型トラ
ンジスタで第６図に示すセルプレート電圧コントロール
回路において（Ｌ６ａ）は抵抗素子％ （１６ｂ）はエ
ンハンスメント型トランジスタである。また、第７図は
第８図の一本のワード線についての゛回路図でセルプレ
ート電圧コントロール回路として第４図に示すものを接
続した例を示している。同図において、（１７）はメデ
コーダ、（至）はワード線ドライバ、０１は第８図（、
Ｉ）に示す−ＰＲ信号が送られる一ＰＲ線、■は第８図
（ｄ）に示すφＧ倍信号送られる一Ｇ線（６ａ）は第８
図（ｂ）に示す波形で立上がるワード線（５）の駆動端
、（５ｂ）は第８図（ｃ）に示す波形で立上がるワード
線（５）の終端、（ａｂ）は第８図（ｅ）に示す波形で
放電するセルプレート（８）の放電端、（８ａ）は第８
図（ｆ）に示すセルプレート（８）の終端である。
において、（１４ａ）〜（１４Ｃ）はエンハンスメント
型トランジスタで、第６図に示すセルプレート電圧コン
トロール回路において、（１６ａ）はデブレッシーン型
トランジスタ、（１５ｂ）はエンハンスメン、ト型トラ
ンジスタで第６図に示すセルプレート電圧コントロール
回路において（Ｌ６ａ）は抵抗素子％ （１６ｂ）はエ
ンハンスメント型トランジスタである。また、第７図は
第８図の一本のワード線についての゛回路図でセルプレ
ート電圧コントロール回路として第４図に示すものを接
続した例を示している。同図において、（１７）はメデ
コーダ、（至）はワード線ドライバ、０１は第８図（、
Ｉ）に示す−ＰＲ信号が送られる一ＰＲ線、■は第８図
（ｄ）に示すφＧ倍信号送られる一Ｇ線（６ａ）は第８
図（ｂ）に示す波形で立上がるワード線（５）の駆動端
、（５ｂ）は第８図（ｃ）に示す波形で立上がるワード
線（５）の終端、（ａｂ）は第８図（ｅ）に示す波形で
放電するセルプレート（８）の放電端、（８ａ）は第８
図（ｆ）に示すセルプレート（８）の終端である。
次に上記構成によるＭＯＳダイナミックメモリの動作に
ついて、第７図を参照して説明する。まず×デコーダａ
ηによって選択されたワード線（５）がワード線ドライ
バ（ト）によって駆動された時、ワード線信号は第８図
（ｂ）に示すようにワード線（６）の駆動端（６ａ）の
立−しりに対して第８図（ｃ）に示すようにワード線の
終端（５ｂ沖立上りが遅れる。このとき、第８図（ｃ）
に示す遅れのワード線信号の立上がりにより、あらかじ
め電源電圧ＭＤＤに充電されていたセルプレート（８）
の電圧が放電されるが、この放電波形も第８図（ｅ）に
対して第８図（ｆ）に示すように遅れ条。そして、ワー
ド線信号の立上がりが一番遅れる第８図（Ｃ）に示す波
形に対応するセールプレートの放電は第８図（ｅ）に示
すように早くなる。また、第８図（ｆ）に示す放電の遅
れるセルプレート（対応する第８図（ｂ）に示すワード
線信号は高速に立上がっているため、メモリセル（１）
からビット線（４）への信号電荷の転送は高速に行りわ
れ、ワード線信号の遅延は補償されることになる。さら
に、この時睨み出される信号電荷にはワード線（５）９
レベルがＶＤＤであってもトランスフ１ゲートのしきい
値電圧■Ｔによる損失が生じないことがわかる。一方、
セルプレート（８）の充電はセン玉アンプ回路（２）に
よるデータの検出・増幅後、あるいは誉き込み動作後、
ワードＩ！（５）がとじる前に一一号を高レベルにする
ことで行なわれる。データが“ｌ”の場合は、−ｃ、が
低レベルの時に（ＶＤＤ−ＶＴ）であったメモリ端子ｏ
１）の電圧が（ＶＤＤ−ＶＴ十αＶＤＤ）にブーストさ
れる（データが“ｌ”の時は、トランスフ１ゲートがカ
ットオブしていることによる；αはブースト効率）。
ついて、第７図を参照して説明する。まず×デコーダａ
ηによって選択されたワード線（５）がワード線ドライ
バ（ト）によって駆動された時、ワード線信号は第８図
（ｂ）に示すようにワード線（６）の駆動端（６ａ）の
立−しりに対して第８図（ｃ）に示すようにワード線の
終端（５ｂ沖立上りが遅れる。このとき、第８図（ｃ）
に示す遅れのワード線信号の立上がりにより、あらかじ
め電源電圧ＭＤＤに充電されていたセルプレート（８）
の電圧が放電されるが、この放電波形も第８図（ｅ）に
対して第８図（ｆ）に示すように遅れ条。そして、ワー
ド線信号の立上がりが一番遅れる第８図（Ｃ）に示す波
形に対応するセールプレートの放電は第８図（ｅ）に示
すように早くなる。また、第８図（ｆ）に示す放電の遅
れるセルプレート（対応する第８図（ｂ）に示すワード
線信号は高速に立上がっているため、メモリセル（１）
からビット線（４）への信号電荷の転送は高速に行りわ
れ、ワード線信号の遅延は補償されることになる。さら
に、この時睨み出される信号電荷にはワード線（５）９
レベルがＶＤＤであってもトランスフ１ゲートのしきい
値電圧■Ｔによる損失が生じないことがわかる。一方、
セルプレート（８）の充電はセン玉アンプ回路（２）に
よるデータの検出・増幅後、あるいは誉き込み動作後、
ワードＩ！（５）がとじる前に一一号を高レベルにする
ことで行なわれる。データが“ｌ”の場合は、−ｃ、が
低レベルの時に（ＶＤＤ−ＶＴ）であったメモリ端子ｏ
１）の電圧が（ＶＤＤ−ＶＴ十αＶＤＤ）にブーストさ
れる（データが“ｌ”の時は、トランスフ１ゲートがカ
ットオブしていることによる；αはブースト効率）。
データが“０”の場合は、φＧが低レベルの時にＯｖで
あったメモリ端子的の電圧は、φ−；高レベルになって
もＯｖに保持される（データが“０”′の時は、トラン
スファゲートが導通しており、ビット線はセンスアンプ
にまりＯｖにクランプされている）。
あったメモリ端子的の電圧は、φ−；高レベルになって
もＯｖに保持される（データが“０”′の時は、トラン
スファゲートが導通しており、ビット線はセンスアンプ
にまりＯｖにクランプされている）。
その後、ワード線（５）がとじるのでデータはメモリｆ
セル内に取り込まれる。その結果、信号電荷と（で約、
６号（ＶＤＤ−Ｖ←αＶＤＤ） （αはブースト効率、
通常〜０．９）が蓄積されることになる。このセルプレ
ート電圧の充放電が行なわれるのは第７図に示す回路か
ら明らかなように、選択されたワード線（５）について
のみである。選択されないメモリセル（１）の□ セル
プレー１８）はプリチャージタイム中に、プリチャージ
信号−ＰＲによって電源電圧ＶＤＤレペＪしに保持する
ようになっている。
セル内に取り込まれる。その結果、信号電荷と（で約、
６号（ＶＤＤ−Ｖ←αＶＤＤ） （αはブースト効率、
通常〜０．９）が蓄積されることになる。このセルプレ
ート電圧の充放電が行なわれるのは第７図に示す回路か
ら明らかなように、選択されたワード線（５）について
のみである。選択されないメモリセル（１）の□ セル
プレー１８）はプリチャージタイム中に、プリチャージ
信号−ＰＲによって電源電圧ＶＤＤレペＪしに保持する
ようになっている。
「セルプレート電圧コントロール回路として第６図に示
す回路を用いた場合も、第４図の場合と同様ニワード線
（５）が高レベルになるとトランジスタ（１５ｂ）を通
してセルプレート（８）が放電され、ワード線が選択駆
動されている間にφＧを高レベルにするとセルプレート
（８）は再充電される。この場合もセルプレート電圧の
放電が行なわれるのは選択されたワード線（５）につい
てのみである。選択されないワード線（５）に対応する
セルプレート（８）はトランジスタ（ｔＳａ）を通して
電源電圧ＶＤＤに保持される。第６図に示す回路は、イ
ンノ（−夕の負荷素子をデブレッシロン型トランジスタ
（ｌｓａ）の代わりニ抵抗素子（１６ａ）としたもので
ある。第６図、第６図に示す回路構成の場合は第４図に
示した選択林、されないセルプレート（８）を電源電圧
に保持するｔこめのｖＤＤ以上の−ＰＲ信号を必要とし
ない。」以上詳細に説明したように、仁の発明に係るＭ
ＯＳダイナミックメモリによれば、１トランジスタ形メ
モリの信号電荷量をメモリセルの構造を変えることや、
ワード線信号にｖＤＤ以上の高電圧を使用することなし
に、飛躍的に増加させることかで゛き、さらにＲＣ成分
によるワード線の遅延が補償され、高速に大きな信号電
圧を得ることが可能になる。
す回路を用いた場合も、第４図の場合と同様ニワード線
（５）が高レベルになるとトランジスタ（１５ｂ）を通
してセルプレート（８）が放電され、ワード線が選択駆
動されている間にφＧを高レベルにするとセルプレート
（８）は再充電される。この場合もセルプレート電圧の
放電が行なわれるのは選択されたワード線（５）につい
てのみである。選択されないワード線（５）に対応する
セルプレート（８）はトランジスタ（ｔＳａ）を通して
電源電圧ＶＤＤに保持される。第６図に示す回路は、イ
ンノ（−夕の負荷素子をデブレッシロン型トランジスタ
（ｌｓａ）の代わりニ抵抗素子（１６ａ）としたもので
ある。第６図、第６図に示す回路構成の場合は第４図に
示した選択林、されないセルプレート（８）を電源電圧
に保持するｔこめのｖＤＤ以上の−ＰＲ信号を必要とし
ない。」以上詳細に説明したように、仁の発明に係るＭ
ＯＳダイナミックメモリによれば、１トランジスタ形メ
モリの信号電荷量をメモリセルの構造を変えることや、
ワード線信号にｖＤＤ以上の高電圧を使用することなし
に、飛躍的に増加させることかで゛き、さらにＲＣ成分
によるワード線の遅延が補償され、高速に大きな信号電
圧を得ることが可能になる。
第１図は従来のＭＯＳダイナミックメモリのメモリアレ
イを示す構成図、第２図は第１図におけるメモリセルの
断面図、第８図はこの発明に係るＭｏ５ｒイナミツクメ
モリの一実施例を示す構成図、第４図は第８図のセルプ
レート電圧コントロール回路の一実施例を示す回路図、
第６図は第８図のセルプレート電圧コントロール回路の
他の実施例を示、す−回路図、第６図は同じく第８図の
セルプレート−圧コントロール回路の他の実施例を示す
回路図、第７図は第８図の１本のワード線につも）ての
回路図、第８図（ａ）〜（ｆ）は第７図の各部の波形を
示す図である。 （１，１・・・メモリセル、（２）・・・センスアンプ
回路、（３）・・・ダミーセル、（４）・・・ビット線
、（５）・・・ワード線、（６）・・・ダミーワード線
、（７）・・・−４、（８１・・・セルプレート、（９
）・・・電源線、叫・・・ゲート酸化膜、σト・・メモ
リ端子、翰・・・フィールド酸化膜、（至）・・・セル
−プレート電圧コントロール回路、（１４ａ）〜（１４
ｃ）・・・エンハンスメント型トランジスタ、（１５ａ
）・・・デブレッシ冒ン型トランジスタ、（１５ｂ）・
・・エンハンスメント型トランジスタ、（１６ａ）・・
・抵抗素子、（１６ｂ）・・・エンハンスメント型トラ
ンジスタ、ａ′ｈ・・・メデコーダ、（至）・・・ワー
ド線ドライバ、０９・・・−ＰＲ線、（２）・・・−謙
。 代理人 葛野信− 手続補正書（自発） 特許１″Ｘ長官殿 １、事（’ｌの表示 特願昭６６−１４７６４７
号２、発明の名称 ＭＯＳダイナミックメモリ３
、補正をする者 ６、補正の対象 明細書の発明の詳細な説明およびＦｇｄｏの簡単な説明
の−６、補正の内容 明細書をつぎのとおり訂■：する。 ベージ１ 行 １ 訂 ＋Ｅ ｔ’＋ｉＩ
訂 正 後１ ： ６ ！ １２− メデコーダ Ｘデコーダ
１１１１２ ： メデコーダ Ｘデコーダ
以上 １ □ □ □ □ ： １ （１ □ □ ：ｊｌ １ １
イを示す構成図、第２図は第１図におけるメモリセルの
断面図、第８図はこの発明に係るＭｏ５ｒイナミツクメ
モリの一実施例を示す構成図、第４図は第８図のセルプ
レート電圧コントロール回路の一実施例を示す回路図、
第６図は第８図のセルプレート電圧コントロール回路の
他の実施例を示、す−回路図、第６図は同じく第８図の
セルプレート−圧コントロール回路の他の実施例を示す
回路図、第７図は第８図の１本のワード線につも）ての
回路図、第８図（ａ）〜（ｆ）は第７図の各部の波形を
示す図である。 （１，１・・・メモリセル、（２）・・・センスアンプ
回路、（３）・・・ダミーセル、（４）・・・ビット線
、（５）・・・ワード線、（６）・・・ダミーワード線
、（７）・・・−４、（８１・・・セルプレート、（９
）・・・電源線、叫・・・ゲート酸化膜、σト・・メモ
リ端子、翰・・・フィールド酸化膜、（至）・・・セル
−プレート電圧コントロール回路、（１４ａ）〜（１４
ｃ）・・・エンハンスメント型トランジスタ、（１５ａ
）・・・デブレッシ冒ン型トランジスタ、（１５ｂ）・
・・エンハンスメント型トランジスタ、（１６ａ）・・
・抵抗素子、（１６ｂ）・・・エンハンスメント型トラ
ンジスタ、ａ′ｈ・・・メデコーダ、（至）・・・ワー
ド線ドライバ、０９・・・−ＰＲ線、（２）・・・−謙
。 代理人 葛野信− 手続補正書（自発） 特許１″Ｘ長官殿 １、事（’ｌの表示 特願昭６６−１４７６４７
号２、発明の名称 ＭＯＳダイナミックメモリ３
、補正をする者 ６、補正の対象 明細書の発明の詳細な説明およびＦｇｄｏの簡単な説明
の−６、補正の内容 明細書をつぎのとおり訂■：する。 ベージ１ 行 １ 訂 ＋Ｅ ｔ’＋ｉＩ
訂 正 後１ ： ６ ！ １２− メデコーダ Ｘデコーダ
１１１１２ ： メデコーダ Ｘデコーダ
以上 １ □ □ □ □ ： １ （１ □ □ ：ｊｌ １ １
Claims (1)
- 【特許請求の範囲】 ＋ＩＮ）ランジスタとメモリ容量とで構成される複数個
のメモリセルを行方向および列方向に配列し、ワード線
を行方向（あるいは列方向）に、ビット線を列方向（あ
るいは行方向）に配置した１トランジスタ形ダイナミツ
クメモリにおいて、少なくとも１つのトランジスタを含
み、前記ワード線信号で各メモリ容量のセルプレートに
印加された電圧を放電し、ワード線が選択駆動されてい
る時間内にその前記セルプレートを再充電するセルプレ
ート電圧コントロール回路を“備えたことを特徴とする
ＭＯＳダイナミックメモリ。 ＋２１ 前記セルプレート電圧コントロール回路カワー
ド線の終端部に配置されたことを特徴とする特許請求の
範囲第１項記載のＭＯＳダイナＺツクメモリ。 （３）前記セルプレート電圧コントロール回路が８つの
エンハンスメント型トランジスタで構成された特許請求
の範囲第１項記載のＭＯＳダイナミックメモリ。 （４）前記セルプレート電圧コントロール回路が１つの
デプレッション型トランジスタと１つのエンハンスメン
ト型トランジスタで構成された特許請求の範囲第１項記
載のＭＯＳダイナミックメモリ。 （５）前記セルプレート電圧コントロール回°路が１ツ
ノ抵抗素子と１つのエンハンスメント型トランジスタで
構成された特許請求の範囲第１項記載のＭＯＳダイナミ
ックメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147547A JPS5848294A (ja) | 1981-09-16 | 1981-09-16 | Ｍｏｓダイナミツクメモリ |
| GB08226352A GB2110027B (en) | 1981-09-16 | 1982-09-16 | Mos dynamic memory device |
| US06/418,911 US4593382A (en) | 1981-09-16 | 1982-09-16 | MOS dynamic memory device |
| DE3234409A DE3234409C2 (de) | 1981-09-16 | 1982-09-16 | Dynamische MOS-Speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147547A JPS5848294A (ja) | 1981-09-16 | 1981-09-16 | Ｍｏｓダイナミツクメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848294A true JPS5848294A (ja) | 1983-03-22 |
Family
ID=15432783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147547A Pending JPS5848294A (ja) | 1981-09-16 | 1981-09-16 | Ｍｏｓダイナミツクメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4593382A (ja) |
| JP (1) | JPS5848294A (ja) |
| DE (1) | DE3234409C2 (ja) |
| GB (1) | GB2110027B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217291A (ja) * | 1983-05-25 | 1984-12-07 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS60261099A (ja) * | 1984-06-07 | 1985-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6129082U (ja) * | 1984-07-27 | 1986-02-21 | 日本碍子株式会社 | スクリユ−ポンプ |
| JPH02238660A (ja) * | 1989-03-13 | 1990-09-20 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| DE102008028514A1 (de) | 2007-06-21 | 2009-01-08 | Elpida Memory, Inc. | Speicherzellenanordnung und Steuerverfahren dafür |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0731908B2 (ja) * | 1985-10-09 | 1995-04-10 | 株式会社東芝 | 半導体記憶装置 |
| FR2594589A1 (fr) * | 1986-02-18 | 1987-08-21 | Eurotechnique Sa | Memoire dynamique a ecriture monocycle d'un champ d'etats logiques |
| US4769784A (en) * | 1986-08-19 | 1988-09-06 | Advanced Micro Devices, Inc. | Capacitor-plate bias generator for CMOS DRAM memories |
| JP2680007B2 (ja) * | 1987-12-04 | 1997-11-19 | 株式会社日立製作所 | 半導体メモリ |
| JPH0834257B2 (ja) * | 1990-04-20 | 1996-03-29 | 株式会社東芝 | 半導体メモリセル |
| JPH07122989B2 (ja) * | 1990-06-27 | 1995-12-25 | 株式会社東芝 | 半導体記憶装置 |
| JP2660111B2 (ja) * | 1991-02-13 | 1997-10-08 | 株式会社東芝 | 半導体メモリセル |
| JP2564046B2 (ja) * | 1991-02-13 | 1996-12-18 | 株式会社東芝 | 半導体記憶装置 |
| DE69222793T2 (de) * | 1991-03-14 | 1998-03-12 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung |
| JP3181311B2 (ja) * | 1991-05-29 | 2001-07-03 | 株式会社東芝 | 半導体記憶装置 |
| JP3464803B2 (ja) * | 1991-11-27 | 2003-11-10 | 株式会社東芝 | 半導体メモリセル |
| DE69413567T2 (de) * | 1993-01-12 | 1999-06-02 | Koninkl Philips Electronics Nv | Prozessorsystem mit ferroelektrischem Speicher |
| US5414656A (en) * | 1994-03-23 | 1995-05-09 | Kenney; Donald M. | Low charge consumption memory |
| US5734603A (en) * | 1997-02-10 | 1998-03-31 | Powerchip Semiconductor Corp. | Method and circuit for reducing cell plate noise |
| DE10008243B4 (de) | 2000-02-23 | 2005-09-22 | Infineon Technologies Ag | Integrierter Speicher mit Plattenleitungssegmenten |
| US20040264927A1 (en) * | 2003-06-30 | 2004-12-30 | Microsoft Corporation | Modular architecture to unify the playback of DVD technologies |
| US7949132B2 (en) | 2003-07-01 | 2011-05-24 | Microsoft Corporation | Modular architecture to unify the playback of DVD technologies |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641593A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909631A (en) * | 1973-08-02 | 1975-09-30 | Texas Instruments Inc | Pre-charge voltage generating system |
| US4061999A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Dynamic random access memory system |
| DE2751951A1 (de) * | 1977-11-21 | 1979-10-11 | Guehring Gottlieb | Axialkolbenmotor |
| JPS5948477B2 (ja) * | 1980-03-31 | 1984-11-27 | 富士通株式会社 | 半導体記憶装置 |
-
1981
- 1981-09-16 JP JP56147547A patent/JPS5848294A/ja active Pending
-
1982
- 1982-09-16 US US06/418,911 patent/US4593382A/en not_active Expired - Lifetime
- 1982-09-16 DE DE3234409A patent/DE3234409C2/de not_active Expired
- 1982-09-16 GB GB08226352A patent/GB2110027B/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641593A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217291A (ja) * | 1983-05-25 | 1984-12-07 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS60261099A (ja) * | 1984-06-07 | 1985-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6129082U (ja) * | 1984-07-27 | 1986-02-21 | 日本碍子株式会社 | スクリユ−ポンプ |
| JPH02238660A (ja) * | 1989-03-13 | 1990-09-20 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| DE102008028514A1 (de) | 2007-06-21 | 2009-01-08 | Elpida Memory, Inc. | Speicherzellenanordnung und Steuerverfahren dafür |
| US7719877B2 (en) | 2007-06-21 | 2010-05-18 | Elpida Memory, Inc. | Memory cell array and method of controlling the same |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2110027A (en) | 1983-06-08 |
| GB2110027B (en) | 1986-03-19 |
| DE3234409C2 (de) | 1986-06-05 |
| US4593382A (en) | 1986-06-03 |
| DE3234409A1 (de) | 1983-04-21 |
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