DE3234409A1 - Dynamische metalloxidschicht-halbleiterspeichervorrichtung - Google Patents
Dynamische metalloxidschicht-halbleiterspeichervorrichtungInfo
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Description
MITSUBISHI DENKI KABUSHIKI KAISHA
Tokyo / Japan
5
Tokyo / Japan
5
Dynamische Metalloxidschicht-Halbleiterspeichervorrichtung
10
Die Erfindung betrifft einen dynamischen Metalloxidschicht-Halbleiterspeicher
für freien Zugriff (RAM) der Einzeltransistortype, bei dem die Zellenplattenspannung durch ein
Wortleitungssignal gesteuert wird, um auf diese Weise ein starkes Signal bei hoher Geschwindigkeit zu erhalten.
Allgemein ist in dynamischen MOS-RAM der Einzeltransistortype das Vorhandensein oder Fehlen einer auf einer MOS-Kapazität
angesammelten Ladung bezogen auf die binären Signale 1 bzw. 0, und die. angesammelte Ladung auf der MOS-Kapazität
wird durch öffnen eines Ubertragungsgates auf eine Bitleitung abgegeben. Eine kleine Spannungsänderung, die
. auf der Bitleitung abhängig vom .Zustand der Ladung erzeugt wird, wird durch eine Fühlerverstärkerschaltung festgestellt.
Fig. 1 zeigt eine herkömmliche Anordnung eines dynamischen MOS-Speichers. Die Zellen 1 sind in einer Matrix in einer
linken und rechten Hälfte der. Anordnung untergebracht.. Fig. zeigt eine Querschnittsdarstellung einer Speicherzelle.
Die Speicherzelle 1 in Fig. 2 enthält eine Bitleitung 4 aus Metall, eine Wortleitung 5 aus Elektrodenmaterial wie
Polysilicium, eine Speicherkondensatorzellenplatte 8, eine Gateoxidschicht 10, einen Speicheranschluß 11 in Form eines
323U09
ι N-Bereichs und eine dicke Feldoxidschicht 12 für die Isolation
gegen die angrenzende Speicherzeile, was an späterer Stelle zu beschreiben ist.
Zurück zu Fig. 1, wo Speicherzellen in jeder der Hälften
vorhanden sind. Eine Leerzelle 3 ist für jede Bitleitung
4 jeder Leitung der Speicherzellen in jeder Matrixhälfte
vorgesehen, und ein Fühlerverstärker 2 ist zwischen jede Bitleitung 4 in einer der Matrixhälften und eine entsprechende
Bitleitung in der anderen Matrixhälfte geschaltet. Eine Wortleitung 5 ist für jede Zeile der Matrixzellen
1 in jeder Matrixhälfte vorhanden, und für jede Zeile von Leerzellen 3 ist in jeder Matrixhälfte eine
Leerwortleitung 6 vorgesehen. Die Leerzellen 3 in jeder Zeile sind mit einer d>_-Leitung 7 verbunden, durch die
ein ^p-Signal zugeführt wird. Für jede Matrixhälfte
sind Zellenplatten 8 vorhanden, um eine Speicherkapazitätsspannung V an die Speicherzellen 1 und die Leerzellen
3 in der Matrixhälfte zuzuführen.
Wenn im Betrieb beispielsweise eine der Wortleitungen 5 in der linken Seite der Matrix ausgewählt ist, dann ist
eine Leerwortleitung 6 der rechten Seite, die mit der Leerzelle, welche die halbe Speicherkapazität hat, ausgewählt.
Damit wird eine Signalladung auf den Bitleitungen 4 in der linken Hälfte auf die entsprechenden
Bitleitungen 4 in der rechten Hälfte übertragen, und es wird eine dadurch bedingte kleine Potentialdifferenz
festgestellt und durch den Fühlerverstärker 2 verstärkt.
Im gewöhnlichen Betrieb des Speichers ist die Größe der Signalladung, die der Bitleitung übertragen wird, wenn
die Wortleitungsspannung den Pegelwert VDD annimmt,
C (Vnr. - V_) , wobei C die Speicherkapazität und Vn, die
Schwellspannung des Ubertragungsgates sind. Wenn
außerdem die RC-Komponente der Wortleitung groß ist, wird
das Wortleitungssignal verzögert, und die Auslesegeschwindigkeit an der Stelle des Anschlusses ist herabgesetzt,
so daß keine hohe Arbeitsgeschwindigkeit möglich ist.
Der Erfindung liegt deshalb die Aufgabe zugrunde, einen dynamischen MOS-Speicher zu schaffen, bei dem die Größe
der verarbeitbaren Signalladung wesentlich angehoben ist und bei dem die Verzögerung des Wortleitungssignals
kompensiert ist, so daß mit hoher Geschwindigkeit eine starke Signalladung auf die Bitleitung übertragen werden
kann.
Um diese Aufgabe zu lösen, wird gemäß der Erfindung eine Zellenplattenspannungs-Steuerschaltung geschaffen, durch die
die Zellenplattenspannung durch das Wortleitungssignal entladen wird und dann innerhalb einer Zeitspanne, in der
die Wortleitung wahlweise getrieben wird, wieder aufgeladen
wird.
Fig. 1 zeigt ein Schaltschema der Speicheranordnung einer herkömmlichen dynamischen MOS-Speichervorrichtung;
Fig. 2 ist eine Querschnittsdarstellung einer der Speicherzellen aus Fig. 1;
Fig. 3 stellt ein Schaltbild einer erfindungsgemäßen Ausführungsform
einer dynamischen MOS-Speichervorrichtung dar;
Fig. 4 ist das Schaltbild eines Ausführungsbeispiels einer Zellenplattenspannungs-Steuerschaltung aus Fig. 3;
' Fig. 4 ist das Schaltbild eines Ausführungsbeispiels
einer Zellenplattenspannungs-Steuerschaltung aus Fig. 3;
Fig. 5 und 6 sind zwei weitere Ausführungsformen von
Zellenplattenspannungs-Steuerschaltungen aus der Fig. 3;
Fig. 7 ist das Schaltbild einer der Wortleitungen aus Fig. 3; und
Fig. 8a bis f zeigen Spannungsverläufe an verschiedenen Stellen der Schaltung aus Fig. 7.
Ein Ausführungsbeispiel der erfindungsgemäßen dynamischen
MOS-Speichervorrichtung ist in der Fig. 3 dargestellt. Die Zellenplattenspannungs-Steuerschalt'ung ist mit 13
gekennzeichnet, und drei Ausführungsformen 13a bis 13c
sind in ihren Einzelheiten in den Fig. 4 bis 6 wiedergegeben.
Die in Fig. 4 gezeigte Zellenplattensteuerschaltung enthält Anreicherungstransistoren 14a bis 14c, diejenige
in Fig. 5 einen Verarmungstransistor 15a und einen Anreicherungstransistor 15b und diejenige in Fig. 6 einen
Widerstand 16a und einen Anreicherungstransistor 16b. In der Fig. 7 ist die Schaltung einer Wortleitung aus
der Fig. 3 gezeigt mit Zellenplattenspannungs-Steuerschaltung nach Fig. 4. In Fig. 7 sind enthalten, ein
X-Decodierer 17, ein Wortleitungstreiber 18, eine ψητι~
Leitung 19, über die ein φ R-Signal gemäß Fig. 8a
geschickt wird, und eine (^--Leitung 20, über die ein
φ,-,-Signal gemäß Fig. 8d übertragen wird. Ein Treiberanschluß
5a der Wortleitung 5 erhält ein Spannungssignal gemäß Fig. 8b, während eine Klemme 5b der Wortleitung
ein Spannungssignal entsprechend Fig. 8c zugeleitet erhält.
Eine Entladungsklemme 8b der Zellenplatte 8 hat
einen Spannungsverlauf, wie er in Fig. 8e gezeigt ist, und der Spannungsverlauf am Anschluß 8a der Zellenplatte
8 ist gemäß Fig. 8f.
Der Arbeitsablauf des dynamischen MOS-Speichers mit dem
dargestellten und beschriebenen Aufbau wird in Verbindung mit Fig. 7 beschrieben. Wenn die Wortleitung 5, die vom
X-Decodierer 17 ausgewählt ist, durch den Wortleitungstreiber 18 getrieben wird, dann steigt das Signal am
Anschluß 5b der Wortleitung 5 im Vergleich zum Signal des Treiberanschlusses 5a auf der Leitung 5 langsam an,
wie aus den Fig. 8b und 8c ersichtlich. Dadurch wird die Zellenplatte 8, die auf die Spannung V _ aufgeladen
war, aufgrund der voranlaufenden Kante des Wortleitungssignals am Anschluß 5b der Leitung 5 entladen; der Entspannungsverlauf
ist gegenüber dem Spannungsverlauf nach Fig. 8e gemäß Darstellung der Fig. 8f verzögert. Das
Wortleitungssignal, das in Fig. 8b gezeigt ist und der Zellenplatte entspricht, deren Entladung nach der Darstellung
der Fig. 8f verzögert·ist, steigt schnell an,
so daß die Signalladungsübertragung von der Speicherzelle 1 zur Bitleitung 4 mit hoher Geschwindigkeit abläuft
und damit die Verzögerung des Wortleitungssignals kompensiert ist. Es sei noch bemerkt, daß in dieser
Zeit kein Verlust an ausgelesener Signalladung durch die Schwellspannung V des Ubertragungsgates auftritt,
auch wenn der Pegel der Wortleitung 5 VnD ist. Andererseits
wird das Aufladen der Zellenplatte nach Auffinden und Verstärken der Daten in der Fühlerverstärkerschaltung
2 oder nach deren Auslesevorgang vorgenommen, indem das ^-Signal angehoben wird, bevor die Wortleitung 5 geschlossen
wird. Wenn die Daten "1" sind, wird die Spannung an der Speicherzelle 11, die (Vnn - V) war, mit
auf niedrigem Pegel auf den Wert (VDD - VT + 00
erhöht, weil das Ubertragungsgate gesperrt ist, wenn die Daten "1" sind, wobei oC der Verstärkungsgrad ist. Sind
die Daten "0", bleibt die Spannung am Speicheranschluß π, die bei Zugang des Signals 6„ mit niedrigem Pegel
0 V, auf dem unteren Pegel von 0 V, da das Übertragungsgate bei Daten "0" geöffnet ist, so daß die Bitleitung
durch den Fühlerverstärker an 0 V geklemmt ist. Dadurch
wird etwa c s(vr,D ~ V T + ^νηη) als Signalladung ange-'0
sammelt, wobei OC gewöhnlich kleiner als 0,9 ist. Wie
aus der Schaltung der Fig. 7 deutlich wird, erfolgt das Aufladen und Entladen der Zellenplattenspannung nur für
die ausgewählte Wortleitung 5. Die Zellenplatte 8 der nicht angewählten Speicherzellen 1 .wird durch das Vorladesignal
φ^-ο während der Vorladezeitdauer auf dem
■ c ix
Spannungswert V_D gehalten.
Wenn eine Schaltung gemäß Fig. 5 als Zellenplattenspannungs-Steuerschaltung
verwendet wird, wird die Zellenplatte 8 über den Transistor 15b entladen, wenn die Wortleitung
5 den Pegel H annimmt, wie in der Schaltung in Fig. 4, und dadurch wieder aufgeladen, daß ^G den Pegel H
annimmt, wenn die Wortleitung wahlweise getrieben wird. Für diesen Fall tritt die Entladung der Zellenplattenspannung
nur für die ausgewählte Wortleitung 5 ein. Die Zellenplatte 8, die den nicht angewählten Wortleitungen
5 entspricht, wird über den Transistor 15a auf dem Niveau der Spannung VDD gehalten.
Die in der Fig. 6 gezeigte Schaltung verwendet anstelle des Verarmungstransistors 15a einen Widerstand 16a als
Ladeelement. Für den in den Fig. 5 und 6 gezeigten Schaltungsaufbau ist kein 4>pR-Signal von der Größe V D
oder höher nötig, was sonst zum Halten der nicht ausgewählten Zellenplatte 8 in Fig. 4 auf Speisespannung erforderlich
ist.
Voranstehend wurde im einzelnen beschrieben, daß es bei dem dynamischen MOS-Speicher nach der Erfindung möglich
ist, die Ladungsmenge des Signals in der Einzeltransistorspeichervorrichtung erheblich zu erhöhen, ohne daß
der Aufbau der Speicherzelle verändert werden muß und ohne eine höhere Spannung als den Speisespannungswert
V als Wortleitungssignal, und daß die Verzögerung auf der Wortleitung aufgrund ihrer RC-Komponente kompensiert
wird, was eine große Signalspannung und eine hohe Ubertragungsgeschwindigkeit
bedeutet.
Claims (8)
- 323U09MITSUBISHI DENKI KABUSHIKI KAISHA
Tokyo / JapanDynamische*Metalloxidschicht-HalbleiterspeichervorrichtungPatentansprüche■ : >■; :i. V. Dynamische. MOS-Speichervorrichtung der Einzeltransistortype mit einer Matrix aus Speicherzellen, von denen jede Zelle aus einem Transistor und einem Speicherkondensator besteht, während in Zeilen- oder Spaltenrichtung der Matrix Wortleitungen und senkrecht dazu Bitleitungen verlaufen, gekennzeichnet durch eine Zellenplattenspannungs-Steuerschaltung (13), die wenigstens einen Transistor (14b, 15b, 16b) enthält und die zur Entladung von Spannungen dient, die auf einerWortleitung (5) einer Zellenplatte (8) zugeführt werden, um die Zellenplatte (8) innerhalb der Zeitdauer, in der die Wortleitungen (5) wahlweise getrieben werden, wieder aufzuladen. - 2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Zellenplattenspannungs-Steuerschaltung (13) im Anschlußbereich jeder Wortleitung angebracht ist.
- 3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Zellenplattenspannungs-Steuerschaltung (13) Anreicherungstransistoren (14a, 14b, 14c) enthält.
- 4. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Zellenplattenspannungs-Steuerschaltung (13b) einen Verarmungstransistor (15a) und einen Anreicherungstransistor (15b) enthält.
- 5. Speichervorrichtung nach Anspruch 1, dadurch gekenn-, zeichnet, daß die Zellenplattenspannungs-Steuerschaltung (13c) ein Widerstandselement (16a) und einen Anreicherungstransistor (16b) enthält.
- 6. Dynamische MOS-Speichervorrichtung, gekennzeichnet,"·durch eine Matrix aus Speicherzellen (1), eine Vielzahl von Wortleitungen (5) und Mittel zum Treiben dieser Wortleitungen, eine Vielzahl von Bitleitungen(4) orthogonal zu den Wortleitungen (5), parallel zu den Wortleitungen (5) angeordnete Zellenplatten (8) und Mittel'zum Wiederaufladen einer ausgewählten Zellenplatte nach ihrer Entladung während der Zeitspanne, in der die zugehörige Wortleitung (5) getrieben wird..
- 7. Speichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Wiederauflademittel aus einer Zellenplattenspannungs-Steuerschaltung (13) bestehen, die wenigstens einen Transistor (14b, 15b, 16b) enthält, wobei eine solche Schaltung (13) am Anschluß einer jeden Wortleitung (5) angeordnet ist.
- 8. Speichervorrichtung nach Anspruch 7, gekennzeichnet durch Mittel für das Ansteuern des wenigstens einen323U09Transistors, um einer Zellenplatte (8), die mit der Spannungssteuerschaltung (13) verbunden ist, eine Spannung zuzuführen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56147547A JPS5848294A (ja) | 1981-09-16 | 1981-09-16 | Mosダイナミツクメモリ |
Publications (2)
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DE3234409A1 true DE3234409A1 (de) | 1983-04-21 |
DE3234409C2 DE3234409C2 (de) | 1986-06-05 |
Family
ID=15432783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3234409A Expired DE3234409C2 (de) | 1981-09-16 | 1982-09-16 | Dynamische MOS-Speichervorrichtung |
Country Status (4)
Country | Link |
---|---|
US (1) | US4593382A (de) |
JP (1) | JPS5848294A (de) |
DE (1) | DE3234409C2 (de) |
GB (1) | GB2110027B (de) |
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Legal Events
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