JP2856256B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JP2856256B2 JP2856256B2 JP1060002A JP6000289A JP2856256B2 JP 2856256 B2 JP2856256 B2 JP 2856256B2 JP 1060002 A JP1060002 A JP 1060002A JP 6000289 A JP6000289 A JP 6000289A JP 2856256 B2 JP2856256 B2 JP 2856256B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- drain
- conductive pattern
- storage electrode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 ［概要］ 半導体記憶装置、特にプレートパルス法を適用するの
に適したDRAM及びその製造方法に関し、 プレートパルス法を適用しても情報が破壊されること
がなく、しかも消費電力が少なくてすむ半導体装置を提
供することを目的とし、 情報を記憶する蓄積容量の一端に転送トランジスタの
ソース又はドレインと電気的に接続する導電パターン
と、前記導電パターンと異なる導電体層よりなり、前記
転送トランジスタのドレイン又はソースと電気的に接続
するビット線と、前記導電パターン及び前記ビット線を
覆う絶縁膜と、前記絶縁膜に形成された開口を介して前
記導電パターンと電気的に接続する蓄積電極と、前記蓄
積電極表面に形成された誘電体膜と、前記誘電体膜表面
に形成された対向電極とを備えるように構成する。
に適したDRAM及びその製造方法に関し、 プレートパルス法を適用しても情報が破壊されること
がなく、しかも消費電力が少なくてすむ半導体装置を提
供することを目的とし、 情報を記憶する蓄積容量の一端に転送トランジスタの
ソース又はドレインと電気的に接続する導電パターン
と、前記導電パターンと異なる導電体層よりなり、前記
転送トランジスタのドレイン又はソースと電気的に接続
するビット線と、前記導電パターン及び前記ビット線を
覆う絶縁膜と、前記絶縁膜に形成された開口を介して前
記導電パターンと電気的に接続する蓄積電極と、前記蓄
積電極表面に形成された誘電体膜と、前記誘電体膜表面
に形成された対向電極とを備えるように構成する。
また、上記の半導体記憶装置において、前記導電パタ
ーンを、ワード線間の領域において前記ソース又はドレ
インに接続されているように構成する。
ーンを、ワード線間の領域において前記ソース又はドレ
インに接続されているように構成する。
また、半導体基板上に、ソース及びドレインを含む転
送トランジスタを形成する工程と、全面に、第１の導電
体層を形成し、前記第１の導電体層をパターニングする
ことにより、前記ソース又は前記ドレインと電気的に接
続するビット線を選択的に形成する工程と、全面に、第
２の導電体層を形成し、前記第２の導電体層をパターニ
ングすることにより、前記ドレイン又は前記ソースと電
気的に接続する導電パターンを選択的に形成する工程
と、前記導電パターン及び前記ビット線を覆う絶縁膜を
形成する工程と、前記絶縁膜に開口を形成し、前記開口
を介して前記導電パターンと電気的に接続する蓄積電極
を形成する工程と、電気蓄積電極表面に誘電体膜を形成
する工程と、前記蓄積電極表面に対向電極を形成する工
程とにより半導体記憶装置の製造方法を構成する。
送トランジスタを形成する工程と、全面に、第１の導電
体層を形成し、前記第１の導電体層をパターニングする
ことにより、前記ソース又は前記ドレインと電気的に接
続するビット線を選択的に形成する工程と、全面に、第
２の導電体層を形成し、前記第２の導電体層をパターニ
ングすることにより、前記ドレイン又は前記ソースと電
気的に接続する導電パターンを選択的に形成する工程
と、前記導電パターン及び前記ビット線を覆う絶縁膜を
形成する工程と、前記絶縁膜に開口を形成し、前記開口
を介して前記導電パターンと電気的に接続する蓄積電極
を形成する工程と、電気蓄積電極表面に誘電体膜を形成
する工程と、前記蓄積電極表面に対向電極を形成する工
程とにより半導体記憶装置の製造方法を構成する。
また、上記の半導体記憶装置の製造方法において、前
記第１の導電体層と前記第２の導電体層を、異なる導電
体材料からなるように構成する。
記第１の導電体層と前記第２の導電体層を、異なる導電
体材料からなるように構成する。
［産業上の利用分野］ 本発明は半導体記憶装置、特にプレートパルス法を適
用するのに適したDRAM及びその製造方法に関する。
用するのに適したDRAM及びその製造方法に関する。
［従来の技術］ 従来のDRAMの構成を第３図を用いて説明する。
このDRAMのメモリセルＭは、第３図（ａ）の回路図に
示すように、情報を記憶する蓄積容量Ｃの一端に転送ト
ランジスタＱが接続された１トランジスタ１キャパシタ
型である。メモリセルＭの転送トランジスタＱのソース
は水平方向に走るビット線BLにより共通接続され、メモ
リセルＭの転送トランジスタＱのゲートは垂直方向に走
るワード線WLにより共通接続されている。蓄積容量Ｃの
他端である対向電極（セルプレート）は、全てのメモリ
セルＭに共通接続されている。
示すように、情報を記憶する蓄積容量Ｃの一端に転送ト
ランジスタＱが接続された１トランジスタ１キャパシタ
型である。メモリセルＭの転送トランジスタＱのソース
は水平方向に走るビット線BLにより共通接続され、メモ
リセルＭの転送トランジスタＱのゲートは垂直方向に走
るワード線WLにより共通接続されている。蓄積容量Ｃの
他端である対向電極（セルプレート）は、全てのメモリ
セルＭに共通接続されている。
従来のDRAMの構造を第３図（ｂ）（ｃ）の平面図及び
断面図により説明する。
断面図により説明する。
先ず、DRAMの平面構造を第３図（ｂ）を用いて説明す
る。半導体基板10上を水平方向にビット線BLが走り、垂
直方向にワード線WLが走っている。ビット線BL間に、２
本のワード線WLにまたがった蓄積容量Ｃの一端である蓄
積電極24が配置されている。フォールデットビット線形
式のために、異なるワード線WLに対する蓄積電極24が上
下に並んで配置されている。１点鎖線で囲んだ領域が活
性領域ACである。
る。半導体基板10上を水平方向にビット線BLが走り、垂
直方向にワード線WLが走っている。ビット線BL間に、２
本のワード線WLにまたがった蓄積容量Ｃの一端である蓄
積電極24が配置されている。フォールデットビット線形
式のために、異なるワード線WLに対する蓄積電極24が上
下に並んで配置されている。１点鎖線で囲んだ領域が活
性領域ACである。
次に、DRAMの断面構造を第３図（ｃ）を用いて説明す
る。ｐ型半導体基板10上をフィールド酸化膜12により分
離された活性領域ACにｎ型不純物領域であるソース領域
14、ドレイン領域16を形成する。第１多結晶シリコン層
であるワード線WLは、チャネル上にゲート酸化膜18を介
して形成される。第２多結晶シリコン層であるビット線
BLは第１多結晶シリコン層と絶縁膜20を介して形成され
る。このビット線BLはソース領域14にコンタクトしてい
る。ビット線BL上に絶縁膜22を介して第３図（ｂ）に示
す平面形状の蓄積電極24が形成される。この蓄積電極24
上には蓄積容量Ｃを形成する薄い絶縁膜26が形成されて
いる。対向電極28は全面に形成され、各メモリセルＭの
蓄積容量Ｃに対して共通になっている。
る。ｐ型半導体基板10上をフィールド酸化膜12により分
離された活性領域ACにｎ型不純物領域であるソース領域
14、ドレイン領域16を形成する。第１多結晶シリコン層
であるワード線WLは、チャネル上にゲート酸化膜18を介
して形成される。第２多結晶シリコン層であるビット線
BLは第１多結晶シリコン層と絶縁膜20を介して形成され
る。このビット線BLはソース領域14にコンタクトしてい
る。ビット線BL上に絶縁膜22を介して第３図（ｂ）に示
す平面形状の蓄積電極24が形成される。この蓄積電極24
上には蓄積容量Ｃを形成する薄い絶縁膜26が形成されて
いる。対向電極28は全面に形成され、各メモリセルＭの
蓄積容量Ｃに対して共通になっている。
このようなDRAMにおいて信号電位に対する消費電力を
小さくするための駆動方法としてプレートパルス法が知
られている。プレートパルス法はセルプレートである対
向電極28の電位を変化させることにより、信号電位に対
する消費電力を小さくするものである。このプレートパ
ルス法を第４図、第５図を用いて説明する。
小さくするための駆動方法としてプレートパルス法が知
られている。プレートパルス法はセルプレートである対
向電極28の電位を変化させることにより、信号電位に対
する消費電力を小さくするものである。このプレートパ
ルス法を第４図、第５図を用いて説明する。
第４図（ａ）乃至（ｄ）はワード線WLにより選択され
たメモリセルＭにおける状態を示すものである。対向電
極28の電位が0Vの状態でビット線BLの電位に応じた情報
にして、蓄積容量Ｃが電荷を蓄積する。ビット線BLの電
位がＨレベル（5V）であるかＬレベル（0V）であるかに
応じた電荷が蓄積容量Ｃに蓄積される。すると、第４図
（ａ）の蓄積電極24の電位VH1は5Vとなり、第４図
（ｃ）の蓄積電極24の電位VL1は0Vとなる。蓄積容量Ｃ
に電荷を蓄積すると、第４図（ｂ）及び（ｄ）に示すよ
うに対向電極28を5Vに上げる。すると、第４図（ｂ）の
場合は転送トランジスタＱがオフしているので、蓄積電
極24の電位VH2は10Vとなり、第４図（ｄ）の場合は転送
トランジスタＱがオンしているので、蓄積電極24の電位
VH2は0Vとなる。したがって、ＨレベルとＬレベルの信
号電位の差ΔＶは通常の２倍の10Vとなる。
たメモリセルＭにおける状態を示すものである。対向電
極28の電位が0Vの状態でビット線BLの電位に応じた情報
にして、蓄積容量Ｃが電荷を蓄積する。ビット線BLの電
位がＨレベル（5V）であるかＬレベル（0V）であるかに
応じた電荷が蓄積容量Ｃに蓄積される。すると、第４図
（ａ）の蓄積電極24の電位VH1は5Vとなり、第４図
（ｃ）の蓄積電極24の電位VL1は0Vとなる。蓄積容量Ｃ
に電荷を蓄積すると、第４図（ｂ）及び（ｄ）に示すよ
うに対向電極28を5Vに上げる。すると、第４図（ｂ）の
場合は転送トランジスタＱがオフしているので、蓄積電
極24の電位VH2は10Vとなり、第４図（ｄ）の場合は転送
トランジスタＱがオンしているので、蓄積電極24の電位
VH2は0Vとなる。したがって、ＨレベルとＬレベルの信
号電位の差ΔＶは通常の２倍の10Vとなる。
このように蓄積容量Ｃに蓄積された電荷量は変わらな
いが、信号電位の差ΔＶは２倍になる。したがって、プ
レートパルス法によれば、消費電力が同じであれば信号
電位の差ΔＶは２倍になり、信号電位の差ΔＶを同じに
すれば半分の消費電力ですむ。
いが、信号電位の差ΔＶは２倍になる。したがって、プ
レートパルス法によれば、消費電力が同じであれば信号
電位の差ΔＶは２倍になり、信号電位の差ΔＶを同じに
すれば半分の消費電力ですむ。
一般にDRAMの微細化がすすむと、蓄積電極24の面積が
減少して蓄積容量Ｃが減少する。このため蓄積容量Ｃを
定める絶縁膜26はできるだけ薄くしたいが、絶縁膜26を
極度に薄くすると伝導機構が変化してリーク電流が急激
に増加する。このため、絶縁膜26をある程度厚くしてお
いて、信号電位を大きくする方が有利である。このよう
な観点から同じ蓄積電荷量でも信号電位の差ΔＶを大き
くすることができるプレートパルス法は極めて有効であ
るといえる。
減少して蓄積容量Ｃが減少する。このため蓄積容量Ｃを
定める絶縁膜26はできるだけ薄くしたいが、絶縁膜26を
極度に薄くすると伝導機構が変化してリーク電流が急激
に増加する。このため、絶縁膜26をある程度厚くしてお
いて、信号電位を大きくする方が有利である。このよう
な観点から同じ蓄積電荷量でも信号電位の差ΔＶを大き
くすることができるプレートパルス法は極めて有効であ
るといえる。
［発明が解決しようとす課題］ しかしながら、従来のDRAMではプレートパルス法によ
り電位を変化させる対向電極28が、ワード線WLにより選
択されていないメモリセルＭとも共通であるため、選択
されていないメモリセルＭの蓄積容量Ｃに蓄積された電
荷が消失して情報が破壊されるという問題があった。こ
の点を第５図を用いて説明する。
り電位を変化させる対向電極28が、ワード線WLにより選
択されていないメモリセルＭとも共通であるため、選択
されていないメモリセルＭの蓄積容量Ｃに蓄積された電
荷が消失して情報が破壊されるという問題があった。こ
の点を第５図を用いて説明する。
対向電極28を5Vに上げると第５図（ａ）に示すように
なり、蓄積容量Ｃに電荷が蓄積されたままで、蓄積電極
24の電位は0Vとなる。ところが、情報を書込むため第５
図（ｂ）に示すように対向電極28を再び0Vにすると、蓄
積電極24の電位が−5Vになろうとするために転送トラン
ジスタＱがオンし、蓄積容量Ｃに蓄積された電荷が転送
トランジスタＱを介してビット線BLに放電して情報が破
壊されてしまう。
なり、蓄積容量Ｃに電荷が蓄積されたままで、蓄積電極
24の電位は0Vとなる。ところが、情報を書込むため第５
図（ｂ）に示すように対向電極28を再び0Vにすると、蓄
積電極24の電位が−5Vになろうとするために転送トラン
ジスタＱがオンし、蓄積容量Ｃに蓄積された電荷が転送
トランジスタＱを介してビット線BLに放電して情報が破
壊されてしまう。
このように従来のDRAMではプレートパルス法により電
位を変化させると、選択されていないメモリセルＭの情
報が破壊されてしまうという問題があった。これは対向
電極28が選択されないメモリセルＭに対しても共通であ
るために生ずる問題である。また、プレートパルス印加
に伴う充放電電流を小さくするという観点からも、ワー
ド線WLにより接続されたメモリセルＭ群毎に対向電極28
が分離している方が望ましいが、第３図（ｂ）（ｃ）か
ら明らかなように従来のDRAMの平面構造及び断面構造で
は、対向電極28を分離することが困難であった。
位を変化させると、選択されていないメモリセルＭの情
報が破壊されてしまうという問題があった。これは対向
電極28が選択されないメモリセルＭに対しても共通であ
るために生ずる問題である。また、プレートパルス印加
に伴う充放電電流を小さくするという観点からも、ワー
ド線WLにより接続されたメモリセルＭ群毎に対向電極28
が分離している方が望ましいが、第３図（ｂ）（ｃ）か
ら明らかなように従来のDRAMの平面構造及び断面構造で
は、対向電極28を分離することが困難であった。
本発明は上記事情を考慮してなされたもので、プレー
トパルス法を適用しても情報が破壊されることがなく、
しかも消費電力が少なくてすむ半導体記憶装置を提供す
ることを目的とする。
トパルス法を適用しても情報が破壊されることがなく、
しかも消費電力が少なくてすむ半導体記憶装置を提供す
ることを目的とする。
［課題を解決するための手段］ 上記目的は、転送トランジスタのソース又はドレイン
と電気的に接続する導電パターンと、前記導電パターン
と異なる導電体層よりなり、前記転送トランジスタのド
レイン又はソースと電気的に接続するビット線と、前記
導電パターン及び前記ビット線を覆う絶縁膜と、前記絶
縁膜に形成された開口を介して前記導電パターンと電気
的に接続する蓄積電極と、前記蓄積電極表面に形成され
た誘電体膜と、前記誘電体膜表面に形成された対向電極
とを備えることを特徴とする半導体記憶装置によって達
成される。
と電気的に接続する導電パターンと、前記導電パターン
と異なる導電体層よりなり、前記転送トランジスタのド
レイン又はソースと電気的に接続するビット線と、前記
導電パターン及び前記ビット線を覆う絶縁膜と、前記絶
縁膜に形成された開口を介して前記導電パターンと電気
的に接続する蓄積電極と、前記蓄積電極表面に形成され
た誘電体膜と、前記誘電体膜表面に形成された対向電極
とを備えることを特徴とする半導体記憶装置によって達
成される。
また、上記の半導体記憶装置において、前記導電パタ
ーンは、ワード線間の領域において前記ソース又はドレ
インに接続されるようにしてもよい。
ーンは、ワード線間の領域において前記ソース又はドレ
インに接続されるようにしてもよい。
また、上記目的は、半導体基板上に、ソース及びドレ
インを含む転送トランジスタを形成する工程と、全面
に、第１の導電体層を形成し、前記第１の導電体層をパ
ターニングすることにより、前記ソース又は前記ドレイ
ンと電気的に接続するビット線を選択的に形成する工程
と、全面に、第２の導電体層を形成し、前記第２の導電
体層をパターニングすることにより、前記ドレイン又は
前記ソースと電気的に接続する導電パターンを選択的に
形成する工程と、前記導電パターン及び前記ビット線を
覆う絶縁膜を形成する工程と、前記絶縁膜に開口を形成
し、前記開口を介して前記導電パターンと電気的に接続
する蓄積電極を形成する工程と、前記蓄積電極表面に誘
電体膜を形成する工程と、前記蓄積電極表面に対向電極
を形成する工程とを有することを特徴とする半導体記憶
装置の製造方法によっても達成される。
インを含む転送トランジスタを形成する工程と、全面
に、第１の導電体層を形成し、前記第１の導電体層をパ
ターニングすることにより、前記ソース又は前記ドレイ
ンと電気的に接続するビット線を選択的に形成する工程
と、全面に、第２の導電体層を形成し、前記第２の導電
体層をパターニングすることにより、前記ドレイン又は
前記ソースと電気的に接続する導電パターンを選択的に
形成する工程と、前記導電パターン及び前記ビット線を
覆う絶縁膜を形成する工程と、前記絶縁膜に開口を形成
し、前記開口を介して前記導電パターンと電気的に接続
する蓄積電極を形成する工程と、前記蓄積電極表面に誘
電体膜を形成する工程と、前記蓄積電極表面に対向電極
を形成する工程とを有することを特徴とする半導体記憶
装置の製造方法によっても達成される。
また、上記の半導体記憶装置の製造方法において、前
記第１の導電体層と前記第２の導電体層は、異なる導電
体材料からなるようにしてもよい。
記第１の導電体層と前記第２の導電体層は、異なる導電
体材料からなるようにしてもよい。
［作用］ 本発明によれば、転送トランジスタのソース又はドレ
インと蓄積容量の蓄積電極とを導電パターンを介して接
続したので、プレートパルス法を採用するのに好適な配
置を有する半導体記憶装置を容易に構成することができ
る。
インと蓄積容量の蓄積電極とを導電パターンを介して接
続したので、プレートパルス法を採用するのに好適な配
置を有する半導体記憶装置を容易に構成することができ
る。
［実施例］ 本発明の一実施例による半導体記憶装置であるDRAMを
第１図に示す。第３図に示す従来のDRAMと同一の構成要
素には同一の符号を付して説明を省略する。
第１図に示す。第３図に示す従来のDRAMと同一の構成要
素には同一の符号を付して説明を省略する。
本実施例のDRAMの平面構造を第１図（ａ）を用いて説
明する。なお、活性領域は図示していない。
明する。なお、活性領域は図示していない。
従来のDRAMと同様に、半導体基板10上にビット線BL及
びワード線WLが水平方向及び垂直方向に走っている。蓄
積電極24をそのメモリセルＭを選択するワード線WL上に
位置するように縦長に形成する。薄い絶縁膜26を介して
形成される対向電極28を、ワード線WL上に位置するよう
に縦長に形成して、ひとつのワード線WLにより選択され
るメモリセルＭ群毎に分離した点に特徴がある。
びワード線WLが水平方向及び垂直方向に走っている。蓄
積電極24をそのメモリセルＭを選択するワード線WL上に
位置するように縦長に形成する。薄い絶縁膜26を介して
形成される対向電極28を、ワード線WL上に位置するよう
に縦長に形成して、ひとつのワード線WLにより選択され
るメモリセルＭ群毎に分離した点に特徴がある。
蓄積電極24をワード線WL上に縦長に形成したため、蓄
積電極24を直接に転送トランジスタＱのドレイン領域16
にコンタクトできない。このため本実施例では電極引出
層30を設けて、転送トランジスタＱのドレイン領域16と
蓄積電極24を接続するようにしている。電極引出層30は
ビット線BL間の領域に設けられる。
積電極24を直接に転送トランジスタＱのドレイン領域16
にコンタクトできない。このため本実施例では電極引出
層30を設けて、転送トランジスタＱのドレイン領域16と
蓄積電極24を接続するようにしている。電極引出層30は
ビット線BL間の領域に設けられる。
本実施例のDRAMの断面構造を第１図（ｂ）を用いて説
明する。ｐ型半導体基板10上をフィールド酸化膜12によ
り分離された活性領域にソース領域14、ドレイン領域16
が形成された転送トランジスタＱが形成されている。本
実施例では、ビット線BLと蓄積電極24との間に電極引出
層30を設けている。すなわち、電極引出層30が、ビット
線BL上に絶縁膜32を介して形成され、この電極引出層30
上に蓄積電極24が絶縁膜22を介して形成されている。電
極引出層30は、転送トランジスタＱのドレイン領域16と
蓄積電極24とを電気的に接続する。
明する。ｐ型半導体基板10上をフィールド酸化膜12によ
り分離された活性領域にソース領域14、ドレイン領域16
が形成された転送トランジスタＱが形成されている。本
実施例では、ビット線BLと蓄積電極24との間に電極引出
層30を設けている。すなわち、電極引出層30が、ビット
線BL上に絶縁膜32を介して形成され、この電極引出層30
上に蓄積電極24が絶縁膜22を介して形成されている。電
極引出層30は、転送トランジスタＱのドレイン領域16と
蓄積電極24とを電気的に接続する。
蓄積電極24は各ワード線WL上に形成され、対向電極28
が薄い絶縁膜26を介してワード線WLに形成される。この
ように本実施例の蓄積電極24及び対向電極28は、従来の
ように複数のワード線WL上にまたがることなく、ひとつ
のワード線WL上に形成する構造であるため、ワード線WL
により選択されるメモリセルＭ群毎に対向電極28を分離
することができる。このため、ワード線WL毎に分離され
た対向電極28を独立してプレートパルス法により駆動す
ることが可能である。選択されないメモリセルＭの対向
電極28の電位が変化して蓄積容量Ｃに記憶された情報が
破壊されるという問題を回避することができる。また、
対向電極28が分離されているためプレートパルス印加に
伴う充放電電流を小さくすることができる。
が薄い絶縁膜26を介してワード線WLに形成される。この
ように本実施例の蓄積電極24及び対向電極28は、従来の
ように複数のワード線WL上にまたがることなく、ひとつ
のワード線WL上に形成する構造であるため、ワード線WL
により選択されるメモリセルＭ群毎に対向電極28を分離
することができる。このため、ワード線WL毎に分離され
た対向電極28を独立してプレートパルス法により駆動す
ることが可能である。選択されないメモリセルＭの対向
電極28の電位が変化して蓄積容量Ｃに記憶された情報が
破壊されるという問題を回避することができる。また、
対向電極28が分離されているためプレートパルス印加に
伴う充放電電流を小さくすることができる。
次に本実施例によるDRAMの製造方法を第２図を用いて
説明する。
説明する。
先ず、半導体基板10を素子分離領域を選択的に酸化し
て約5000Å厚のフィールド酸化膜12を形成する。次に、
半導体基板10の活性領域上に約150Å厚のゲート酸化膜1
8を形成する。次に、約1500Å厚の多結晶シリコン層を
形成した後、所定形状にパターニングしてワード線WLを
形成する。続いて、不純物のAsを１×1015/cm2でイオン
注入してソース領域14及びドレイン領域16を形成する
（第２図（ａ））。
て約5000Å厚のフィールド酸化膜12を形成する。次に、
半導体基板10の活性領域上に約150Å厚のゲート酸化膜1
8を形成する。次に、約1500Å厚の多結晶シリコン層を
形成した後、所定形状にパターニングしてワード線WLを
形成する。続いて、不純物のAsを１×1015/cm2でイオン
注入してソース領域14及びドレイン領域16を形成する
（第２図（ａ））。
次に、約1000Å厚のCVD酸化膜である絶縁膜20を形成
し、ソース領域14へのコンタクトホールが形成されるよ
うにパターニングする（第２図（ｂ））。
し、ソース領域14へのコンタクトホールが形成されるよ
うにパターニングする（第２図（ｂ））。
次に、ソース領域14にコンタクトするようにビット線
BLを形成する。ビット線BLを構成する導電層は、約500
Å厚の多結晶シリコン層と約1000Å厚のタングステンシ
リサイド層をCVD法により堆積することにより形成す
る。堆積後、Asを４×1015/cm2でイオン注入する。これ
は、多結晶シリコン層をn+型にしてソース領域14との間
に良好なコンタクトをとるためである。イオン注入後、
所定形状にパターニングしてビット線BLを形成する（第
２図（ｃ））。
BLを形成する。ビット線BLを構成する導電層は、約500
Å厚の多結晶シリコン層と約1000Å厚のタングステンシ
リサイド層をCVD法により堆積することにより形成す
る。堆積後、Asを４×1015/cm2でイオン注入する。これ
は、多結晶シリコン層をn+型にしてソース領域14との間
に良好なコンタクトをとるためである。イオン注入後、
所定形状にパターニングしてビット線BLを形成する（第
２図（ｃ））。
次に、CVDシリコン酸化膜である約1000Å厚の絶縁膜3
2を全面に形成した後、ドレイン領域16上の絶縁膜20、3
2にコンタクトホールを形成する（第２図（ｄ））。
2を全面に形成した後、ドレイン領域16上の絶縁膜20、3
2にコンタクトホールを形成する（第２図（ｄ））。
次に、約1000Å厚の多結晶シリコン層を堆積し、その
後にAsを１×1015/cm2でイオン注入する。その後、多結
晶シリコン層を所定形状にパターニングして、電極引出
層30を形成する（第２図（ｅ））。
後にAsを１×1015/cm2でイオン注入する。その後、多結
晶シリコン層を所定形状にパターニングして、電極引出
層30を形成する（第２図（ｅ））。
次に、約1000ÅのCVDシリコン酸化膜である絶縁膜22
を全面に堆積し、電極引出層30へのコンタクトホールを
形成する。引続いて、約2000Å厚の多結晶シリコン層を
全面に形成し、ワード線WL上の所定形状にパターニング
して、蓄積電極24を形成する（第２図（ｆ））。
を全面に堆積し、電極引出層30へのコンタクトホールを
形成する。引続いて、約2000Å厚の多結晶シリコン層を
全面に形成し、ワード線WL上の所定形状にパターニング
して、蓄積電極24を形成する（第２図（ｆ））。
次に、蓄積電極24を酸化することにより、約100Åの
薄いシリコン酸化膜である絶縁膜26を表面に形成する。
その後、絶縁膜26上に多結晶シリコン層を堆積し、堆積
後にPOCl3をソースガスとする熱拡散を行う。その後、
ワード線WL上に形成された各メモリセルＭの蓄積電極24
を覆うような形状にパターニングして、対向電極28を形
成することによりDRAMの主要部の製造を終了する（第２
図（ｇ））。
薄いシリコン酸化膜である絶縁膜26を表面に形成する。
その後、絶縁膜26上に多結晶シリコン層を堆積し、堆積
後にPOCl3をソースガスとする熱拡散を行う。その後、
ワード線WL上に形成された各メモリセルＭの蓄積電極24
を覆うような形状にパターニングして、対向電極28を形
成することによりDRAMの主要部の製造を終了する（第２
図（ｇ））。
本発明は上記実施例に限らず種々の変形が可能であ
る。例えば、上記実施例では転送トランジスタのドレイ
ン領域を電極引出層により蓄積電極に接続するようにし
たが、蓄積容量の対向電極をワード線により共通接続さ
れたメモリセル群毎に分離して共通接続することができ
れば、いかなる構造でもよい。
る。例えば、上記実施例では転送トランジスタのドレイ
ン領域を電極引出層により蓄積電極に接続するようにし
たが、蓄積容量の対向電極をワード線により共通接続さ
れたメモリセル群毎に分離して共通接続することができ
れば、いかなる構造でもよい。
［発明の効果］ 以上の通り、本発明によれば、転送トランジスタのソ
ース又はドレインと蓄積容量の蓄積電極とを導電パター
ンを介して接続したので、プレートパルス法を採用する
のに好適な配置を有する半導体記憶装置を容易に構成す
ることができる。
ース又はドレインと蓄積容量の蓄積電極とを導電パター
ンを介して接続したので、プレートパルス法を採用する
のに好適な配置を有する半導体記憶装置を容易に構成す
ることができる。
第１図は本発明の一実施例による半導体記憶装置を示す
図、 第２図は同半導体記憶装置の製造方法を示す工程図、 第３図は従来のDRAMを示す図、 第４図、第５図はプレートパルス法を説明するための図
である。 図において、 Ｍ……メモリセル Ｑ……転送トランジスタ Ｃ……蓄積容量 BL……ビット線 WL……ワード線 AC……活性領域 10……半導体基板 12……フィールド酸化膜 14……ソース領域 16……ドレイン領域 18……ゲート酸化膜 20……絶縁膜 22……絶縁膜 24……蓄積電極 26……絶縁膜 28……対向電極 30……電極引出層 32……絶縁膜
図、 第２図は同半導体記憶装置の製造方法を示す工程図、 第３図は従来のDRAMを示す図、 第４図、第５図はプレートパルス法を説明するための図
である。 図において、 Ｍ……メモリセル Ｑ……転送トランジスタ Ｃ……蓄積容量 BL……ビット線 WL……ワード線 AC……活性領域 10……半導体基板 12……フィールド酸化膜 14……ソース領域 16……ドレイン領域 18……ゲート酸化膜 20……絶縁膜 22……絶縁膜 24……蓄積電極 26……絶縁膜 28……対向電極 30……電極引出層 32……絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (4)
- 【請求項１】転送トランジスタのソース又はドレインと
電気的に接続する導電パターンと、 前記導電パターンと異なる導電体層よりなり、前記転送
トランジスタのドレイン又はソースと電気的に接続する
ビット線と、 前記導電パターン及び前記ビット線を覆う絶縁膜と、 前記絶縁膜に形成された開口を介して前記導電パターン
と電気的に接続する蓄積電極と、 前記蓄積電極表面に形成された誘電体膜と、 前記誘電体膜表面に形成された対向電極と を備えることを特徴とする半導体記憶装置。 - 【請求項２】請求項１記載の半導体記憶装置において、 前記導電パターンは、ワード線間の領域において前記ソ
ース又はドレインに接続されている ことを特徴とする半導体記憶装置。 - 【請求項３】半導体基板上に、ソース及びドレインを含
む転送トランジスタを形成する工程と、 全面に、第１の導電体層を形成し、前記第１の導電体層
をパターニングすることにより、前記ソース又は前記ド
レインと電気的に接続するビット線を選択的に形成する
工程と、 全面に、第２の導電体層を形成し、前記第２の導電体層
をパターニングすることにより、前記ドレイン又は前記
ソースと電気的に接続する導電パターンを選択的に形成
する工程と、 前記導電パターン及び前記ビット線を覆う絶縁膜を形成
する工程と、 前記絶縁膜に開口を形成し、前記開口を介して前記導電
パターンと電気的に接続する蓄積電極を形成する工程
と、 前記蓄積電極表面に誘電体膜を形成する工程と、 前記蓄積電極表面に対向電極を形成する工程と を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項４】請求項３記載の半導体記憶装置の製造方法
において、 前記第１の導電体層と前記第２の導電体層は、異なる導
電体材料からなることを特徴とする半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060002A JP2856256B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060002A JP2856256B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238660A JPH02238660A (ja) | 1990-09-20 |
| JP2856256B2 true JP2856256B2 (ja) | 1999-02-10 |
Family
ID=13129461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060002A Expired - Fee Related JP2856256B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856256B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0516031A1 (en) * | 1991-05-29 | 1992-12-02 | Ramtron International Corporation | Stacked ferroelectric memory cell and method |
| US5352622A (en) * | 1992-04-08 | 1994-10-04 | National Semiconductor Corporation | Stacked capacitor with a thin film ceramic oxide layer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848294A (ja) * | 1981-09-16 | 1983-03-22 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5862892A (ja) * | 1981-10-08 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5870490A (ja) * | 1981-10-21 | 1983-04-26 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
-
1989
- 1989-03-13 JP JP1060002A patent/JP2856256B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02238660A (ja) | 1990-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5416735A (en) | Non-volatile random access memory with ferroelectric capacitor | |
| US5220530A (en) | Semiconductor memory element and method of fabricating the same | |
| US5016070A (en) | Stacked CMOS sRAM with vertical transistors and cross-coupled capacitors | |
| US5262343A (en) | DRAM stacked capacitor fabrication process | |
| US4460911A (en) | Semiconductor device with multiple plate vertically aligned capacitor storage memory | |
| US5977580A (en) | Memory device and fabrication method thereof | |
| EP0352893B1 (en) | Metal insulator semiconductor type dynamic random access memory device | |
| EP0487739A1 (en) | Semiconductor device and a method of manufacturing such a semiconductor device | |
| JP3158462B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US6191441B1 (en) | Ferroelectric memory device and its drive method | |
| US5606189A (en) | Dynamic RAM trench capacitor device with contact strap | |
| US6433376B2 (en) | Ferroelectric memory integrated circuit | |
| JP2621181B2 (ja) | Ｍｉｓ型半導体記憶装置 | |
| US5684315A (en) | Semiconductor memory device including memory cells each having an information storage capacitor component formed over control electrode of cell selecting transistor | |
| JPH05299605A (ja) | 半導体記憶装置 | |
| US5463236A (en) | Semiconductor memory device having improved isolation structure among memory cells | |
| JPH1022466A (ja) | 強誘電体不揮発性メモリ・セルおよびメモリ・セルの形成方法 | |
| JP2671899B2 (ja) | 半導体記憶装置 | |
| JPH1187532A (ja) | Ｄｒａｍセル装置及びその製造方法 | |
| KR100319623B1 (ko) | 디램 셀 어레이 및 그 제조방법 | |
| JP3203709B2 (ja) | フローティングゲートを有する半導体装置及びその製造方法 | |
| JP2856256B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0982904A (ja) | ダイナミック型メモリ及びその製造方法 | |
| JPH03205868A (ja) | Ｍｉｓ型半導体記憶装置 | |
| JP3303479B2 (ja) | 薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |