JP3203709B2 - フローティングゲートを有する半導体装置及びその製造方法 - Google Patents
フローティングゲートを有する半導体装置及びその製造方法Info
- Publication number
- JP3203709B2 JP3203709B2 JP29376691A JP29376691A JP3203709B2 JP 3203709 B2 JP3203709 B2 JP 3203709B2 JP 29376691 A JP29376691 A JP 29376691A JP 29376691 A JP29376691 A JP 29376691A JP 3203709 B2 JP3203709 B2 JP 3203709B2
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon layer
- floating gate
- thin film
- conductive thin
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】本発明はフローティングゲートを有する半
導体装置及びその製造方法に係わり、特に、ＥＰＲＯＭ
のようなフローティングゲートを有する不揮発性半導体
メモリ装置の書き込みおよび消去特性の向上を図ったゲ
ート電極の構造と、そのような構造を有する半導体装置
の製造方法に関する。
導体装置及びその製造方法に係わり、特に、ＥＰＲＯＭ
のようなフローティングゲートを有する不揮発性半導体
メモリ装置の書き込みおよび消去特性の向上を図ったゲ
ート電極の構造と、そのような構造を有する半導体装置
の製造方法に関する。
【０００２】
【従来の技術】ＥＰＲＯＭ、Ｅ2 ＰＲＯＭなどの不揮発
性メモリ装置では、ＭＯＳトランジスタで構成される各
メモリセルは、一般には、フローティングゲートを有す
る構造になっている。すなわち図７に示すように、ＭＯ
Ｓトランジスタから成るメモリセル２では、半導体基板
４の表面に、ゲート絶縁膜６、フローティングゲート
８、中間絶縁膜１０およびコントロールゲート１２が、
この順で積層してある。フローティングゲート８および
コントロールゲート１２の両側下方に位置する半導体基
板４の表面には、ソース領域１４およびドレイン領域１
６が形成してある。
性メモリ装置では、ＭＯＳトランジスタで構成される各
メモリセルは、一般には、フローティングゲートを有す
る構造になっている。すなわち図７に示すように、ＭＯ
Ｓトランジスタから成るメモリセル２では、半導体基板
４の表面に、ゲート絶縁膜６、フローティングゲート
８、中間絶縁膜１０およびコントロールゲート１２が、
この順で積層してある。フローティングゲート８および
コントロールゲート１２の両側下方に位置する半導体基
板４の表面には、ソース領域１４およびドレイン領域１
６が形成してある。
【０００３】メモリセル２に対してデータの書き込みを
行うには、ソース領域１４およびドレイン領域１６間に
高電圧を印加した状態で、チャネル領域１８に電流を流
し、ホットエレクトロン効果を利用してフローティング
ゲート８へ電荷を注入すれば良い。また、コントロール
ゲート１２と半導体基板４との間に高電圧を印加し、ト
ンネル効果によりフローティングゲートに電荷を注入
し、データの書き込みを行う方法も知られている。この
ようなメモリセル２において、データの消去を行うに
は、コントロールゲート１２と半導体基板４との間に、
データの書き込み時と逆の高電圧を印加し、フローティ
ングゲート８に蓄積された電荷を、基板４側に引き抜く
ことにより行う。
行うには、ソース領域１４およびドレイン領域１６間に
高電圧を印加した状態で、チャネル領域１８に電流を流
し、ホットエレクトロン効果を利用してフローティング
ゲート８へ電荷を注入すれば良い。また、コントロール
ゲート１２と半導体基板４との間に高電圧を印加し、ト
ンネル効果によりフローティングゲートに電荷を注入
し、データの書き込みを行う方法も知られている。この
ようなメモリセル２において、データの消去を行うに
は、コントロールゲート１２と半導体基板４との間に、
データの書き込み時と逆の高電圧を印加し、フローティ
ングゲート８に蓄積された電荷を、基板４側に引き抜く
ことにより行う。
【０００４】ところで、上述したメモリセル２における
ゲート電極の構造は、図８に示すように、キャパシタ
Ａ，Ｂを直列に接続した等価回路で表現することができ
る。すなわち、キャパシタＡは、図７に示す半導体基板
４とゲート絶縁膜６とフローティングゲート８とで構成
され、キャパシタＢは、フローティングゲート８と、中
間絶縁膜１０とコントロールゲート１２とで構成され
る。そして、図８に示す端子ａ，ｂ，ｃの電位は、それ
ぞれ半導体基板４、フローティングゲート８およびコン
トロールゲート１２の電位に相当する。
ゲート電極の構造は、図８に示すように、キャパシタ
Ａ，Ｂを直列に接続した等価回路で表現することができ
る。すなわち、キャパシタＡは、図７に示す半導体基板
４とゲート絶縁膜６とフローティングゲート８とで構成
され、キャパシタＢは、フローティングゲート８と、中
間絶縁膜１０とコントロールゲート１２とで構成され
る。そして、図８に示す端子ａ，ｂ，ｃの電位は、それ
ぞれ半導体基板４、フローティングゲート８およびコン
トロールゲート１２の電位に相当する。
【０００５】ここで、端子ａ，ｃに電圧Ｖa,cを印加し
た際に、端子ａ，ｂに印加される電圧Ｖa,bが大きいほ
ど、データの書き込みおよび消去の効率が向上する。Ｖ
a,cを一定にしてＶa,bを大きくするには、キャパシタＢ
の容量ＣBをキャパシタＡの容量ＣAよりも相対的に大き
くする必要がある。Ｖa,bは、次の式で求められるから
である。 Ｖa,b＝Ｖa,c×ＣB／（ＣB＋ＣA）
た際に、端子ａ，ｂに印加される電圧Ｖa,bが大きいほ
ど、データの書き込みおよび消去の効率が向上する。Ｖ
a,cを一定にしてＶa,bを大きくするには、キャパシタＢ
の容量ＣBをキャパシタＡの容量ＣAよりも相対的に大き
くする必要がある。Ｖa,bは、次の式で求められるから
である。 Ｖa,b＝Ｖa,c×ＣB／（ＣB＋ＣA）
【０００６】
【発明が解決しようとする課題】電圧Ｖa,bを相対的に
大きくする手段として、図７に示す中間絶縁膜１０の膜
厚を薄くすることが考えられる。ところが、このような
手段では、フローティングゲート８からコントロールゲ
ート１２へのリーク電流が発生し易くなり、データ劣化
が問題となる。したがって、中間絶縁膜６を余りに薄く
することもできない。
大きくする手段として、図７に示す中間絶縁膜１０の膜
厚を薄くすることが考えられる。ところが、このような
手段では、フローティングゲート８からコントロールゲ
ート１２へのリーク電流が発生し易くなり、データ劣化
が問題となる。したがって、中間絶縁膜６を余りに薄く
することもできない。
【０００７】本発明は、このような実情に鑑みてなさ
れ、ＥＰＲＯＭのようなフローティングゲートを有する
不揮発性半導体メモリ装置の書き込みおよび消去特性の
向上を図ったゲート電極の構造と、そのような構造を有
する半導体装置の製造方法を提供することを目的とす
る。
れ、ＥＰＲＯＭのようなフローティングゲートを有する
不揮発性半導体メモリ装置の書き込みおよび消去特性の
向上を図ったゲート電極の構造と、そのような構造を有
する半導体装置の製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置においては、フローティングゲ
ートは、導電性薄膜と、当該導電性薄膜の表面上に、当
該導電性薄膜の形成とは異なる条件下であって、表面に
多数の半球状の微細凹凸が形成される条件下での化学気
相成長法により形成されたポリシリコン層とから構成さ
れ、上記ポリシリコン層はグレインサイズが０．０３〜
０．１μｍであり、上記ポリシリコン層は当該ポリシリ
コン層の表面に形成してある微細凹凸により島状に分離
してあり、上記グレインサイズに応じた半球状の微細な
凹凸が形成してあるフローティングゲートの表面に、当
該凹凸に沿って中間絶縁膜およびコントロールゲートが
積層してあることを特徴とする。また、上記目的を達成
するために、本発明の半導体装置の製造方法は、基板上
にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上
に導電性薄膜を形成する工程と、上記導電性薄膜の表面
上に、上記導電性薄膜を形成する条件とは異なる条件下
で、グレインサイズが０．０３〜０．１μｍであり、当
該グレインサイズに応じた半球状の微細な凹凸を表面に
有するポリシリコン層を形成する工程と、上記凹凸に沿
って中間絶縁膜を形成する工程と、上記中間絶縁膜上に
導電層を形成する工程とを有し、上記ポリシリコン層
は、当該ポリシリコン層の表面に形成してある微細な凹
凸により、島状に分離してあることを特徴とする。
に、本発明の半導体装置においては、フローティングゲ
ートは、導電性薄膜と、当該導電性薄膜の表面上に、当
該導電性薄膜の形成とは異なる条件下であって、表面に
多数の半球状の微細凹凸が形成される条件下での化学気
相成長法により形成されたポリシリコン層とから構成さ
れ、上記ポリシリコン層はグレインサイズが０．０３〜
０．１μｍであり、上記ポリシリコン層は当該ポリシリ
コン層の表面に形成してある微細凹凸により島状に分離
してあり、上記グレインサイズに応じた半球状の微細な
凹凸が形成してあるフローティングゲートの表面に、当
該凹凸に沿って中間絶縁膜およびコントロールゲートが
積層してあることを特徴とする。また、上記目的を達成
するために、本発明の半導体装置の製造方法は、基板上
にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上
に導電性薄膜を形成する工程と、上記導電性薄膜の表面
上に、上記導電性薄膜を形成する条件とは異なる条件下
で、グレインサイズが０．０３〜０．１μｍであり、当
該グレインサイズに応じた半球状の微細な凹凸を表面に
有するポリシリコン層を形成する工程と、上記凹凸に沿
って中間絶縁膜を形成する工程と、上記中間絶縁膜上に
導電層を形成する工程とを有し、上記ポリシリコン層
は、当該ポリシリコン層の表面に形成してある微細な凹
凸により、島状に分離してあることを特徴とする。
【０００９】
【作用】本発明の半導体装置では、フローティングゲー
トとなるシリコン層の少なくとも一部を、表面に微細な
凹凸が多数形成される条件、すなわち非晶質状態から多
結晶状態への遷移状態となる条件で化学気相成長法（Ｃ
ＶＤ法）により形成するので、フローティングゲートに
おけるコントロールゲート側表面には、半球状の微細な
凹凸が形成される。この微細な凹凸表面に、中間絶縁膜
およびコントロールゲートを積層すれば、微細な凹凸表
面によりフローティングゲートとコントロールゲートと
の間のキャパシタ容量が増大する。したがって、コント
ロールゲートに印加される電圧が、少ない電圧降下で効
率良くフローティングゲートに作用し、フローティング
ゲートに対するデータの書き込み効率および消去効率が
向上する。
トとなるシリコン層の少なくとも一部を、表面に微細な
凹凸が多数形成される条件、すなわち非晶質状態から多
結晶状態への遷移状態となる条件で化学気相成長法（Ｃ
ＶＤ法）により形成するので、フローティングゲートに
おけるコントロールゲート側表面には、半球状の微細な
凹凸が形成される。この微細な凹凸表面に、中間絶縁膜
およびコントロールゲートを積層すれば、微細な凹凸表
面によりフローティングゲートとコントロールゲートと
の間のキャパシタ容量が増大する。したがって、コント
ロールゲートに印加される電圧が、少ない電圧降下で効
率良くフローティングゲートに作用し、フローティング
ゲートに対するデータの書き込み効率および消去効率が
向上する。
【００１０】
【実施例】以下、本発明の一実施例に係るフローティン
グゲートを有する半導体装置について、図面を参照しつ
つ詳細に説明する。図１は本発明の一実施例に係るフロ
ーティングゲートを有する半導体装置の要部断面図、図
２は同実施例の半導体装置の製造過程を示す概略断面
図、図３，４は同実施例の半導体装置に用いられるフロ
ーティングゲートの表面に形成される微細凹凸の形成条
件を示すグラフ、図５，６は本発明の他の実施例に係る
半導体装置の要部概略断面図である。
グゲートを有する半導体装置について、図面を参照しつ
つ詳細に説明する。図１は本発明の一実施例に係るフロ
ーティングゲートを有する半導体装置の要部断面図、図
２は同実施例の半導体装置の製造過程を示す概略断面
図、図３，４は同実施例の半導体装置に用いられるフロ
ーティングゲートの表面に形成される微細凹凸の形成条
件を示すグラフ、図５，６は本発明の他の実施例に係る
半導体装置の要部概略断面図である。
【００１１】図１に示す本発明の一実施例に係る半導体
装置は、ＥＰＲＯＭあるいはＥ2 ＰＲＯＭであり、図示
するようなメモリセル２０を半導体基板２２上にマトリ
ックス状に有している。各メモリセル２０は、半導体基
板２２の表面に形成してある選択酸化領域２４により素
子分離してあり、素子分離された半導体基板２２の表面
に、ゲート絶縁膜２６、フローティングゲート２８、中
間絶縁膜３０およびコントロールゲート３２が、この順
で積層してある。
装置は、ＥＰＲＯＭあるいはＥ2 ＰＲＯＭであり、図示
するようなメモリセル２０を半導体基板２２上にマトリ
ックス状に有している。各メモリセル２０は、半導体基
板２２の表面に形成してある選択酸化領域２４により素
子分離してあり、素子分離された半導体基板２２の表面
に、ゲート絶縁膜２６、フローティングゲート２８、中
間絶縁膜３０およびコントロールゲート３２が、この順
で積層してある。
【００１２】フローティングゲート２８およびコントロ
ールゲート３２の両側下部に位置する半導体基板２２の
表面には、ソース領域３４およびドレイン領域３６が、
イオン注入法などにより形成してある。フローティング
ゲート２８およびコントロールゲート３２が形成してあ
る半導体基板２２の表面には、層間絶縁膜３８が積層し
てある。層間絶縁膜３８には、半導体基板２２の表面に
形成してあるソース領域３４およびドレイン領域３６に
対して臨むコンタクトホール４０が形成してある。これ
らコンタクトホール４０内に、アルミニウムなどで構成
される金属電極層４２が入り込むように、層間絶縁膜３
８の表面には、金属電極層４２が所定のパターンで形成
される。
ールゲート３２の両側下部に位置する半導体基板２２の
表面には、ソース領域３４およびドレイン領域３６が、
イオン注入法などにより形成してある。フローティング
ゲート２８およびコントロールゲート３２が形成してあ
る半導体基板２２の表面には、層間絶縁膜３８が積層し
てある。層間絶縁膜３８には、半導体基板２２の表面に
形成してあるソース領域３４およびドレイン領域３６に
対して臨むコンタクトホール４０が形成してある。これ
らコンタクトホール４０内に、アルミニウムなどで構成
される金属電極層４２が入り込むように、層間絶縁膜３
８の表面には、金属電極層４２が所定のパターンで形成
される。
【００１３】また、図示されていないが、コントロール
ゲート３２に対しても、コンタクトホールを介して別の
層に形成してある金属配線層が接続され、ゲート電圧が
印加されるようになっている。
ゲート３２に対しても、コンタクトホールを介して別の
層に形成してある金属配線層が接続され、ゲート電圧が
印加されるようになっている。
【００１４】このように構成してあるメモリセル２０を
有する半導体装置を製造するには、図２（Ａ）に示すよ
うに、半導体基板２２の表面に、素子分離領域としての
選択酸化領域２４を形成した後、ゲート絶縁膜２６を熱
酸化などの手段で形成する。半導体基板２２としては、
例えばシリコン基板が用いられる。
有する半導体装置を製造するには、図２（Ａ）に示すよ
うに、半導体基板２２の表面に、素子分離領域としての
選択酸化領域２４を形成した後、ゲート絶縁膜２６を熱
酸化などの手段で形成する。半導体基板２２としては、
例えばシリコン基板が用いられる。
【００１５】次に、同図（Ｂ）に示すように、ゲート絶
縁膜２６および選択酸化領域２４の表面に、図１に示す
フローティングゲート２８となるポリシリコン層２８ａ
を減圧ＣＶＤ法により成膜する。本実施例のポリシリコ
ン層２８ａを形成するためのＣＶＤ法は、通常のポリシ
リコン層を形成するためのＣＶＤ法の条件と異なり、表
面に微細な凹凸が多数形成される条件、すなわち非晶質
状態から多結晶状態への遷移状態となる条件で行われ
る。この点で、本実施例のポリシリコン層２８ａは、厳
密な意味でのポリ（多結晶）シリコンにより構成される
ものではないが、本発明では、このように、非晶質状態
から多結晶状態への遷移状態となる条件のＣＶＤ法で得
られたシリコン層も、広義のポリシリコンで構成された
層であるとし、ポリシリコン層と称する。
縁膜２６および選択酸化領域２４の表面に、図１に示す
フローティングゲート２８となるポリシリコン層２８ａ
を減圧ＣＶＤ法により成膜する。本実施例のポリシリコ
ン層２８ａを形成するためのＣＶＤ法は、通常のポリシ
リコン層を形成するためのＣＶＤ法の条件と異なり、表
面に微細な凹凸が多数形成される条件、すなわち非晶質
状態から多結晶状態への遷移状態となる条件で行われ
る。この点で、本実施例のポリシリコン層２８ａは、厳
密な意味でのポリ（多結晶）シリコンにより構成される
ものではないが、本発明では、このように、非晶質状態
から多結晶状態への遷移状態となる条件のＣＶＤ法で得
られたシリコン層も、広義のポリシリコンで構成された
層であるとし、ポリシリコン層と称する。
【００１６】表面に微細な半球状凹凸が形成されるポリ
シリコン層２８ａのＣＶＤ条件は、特にＣＶＤの温度条
件に依存し、図３に示すように、５５０〜５８０°Ｃ、
好ましくは５６０〜５７５°Ｃ程度のＣＶＤ温度条件が
望ましい。このようなＣＶＤ温度条件でポリシリコン層
の成膜を行えば、グレインサイズが０．０３〜０．１μ
ｍ程度の凹凸がポリシリコン層２８ａの表面に形成され
る。ポリシリコン層２８ａを形成するための条件は、Ｃ
ＶＤ温度以外は、通常のポリシリコン層形成用のＣＶＤ
条件と同様な条件であり、例えば０．１〜０．４Ｔｏｒ
ｒのモノシランガスＳｉＨ4 を雰囲気ガスとするＣＶＤ
条件である。ＣＶＤ工程においては、ＳｉＨ4 ガス中
に、ＰＨ3 ガスを添加することで、ポリシリコン層２８
ａにリンＰをドーピングすることが好ましい。ポリシリ
コン層２８ａの導電性などを向上させるためである。ポ
リシリコン層２８ａにリンをドーピングするための手段
としては、イオン注入による方法を採用しても良い。
シリコン層２８ａのＣＶＤ条件は、特にＣＶＤの温度条
件に依存し、図３に示すように、５５０〜５８０°Ｃ、
好ましくは５６０〜５７５°Ｃ程度のＣＶＤ温度条件が
望ましい。このようなＣＶＤ温度条件でポリシリコン層
の成膜を行えば、グレインサイズが０．０３〜０．１μ
ｍ程度の凹凸がポリシリコン層２８ａの表面に形成され
る。ポリシリコン層２８ａを形成するための条件は、Ｃ
ＶＤ温度以外は、通常のポリシリコン層形成用のＣＶＤ
条件と同様な条件であり、例えば０．１〜０．４Ｔｏｒ
ｒのモノシランガスＳｉＨ4 を雰囲気ガスとするＣＶＤ
条件である。ＣＶＤ工程においては、ＳｉＨ4 ガス中
に、ＰＨ3 ガスを添加することで、ポリシリコン層２８
ａにリンＰをドーピングすることが好ましい。ポリシリ
コン層２８ａの導電性などを向上させるためである。ポ
リシリコン層２８ａにリンをドーピングするための手段
としては、イオン注入による方法を採用しても良い。
【００１７】なお、表面が平坦となる通常のポリシリコ
ン層を形成するためのＣＶＤ温度条件は、６００°Ｃ以
上であり、本実施例のポリシリコン層を形成するための
温度条件に比べて高いことが判る。ポリシリコン層２８
ａの膜厚は、特に限定されず、０．２μｍ程度が好まし
い。図４に示すように、ポリシリコン層２８ａの膜厚
と、グレインサイズとは、一定の関係があり、膜厚が厚
くなるとグレインサイズも大きくなる傾向にある。
ン層を形成するためのＣＶＤ温度条件は、６００°Ｃ以
上であり、本実施例のポリシリコン層を形成するための
温度条件に比べて高いことが判る。ポリシリコン層２８
ａの膜厚は、特に限定されず、０．２μｍ程度が好まし
い。図４に示すように、ポリシリコン層２８ａの膜厚
と、グレインサイズとは、一定の関係があり、膜厚が厚
くなるとグレインサイズも大きくなる傾向にある。
【００１８】次に、図２（Ｃ）に示すように、ポリシリ
コン層２８ａの凹凸表面に、中間絶縁膜３０を成膜す
る。中間絶縁膜は、特に限定されないが、例えばＯＮＯ
膜などで構成される。ＯＮＯ膜をポリシリコン層２８ａ
の表面に形成するには、ポリシリコン層２８ａの表面を
約７ｎｍ程度熱酸化し、その表面に、窒化珪素膜をＣＶ
Ｄ法により１０ｎｍ程度堆積し、その窒化珪素膜の表面
を約３ｎｍ程度熱酸化することにより形成される。次
に、このような中間絶縁膜３０の表面に、図１に示すコ
ントロールゲート３２となるコントロールゲート用導電
層３２ａを成膜する。この導電層３２ａは、例えば通常
のポリシリコン層で構成される。導電層３２ａをポリシ
リコン層で構成する場合には、ポリシリコン層は、５８
０〜６５０°Ｃの温度条件でのＣＶＤ法により成膜され
る。この導電層３２ａの膜厚は、特に限定されないが、
ポリシリコン層２８ａと同程度の膜厚である。この導電
層は、前述したようにコントロールゲート３２となる部
分であり、導電性を向上させるなどの目的で、リンをド
ーピングしておくことが好ましい。
コン層２８ａの凹凸表面に、中間絶縁膜３０を成膜す
る。中間絶縁膜は、特に限定されないが、例えばＯＮＯ
膜などで構成される。ＯＮＯ膜をポリシリコン層２８ａ
の表面に形成するには、ポリシリコン層２８ａの表面を
約７ｎｍ程度熱酸化し、その表面に、窒化珪素膜をＣＶ
Ｄ法により１０ｎｍ程度堆積し、その窒化珪素膜の表面
を約３ｎｍ程度熱酸化することにより形成される。次
に、このような中間絶縁膜３０の表面に、図１に示すコ
ントロールゲート３２となるコントロールゲート用導電
層３２ａを成膜する。この導電層３２ａは、例えば通常
のポリシリコン層で構成される。導電層３２ａをポリシ
リコン層で構成する場合には、ポリシリコン層は、５８
０〜６５０°Ｃの温度条件でのＣＶＤ法により成膜され
る。この導電層３２ａの膜厚は、特に限定されないが、
ポリシリコン層２８ａと同程度の膜厚である。この導電
層は、前述したようにコントロールゲート３２となる部
分であり、導電性を向上させるなどの目的で、リンをド
ーピングしておくことが好ましい。
【００１９】次に、同図（Ｄ）に示すように、同一ホト
マスクを用い、同図（Ｃ）に示す導電層３２ａ、中間絶
縁膜３０およびポリシリコン層２８ａを所定のパターン
にエッチングし、コントロールゲート３２、中間絶縁膜
３０およびフローティングゲート２８を得る。
マスクを用い、同図（Ｃ）に示す導電層３２ａ、中間絶
縁膜３０およびポリシリコン層２８ａを所定のパターン
にエッチングし、コントロールゲート３２、中間絶縁膜
３０およびフローティングゲート２８を得る。
【００２０】次に、図１に示すように、このようなフロ
ーティングゲート２８およびコントロールゲート３２の
両側下部に位置する半導体基板２２の表面に、例えば砒
素をイオン注入法によりドーピングすることにより、ソ
ース領域３４およびドレイン領域３６を形成する。その
後、層間絶縁膜３８を成膜し、その層間絶縁膜３８にコ
ンタクトホール４０を開口し、このコンタクトホール４
０内に入り込むように金属配線層４２を所定のパターン
で成膜すれば、例えばＥＰＲＯＭ用のメモリセル２０が
完成する。なお、コントロールゲート３２に対する配線
工程は、説明上省略してある。
ーティングゲート２８およびコントロールゲート３２の
両側下部に位置する半導体基板２２の表面に、例えば砒
素をイオン注入法によりドーピングすることにより、ソ
ース領域３４およびドレイン領域３６を形成する。その
後、層間絶縁膜３８を成膜し、その層間絶縁膜３８にコ
ンタクトホール４０を開口し、このコンタクトホール４
０内に入り込むように金属配線層４２を所定のパターン
で成膜すれば、例えばＥＰＲＯＭ用のメモリセル２０が
完成する。なお、コントロールゲート３２に対する配線
工程は、説明上省略してある。
【００２１】このようにして製造されたメモリセル２０
を有する半導体装置では、フローティングゲート２８に
おけるコントロールゲート側表面に形成してある微細な
凹凸表面により、フローティングゲート２８とコントロ
ールゲート３２との間のキャパシタ容量が増大する。し
たがって、コントロールゲート３２に印加される電圧
が、少ない電圧降下で効率良くフローティングゲート２
８に作用し、フローティングゲート２８に対するデータ
の書き込み効率および消去効率が向上する。
を有する半導体装置では、フローティングゲート２８に
おけるコントロールゲート側表面に形成してある微細な
凹凸表面により、フローティングゲート２８とコントロ
ールゲート３２との間のキャパシタ容量が増大する。し
たがって、コントロールゲート３２に印加される電圧
が、少ない電圧降下で効率良くフローティングゲート２
８に作用し、フローティングゲート２８に対するデータ
の書き込み効率および消去効率が向上する。
【００２２】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、図５に示すように、フローティン
グゲート２８を、ゲート絶縁膜２６上に成膜してある導
電性薄膜４４と、その導電性薄膜４４の表面に形成さ
れ、表面に多数の微細凹凸が形成される条件でＣＶＤ法
により形成されたポリシリコン層２８ａとから構成する
ようにしても良い。導電性薄膜４４は、特に限定されな
いが、例えば通常条件のＣＶＤ法により成膜されるポリ
シリコン層などで構成される。導電性薄膜４４をポリシ
リコン層で構成する場合には、導電性薄膜４４と、特定
条件下のＣＶＤ法により成膜されるポリシリコン層２８
ａとは、ＣＶＤの条件を変えるだけで、連続して形成す
ることも可能である。その場合には、導電性薄膜４４と
ポリシリコン層２８ａとの界面は、不明瞭になる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、図５に示すように、フローティン
グゲート２８を、ゲート絶縁膜２６上に成膜してある導
電性薄膜４４と、その導電性薄膜４４の表面に形成さ
れ、表面に多数の微細凹凸が形成される条件でＣＶＤ法
により形成されたポリシリコン層２８ａとから構成する
ようにしても良い。導電性薄膜４４は、特に限定されな
いが、例えば通常条件のＣＶＤ法により成膜されるポリ
シリコン層などで構成される。導電性薄膜４４をポリシ
リコン層で構成する場合には、導電性薄膜４４と、特定
条件下のＣＶＤ法により成膜されるポリシリコン層２８
ａとは、ＣＶＤの条件を変えるだけで、連続して形成す
ることも可能である。その場合には、導電性薄膜４４と
ポリシリコン層２８ａとの界面は、不明瞭になる。
【００２３】また、図６に示すように、導電性薄膜４４
の上に成膜される特定条件のＣＶＤ法で成膜されるポリ
シリコン層２８ａは、当該ポリシリコン層２８ａの表面
に形成してある微細凹凸により、面方向に分裂するよう
に構成しても良い。この実施例の場合には、コントロー
ルゲート３２とフローティングゲート２８との間のキャ
パシタ用表面積がさらに増大し、キャパシタ容量が増大
する。
の上に成膜される特定条件のＣＶＤ法で成膜されるポリ
シリコン層２８ａは、当該ポリシリコン層２８ａの表面
に形成してある微細凹凸により、面方向に分裂するよう
に構成しても良い。この実施例の場合には、コントロー
ルゲート３２とフローティングゲート２８との間のキャ
パシタ用表面積がさらに増大し、キャパシタ容量が増大
する。
【００２４】
【発明の効果】以上説明してきたように、本発明によれ
ば、フローティングゲートにおけるコントロール側表面
に形成してある微細な凹凸表面により、フローティング
ゲートとコントロールゲートとの間のキャパシタ容量が
増大する。したがって、中間絶縁膜を薄膜化することな
く、フローティングゲートとコントロールゲートとの間
のキャパシタ容量の増大を図り、フローティングゲート
に対するデータの書き込み効率および消去効率が向上す
る。また、従来に比較して、中間絶縁膜を厚くしても、
フローティングゲート表面の微細凹凸により、従来と同
等以上のキャパシタ容量を維持できるので、フローティ
ングゲートからコントロールゲートへのリーク電流を防
止でき、データ保持能力や信頼性の向上を図ることがで
きる。
ば、フローティングゲートにおけるコントロール側表面
に形成してある微細な凹凸表面により、フローティング
ゲートとコントロールゲートとの間のキャパシタ容量が
増大する。したがって、中間絶縁膜を薄膜化することな
く、フローティングゲートとコントロールゲートとの間
のキャパシタ容量の増大を図り、フローティングゲート
に対するデータの書き込み効率および消去効率が向上す
る。また、従来に比較して、中間絶縁膜を厚くしても、
フローティングゲート表面の微細凹凸により、従来と同
等以上のキャパシタ容量を維持できるので、フローティ
ングゲートからコントロールゲートへのリーク電流を防
止でき、データ保持能力や信頼性の向上を図ることがで
きる。
【図１】本発明の一実施例に係るフローティングゲート
を有する半導体装置の要部断面図である。
を有する半導体装置の要部断面図である。
【図２】同実施例の半導体装置の製造過程を示す概略断
面図である。
面図である。
【図３】同実施例の半導体装置に用いられるフローティ
ングゲートの表面に形成される微細凹凸の形成条件を示
すグラフである。
ングゲートの表面に形成される微細凹凸の形成条件を示
すグラフである。
【図４】同実施例の半導体装置に用いられるフローティ
ングゲートの表面に形成される微細凹凸の形成条件を示
すグラフである。
ングゲートの表面に形成される微細凹凸の形成条件を示
すグラフである。
【図５】本発明の他の実施例に係る半導体装置の要部概
略断面図である。
略断面図である。
【図６】本発明の他の実施例に係る半導体装置の要部概
略断面図である。
略断面図である。
【図７】従来例に係るフローティングゲートを有する半
導体装置の要部概略断面図である。
導体装置の要部概略断面図である。
【図８】図７に示すゲート構造に対応する等価回路を示
す概略図である。
す概略図である。
【符号の説明】 ２０…メモリセル ２２…半導体基板 ２６…ゲート絶縁膜 ２８…フローティングゲート ２８ａ…ポリシリコン層 ３０…中間絶縁膜 ３２…コントロールゲート ４４…導電性薄膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (5)
- 【請求項１】ゲート絶縁膜上に、フローティングゲー
ト、中間絶縁膜、コントロールゲートが、この順で積層
してある半導体装置において、 上記フローティングゲートは、導電性薄膜と、当該導電
性薄膜の表面上に、当該導電性薄膜の形成とは異なる条
件下であって、表面に多数の半球状の微細凹凸が形成さ
れる条件下での化学気相成長法により形成されたポリシ
リコン層とから構成され、 上記ポリシリコン層はグレインサイズが０．０３〜０．
１μｍであり、上記ポリシリコン層は当該ポリシリコン層の表面に形成
してある微細凹凸により島状に分離してあり、 上記 グレインサイズに応じた半球状の微細な凹凸が形成
してあるフローティングゲートの表面に、当該凹凸に沿
って上記中間絶縁膜および上記コントロールゲートが積
層してあることを特徴とするフローティングゲートを有
する半導体装置。 - 【請求項２】上記導電性薄膜は、ポリシリコンで構成さ
れる請求項１に記載のフローティングゲートを有する半
導体装置。 - 【請求項３】基板上にゲート絶縁膜を形成する工程と、 上記ゲート絶縁膜上に導電性薄膜を形成する工程と、 上記導電性薄膜の表面上に、上記導電性薄膜を形成する
条件とは異なる条件下で、グレインサイズが０．０３〜
０．１μｍであり、当該グレインサイズに応じた半球状
の微細な凹凸を表面に有するポリシリコン層を形成する
工程と、 上記凹凸に沿って中間絶縁膜を形成する工程と、 上記中間絶縁膜上に導電層を形成する工程と を有し、 上記ポリシリコン層は、当該ポリシリコン層の表面に形
成してある微細な凹凸により、島状に分離してある こと
を特徴とする半導体装置の製造方法。 - 【請求項４】上記導電性薄膜、上記ポリシリコン層、上
記中間絶縁膜及び上記導電層をエッチングすることによ
りフローティングゲートを形成する工程をさらに有する
請求項３に記載の半導体装置の製造方法。 - 【請求項５】上記導電性薄膜を、化学気相成長法により
ポリシリコンで形成し、 上記半球状の微細な凹凸を表面に有するポリシリコン層
を、上記導電性薄膜の形成とは異なる条件下での化学気
相成長法により形成する 請求項３または４に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29376691A JP3203709B2 (ja) | 1991-10-14 | 1991-10-14 | フローティングゲートを有する半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29376691A JP3203709B2 (ja) | 1991-10-14 | 1991-10-14 | フローティングゲートを有する半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110107A JPH05110107A (ja) | 1993-04-30 |
| JP3203709B2 true JP3203709B2 (ja) | 2001-08-27 |
Family
ID=17798938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29376691A Expired - Fee Related JP3203709B2 (ja) | 1991-10-14 | 1991-10-14 | フローティングゲートを有する半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3203709B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2910673B2 (ja) * | 1996-05-24 | 1999-06-23 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| TW376534B (en) | 1997-04-18 | 1999-12-11 | Pegre Semiconductors Llc | A semiconductor device and thereof |
| US6034395A (en) * | 1998-06-05 | 2000-03-07 | Advanced Micro Devices, Inc. | Semiconductor device having a reduced height floating gate |
| KR100344768B1 (ko) * | 1999-11-19 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
| JP2002164448A (ja) * | 2000-11-29 | 2002-06-07 | Sony Corp | 不揮発性記憶素子及び不揮発性記憶素子の製造方法 |
| KR100489530B1 (ko) * | 2002-09-07 | 2005-05-16 | 동부아남반도체 주식회사 | 하이 커패시터를 이용한 플래쉬 소자 제조방법 |
| KR100808800B1 (ko) * | 2006-08-31 | 2008-02-29 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| US8569098B2 (en) * | 2010-06-18 | 2013-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing photoelectric conversion device |
-
1991
- 1991-10-14 JP JP29376691A patent/JP3203709B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110107A (ja) | 1993-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2817500B2 (ja) | 不揮発性半導体記憶装置 | |
| US5262343A (en) | DRAM stacked capacitor fabrication process | |
| JPH05152537A (ja) | セルフアラインコンタクト領域の製造方法およびその方法を用いるスタツクトキヤパシタ | |
| JP3272979B2 (ja) | 半導体装置 | |
| JPH02128467A (ja) | Ｓｄｔａｓ構造を有するｄｒａｍセル及びその製造方法 | |
| JPH0437170A (ja) | 半導体装置の製造方法 | |
| JP3250257B2 (ja) | 半導体装置及びその製造方法 | |
| JPH08162549A (ja) | 半導体素子のゲート電極の形成方法 | |
| JP3203709B2 (ja) | フローティングゲートを有する半導体装置及びその製造方法 | |
| US6461984B1 (en) | Semiconductor device using N2O plasma oxide and a method of fabricating the same | |
| JPH0897305A (ja) | 半導体記憶装置 | |
| JP3183396B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPS6155258B2 (ja) | ||
| JP3046376B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH04298074A (ja) | スタックキャパシタを備えたｄｒａｍおよびその製造方法 | |
| KR100319623B1 (ko) | 디램 셀 어레이 및 그 제조방법 | |
| US5942778A (en) | Switching transistor and capacitor for memory cell | |
| JPH07109874B2 (ja) | 半導体装置及びその製造方法 | |
| JP2751591B2 (ja) | 半導体メモリ装置の製造方法 | |
| JPH10233492A (ja) | 半導体装置及びその製造方法 | |
| JPH0529571A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2856256B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2570153B2 (ja) | 半導体記憶装置 | |
| JPH0685279A (ja) | 不揮発性半導体記憶装置 | |
| JPH0329186B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |