JPH0897305A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0897305A JPH0897305A JP6226661A JP22666194A JPH0897305A JP H0897305 A JPH0897305 A JP H0897305A JP 6226661 A JP6226661 A JP 6226661A JP 22666194 A JP22666194 A JP 22666194A JP H0897305 A JPH0897305 A JP H0897305A
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】室温において低電圧で動作することができ、リ
フレッシュが不要で、かつ、書き替え回数に制限の無い
半導体記憶装置を提供する。 【構成】半導体基板上にに形成された第１のゲート電極
上に、トンネル現象が可能な極めて薄い絶縁膜と、上記
第１のゲート電極より膜厚が小さい第２のゲート電極
を、複数回 交互に積層し、さらに、これらの積層体の
側壁上に絶縁膜を介して第３のゲート電極を設ける。 【効果】電子数を１個単位で制御することが可能で、低
電圧で動作し、消費電力が極めて少なく、しかも、フレ
ッシュが不要な半導体記憶装置が実現される。
フレッシュが不要で、かつ、書き替え回数に制限の無い
半導体記憶装置を提供する。 【構成】半導体基板上にに形成された第１のゲート電極
上に、トンネル現象が可能な極めて薄い絶縁膜と、上記
第１のゲート電極より膜厚が小さい第２のゲート電極
を、複数回 交互に積層し、さらに、これらの積層体の
側壁上に絶縁膜を介して第３のゲート電極を設ける。 【効果】電子数を１個単位で制御することが可能で、低
電圧で動作し、消費電力が極めて少なく、しかも、フレ
ッシュが不要な半導体記憶装置が実現される。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
詳しくは、室温で動作が可能で、消費電力が少なく、か
つ、リフレッシュが不要でデータ書き換えが無制限に可
能な、クーロン遮蔽現象を利用した半導体記憶装置に関
する。
詳しくは、室温で動作が可能で、消費電力が少なく、か
つ、リフレッシュが不要でデータ書き換えが無制限に可
能な、クーロン遮蔽現象を利用した半導体記憶装置に関
する。
【０００２】
【従来の技術】従来の代表的な半導体記憶装置として、
ＤＲＡＭおよびフラッシュメモリがあげられる。このう
ち、ＤＲＡＭは蓄積容量部とスイッチングトランジスタ
からなるが、蓄積容量部から電荷が流出するためにリフ
レッシュが必要であり、消費電力が大きいという欠点が
あった。また、フラッシュメモリは、リフレッシュは不
要であるが、データの書き換え時に酸化膜にダメージが
生じるため、書き換え回数に制限があるという欠点があ
った。
ＤＲＡＭおよびフラッシュメモリがあげられる。このう
ち、ＤＲＡＭは蓄積容量部とスイッチングトランジスタ
からなるが、蓄積容量部から電荷が流出するためにリフ
レッシュが必要であり、消費電力が大きいという欠点が
あった。また、フラッシュメモリは、リフレッシュは不
要であるが、データの書き換え時に酸化膜にダメージが
生じるため、書き換え回数に制限があるという欠点があ
った。
【０００３】ＤＲＡＭやフラッシュメモリを含めた半導
体メモリについては、例えばセミコンダクターメモリー
ズ、ジョンウイリーアンドサンズ（Semiconductor Memo
ries---A Handbook of Design Manufacture and Applic
ation---second edition、Betty Prince、 JOHN WILEY
& SONS)など、多くのレビューが知られている。
体メモリについては、例えばセミコンダクターメモリー
ズ、ジョンウイリーアンドサンズ（Semiconductor Memo
ries---A Handbook of Design Manufacture and Applic
ation---second edition、Betty Prince、 JOHN WILEY
& SONS)など、多くのレビューが知られている。
【０００４】また、クーロン遮蔽を利用したメモリにつ
いては、シングルャージトンネリング第９章（Single C
harge Tunneling、 Edited by H. Graber and M. H. De
voret、 Plenum Prtess、 New York、 1992、 Chapter
9)に、基本概念について記述されている。このクーロン
遮蔽を利用したメモリの特長は、電子の数を１個単位で
制御することが可能なことである。
いては、シングルャージトンネリング第９章（Single C
harge Tunneling、 Edited by H. Graber and M. H. De
voret、 Plenum Prtess、 New York、 1992、 Chapter
9)に、基本概念について記述されている。このクーロン
遮蔽を利用したメモリの特長は、電子の数を１個単位で
制御することが可能なことである。
【０００５】また、上記ＤＲＡＭやフラッシュでは、集
積密度を１ギガビット以上にするために、さらに微細化
を進めて最小寸法が０．１５μｍ以下になると、統計的
な電子数のゆらぎが無視できない程に大きくなるため、
記憶装置としての動作は困難になる。
積密度を１ギガビット以上にするために、さらに微細化
を進めて最小寸法が０．１５μｍ以下になると、統計的
な電子数のゆらぎが無視できない程に大きくなるため、
記憶装置としての動作は困難になる。
【０００６】しかし、クーロン遮蔽を利用したメモリ
は、原理的には上記ＤＲＡＭやフラッシュよりもはるか
に高集積の記憶装置となることが可能である。クーロン
遮蔽を利用するということは、こうした電子の数のゆら
ぎを抑えるということであり、今後微細化を進めるため
には必須の条件になると考えられる。
は、原理的には上記ＤＲＡＭやフラッシュよりもはるか
に高集積の記憶装置となることが可能である。クーロン
遮蔽を利用するということは、こうした電子の数のゆら
ぎを抑えるということであり、今後微細化を進めるため
には必須の条件になると考えられる。
【０００７】クーロン遮蔽を利用したメモリの実験的検
証については、中里らによる報告が１９９３年２月１８
日発行のエレクトロニクスレターズ，Ｖｏｌ．２９、Ｎ
ｏ４（Electronics Letters Vol.29、No4)に記載されて
いる。
証については、中里らによる報告が１９９３年２月１８
日発行のエレクトロニクスレターズ，Ｖｏｌ．２９、Ｎ
ｏ４（Electronics Letters Vol.29、No4)に記載されて
いる。
【０００８】
【発明が解決しようとする課題】上記のように、上記シ
ングルャージトンネリング第９章によれば、クーロン遮
蔽を利用したメモリは、電子の数を１個単位で制御する
ことが可能であるという、極めて顕著な特長を有してい
るが、このっよな特長を実現するための半導体記憶装置
の具体的な構造については全く記載がない。
ングルャージトンネリング第９章によれば、クーロン遮
蔽を利用したメモリは、電子の数を１個単位で制御する
ことが可能であるという、極めて顕著な特長を有してい
るが、このっよな特長を実現するための半導体記憶装置
の具体的な構造については全く記載がない。
【０００９】また、室温で動作することができる、クー
ロン遮蔽を利用したメモリを実現するためには、半導体
記憶装置中の記憶ノードの持つ容量が、極めて小さいこ
とが必須であるが、上記中里らの記憶装置では、デルタ
ドープ構造のＧａＡｓ基板を用い、２次元平面内にメモ
リセルを形成している。そのため、記憶ノードに相当す
る電極を引き回す結果となり、容量を小さくすることが
困難な構造になっている。その結果、記憶装置の動作温
度は３０ｍＫと低く、さらに微細化を進めても室温での
動作は期待できない。
ロン遮蔽を利用したメモリを実現するためには、半導体
記憶装置中の記憶ノードの持つ容量が、極めて小さいこ
とが必須であるが、上記中里らの記憶装置では、デルタ
ドープ構造のＧａＡｓ基板を用い、２次元平面内にメモ
リセルを形成している。そのため、記憶ノードに相当す
る電極を引き回す結果となり、容量を小さくすることが
困難な構造になっている。その結果、記憶装置の動作温
度は３０ｍＫと低く、さらに微細化を進めても室温での
動作は期待できない。
【００１０】本発明の目的は、上記従来の問題を解決
し、消費電力が少なく、リフレッシュが不要で、かつ、
データ書き換え回数に制限がない、高信頼性を有する半
導体記憶装置を提供することにある。
し、消費電力が少なく、リフレッシュが不要で、かつ、
データ書き換え回数に制限がない、高信頼性を有する半
導体記憶装置を提供することにある。
【００１１】本発明の他の目的は、通常のＳｉ−ＬＳＩ
プロセスを用いて形成することができ、室温での動作が
可能な、クーロン遮蔽を利用した半導体記憶装置を提供
することである。
プロセスを用いて形成することができ、室温での動作が
可能な、クーロン遮蔽を利用した半導体記憶装置を提供
することである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１導電型を有する半導体基板上に第１
の絶縁膜を介して設けられた第１のゲート電極の上に、
厚さが極めて薄い第２の絶縁膜と上記第１のゲート電極
より厚さ薄い第２のゲート電極を、複数回交互に積層し
て形成し、これら第１および第２のゲート電極と第２の
絶縁膜の側壁上に第３の絶縁膜を介して第３のゲート電
極を形成するものである。
め、本発明は、第１導電型を有する半導体基板上に第１
の絶縁膜を介して設けられた第１のゲート電極の上に、
厚さが極めて薄い第２の絶縁膜と上記第１のゲート電極
より厚さ薄い第２のゲート電極を、複数回交互に積層し
て形成し、これら第１および第２のゲート電極と第２の
絶縁膜の側壁上に第３の絶縁膜を介して第３のゲート電
極を形成するものである。
【００１３】このように構成することによって、直列に
つながった多重トンネル接合と容量が実現され、上記第
１のゲート電極を記憶ノードとし、最上部に配置された
上記第２の電極と上記第３のゲート電極に、それぞれ所
定電位を印加することにより、クーロン遮蔽現象を利用
して、上記記憶ノードに電子を１個ずつ注入し、その結
果として、記憶ノードの電位が２つの安定値をとること
を利用し、しかも記憶ノードがデータ読み出しトランジ
スタのゲート電極となっている半導体記憶装置が形成さ
れる。
つながった多重トンネル接合と容量が実現され、上記第
１のゲート電極を記憶ノードとし、最上部に配置された
上記第２の電極と上記第３のゲート電極に、それぞれ所
定電位を印加することにより、クーロン遮蔽現象を利用
して、上記記憶ノードに電子を１個ずつ注入し、その結
果として、記憶ノードの電位が２つの安定値をとること
を利用し、しかも記憶ノードがデータ読み出しトランジ
スタのゲート電極となっている半導体記憶装置が形成さ
れる。
【００１４】
【作用】本発明の動作原理になるクーロン遮蔽および多
重トンネル接合列と容量のつながった系におけるメモリ
動作については、本発明者による特願平６−９９９７２
号において既に詳細に開示されているので、上記動作原
理自体についての説明は省略し、上記動作原理にもとづ
く半導体記憶装置が、本発明によってどのように実現さ
れているかを説明する。
重トンネル接合列と容量のつながった系におけるメモリ
動作については、本発明者による特願平６−９９９７２
号において既に詳細に開示されているので、上記動作原
理自体についての説明は省略し、上記動作原理にもとづ
く半導体記憶装置が、本発明によってどのように実現さ
れているかを説明する。
【００１５】図１は本発明の半導体記憶装置の断面構造
の一例を示し、この半導体記憶装置の等価回路を図２に
示した。図２において、記号Ｃｇは、酸化膜３を挟む電
極４と基板１の間の容量、Ｃ１は極薄酸化膜５を挾む電
極４と電極６の間の容量、Ｃ２は極薄酸化膜７を挾む電
極６と電極８の間の容量、Ｃ０ｇは酸化膜９を挾む電極
４と電極１０´の間の容量、Ｃ０１は酸化膜９を挾む電
極６と電極１０´の間の容量、Ｃ０２は酸化膜９を挾む
電極８と電極１０´の間の容量を、それぞれ表わす。な
お、図１に示した半導体記憶装置の作成方法は、実施例
１に記載されている。
の一例を示し、この半導体記憶装置の等価回路を図２に
示した。図２において、記号Ｃｇは、酸化膜３を挟む電
極４と基板１の間の容量、Ｃ１は極薄酸化膜５を挾む電
極４と電極６の間の容量、Ｃ２は極薄酸化膜７を挾む電
極６と電極８の間の容量、Ｃ０ｇは酸化膜９を挾む電極
４と電極１０´の間の容量、Ｃ０１は酸化膜９を挾む電
極６と電極１０´の間の容量、Ｃ０２は酸化膜９を挾む
電極８と電極１０´の間の容量を、それぞれ表わす。な
お、図１に示した半導体記憶装置の作成方法は、実施例
１に記載されている。
【００１６】上記電極６、８の厚さは上記電極４にくら
べて充分に薄い。従って、電極６、８と電極１０´との
対向面積は、電極４と電極１０´との対向面積にくらべ
ていずれも充分に小さくなり、Ｃ０１およびＣ０２もＣ
０ｇにくらべて充分に小さくなって無視することができ
る。
べて充分に薄い。従って、電極６、８と電極１０´との
対向面積は、電極４と電極１０´との対向面積にくらべ
ていずれも充分に小さくなり、Ｃ０１およびＣ０２もＣ
０ｇにくらべて充分に小さくなって無視することができ
る。
【００１７】従って、図２に示した等価回路は、実効的
に図３のようになる。こうして、多重トンネル接合と容
量の直列接続が実現され、上記特願平６−９９９７２号
に記載されているメモリの動作原理が適用できる。すな
わち、最上部に配置された第２のゲート電極８に接続さ
れた端子１５´と最下部に配置された第１のゲート電極
４に接続された１５´´´に、それぞれ図４（ａ）に示
したように電位を印加すると、第１のゲート電極４に電
子が注入されて、メモリノード（第１のゲート電極４）
の電位がハイ(High)状態になる。端子１５´と１５´´
´に印加された電位を０に戻しても、クーロン遮蔽によ
って電子が抜けることはないから、メモリノード４にお
ける電子数は現象することなしに保たれる。そのため、
本発明によればリフレッシュが不要である。
に図３のようになる。こうして、多重トンネル接合と容
量の直列接続が実現され、上記特願平６−９９９７２号
に記載されているメモリの動作原理が適用できる。すな
わち、最上部に配置された第２のゲート電極８に接続さ
れた端子１５´と最下部に配置された第１のゲート電極
４に接続された１５´´´に、それぞれ図４（ａ）に示
したように電位を印加すると、第１のゲート電極４に電
子が注入されて、メモリノード（第１のゲート電極４）
の電位がハイ(High)状態になる。端子１５´と１５´´
´に印加された電位を０に戻しても、クーロン遮蔽によ
って電子が抜けることはないから、メモリノード４にお
ける電子数は現象することなしに保たれる。そのため、
本発明によればリフレッシュが不要である。
【００１８】一方、図４（ｂ）に示したように電位を印
加すると、上記図４（ａ）に示したように電位を印加し
た場合とは逆に、第１のゲート電極４から電子が離脱し
て、電子が欠けた状態になり、メモリーノードの電位は
ロー(Low)状態になる。このメモリーノードの電位の変
化は、端子１５と１５´´間を流れる電流によって検出
される。すなわち、第１のゲート電極４、不純物拡散層
１３および１３´によってデータ読み出しトランジスタ
が構成される。
加すると、上記図４（ａ）に示したように電位を印加し
た場合とは逆に、第１のゲート電極４から電子が離脱し
て、電子が欠けた状態になり、メモリーノードの電位は
ロー(Low)状態になる。このメモリーノードの電位の変
化は、端子１５と１５´´間を流れる電流によって検出
される。すなわち、第１のゲート電極４、不純物拡散層
１３および１３´によってデータ読み出しトランジスタ
が構成される。
【００１９】上記機構から明らかなように、本発明にお
いては、クーロン遮蔽という物理現象を利用して、デー
タの書き込みを行っているので、書き込みの際に、酸化
膜にダメージが与えられることはなく、データ書き換え
に関して極めて高い信頼性が得られる。
いては、クーロン遮蔽という物理現象を利用して、デー
タの書き込みを行っているので、書き込みの際に、酸化
膜にダメージが与えられることはなく、データ書き換え
に関して極めて高い信頼性が得られる。
【００２０】次に、本発明の室温動作の条件を説明す
る。本発明において最も大きな容量は、明らかにトンネ
ル接合列であり、これによってメモリの動作温度が決定
される。トンネル酸化膜（第２のゲート絶縁膜）の厚さ
を３ｎｍとして、トンネル接合の帯電エネルギーが、室
温の熱エネルギーよりも大きくなるためのトンネル接合
の対向面積Ｓを求めると、対向面積Ｓは３００ｎｍ2以
下でなければならないことがわかった。必要とされるト
ンネル接合の面積は、酸化膜の厚さによって変わること
はいうまでもないが、酸化膜の薄膜化の限界はほぼ１ｎ
ｍであるから、上記対向面積Ｓは、ほぼ１００ｎｍ2以
上１、０００ｎｍ2以下とすることが必要である。
る。本発明において最も大きな容量は、明らかにトンネ
ル接合列であり、これによってメモリの動作温度が決定
される。トンネル酸化膜（第２のゲート絶縁膜）の厚さ
を３ｎｍとして、トンネル接合の帯電エネルギーが、室
温の熱エネルギーよりも大きくなるためのトンネル接合
の対向面積Ｓを求めると、対向面積Ｓは３００ｎｍ2以
下でなければならないことがわかった。必要とされるト
ンネル接合の面積は、酸化膜の厚さによって変わること
はいうまでもないが、酸化膜の薄膜化の限界はほぼ１ｎ
ｍであるから、上記対向面積Ｓは、ほぼ１００ｎｍ2以
上１、０００ｎｍ2以下とすることが必要である。
【００２１】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。 〈実施例１〉図５〜１４は、図１に示した半導体記憶装
置の製造工程を示す図である。各図において、図（ｂ）
はそれぞれの段階における平面図であり、図（ａ）は図
（ｂ）のＡＡ´断面図である。
説明する。 〈実施例１〉図５〜１４は、図１に示した半導体記憶装
置の製造工程を示す図である。各図において、図（ｂ）
はそれぞれの段階における平面図であり、図（ａ）は図
（ｂ）のＡＡ´断面図である。
【００２２】まず、図５に示したように、比抵抗１０Ω
・ｃｍのｐ型Ｓｉ基板１に、周知のＬＯＣＯＳ法を用い
て素子分離領域２を形成した後、８５０℃、３０分のウ
エット酸化を行って、第１のゲート絶縁膜として厚さ１
０ｎｍのシリコン酸化膜３を形成した。これにより、図
５（ｂ）に示したように、中央がくびれた形状の素子形
成領域が形成された。当該くびれた部分の長さＬおよび
幅Ｗは、いずれも約０．１ミクロンであった。この後、
しきい値電圧制御のためのボロンイオンの打ち込みを行
った（図示せず）。
・ｃｍのｐ型Ｓｉ基板１に、周知のＬＯＣＯＳ法を用い
て素子分離領域２を形成した後、８５０℃、３０分のウ
エット酸化を行って、第１のゲート絶縁膜として厚さ１
０ｎｍのシリコン酸化膜３を形成した。これにより、図
５（ｂ）に示したように、中央がくびれた形状の素子形
成領域が形成された。当該くびれた部分の長さＬおよび
幅Ｗは、いずれも約０．１ミクロンであった。この後、
しきい値電圧制御のためのボロンイオンの打ち込みを行
った（図示せず）。
【００２３】次に、図６に示したように、周知のＬＰＣ
ＶＤ法（低圧化学蒸着法）を用いて厚さ１００ｎｍの第
１の多結晶シリコン膜４を形成し、８７５℃、２０分間
という条件でリンの拡散を行った後、さらに、水蒸気雰
囲気中で８５０℃、５分の熱酸化を行って、厚さ３ｎｍ
の第２のシリコン酸化膜５を形成し、図７に示す構造を
得た。当該シリコン酸化膜５は、厚さが極めて薄いため
トンネル酸化膜として機能する。なお、本実施例では、
上記水蒸気雰囲気中での熱酸化によって形成された酸化
膜５を第２のゲート絶縁膜として用いたが、電子のトン
ネルが可能な厚さを有していればよいのであるから、例
えば、自然酸化膜あるいはシリコン窒化膜など、このよ
うな厚さを有する各種絶縁膜を使用できる。
ＶＤ法（低圧化学蒸着法）を用いて厚さ１００ｎｍの第
１の多結晶シリコン膜４を形成し、８７５℃、２０分間
という条件でリンの拡散を行った後、さらに、水蒸気雰
囲気中で８５０℃、５分の熱酸化を行って、厚さ３ｎｍ
の第２のシリコン酸化膜５を形成し、図７に示す構造を
得た。当該シリコン酸化膜５は、厚さが極めて薄いため
トンネル酸化膜として機能する。なお、本実施例では、
上記水蒸気雰囲気中での熱酸化によって形成された酸化
膜５を第２のゲート絶縁膜として用いたが、電子のトン
ネルが可能な厚さを有していればよいのであるから、例
えば、自然酸化膜あるいはシリコン窒化膜など、このよ
うな厚さを有する各種絶縁膜を使用できる。
【００２４】上記第１の多結晶シリコン膜４および第２
のシリコン酸化膜５の形成条件と同じ条件で、ＬＰＣＶ
Ｄ、熱酸化およびリンの拡散を繰り返し行って、図８に
示したように、厚さ１５ｎｍの第２の多結晶シリコン膜
６、厚さ３ｎｍの第２のシリコン酸化膜７および厚さ１
５ｎｍの第３の多結晶シリコン膜８を順次積層して形成
した。第２および第３の多結晶シリコン膜６、８の厚さ
は、上記第１の多結晶シリコン膜４よりも、厚さを充分
に薄くした。
のシリコン酸化膜５の形成条件と同じ条件で、ＬＰＣＶ
Ｄ、熱酸化およびリンの拡散を繰り返し行って、図８に
示したように、厚さ１５ｎｍの第２の多結晶シリコン膜
６、厚さ３ｎｍの第２のシリコン酸化膜７および厚さ１
５ｎｍの第３の多結晶シリコン膜８を順次積層して形成
した。第２および第３の多結晶シリコン膜６、８の厚さ
は、上記第１の多結晶シリコン膜４よりも、厚さを充分
に薄くした。
【００２５】周知の写真蝕刻法と異方性ドライエッチン
グを用いて、上記第３の多結晶シリコン８、第２のシリ
コン酸化膜７、第２の多結晶シリコン膜６、第１のシリ
コン酸化膜５および第１の多結晶シリコン４膜を、順次
パターニングして所定の形状に加工して、図９に示した
ように、第１のゲート電極４、第２のゲート電極６、８
および第２ゲート電極５、７からなる多重トンネル接合
を有する積層構造を形成した。
グを用いて、上記第３の多結晶シリコン８、第２のシリ
コン酸化膜７、第２の多結晶シリコン膜６、第１のシリ
コン酸化膜５および第１の多結晶シリコン４膜を、順次
パターニングして所定の形状に加工して、図９に示した
ように、第１のゲート電極４、第２のゲート電極６、８
および第２ゲート電極５、７からなる多重トンネル接合
を有する積層構造を形成した。
【００２６】次に、水蒸気雰囲気中で８５０℃、１５分
の熱処理を行って、図１０に示したように、厚さ１０ｎ
ｍの第３のシリコン酸化膜９を全面に形成した。上記熱
処理の代わりに周知のＬＰＣＶＤ法を用いてもよく、ま
た、例えばシリコン窒化膜など、シリコン酸化膜以外の
絶縁膜を用いてもよい。ただし、上記第３のシリコン酸
化膜９は、電子のトンネルが不可能であるだけの厚さを
有していることが必要であり、他の種類の絶縁膜を用い
た場合も同じである。
の熱処理を行って、図１０に示したように、厚さ１０ｎ
ｍの第３のシリコン酸化膜９を全面に形成した。上記熱
処理の代わりに周知のＬＰＣＶＤ法を用いてもよく、ま
た、例えばシリコン窒化膜など、シリコン酸化膜以外の
絶縁膜を用いてもよい。ただし、上記第３のシリコン酸
化膜９は、電子のトンネルが不可能であるだけの厚さを
有していることが必要であり、他の種類の絶縁膜を用い
た場合も同じである。
【００２７】図１１に示したように、周知のＬＰＣＶＤ
法を用いて厚さ５０ｎｍの第４の多結晶シリコン膜１０
を全面に形成した後、８７５℃、２０分間という条件で
リンの拡散を行ない、さらに厚さ０．５ミクロンのレジ
スト膜１１を塗布し、周知の露光と現像を行って所定の
形状とした。
法を用いて厚さ５０ｎｍの第４の多結晶シリコン膜１０
を全面に形成した後、８７５℃、２０分間という条件で
リンの拡散を行ない、さらに厚さ０．５ミクロンのレジ
スト膜１１を塗布し、周知の露光と現像を行って所定の
形状とした。
【００２８】次に、上記第４の多結晶シリコン膜１０を
全面異方性ドライエッチングし、図１２に示したよう
に、上記第４の多結晶シリコン膜１０のうち、上記レジ
スト膜１１に覆われた部分および上記第１および第２の
ゲート電極４、６、８と上記第第２および第３のゲート
絶縁膜５、７の側壁上に上記第４のシリコン酸化膜を介
して形成された部分を残し、他の領域上に形成された部
分は除去した。この工程は、通常用いられる側壁膜の形
成工程と同じ工程である。
全面異方性ドライエッチングし、図１２に示したよう
に、上記第４の多結晶シリコン膜１０のうち、上記レジ
スト膜１１に覆われた部分および上記第１および第２の
ゲート電極４、６、８と上記第第２および第３のゲート
絶縁膜５、７の側壁上に上記第４のシリコン酸化膜を介
して形成された部分を残し、他の領域上に形成された部
分は除去した。この工程は、通常用いられる側壁膜の形
成工程と同じ工程である。
【００２９】その結果、上記第４のシリコン酸化膜から
なる第３のゲート絶縁膜９を介して、上記側壁を選択的
に覆う第４の多結晶シリコン膜からなる第３のゲ−ト電
極１０´が形成され、多重トンネル接合と直列につなが
った容量部が構成された。
なる第３のゲート絶縁膜９を介して、上記側壁を選択的
に覆う第４の多結晶シリコン膜からなる第３のゲ−ト電
極１０´が形成され、多重トンネル接合と直列につなが
った容量部が構成された。
【００３０】次に、図１３に示したように、加速電圧２
０ｋＶで砒素イオン１２をイオン打ち込みし、さらに８
００℃、１０分の窒素雰囲気中でのアニール工程を行っ
て、図１４に示したように、ｎ型不純物拡散層領域１
３、１３´を自己整合的に形成した。砒素イオンの打ち
込み量は３×１０15個/ｃｍ2とした。ｎ型不純物として
は、砒素イオンのみではなく、リンイオンを用いてもよ
い。
０ｋＶで砒素イオン１２をイオン打ち込みし、さらに８
００℃、１０分の窒素雰囲気中でのアニール工程を行っ
て、図１４に示したように、ｎ型不純物拡散層領域１
３、１３´を自己整合的に形成した。砒素イオンの打ち
込み量は３×１０15個/ｃｍ2とした。ｎ型不純物として
は、砒素イオンのみではなく、リンイオンを用いてもよ
い。
【００３１】上記砒素イオンのイオン打ち込みは、上記
第１のゲート電極４の側壁上に、第３のゲート絶縁９お
よび第３のゲート電極１０´が形成された状態で行われ
たため、ｎ型不純物拡散層領域１３、１３´は、第１の
ゲート電極４からオフセットした位置に形成される。オ
フセットの量は１０ｎｍ程度であるので、第１のゲート
電極４によって形成されるチャネルと不純物拡散層１
３、１３´の間の伝導は、トンネル現象によって行われ
る。
第１のゲート電極４の側壁上に、第３のゲート絶縁９お
よび第３のゲート電極１０´が形成された状態で行われ
たため、ｎ型不純物拡散層領域１３、１３´は、第１の
ゲート電極４からオフセットした位置に形成される。オ
フセットの量は１０ｎｍ程度であるので、第１のゲート
電極４によって形成されるチャネルと不純物拡散層１
３、１３´の間の伝導は、トンネル現象によって行われ
る。
【００３２】また、第１のゲート電極によって形成され
るチャネルの面積は充分に小さいので、その帯電エネル
ギーは室温の熱エネルギーよりも充分に大きい。従っ
て、第１のゲート電極４と不純物拡散層１３、１３´に
よって単一電子トランジスタが形成される。単一電子ト
ランジスタは、トンネル現象によって伝導が起こるの
で、通常のトランジスタで問題となる短チャネル効果が
生じないという長所があり、本実施例のような極度に微
細な半導体記憶装置には極めて好適である。
るチャネルの面積は充分に小さいので、その帯電エネル
ギーは室温の熱エネルギーよりも充分に大きい。従っ
て、第１のゲート電極４と不純物拡散層１３、１３´に
よって単一電子トランジスタが形成される。単一電子ト
ランジスタは、トンネル現象によって伝導が起こるの
で、通常のトランジスタで問題となる短チャネル効果が
生じないという長所があり、本実施例のような極度に微
細な半導体記憶装置には極めて好適である。
【００３３】厚さ２００ｎｍのＰＳＧ（Phosphorous Si
licate Glass）膜などからなる層間絶縁膜１４を、周知
のＬＰＣＶＤ法によって形成した後、周知の写真蝕刻法
と異方性ドライエッチングを用いてコンタクト孔を形成
した後、Ａｌ配線１５を形成して、図１に示した構造の
半導体装置を得た。
licate Glass）膜などからなる層間絶縁膜１４を、周知
のＬＰＣＶＤ法によって形成した後、周知の写真蝕刻法
と異方性ドライエッチングを用いてコンタクト孔を形成
した後、Ａｌ配線１５を形成して、図１に示した構造の
半導体装置を得た。
【００３４】本実施例においては、第２および第３の多
結晶シリコン膜６、８の厚さが、第１の多結晶シリコン
４の厚さにくらて充分薄いので、第４の多結晶シリコン
膜１０´と第２および第３の多結晶シリコン膜６、８と
の間の容量は極めて小さく無視することができる。その
結果、図３に示した等価回路が実現され、半導体記憶装
置として動作できることが確認された。なお、本実施例
においてはｐ型基板１を用いたが、すべての極性を変え
ればｎ型基板でも使用できることはいうまでもない。
結晶シリコン膜６、８の厚さが、第１の多結晶シリコン
４の厚さにくらて充分薄いので、第４の多結晶シリコン
膜１０´と第２および第３の多結晶シリコン膜６、８と
の間の容量は極めて小さく無視することができる。その
結果、図３に示した等価回路が実現され、半導体記憶装
置として動作できることが確認された。なお、本実施例
においてはｐ型基板１を用いたが、すべての極性を変え
ればｎ型基板でも使用できることはいうまでもない。
【００３５】〈実施例２〉図１５〜１８に第２の実施例
の製造工程の一部を示す。本実施例における製造工程
は、基本的には実施例１と同様であるが、素子分離領域
２と第一ゲート電極群の形状が異なる。そのため、実施
例１では必要であった、ゲート電極と素子分離領域との
合わせ余裕が、本実施例によって増大され、加工をさら
に容易にすることができた。
の製造工程の一部を示す。本実施例における製造工程
は、基本的には実施例１と同様であるが、素子分離領域
２と第一ゲート電極群の形状が異なる。そのため、実施
例１では必要であった、ゲート電極と素子分離領域との
合わせ余裕が、本実施例によって増大され、加工をさら
に容易にすることができた。
【００３６】本実施例における素子分離領域形成後の形
状を図１５には示す。実施例１の場合（図５）とは異な
り、ゲート酸化膜３に覆われた素子形成領域の形状は、
くぼみを有しない長方形である。
状を図１５には示す。実施例１の場合（図５）とは異な
り、ゲート酸化膜３に覆われた素子形成領域の形状は、
くぼみを有しない長方形である。
【００３７】上記第１および第２ゲート電極４、６、８
と第２のゲート絶縁膜５、７の積層構造を３組形成した
形状を図１６に示す。同一の積層構造の間のの間隔Ｓ
は、５０ｎｍとした。３組の積層構造と素子分離領域３
との位置関係は、図１７に示したように、上部若しくは
下部における余裕が過大であると、ソースとドレインが
互いに短絡する恐れがあるため、図１６に示したよう
に、上部と下部の余裕をほぼ等しくする必要がある。
と第２のゲート絶縁膜５、７の積層構造を３組形成した
形状を図１６に示す。同一の積層構造の間のの間隔Ｓ
は、５０ｎｍとした。３組の積層構造と素子分離領域３
との位置関係は、図１７に示したように、上部若しくは
下部における余裕が過大であると、ソースとドレインが
互いに短絡する恐れがあるため、図１６に示したよう
に、上部と下部の余裕をほぼ等しくする必要がある。
【００３８】余裕ｄは下記
【数１】のように表わされる。
【００３９】
【数１】ｄ＝（Ｗｇ−Ｗｌ）／２ 従って、ゲート電極群の幅Ｗｇが大きいほど、合わせは
容易になる。Ｗｇを大きくするためには、上記積層構造
８の数を３個以上にすることは有効である。
容易になる。Ｗｇを大きくするためには、上記積層構造
８の数を３個以上にすることは有効である。
【００４０】図１８は、第４の多結晶シリコン膜１０´
からなる第２ゲート電極を形成した後、イオン打ち込み
を行って、２つの不純物拡散層１３、１３´を形成した
後の形状を示す。図１８（ｂ）から明らかなように、第
２のゲート電極６、８などの上記積層体および上記第３
のゲート電極１０´が、イオン打ち込みのマスクとして
作用するので、イオン打ち込みによって形成された、上
記２つの不純物拡散層１３、１３´が電気的に互いに短
絡してしまう恐れはない。
からなる第２ゲート電極を形成した後、イオン打ち込み
を行って、２つの不純物拡散層１３、１３´を形成した
後の形状を示す。図１８（ｂ）から明らかなように、第
２のゲート電極６、８などの上記積層体および上記第３
のゲート電極１０´が、イオン打ち込みのマスクとして
作用するので、イオン打ち込みによって形成された、上
記２つの不純物拡散層１３、１３´が電気的に互いに短
絡してしまう恐れはない。
【００４１】以下、実施例１と同様の製造工程を経て所
望の半導体記憶装置を形成した。本実施例によれば、上
記第２のゲート電極６、８などの上記積層体と素子分離
領域３との間の位置合わせが容易になったばかりでな
く、データ読み出しトランジスタの実効的なチャネル幅
が大きくなったため、電流が増大してノイズマージンが
大きくなるという効果も得られた。
望の半導体記憶装置を形成した。本実施例によれば、上
記第２のゲート電極６、８などの上記積層体と素子分離
領域３との間の位置合わせが容易になったばかりでな
く、データ読み出しトランジスタの実効的なチャネル幅
が大きくなったため、電流が増大してノイズマージンが
大きくなるという効果も得られた。
【００４２】〈実施例３〉上記実施例１および２におい
ては、２つのトンネル接合が直列につながっていた。本
実施例は、４つのトンネル接合が直列につながった例を
示す。基本的な製造工程は実施例１と同様であり、図８
に示した工程を繰り返すことによって、トンネル接合の
数を増やすことができる。この方法によって、任意の数
のトンネル接合列を容易に実現できる。図１９は、実施
例１においてトンネル接合の数を４にした場合を示し、
図２０は、実施例２においてトンネル接合の数を４にし
た場合の、最終形状を示す上面図である。なお、理解を
容易にするため、図１９（ａ）においては、円Ａで包囲
された部分を取り出して拡大して示してある。
ては、２つのトンネル接合が直列につながっていた。本
実施例は、４つのトンネル接合が直列につながった例を
示す。基本的な製造工程は実施例１と同様であり、図８
に示した工程を繰り返すことによって、トンネル接合の
数を増やすことができる。この方法によって、任意の数
のトンネル接合列を容易に実現できる。図１９は、実施
例１においてトンネル接合の数を４にした場合を示し、
図２０は、実施例２においてトンネル接合の数を４にし
た場合の、最終形状を示す上面図である。なお、理解を
容易にするため、図１９（ａ）においては、円Ａで包囲
された部分を取り出して拡大して示してある。
【００４３】本実施例のように、トンネル接合の数が増
大すると、２つの顕著な効果が得られる。第１の効果
は、メモリーノードの取り得る２つの安定値の差が大き
くなってデータの読み出しが容易になることであり、第
２の効果は、巨視的量子トンネル現象にもとづくリーク
電流が大幅に減少して、素子としての信頼性が著しく向
上することである。しかし、接合の数が多くなると、抵
抗が増大して電圧も高くになるので、接合の数は適当な
数に適宜選択することが好ましい。接合の数は、ほぼ２
〜１０の範囲で可能であるが、通常の場合は５前後が実
用上好ましい。
大すると、２つの顕著な効果が得られる。第１の効果
は、メモリーノードの取り得る２つの安定値の差が大き
くなってデータの読み出しが容易になることであり、第
２の効果は、巨視的量子トンネル現象にもとづくリーク
電流が大幅に減少して、素子としての信頼性が著しく向
上することである。しかし、接合の数が多くなると、抵
抗が増大して電圧も高くになるので、接合の数は適当な
数に適宜選択することが好ましい。接合の数は、ほぼ２
〜１０の範囲で可能であるが、通常の場合は５前後が実
用上好ましい。
【００４４】上記第２のゲート電極の厚さには特に制限
はないが、厚さが大きくなると、微細加工が困難になる
ので、ほぼ１０ｎｍ〜３０ｎｍの範囲から適宜選択され
る。ただし、上記のように、上記第２のゲート電極の厚
さは、上記第１のゲート電極より薄く、かつ、電子のト
ンネルが可能な厚さを有していなければならない。
はないが、厚さが大きくなると、微細加工が困難になる
ので、ほぼ１０ｎｍ〜３０ｎｍの範囲から適宜選択され
る。ただし、上記のように、上記第２のゲート電極の厚
さは、上記第１のゲート電極より薄く、かつ、電子のト
ンネルが可能な厚さを有していなければならない。
【００４５】上記第１および第２のゲート電極として
は、上記実施例では多結晶シリコン膜を用いた場合を示
したが、多結晶シリコンのみではなく、各種金属、合金
もしくはシリサイドなど、通常のＭＯＳトランジスタの
ゲート電極と同様に、多くの種類の各種導電性膜を使用
できることはいうまでもない。上記側壁上に第３の絶縁
膜を介して形成されれ上記第２のゲート電極も同様であ
る。
は、上記実施例では多結晶シリコン膜を用いた場合を示
したが、多結晶シリコンのみではなく、各種金属、合金
もしくはシリサイドなど、通常のＭＯＳトランジスタの
ゲート電極と同様に、多くの種類の各種導電性膜を使用
できることはいうまでもない。上記側壁上に第３の絶縁
膜を介して形成されれ上記第２のゲート電極も同様であ
る。
【００４６】
【発明の効果】上記説明から明らかなように、本発明に
よれば、クーロン遮蔽現象を利用することによって、リ
フレッシュが不要で、室温において低電圧で動作し、か
つ、書き替え回数に制限の無いランダムアクセスメモリ
を得ることができる。従って、本発明は、集積密度が極
度に大きい将来の半導体記憶装置の実現に極めて有効で
ある。
よれば、クーロン遮蔽現象を利用することによって、リ
フレッシュが不要で、室温において低電圧で動作し、か
つ、書き替え回数に制限の無いランダムアクセスメモリ
を得ることができる。従って、本発明は、集積密度が極
度に大きい将来の半導体記憶装置の実現に極めて有効で
ある。
【図１】本発明の断面および上面構造を示す図、
【図２】本発明の等価回路の一例を示す図、
【図３】本発明の実効的な等価回路の一例を示す図、
【図４】本発明におけるデータ書き込み電圧を説明する
ための図、
ための図、
【図５】実施例１における製造工程を示す断面図および
上面図、
上面図、
【図６】実施例１における製造工程を示す断面図および
上面図、
上面図、
【図７】実施例１における製造工程を示す断面図および
上面図、
上面図、
【図８】実施例１における製造工程を示す断面図および
上面図、
上面図、
【図９】実施例１における製造工程を示す断面図および
上面図、
上面図、
【図１０】は実施例１における製造工程を示す断面図お
よび上面図、
よび上面図、
【図１１】実施例１における製造工程を示す断面図およ
び上面図、
び上面図、
【図１２】実施例１における製造工程を示す断面図およ
び上面図、
び上面図、
【図１３】実施例１における製造工程を示す断面図、
【図１４】実施例１における製造工程を示す断面図、
【図１５】実施例２における製造工程を示す断面図およ
び上面図、
び上面図、
【図１６】実施例２における製造工程を示す断面図およ
び上面図、
び上面図、
【図１７】実施例２において合わせズレが過大な場合を
示す上面図、
示す上面図、
【図１８】実施例２における製造工程を示す断面図およ
び上面図、
び上面図、
【図１９】実施例３における製造工程を示す断面図およ
び上面図、
び上面図、
【図２０】実施例３を説明するための上面図。
１……シリコン基板、 ２……素子分離領域、 ３……
シリコン酸化膜、４……多結晶シリコン膜、 ５……極
薄シリコン酸化膜、６……多結晶シリコン膜、 ７……
極薄シリコン酸化膜、８……多結晶シリコン膜 、９…
…シリコン酸化膜、１０……多結晶シリコン膜、 １１
……レジスト膜、 １２……砒素イオン、１３……不純
物拡散層、 １４……層間絶縁膜、 １５……Ａｌ電
極。
シリコン酸化膜、４……多結晶シリコン膜、 ５……極
薄シリコン酸化膜、６……多結晶シリコン膜、 ７……
極薄シリコン酸化膜、８……多結晶シリコン膜 、９…
…シリコン酸化膜、１０……多結晶シリコン膜、 １１
……レジスト膜、 １２……砒素イオン、１３……不純
物拡散層、 １４……層間絶縁膜、 １５……Ａｌ電
極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (13)
- 【請求項１】第１導電型を有する半導体基板の表面領域
内に所定の間隔を介して互いに離間して形成された、上
記第１導電型とは逆の第２導電型を有する不純物拡散層
と、隣接する当該不純物拡散層の間の上記半導体基板の
表面上に第１の絶縁膜を介して形成された第１のゲート
電極と、当該第１のゲート電極上に交互に複数回積層さ
れた第２の絶縁膜および第２のゲート電極と、上記第１
および第２のゲート電極と上記第２の絶縁膜の側壁上に
第３の絶縁膜を介して形成された第３のゲート電極を具
備することを特徴とする半導体記憶装置。 - 【請求項２】上記第２の絶縁膜は、電子の量子力学的な
トンネルが可能である膜厚を有していることを特徴とす
る請求項１に記載の半導体記憶装置。 - 【請求項３】上記第２の絶縁膜の膜厚は５ｎｍ以下、１
ｎｍ以上であることを特徴とする請求項２に記載の半導
体記憶装置。 - 【請求項４】上記第２の絶縁膜は、シリコン酸化膜若し
くは窒化シリコン膜であることを特徴とする請求項１か
ら３のいずれか一に記載の半導体記憶装置。 - 【請求項５】上記第３の絶縁膜の膜厚は、上記第２の絶
縁膜の膜厚より大きく、かつ、電子の量子力学的なトン
ネルが不可能な厚さであることを特徴とする請求項１か
ら４のいずれか一に記載の半導体記憶装置。 - 【請求項６】上記第２のゲート電極の面積は１０、００
０ｎｍ2以下、１０ｎｍ2以上であることを特徴とする請
求項１から５のいずれか一に記載の半導体記憶装置。 - 【請求項７】上記第１のゲート電極は、上記第２のゲー
ト電極より大きな膜厚を有していることを特徴とする請
求項１から６のいずれか一に記載の半導体記憶装置。 - 【請求項８】上記第１のゲート電極と上記第３のゲート
電極の間の容量は、上記第２ゲート電極と上記第３ゲー
ト電極の間の容量より大きいことを特徴とする請求項７
に記載の半導体記憶装置。 - 【請求項９】上記不純物拡散層は、上記第１および第２
のゲート電極に対してオフセットした位置に形成されて
いることを特徴とする請求項１から８のいずれか一に記
載の半導体記憶装置。 - 【請求項１０】上記第１ゲート電極と上記不純物拡散層
によってスイッチングトランジスタが構成されているこ
とを特徴とする請求項１から９のいずれか一に記載の半
導体記憶装置。 - 【請求項１１】上記スイッチングトランジスタの閾値電
圧は、上記不純物層によって形成された記憶ノードの取
り得る二つの安定値の間にあることを特徴とする請求項
１０に記載の半導体記憶装置。 - 【請求項１２】上記スイッチングトランジスタは単一電
子トランジスタであることを特徴とする請求項１０若し
くは１１に記載の半導体記憶装置。 - 【請求項１３】上記第１のゲート電極および最上部に配
置された上記第２のゲート電極にそれぞれ所定の電位を
印加する手段を具備していることを特徴とする請求項１
から１２のいずれか一に記載の半導体記憶装置。
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