JPS61107765A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPS61107765A JPS61107765A JP59229226A JP22922684A JPS61107765A JP S61107765 A JPS61107765 A JP S61107765A JP 59229226 A JP59229226 A JP 59229226A JP 22922684 A JP22922684 A JP 22922684A JP S61107765 A JPS61107765 A JP S61107765A
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- gate electrode
- memory device
- groove
- semiconductor memory
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体メモリ装置に係わり、特にメモリキャ
パシタ領域に溝を設けて高集積化と高性能化を可能にし
たダイ“ナミック型の半導体メモリ装置及びその製造方
法に関する。
パシタ領域に溝を設けて高集積化と高性能化を可能にし
たダイ“ナミック型の半導体メモリ装置及びその製造方
法に関する。
近年、Ｄ−ＲＡＭの大容量化は著しく、現在６４にビッ
トの大量生産が行われ、また２５６にピットの量産が行
われようとしている。今後、１Ｍビット、４Ｍビットへ
と発展していくことは疑いないことである。Ｄ−ＲＡＭ
のメモリセルとしては、１トランジスタ／１キヤパシタ
の構成が主流であり、この形式は高集積化に向き且つ作
り易いものである。しかし、将来のより高集積化を目指
す場合を考えると、１つのセル当りの面積が減少するこ
とで、キャパシタに蓄えることのできる電荷の量が著し
く減少する。このため、メモリの内容が間違って読出さ
れたり、α線等の放射線によって発生した電荷により、
メモリの内容が破壊される等の問題があった。
トの大量生産が行われ、また２５６にピットの量産が行
われようとしている。今後、１Ｍビット、４Ｍビットへ
と発展していくことは疑いないことである。Ｄ−ＲＡＭ
のメモリセルとしては、１トランジスタ／１キヤパシタ
の構成が主流であり、この形式は高集積化に向き且つ作
り易いものである。しかし、将来のより高集積化を目指
す場合を考えると、１つのセル当りの面積が減少するこ
とで、キャパシタに蓄えることのできる電荷の量が著し
く減少する。このため、メモリの内容が間違って読出さ
れたり、α線等の放射線によって発生した電荷により、
メモリの内容が破壊される等の問題があった。
これらを解決するために、メモリキャパシタ部の基板表
面に溝を掘り、その側壁を利用して表面積を増加させる
ことによって、キャパシタ容量の増大をはかる方法が検
討されている。
面に溝を掘り、その側壁を利用して表面積を増加させる
ことによって、キャパシタ容量の増大をはかる方法が検
討されている。
第４図は溝内にキャパシタを形成した半導体メモリ装置
の一例を示すもので（ａ）は平面図、（ｂ）は（ａ）の
矢視Ａ−Ａ断面図である。図中４１は例えばＰ型シリコ
ン基板、４２１．４２２は素子分離用絶縁膜であり、メ
モリキャパシタ領域の一部に溝４３ｒ 、４３２が形成
され、これらの溝の部分を含む領域にゲート絶縁膜４４
を介して共通のキャパシタ電極４６が形成されている。
の一例を示すもので（ａ）は平面図、（ｂ）は（ａ）の
矢視Ａ−Ａ断面図である。図中４１は例えばＰ型シリコ
ン基板、４２１．４２２は素子分離用絶縁膜であり、メ
モリキャパシタ領域の一部に溝４３ｒ 、４３２が形成
され、これらの溝の部分を含む領域にゲート絶縁膜４４
を介して共通のキャパシタ電極４６が形成されている。
４５１．４５２はスイッチングトランジスタのゲート電
極である。この構成によって、溝４３１゜４３２の側面
の面積弁の容轟増加が得られ、セルを微細化しても、そ
れに伴う容量の減少を防ぐことができる。
極である。この構成によって、溝４３１゜４３２の側面
の面積弁の容轟増加が得られ、セルを微細化しても、そ
れに伴う容量の減少を防ぐことができる。
しかしながら、この種のセル構造にあっても次のような
問題があった。即ち、溝４３１，４３２を形成するため
のマスクの開口部をマスク合わせによって形成している
ため、セルが更に小さくなると正確な形状で開口部を形
成できなくなる。その結果として、溝側壁部の面積も大
きくできず十分な容量を得られない。さらに、開口部が
狭くなることで、溝の深さを大きくとれない等の問題が
ある・′−′）ゞめ・メ１“ノｔ−／Ｌ、 （７）電荷
量が少な４な 、。
問題があった。即ち、溝４３１，４３２を形成するため
のマスクの開口部をマスク合わせによって形成している
ため、セルが更に小さくなると正確な形状で開口部を形
成できなくなる。その結果として、溝側壁部の面積も大
きくできず十分な容量を得られない。さらに、開口部が
狭くなることで、溝の深さを大きくとれない等の問題が
ある・′−′）ゞめ・メ１“ノｔ−／Ｌ、 （７）電荷
量が少な４な 、。
るばかりか、場所によって容量値が異なる等して、メモ
リ素子の動作に著しい不都合を生じる。そして、これら
の問題はダイナミック型の半導体メモリ装置の高集積化
の大きな妨げとなっている。
リ素子の動作に著しい不都合を生じる。そして、これら
の問題はダイナミック型の半導体メモリ装置の高集積化
の大きな妨げとなっている。
（発明の目的〕
本発明の目的は、チップサイズを増大させることなくキ
ャパシタ容量を増大することができ、素子の微細化及び
高集積化をはかり得る半導体メモリ装置及びその製造方
法を提供することにある。
ャパシタ容量を増大することができ、素子の微細化及び
高集積化をはかり得る半導体メモリ装置及びその製造方
法を提供することにある。
（発明の概要〕
本発明の骨子は、キャパシタ形成のための溝をセルファ
ラインで形成することにある。
ラインで形成することにある。
即ち本発明は、１１１のＭＯＳトランジスタ及び１個の
ＭＯＳキャパシタからなるメモリセル構造を持ち、該セ
ルを半導体基板上のフィールド領域で囲まれた複数の島
領域に集積形成してなる半導体メモリ装置において、前
記ＭＯＳキャパシタを前記島領域内に設けられた溝に形
成し、且つ上記溝の側壁の一部を前記ＭＯ８トランジス
タのゲート電極と自己整合的に形成するようにしたもの
である。
ＭＯＳキャパシタからなるメモリセル構造を持ち、該セ
ルを半導体基板上のフィールド領域で囲まれた複数の島
領域に集積形成してなる半導体メモリ装置において、前
記ＭＯＳキャパシタを前記島領域内に設けられた溝に形
成し、且つ上記溝の側壁の一部を前記ＭＯ８トランジス
タのゲート電極と自己整合的に形成するようにしたもの
である。
また本発明は、上記構成の半導体メモリ装置を製造する
に際し、前記島領域に前記ＭｏＳトランジスタのゲート
電極を選択的に形成したのち、少なくとも上記ゲート電
極をマスクとして前記島領域に溝を形成し、次いで上記
溝に前記ＭＯＳキャパシタ用の電極を形成するようにし
た方法である。
に際し、前記島領域に前記ＭｏＳトランジスタのゲート
電極を選択的に形成したのち、少なくとも上記ゲート電
極をマスクとして前記島領域に溝を形成し、次いで上記
溝に前記ＭＯＳキャパシタ用の電極を形成するようにし
た方法である。
本発明によれば、キャパシタを構成する溝がＭｏ８）ラ
ンジスタのゲート電極（ざらにフィールド領域の絶縁膜
等）によって自己整合的に規定さ・れるため、メモリセ
ルの微細化が可能となる。
ンジスタのゲート電極（ざらにフィールド領域の絶縁膜
等）によって自己整合的に規定さ・れるため、メモリセ
ルの微細化が可能となる。
ま−た、同時に上記溝の開口部を大きくとることができ
、これによって溝の深さをも大きくでき、キャパシタの
人害、量化を実現することができる。このため、素子の
微細化及び高集積化に極めて有効である。
、これによって溝の深さをも大きくでき、キャパシタの
人害、量化を実現することができる。このため、素子の
微細化及び高集積化に極めて有効である。
以下、本発明の詳細を図示の実施例によって説明する。
。
第１図（ａ）〜（ｇ）は本発明の一実施例に係わる半導
体メモリ装置の製造工程を示す断面図である。まず、第
１図（ａ）に示す如くＰ型Ｓｉ基板１１上の素子形成領
域（島領域）を囲むフィールド領域に、素子分離のため
の絶縁膜（フィールド絶縁膜）１２１．１２２を形成す
る。フィールド絶縁ｉｌｌ １２ｔ 、 １２２ Ｇｅ
ｔｓ ｉ ０２１１ｔ’アツｒモよいし、他の絶縁膜で
あってもよく、隣接する素子間を電気的に分離できれば
よい。次いで、第１図（ｂ）に示す如くゲート絶縁１１
１３を介してゲート電極材料膜１４を形成する。これら
は、少なくともゲート電極を形成しようとする部分に作
られればよく、また全面であってもよい。ゲート絶縁１
１１１３は、例えば８１０２等の絶縁物で、基板１１と
ゲート電極材料膜１４とを電気的に絶縁できる物質或い
は複数の絶縁物の多層膜であってもよい。また、ゲート
電極材料膜１４は、例えばポリシリコン或いはそれに燐
を注入したもの等、電気的導体であればよい。
体メモリ装置の製造工程を示す断面図である。まず、第
１図（ａ）に示す如くＰ型Ｓｉ基板１１上の素子形成領
域（島領域）を囲むフィールド領域に、素子分離のため
の絶縁膜（フィールド絶縁膜）１２１．１２２を形成す
る。フィールド絶縁ｉｌｌ １２ｔ 、 １２２ Ｇｅ
ｔｓ ｉ ０２１１ｔ’アツｒモよいし、他の絶縁膜で
あってもよく、隣接する素子間を電気的に分離できれば
よい。次いで、第１図（ｂ）に示す如くゲート絶縁１１
１３を介してゲート電極材料膜１４を形成する。これら
は、少なくともゲート電極を形成しようとする部分に作
られればよく、また全面であってもよい。ゲート絶縁１
１１１３は、例えば８１０２等の絶縁物で、基板１１と
ゲート電極材料膜１４とを電気的に絶縁できる物質或い
は複数の絶縁物の多層膜であってもよい。また、ゲート
電極材料膜１４は、例えばポリシリコン或いはそれに燐
を注入したもの等、電気的導体であればよい。
次に、第１図（Ｃ）に示す如くゲート電極材料膜１４上
に３ｉ基板１１とエツチング特性の異なる物質層１５を
形成し、その上にゲート電極を形成しようとする領域に
対応してフォトレジスト１６を形成する。ここで、上記
物質層１５は、例えば３ｉ３Ｎ＋等であり、後に３ｉ基
板１１をエツチングする際にマスクとなればよい。但し
、ゲート電極材料１１４に８１基板１１とエツチング特
性の異なる導体を用いた場合は、物質層１５は特に必要
ではない。
に３ｉ基板１１とエツチング特性の異なる物質層１５を
形成し、その上にゲート電極を形成しようとする領域に
対応してフォトレジスト１６を形成する。ここで、上記
物質層１５は、例えば３ｉ３Ｎ＋等であり、後に３ｉ基
板１１をエツチングする際にマスクとなればよい。但し
、ゲート電極材料１１４に８１基板１１とエツチング特
性の異なる導体を用いた場合は、物質層１５は特に必要
ではない。
次に、第１図（ｄ）に示す如くレジスト１６をマスクと
して、物質層１５．ゲート電極材料膜１４及びゲート絶
縁膜１３を順次エツチングし、ゲート電極１４１．１４
２を形成する。このエツチングには、リアクティブ番イ
オン・エツチング（ＲＩＥ）等の異方性エツチングが好
ましい。次いで、絶縁部とゲート電極部以外の領域の基
板中にＮ型の導電層、１７１．１７２．１８を形成する
。
して、物質層１５．ゲート電極材料膜１４及びゲート絶
縁膜１３を順次エツチングし、ゲート電極１４１．１４
２を形成する。このエツチングには、リアクティブ番イ
オン・エツチング（ＲＩＥ）等の異方性エツチングが好
ましい。次いで、絶縁部とゲート電極部以外の領域の基
板中にＮ型の導電層、１７１．１７２．１８を形成する
。
これは、後に形成する溝の側壁にＮ型の領域を形成する
ために、工程のこの段階で行うことが好ましいが、溝形
成後に行ってもよい。
ために、工程のこの段階で行うことが好ましいが、溝形
成後に行ってもよい。
次に、第１図（ｅ）に示す如く素子分離用絶縁膜１２１
，１２２及びゲート電極領域 １４１（１５１）、１４
２ （１５２）と自己整合して、即ち上記絶縁膜゛及
びゲート電極領域をマスクとして３ｉ基板１１を選択エ
ツチングし、８１基板１１にキャパシタ形成用の溝２０
１．２０２を形成する。但し、この際キャパシタを形成
する必要のない部分については、例えばフォトレジスト
１９でマスクしておく。このとき、図にはレジスト１９
がゲート電極部と一部で重なっているように描かれてい
るが、導電層１８の表面上を溝２０１．２０２を形成す
る際のエツチングから保護できる形状であればよく、特
に重なっている必要はない。従って、第１図（ｄ）から
同図（ｅ）の間にレジスト１６を除去するように描かれ
ているが、レジスト１９をゲート電極部に重ねない場合
は特に除去の必要はなく、その時は物質層１５１．１５
２．即ち第１図（Ｃ）に示す段階での物質層１５は必要
ない。また、溝形成の際のエツチングとしては、ＲＩＥ
等の異方性エツチングが好ましい。即ち、等方性のエツ
チングを用いようとする場合は、ゲート電極の側壁を耐
エツチング保護する必要があり、その処置が面倒である
。
，１２２及びゲート電極領域 １４１（１５１）、１４
２ （１５２）と自己整合して、即ち上記絶縁膜゛及
びゲート電極領域をマスクとして３ｉ基板１１を選択エ
ツチングし、８１基板１１にキャパシタ形成用の溝２０
１．２０２を形成する。但し、この際キャパシタを形成
する必要のない部分については、例えばフォトレジスト
１９でマスクしておく。このとき、図にはレジスト１９
がゲート電極部と一部で重なっているように描かれてい
るが、導電層１８の表面上を溝２０１．２０２を形成す
る際のエツチングから保護できる形状であればよく、特
に重なっている必要はない。従って、第１図（ｄ）から
同図（ｅ）の間にレジスト１６を除去するように描かれ
ているが、レジスト１９をゲート電極部に重ねない場合
は特に除去の必要はなく、その時は物質層１５１．１５
２．即ち第１図（Ｃ）に示す段階での物質層１５は必要
ない。また、溝形成の際のエツチングとしては、ＲＩＥ
等の異方性エツチングが好ましい。即ち、等方性のエツ
チングを用いようとする場合は、ゲート電極の側壁を耐
エツチング保護する必要があり、その処置が面倒である
。
次に、第１図（ｆ）に示す如く溝 ２０１゜２０２の内
側にＳｉＯ２等の薄い絶縁膜２１１゜２１２を形成する
。この絶縁膜２１１．２１２は、他にＳｉ３Ｎ＋等と組
合わせた多層膜であってもよい。次いで、ポリ３ｉ等か
らなるキャパシタ電極材料膜２２を形成する。この場合
も、導電性を高めるために燐等の不純物を注入してもよ
いし、他の導電体を用いてもよい。
側にＳｉＯ２等の薄い絶縁膜２１１゜２１２を形成する
。この絶縁膜２１１．２１２は、他にＳｉ３Ｎ＋等と組
合わせた多層膜であってもよい。次いで、ポリ３ｉ等か
らなるキャパシタ電極材料膜２２を形成する。この場合
も、導電性を高めるために燐等の不純物を注入してもよ
いし、他の導電体を用いてもよい。
次に、キャパシタ電極膜２２上に図示しないレジストを
選択形成し、第１図（９）に示す如くキャパシタ電極膜
２２を、ゲート電極、１８の領域上のＳｉ基板表面等導
通してはならない領域付近についてエツチング除去し、
キャパシタ電極２２１．２２２を形成する。続いて、絶
縁層２３を、例えばリン・シリケート・ガラス（ＰＳＧ
）等で全面に形成する。その後、絶縁層２３にコンタク
トホールを作り、Ａ２等を用いて導電層１８から電極２
４を取出す。これは、直接導電線としてもよいし、他の
導電体と接続してもよい。また、Ａ２電極２４と導電層
１８とは直接接続しても良いし、タングステン等を介し
ての接続でもよく、電気的導通状態であればよい。
選択形成し、第１図（９）に示す如くキャパシタ電極膜
２２を、ゲート電極、１８の領域上のＳｉ基板表面等導
通してはならない領域付近についてエツチング除去し、
キャパシタ電極２２１．２２２を形成する。続いて、絶
縁層２３を、例えばリン・シリケート・ガラス（ＰＳＧ
）等で全面に形成する。その後、絶縁層２３にコンタク
トホールを作り、Ａ２等を用いて導電層１８から電極２
４を取出す。これは、直接導電線としてもよいし、他の
導電体と接続してもよい。また、Ａ２電極２４と導電層
１８とは直接接続しても良いし、タングステン等を介し
ての接続でもよく、電気的導通状態であればよい。
かくして製造された半導体メモリ装置においては、マス
ク合わせを全く用いることなく、キャパシタ用の溝形成
をセルファラインで実現できるので、取り得る最大の開
口部と周辺長を持ち、且つ深い溝２０１．２０２を形成
することができる。
ク合わせを全く用いることなく、キャパシタ用の溝形成
をセルファラインで実現できるので、取り得る最大の開
口部と周辺長を持ち、且つ深い溝２０１．２０２を形成
することができる。
このため、キャパシタの容量を十分大きくとることがで
きる。従って、メモリセルの信頼性及び特性が向上した
だけでなく、更に微細なセルを形成し、高集積化も実現
することができた。
きる。従って、メモリセルの信頼性及び特性が向上した
だけでなく、更に微細なセルを形成し、高集積化も実現
することができた。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記素子分離領域をＢＯＸ法等による埋込
み絶縁膜で形成することも可能である。この場合、第２
図に示す如くフィールド領域の溝３１１．３１２とキャ
パシタ領域の溝２０１．２０２との少なくとも一方に傾
斜がついていなければならない。これらが、共に垂直で
あると、溝２０１．３１を間及び溝２０２．３１２間に
キャパシタを形成することが不可能となり、キャパシタ
容量の低下を招くことになる。もし、両方の溝を基板表
面に対し垂直或いは垂直に近く形成しようとするならば
、絶縁層１ａ（フィールド領域）を形成する際、絶縁領
域以外を覆う第１のマスクを形成後、そのマスクと材質
の異なる第２のマスクで覆い、異方性のエツチングを用
いる側壁残しの技術を利用し、第１のマスクで規定され
る幅より狭い絶縁領域を形成する。その後、第１のマス
クを除去し、一部装置された第２のマスクをキャパシタ
用の溝形成の際の素子分離領域側のマスクとすれば実現
できる。
い。例えば、前記素子分離領域をＢＯＸ法等による埋込
み絶縁膜で形成することも可能である。この場合、第２
図に示す如くフィールド領域の溝３１１．３１２とキャ
パシタ領域の溝２０１．２０２との少なくとも一方に傾
斜がついていなければならない。これらが、共に垂直で
あると、溝２０１．３１を間及び溝２０２．３１２間に
キャパシタを形成することが不可能となり、キャパシタ
容量の低下を招くことになる。もし、両方の溝を基板表
面に対し垂直或いは垂直に近く形成しようとするならば
、絶縁層１ａ（フィールド領域）を形成する際、絶縁領
域以外を覆う第１のマスクを形成後、そのマスクと材質
の異なる第２のマスクで覆い、異方性のエツチングを用
いる側壁残しの技術を利用し、第１のマスクで規定され
る幅より狭い絶縁領域を形成する。その後、第１のマス
クを除去し、一部装置された第２のマスクをキャパシタ
用の溝形成の際の素子分離領域側のマスクとすれば実現
できる。
また、前記第１図（ｆ）から同図（Ｇｌ）に至る工程に
おいて、第３図に示す如くキャパシタ電極材料膜２２の
凹部を平坦化用膜３３１．３３２で埋込んだのち、キャ
パシタ電極材料膜エツチングのためのマスク３４を形成
するようにしてもよい。
おいて、第３図に示す如くキャパシタ電極材料膜２２の
凹部を平坦化用膜３３１．３３２で埋込んだのち、キャ
パシタ電極材料膜エツチングのためのマスク３４を形成
するようにしてもよい。
この場合、マスク３４の開口端部が平坦化用膜上、）、
！、）、１．：あ７−Ｃあよい。１．７ユウ。わ。
□”裕を十分大きくすることができる。ざらに、前記キ
ャパシタ形成用の溝の開口が十分小さい場合、キャパシ
タ電極材料膜の凹部が小さくなるので、上記した平坦化
用膜を用いる必要はなくなる。
！、）、１．：あ７−Ｃあよい。１．７ユウ。わ。
□”裕を十分大きくすることができる。ざらに、前記キ
ャパシタ形成用の溝の開口が十分小さい場合、キャパシ
タ電極材料膜の凹部が小さくなるので、上記した平坦化
用膜を用いる必要はなくなる。
また、上記実施例では基板の導電型をＰ型としたが、こ
れをＮ型としてもよいのは勿論のことである。さらに、
反転防止用のイオン注入や拡散等必要な不純物の導入に
ついては一部しか述べていないが、これらイオン注入や
拡散等を行ってもよいのは勿論である。また、前記導電
層１７１゜１７２．１８上の絶縁膜１３はキャパシタ用
の溝を形成するまで残置されていてもよい。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
れをＮ型としてもよいのは勿論のことである。さらに、
反転防止用のイオン注入や拡散等必要な不純物の導入に
ついては一部しか述べていないが、これらイオン注入や
拡散等を行ってもよいのは勿論である。また、前記導電
層１７１゜１７２．１８上の絶縁膜１３はキャパシタ用
の溝を形成するまで残置されていてもよい。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
第１図（ａ）〜ｉ）は本発明の一実施例に係わる半導体
メモリ装置の製造工程を示す断面図、第２図及び第３図
は変形例を説明するための断面図、第４図（ａ）（ｂ）
は従来の半導体メモリ装置のセル桟道を説明するための
もので第４図（ａ）は平面図、第４図（ｂ）は同図（ａ
）の矢視Ａ−Ａ′断面図である。 １１・・・シリコン基板、１２１，１２２・・・素子分
離用絶縁膜、１３．１３ｒ 、１３２°・・・ゲート絶
縁膜、１４・・・ゲート電極材料膜、１４１，１４２・
・・ゲート電極、１５，１５１．１５２・・・物質層、
１６．１９・・・レジスト、１７１，１７２．１８・・
・導電層、２０１．２０２・・・キャパシタ形成用溝、
２１１．２１２・・・絶縁膜、２２・・・キャパシタ電
極材料膜、２２１．２２２・・・キャパシタ電極、２３
・・・絶縁層、２４・・・Ａ２電極。 出願人代理人 弁理士 鈴江武彦 第 ２ 口 第３図 ０４ 図 （ａ） （ｂ）
メモリ装置の製造工程を示す断面図、第２図及び第３図
は変形例を説明するための断面図、第４図（ａ）（ｂ）
は従来の半導体メモリ装置のセル桟道を説明するための
もので第４図（ａ）は平面図、第４図（ｂ）は同図（ａ
）の矢視Ａ−Ａ′断面図である。 １１・・・シリコン基板、１２１，１２２・・・素子分
離用絶縁膜、１３．１３ｒ 、１３２°・・・ゲート絶
縁膜、１４・・・ゲート電極材料膜、１４１，１４２・
・・ゲート電極、１５，１５１．１５２・・・物質層、
１６．１９・・・レジスト、１７１，１７２．１８・・
・導電層、２０１．２０２・・・キャパシタ形成用溝、
２１１．２１２・・・絶縁膜、２２・・・キャパシタ電
極材料膜、２２１．２２２・・・キャパシタ電極、２３
・・・絶縁層、２４・・・Ａ２電極。 出願人代理人 弁理士 鈴江武彦 第 ２ 口 第３図 ０４ 図 （ａ） （ｂ）
Claims (3)
- （１）１個のＭＯＳトランジスタ及び１個のＭＯＳキャ
パシタからなるメモリセル構造を持ち、該セルを半導体
基板上のフィールド領域で囲まれた複数の島領域に集積
形成してなる半導体メモリ装置において、前記ＭＯＳキ
ャパシタは前記島領域内に設けられた溝に形成され、且
つ上記溝はその側壁の一部を前記ＭＯＳトランジスタの
ゲート電極と自己整合的に形成されたものであることを
特徴とする半導体メモリ装置。 - （２）１個のＭＯＳトランジスタ及び１個のＭＯＳキャ
パシタからなるメモリセル構造を持ち、該セルを半導体
基板上のフィールド領域で囲まれた複数の島領域に集積
形成してなる半導体メモリ装置の製造方法において、前
記島領域に前記ＭＯＳトランジスタのゲート電極を選択
的に形成する工程と、少なくとも上記ゲート電極をマス
クとして前記島領域に溝を形成する工程と、上記溝に前
記ＭＯＳキャパシタ用の電極を形成する工程とを含むこ
とを特徴とする半導体メモリ装置の製造方法。 - （３）前記溝を形成する工程は、前記ＭＯＳトランジス
タのゲート電極、前記フィールド領域に形成された絶縁
膜及び前記島領域のキャパシタ形成領域以外に被覆され
たマスク材料膜をマスクとして、前記島領域を選択エッ
チングすることである特許請求の範囲第２項記載の半導
体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229226A JPS61107765A (ja) | 1984-10-31 | 1984-10-31 | 半導体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229226A JPS61107765A (ja) | 1984-10-31 | 1984-10-31 | 半導体メモリ装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107765A true JPS61107765A (ja) | 1986-05-26 |
Family
ID=16888808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229226A Pending JPS61107765A (ja) | 1984-10-31 | 1984-10-31 | 半導体メモリ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262455A (ja) * | 1986-05-09 | 1987-11-14 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS63102250A (ja) * | 1986-10-20 | 1988-05-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1984
- 1984-10-31 JP JP59229226A patent/JPS61107765A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262455A (ja) * | 1986-05-09 | 1987-11-14 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS63102250A (ja) * | 1986-10-20 | 1988-05-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
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