JPS60148165A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPS60148165A
JPS60148165A JP59004364A JP436484A JPS60148165A JP S60148165 A JPS60148165 A JP S60148165A JP 59004364 A JP59004364 A JP 59004364A JP 436484 A JP436484 A JP 436484A JP S60148165 A JPS60148165 A JP S60148165A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は半導体記憶装置の製造方法に係り、特にメモリ
キャパシタ領域に溝を設けて高集積化と高性能化を可能
にしたダイナミック型の半導体記憶装置の製造方法に関
するものである。
［発明の技術的背景とその問題点１ １つのメモリキャパシタと１つのスイッチングトランジ
スタとからなるダイナミック型のメモリセルは高集積化
が可能なため、広くメモリ素子に用いられている。しか
し高集積化か進み１つのセル当りの面積が減少するとメ
モリキャパシタの面積が減少し、キャパシタに蓄えられ
る電荷の量が著しく減少する。このためメモリ内容が間
違って読み出されたり、あるいはα線等の放射線により
発生した電荷によりメモリの内容が破壊されたりする問
題があった。この様な問題を解決するためメモリキャパ
シタ部の基板表面に溝を掘り、表面積を大きくすること
により容量を増大させ、もって蓄積電荷の量を増大させ
る方法が検討されている。第１図はこの様なダイナミッ
クセルの一例の２ビット分が示されている。第１図（ａ
　）は平面図、同図（ｂ）はそのＡ−Ａ　′に沿った断
面図である。
図において１１は例えばＰ型シリコン基板、１２は素子
分離用絶縁膜であり、メモリキャパシタ領域の一部に溝
１３１，１３２が形成され、これら溝１３１，１３２の
部分を含む領域にグー１〜絶縁ｌ！１４を介して共通キ
ャパシタ電極１６が形成されている。１５１，１５２は
スイッチング１〜ランジスタのゲート電極である。この
構成では、溝１３１，１３２の側面の面積増加により、
キャパシタ容量の大きさは溝を掘らない場合の２〜３倍
に増加させることができ、セルを微細化しても蓄積電荷
量が減少するのを防ぐことができる。
しかしこのセル構造にも問題かある。溝１３１゜１３２
を掘るためのマスクの開口部をマスク合わせによって形
成しているため、セルか更に小さくなると正確な形状で
開口部を形成できなくなること、その結果どして溝側壁
部の面積も大きくてきす十分に容量の大きさをかせぐこ
とができないことなどである。つまりメモリセルに蓄え
られる電荷量が少くなるばかりか、場所によって容囲値
が異なるなどして、メモリ素子の動作に著しい不都合を
生じる。又、素子分離領域の幅が狭くなると、隣接する
セルの溝１３１と１３２の間でパンチスルーが生じ電荷
が失われデータに誤りが生じる。
これは例えば、溝１３１側には電荷が蓄えられ、溝１３
２側には電荷が零の場合、溝１３１から１３２に電荷が
移動するといった問題であり、これを防ぐには隣接する
メモリセル間の距離を大きく引き離す必要が生じ、高集
積化の大きな妨げとなっていた。
［発明の目的］ 本発明は以上の点に鑑みなされたものであり、微細化に
適した半導体記憶装置の製造方法を提供するものである
。
［発明の概要］ 本発明は、まず半導体基板表面の素子形成領域を覆う第
１のマスクを形成し、次いで第１のマスクと異なる材料
膜の第２のマスクを異方性エツチング法を利用した側壁
残しの技術を用いて前記第１のマスクの周辺部にのみ形
成する。そしてこれら第１、第２のマスクを耐エツチン
グマスクとして用いて基板をエツチングすることにより
素子分離領域に第１の溝を形成し、この第１の溝には絶
縁膜を充填する。この後第１のマスクのうち少くともメ
モリキャパシタ領域の部分をエツチング除去し、前記第
２のマスクと前記第１の溝に埋込まれた絶縁膜を耐エツ
チングマスクとしてメモリキャパシタ領域の基板をエツ
チングして第２の満を形成し、この第２の溝を含む領域
にゲート絶縁膜を介してキャパシタ電極を形成する。
［発明の効果］ 本発明によれば、素子分離領域に形成される第１の溝と
メモリキャパシタ領域に形成される第２の溝との間隔が
、側壁残しによる第２のマスクにより自己整合的に規定
され、メモリセルの微細化が可能となる。しかも素子分
離領域をできるだけ小さくし、メモリキャパシタｆｌ［
の溝を大きくしてキャパシタ容量を大きく保つことがで
き、微細化したメモリセルの特性向上を図ることかでき
る。
［発明の実施例］ 本発明の一実施例を第２図に示した工程断面図により説
明する。第３図は主要工程での平面図を示しており、第
２図の断面は第３図のＡ−Ａ’位置のそれである。まず
ρ型シリコン基板２１上に例えばＳｉＯ２膜２２と５ｉ
３Ｎ４膜２３の積層膜を形成し、これを所定の形状にパ
ターニングして素子形成領域に第１のマスク２４１．２
４２を形成する（第２図（ａ）、第３図（ａ））。この
パターニングにはりアクティブ・イオン・エツチング（
ＲＩＥ）やイオン・ミリング、スパッタリングなど異方
性ドライエツチング法を用いるのが好ましい。又、ここ
で形成する膜は、上記材料に限る必要は全くなく、後の
シリコン基板のエツチングに際しマスクとなればよい。
従って全層ＳｉＯ２あるいはＳｉ　３　Ｎ４　Ｉ！でも
よく、その他ＡＪＬ２０ｓ　、Ａｆ、ポリＳｉやあるい
はそれらを組み合せた多層膜のいずれであってもよい。
ただしポリＳ１を用いる場合は少くとも上部表面を他の
材料、たとえば熱酸化膜などで覆い、Ｓｉ！！板る。又
ここで用いた積層膜の厚さは０．３μ〜１μｍ程度であ
るが、これ以外の膜厚を用いてもよいことは言うまでも
ない。
次に例えばＣＶＤ　ＳｉＯ２膜２５ヲ０．３〜０．５μ
ｍの厚さで全面に堆積しく第２図（ｂ）〉、例えばＣＦ
４とＨ２を用いたＲＩＥ法で全面エツチングを行うこと
により、すでにパターニングされている第１のマスク２
４１，２４２の周辺部にのみ第２のマスク２５１．２５
２として残置させる（第２図（Ｃ）、第３図（ｂ））。
ここで第１゜第２のマスクは、互いに材料が異なり、従
ってエツチング特性が異なることが重要である。
次にこれら第１のマスク２４１．２４２および第２のマ
スク２５１．２５２を耐エツチングマスクとしてＳｉ基
板２１をＲＩＥ法によりエツチングし素子分離領域に第
１の溝２６を形成する（第２図（ｄ））。次にこの第１
の溝２６にはＣＶＤＳｉＯ２膜２７を埋め込む（第２図
（Ｐ３＞）、この埋め込み工程には、エッチバック平坦
化の技術を用いてもよいし又他のいがなる埋め込み技術
を用いてもよい。又基板シリコンを熱酸化して５ｉＱ２
を形成してもよい。
次に、第１のマスク２４ｊ、２４２を構成する５ｔ３Ｎ
４膜２３．　その下（７）Ｓｔ　０２　Ｎ！２２を順次
除去して、メモリキャパシタ領域に形成すべき溝のスイ
ッチングトランジスタ側端部を規定するフォトレジスト
２８１．２８２を形成し、これと前記第２のマスク２５
夏、２５２および埋込みＳｉＯ２膜２７を耐エツチング
マスクとして用いてＲＩＥにより基板をエツチングし、
メモリキャパシタ領域に第２の溝２９１．２９２を形成
する（第２図（ｆ）、第３図（Ｃ））。図から明らかな
ように、メモリキャパシタ領域の第２の溝２９１゜２９
２と素子分離領域の第１の溝２６との間は、第２のマス
ク２５１．２５２によってセルファラインされた薄いシ
リコン層の壁で分離された状態となる。
なお、第２図（ｆ）ではフォトレジスト２８１゜２８２
を基板上に直接形成するように示したが、５１０２膜な
どを介して形成してもよいし、またレジスト以外のマス
ク材を用いてもよい。また例えば第１のマスク２４１．
２４２を全て除去することをせず、メモリキャパシタ領
域のみ選択的に除去し、残された第１のマスクをそのま
ま上記レジスト２８１．２８２の代りに耐エツチングマ
スクとして用いることができる。
この後、レジスト２８１．．２８２を除去し、素子領域
に熱酸化ｊＩＩ等のゲート絶Ｒ膜３ｏを介してポリＳｔ
の堆積、パターニングにより、キャパシタ電極３１３を
形成する（第２図（ｇ））。更にその後スイッチトラン
ジスタのゲート電極３１１゜３１２を形成する。この実
施例では、キャパシタ電極３１３を形成した後のメモリ
キャパシタ領域に残る凹部にも重ねてポリＳｉ　３２＋
　、３２２を埋込んでいる。これは表面平坦化の目的で
行うものであり、必ずしも行わなくてよい。
本実施例の方法によると、メモリキャパシタ部の溝形成
のための耐エツチングマスクの主要部をなす第２のマス
ク２５１．２５２の形成がマスク合せを用いることなく
セルファラインで実現されているため、十分大きな溝を
開けることが可能になり、従ってメモリキャパシタの容
量を十分大きくとることができた。又隣接するメモリセ
ルの溝２９１と２９２は埋め込みＳｉＯ２膜２７膜力７
されているため、パンチスルーによりこれらの溝２９１
．２９２の間で電荷の移動の生じることがなくなった。
従って隣接セル間の距離は十分に小さくすることが可能
になり高集積化が実現できた。
以上のように本発明によって、メモリセルの特性・信頼
性が向上しただけでなく、更に微細なセルを形成し高集
積化も実現することができた。
また本発明では、メモリキャパシタ領域と素子分離領域
の溝部の深さは自由にえらぶことかでき、例えば素子分
離領域の溝の深さをメモリキャパシタ領域の溝の深さよ
り大きくすることにより、セル間のバンチスルー防止を
より有効に行うことが出来る。
なお、上記実施例では、主面に対して垂直な面をもった
溝を形成する場合のみについて述べたが、主面に対し傾
斜した面で構成された溝を形成してもよい。この様な実
施例による最終的な断面構造を第４図〜第６図に示す。
これらの図で先の実施例と対応する部分には先の実施例
と同一符号を付しである。又上記実施例では基板の導電
型をｐ型としたがｎ型でも同様に適用できる。又反転防
止のための素子分離領域へのイオン注入やキャパシタ部
へのイオン注入や拡散など、必要な不純物の導入につい
ても特に述べていないが、これらのイオン注入や拡散を
行っても本発明の主旨と異るものとはならない。
第４図〜第６図に示したような斜面をもった溝の構造で
は、このようなイオン注入が容易に行えるという特徴を
もつ。尚、上記実施例では素子分離領域の溝２６にはＳ
ｉＯ２を埋め込む場合についてのみ述べたが、絶縁物で
あれば何でもよい、更に多結晶シリコンの様に導体であ
っても絶縁物層によって、基板２１やゲート電極３１３
より分離されており実効的に絶縁体として機能すればよ
い。更には素子分離領域の溝２６に、５ｉＯｚ層を介し
て埋め込まれた多結晶シリコン層がキャパシタ電極３１
３と電気的につながっていても、満２６表面のＳｉ基板
が反転を生じない様な条件で用いれば何ら問題を生じる
ことはない。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は従来のメモリセルを示す平面図
と断面図、第２図（ａ　）〜（ｇ）は本発明の実施例を
示す工程断面図、第３図（ａ）〜（Ｃ）はその主要工程
の平面図、第４図〜第６図は他の実施例によるメモリセ
ルを示す断面図である。 ２１・・・ｐ型シリコン基板、２２・・・ＳｉＯ２膜、
２３・・・３ｉ　：ｌ　Ｎ４膜、２４１，２４２・・・
第１のマスク、２５−ＣＶＤ　５ｉ０２膜、２５１，２
５２・・・第２のマスク、２６・・・第１の溝、２７・
・・素子分離用ｃＶＤ　Ｓｉ　０２膜、２８ｔ　、２８
２−７’＋トレジスト、２９１，２９２・・・第２の溝
、３０・・・ゲート絶縁膜、３１１，３１２・・・スイ
ッチング１ヘランジスタ・グー１〜電極、３１３・・・
キャパシタ電極。 第１図 １３＋　１３２

Claims (1)

  1. 【特許請求の範囲】 （１）　メモリキャパシタを有する半導体記憶装置の製
    造方法において、半導体基板の素子形成領域に第１のマ
    スクを形成する工程と、この後前記第１のマスクと異な
    る材料膜を全面に堆積しこれを異方性ドライエツチング
    法によりエツチングして前記第１のマスク周辺部にのみ
    第２のマスクとして残置させる工程と、この後前記第１
    および第２のマスクを耐エツチングマスクとして用いて
    半一体基板を選択エツチングして素子分離領域に第１の
    溝を形成する工程と、形成された第１の溝に絶縁膜を埋
    込む工程と、この後前記第１のマスクを少くともメモリ
    キャパシタ領域についてエツチング除去し前記第２のマ
    スクと前記第１の溝に埋込まれた絶縁膜を耐エツチング
    マスクとして用いて半導体基板を選択エツチングしてメ
    モリキャパシタ領域に第２の溝を形成する工程と、形成
    された第２の溝にゲート絶縁膜を介してキャパシタ電極
    を形成する工程とを備えたことを特徴とする半導体記憶
    装置の製造方法。 （２前記第２の溝を形成する工程は、前記第１のマスク
    を全て除去してスイッチングトランジスタ領域をおおう
    レジストを形成し、このレジストと前記第２のマスクお
    よび前記第１の溝に埋込まれた絶縁膜を対エツチングマ
    スクとして用いて基板を選択エツチングするものである
    特許請求の範囲第１項記載の半導体記憶装置の製造方法
    。 （３）前記第２の溝を形成する工程は、前記第１のマス
    クをメモリキャパシタ領域のみ除去し、残された第１の
    マスクと前記第２のマスクおよび前記第１の溝に埋込ま
    れた絶縁膜を対エツチングマスクとして用いて基板を選
    択エツチングするものである特許請求の範囲第１項の半
    導体記憶８置の製造方法。
JP59004364A 1984-01-13 1984-01-13 半導体記憶装置の製造方法 Expired - Lifetime JPH0665225B2 (ja)

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DE (1) DE3473091D1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6465862A (en) * 1987-09-07 1989-03-13 Fujitsu Ltd Semiconductor device and manufacture thereof
JPH03104216A (ja) * 1989-09-08 1991-05-01 American Teleph & Telegr Co <Att> 半導体製造方法
US5780332A (en) * 1996-03-11 1998-07-14 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor memory device with a trench capacitor
JP2007165862A (ja) * 2005-11-15 2007-06-28 Toshiba Corp 半導体装置の製造方法

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4579812A (en) * 1984-02-03 1986-04-01 Advanced Micro Devices, Inc. Process for forming slots of different types in self-aligned relationship using a latent image mask
KR900000170B1 (ko) * 1984-06-05 1990-01-23 가부시끼가이샤 도오시바 다이내믹형 메모리셀과 그 제조방법
JPS6126261A (ja) * 1984-07-16 1986-02-05 Nippon Telegr & Teleph Corp <Ntt> 縦形ｍｏｓ電界効果トランジスタの製造方法
JPS61179568A (ja) * 1984-12-29 1986-08-12 Fujitsu Ltd 半導体記憶装置の製造方法
JP2604705B2 (ja) * 1985-04-03 1997-04-30 松下電子工業株式会社 Ｍｏｓキヤパシタの製造方法
US4704705A (en) * 1985-07-19 1987-11-03 Texas Instruments Incorporated Two transistor DRAM cell and array
JPS6251248A (ja) * 1985-08-30 1987-03-05 Toshiba Corp 半導体装置の製造方法
US5462767A (en) * 1985-09-21 1995-10-31 Semiconductor Energy Laboratory Co., Ltd. CVD of conformal coatings over a depression using alkylmetal precursors
US4704368A (en) * 1985-10-30 1987-11-03 International Business Machines Corporation Method of making trench-incorporated monolithic semiconductor capacitor and high density dynamic memory cells including the capacitor
US4686552A (en) * 1986-05-20 1987-08-11 Motorola, Inc. Integrated circuit trench cell
JPS6376330A (ja) * 1986-09-18 1988-04-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4785337A (en) * 1986-10-17 1988-11-15 International Business Machines Corporation Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes
US4871630A (en) * 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
JPS63158869A (ja) * 1986-12-23 1988-07-01 Oki Electric Ind Co Ltd 半導体メモリ装置
US4860070A (en) * 1987-01-09 1989-08-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device comprising trench memory cells
JPS63198323A (ja) * 1987-02-13 1988-08-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPS6450425A (en) * 1987-08-20 1989-02-27 Toshiba Corp Formation of fine pattern
US4870029A (en) * 1987-10-09 1989-09-26 American Telephone And Telegraph Company, At&T-Technologies, Inc. Method of forming complementary device structures in partially processed dielectrically isolated wafers
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
JPH01128559A (ja) * 1987-11-13 1989-05-22 Fujitsu Ltd 半導体装置及びその製造方法
US5258321A (en) * 1988-01-14 1993-11-02 Mitsubishi Denki Kabushiki Kaisha Manufacturing method for semiconductor memory device having stacked trench capacitors and improved intercell isolation
US5100823A (en) * 1988-02-29 1992-03-31 Motorola, Inc. Method of making buried stacked transistor-capacitor
US4918454A (en) * 1988-10-13 1990-04-17 Crystal Semiconductor Corporation Compensated capacitors for switched capacitor input of an analog-to-digital converter
US5208597A (en) * 1988-10-13 1993-05-04 Crystal Semiconductor Compensated capacitors for switched capacitor input of an analog-to-digital converter
US5049518A (en) * 1988-12-20 1991-09-17 Matsushita Electric Industrial Co., Ltd. Method of making a trench dram cell
JPH0362568A (ja) * 1989-07-31 1991-03-18 Hitachi Ltd 半導体装置の製造方法
JPH07111966B2 (ja) * 1989-12-22 1995-11-29 株式会社東芝 半導体装置の製造方法
US5065273A (en) * 1990-12-04 1991-11-12 International Business Machines Corporation High capacity DRAM trench capacitor and methods of fabricating same
KR940006681B1 (ko) * 1991-10-12 1994-07-25 금성일렉트론 주식회사 스택트렌치 셀 및 그 제조방법
US5275974A (en) * 1992-07-30 1994-01-04 Northern Telecom Limited Method of forming electrodes for trench capacitors
JP3324832B2 (ja) * 1993-07-28 2002-09-17 三菱電機株式会社 半導体装置およびその製造方法
US5521422A (en) * 1994-12-02 1996-05-28 International Business Machines Corporation Corner protected shallow trench isolation device
KR0161430B1 (ko) * 1995-08-31 1999-02-01 김광호 스페이서를 이용한 트렌치 형성방법
US5627094A (en) * 1995-12-04 1997-05-06 Chartered Semiconductor Manufacturing Pte, Ltd. Stacked container capacitor using chemical mechanical polishing
KR100206885B1 (ko) * 1995-12-30 1999-07-01 구본준 트렌치 캐패시터 메모리셀 제조방법
US5994202A (en) * 1997-01-23 1999-11-30 International Business Machines Corporation Threshold voltage tailoring of the corner of a MOSFET device
US6140234A (en) * 1998-01-20 2000-10-31 International Business Machines Corporation Method to selectively fill recesses with conductive metal
US6190989B1 (en) * 1998-07-15 2001-02-20 Micron Technology, Inc. Method for patterning cavities and enhanced cavity shapes for semiconductor devices
US6440794B1 (en) 1999-05-28 2002-08-27 International Business Machines Corporation Method for forming an array of DRAM cells by employing a self-aligned adjacent node isolation technique
US6815751B2 (en) * 2002-07-01 2004-11-09 International Business Machines Corporation Structure for scalable, low-cost polysilicon DRAM in a planar capacitor
US6649469B1 (en) * 2002-10-11 2003-11-18 Micron Technology, Inc. Methods of forming capacitors
US7037776B2 (en) * 2002-12-19 2006-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Single polysilicon process for DRAM
US7358146B2 (en) * 2003-06-24 2008-04-15 Micron Technology, Inc. Method of forming a capacitor
DE102004003084B3 (de) * 2004-01-21 2005-10-06 Infineon Technologies Ag Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren
US7153778B2 (en) * 2004-02-20 2006-12-26 Micron Technology, Inc. Methods of forming openings, and methods of forming container capacitors
US7291541B1 (en) * 2004-03-18 2007-11-06 National Semiconductor Corporation System and method for providing improved trench isolation of semiconductor devices
US7351634B2 (en) * 2006-05-25 2008-04-01 United Microelectronics Corp. Trench-capacitor DRAM device and manufacture method thereof
KR100835825B1 (ko) * 2006-12-20 2008-06-05 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR101201903B1 (ko) * 2010-07-20 2012-11-16 매그나칩 반도체 유한회사 반도체소자의 소자분리 구조 및 그 형성방법
US20150050792A1 (en) * 2013-08-13 2015-02-19 Globalfoundries Inc. Extra narrow diffusion break for 3d finfet technologies
US10100537B1 (en) 2017-06-20 2018-10-16 Allen Engineering Corporation Ventilated high capacity hydraulic riding trowel

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5269589A (en) * 1975-12-08 1977-06-09 Hitachi Ltd Semiconductor capacity element
JPS5681968A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of semiconductor device
US4331708A (en) * 1980-11-04 1982-05-25 Texas Instruments Incorporated Method of fabricating narrow deep grooves in silicon
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6465862A (en) * 1987-09-07 1989-03-13 Fujitsu Ltd Semiconductor device and manufacture thereof
JPH03104216A (ja) * 1989-09-08 1991-05-01 American Teleph & Telegr Co <Att> 半導体製造方法
US5913148A (en) * 1989-09-08 1999-06-15 Lucent Technologies Inc Reduced size etching method for integrated circuits
US5780332A (en) * 1996-03-11 1998-07-14 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor memory device with a trench capacitor
US6180973B1 (en) 1996-03-11 2001-01-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
JP2007165862A (ja) * 2005-11-15 2007-06-28 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0150597B1 (en) 1988-07-27
US4577395A (en) 1986-03-25
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JPH0665225B2 (ja) 1994-08-22
EP0150597A1 (en) 1985-08-07

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