KR100835825B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
본 발명에 따른 반도체 소자의 제조방법은 실리콘 기판의 소정영역에 소자 격리막을 형성하는 단계; 상기 소자 격리막을 선택적으로 제거하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 실리콘 기판의 전면에 제 1 폴리 실리콘막, 유전체막, 제 2 폴리 실리콘막을 차례로 형성하는 단계; 상기 소자 격리막의 상부 표면을 타겟으로 상기 제 2 폴리 실리콘막, 유전체막, 제 1 폴리 실리콘막을 연마하여 상기 트렌치 내부에 상부전극, 유전체막, 하부전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
PIP 캐패시터, 하부 전극, 트렌치, 소자 격리막

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 PIP 캐패시터 및 로직 회로를 갖는 반도체 소자를 나타내는 단면도
도 2a 내지 도 2e는 종래 기술에 의한 반도체 소자의 캐패시터 형성방법을 나타낸 공정 단면도
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 나타낸 공정 단면도
본 발명에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
현재 실리콘 반도체 기술은 정보 처리를 주 기능으로 하는 CPU(Central Processing Unit)로 대표되는 로직 기술과 정보 저장을 목적으로 하는 메모리(memory) 기술을 동시에 구현하는 방법이 다양하게 개발되고 있다. 더 나아가 로직 기술과 메모리 기술의 통합 뿐만 아니라, 아날로그, RF 기술 등이 통합되고 있다.
이러한 반도체 집적회로(IC)에서는 트랜지스터, 캐패시터, 저항 등의 다양한 소자가 단일 칩 상에 집적되어 있으며, 이들 소자들을 효과적으로 구현하는 방법이 다양하게 개발되어 왔다. 로직 회로(예컨대 CMOS 로직)에서 사용되는 아날로그 캐패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/Metal) 형태가 주로 사용된다.
이 중에서도 PIP 캐패시터는 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자이며 하부 전극(bottom electrode)과 상부 전극(top electrode)이 로직 트랜지스터의 게이트 전극 물질과 동일한 폴리실리콘으로 제조되기 때문에 별도의 공정없이 게이트 전극 제조 공정시 PIP 캐패시터의 전극을 함께 제조하는 특징을 갖는다.
도 1은 종래 기술에 따른 PIP 캐패시터 및 로직 회로를 갖는 반도체 소자를 나타내는 단면도이다. 도면에서 'A' 영역은 저항 영역을 나타내며, 'B' 영역은 캐패시터 영역을 나타내며, 'C' 영역은 로직 트랜지스터 영역을 나타낸다.
도 1에 도시한 바와 같이, 실리콘 기판(1)에는 활성영역을 정의하는 소자 격리막(3)이 형성되어 있다.
그리고 상기 실리콘 기판(1) 상의 'A' 영역에는 저항(7)이 형성되어 있으며, 'B' 영역에는 하부전극(9), 유전체막(13), 상부전극(15)으로 구성된 PIP 캐패시터가 형성되어 있으며, 'C' 영역에는 게이트 절연막(5)을 개재한 게이트 전극(11)과 게이트 전극(11)에 인접한 활성영역에 형성된 소오스 및 드레인 영역(10)으로 구성된 모스 트랜지스터가 형성되어 있다.
그리고 상기 실리콘 기판(1)에 형성된 저항, PIP 캐패시터 및 트랜지스터의 상부에는 제 1 층간 절연막(17) 및 제 2 층간 절연막(19)이 덮여지며 이들 층간 절연막(17,19)을 관통하여 실리콘 기판(1)에 형성된 소자와 연결되는 콘택 플러그(21,23,25)들과, 상기 콘택 플러그(21,23,25)들을 연결하는 금속배선(27)들이 형성되어 있다.
상술한 구조의 반도체 소자에서 PIP 캐패시터는 하부전극과 상부전극 사이에 개재된 유전체막의 면적에 의하여 캐패시터의 용량이 결정된다.
도 2a 내지 도 2e는 종래기술에 따른 반도체 소자의 PIP 캐패시터 형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(31)의 소정영역에 활성영역의 정의하는 소자 격리막(32)을 형성한다.
여기서, 상기 소자 격리막(32)은 상부에 PIP 캐패시터가 형성되어야 하므로 충분히 너비가 넓어야 한다.
이어서, 상기 소자 격리막(32)을 포함한 실리콘 기판(31)의 전면에 하부전극용 제 1 폴리 실리콘막(33)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 폴리 실리콘막(33)상에 캐패시터의 유전체로서 보통 산화막/질화막/산화막의 구조를 갖는 ONO막(34)을 형성한다.
도 2c에 도시한 바와 같이, 상기 ONN막(34)을 포함한 실리콘 기판(31)의 전면에 상부전극용 제 2 폴리 실리콘막(35)을 형성한다.
도 2d에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 제 2 폴리 실리 콘막(35)과 ONO막(34)을 선택적으로 제거하여 상부전극(35a)을 형성한다.
도 2e에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 상부전극(35a)과 대응되고 상기 상부전극(35a)보다 넓은 폭을 갖도록 상기 제 1 폴리 실리콘막(33)을 선택적으로 제거하여 하부전극(33a)을 형성한다.
이때 상기 제 1 폴리 실리콘막(33)을 선택적으로 식각할 때 상기 실리콘 기판(31)의 활성영역에는 게이트 전극(33b)이 형성된다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 PIP 캐패시터 형성방법은 다음과 같은 문제점이 있었다.
즉, 제 1, 제 2 폴리 실리콘막 및 ONO막의 증착과, 상부전극 및 하부전극을 각각 형성하기 위한 포토 및 식각 공정 등을 실시하고 있다.
상기 증착 공정은 특성상 모든 영역의 두께가 균일하지 않다. 또한, 상부전극을 형성하기 위해 식각할 때 증착된 층의 불균일한 두께로 인해서 트랜지스터(transistor)형성 부분에서는 정 타겟(target)으로 식각이 되지만 PIP 캐패시터 영역에서는 잔류 폴리 실리콘이 남게 되어 소자의 신뢰성에 영향을 미친다.
상기 잔류물을 제거하기 위해서는 오버 식각(over-etching)을 하게 되는데, 이때에 오버 식각 전에는 정 타겟팅 되었던 트랜지스터 형성 영역은 오버 식각으로 인해 타겟으로 했던 폴리 실리콘 두께보다 더 작아지게 된다.
이와 같은 상부전극을 형성하기 위한 제 2 폴리 실리콘막과 ONO막의 식각으로 인한 영역별 폴리 실리콘 두께 차이는 후속 공정인 제 1 폴리 실리콘막의 식각 공정에도 영향을 준다.
상기 제 1 폴리 실리콘막도 부분별로 식각비(etch rate)의 차이를 보이기 때문에 제 2 폴리 실리콘막을 식각할 때에 발생되었던 문제가 반복해서 나타난다.
따라서 2번의 식각 공정으로 인해서 일부 영역에서는 제 1 폴리 실리콘막의 두께는 타겟보다 훨씬 작게 된다.
한편, 상기 제 1 폴리 실리콘막은 PIP 캐패시터에도 사용되지만 다른 영역에서는 CMOS 트랜지스터의 게이트 전극로 사용된다. 즉, PIP 캐패시터 형성을 위해 2번의 식각을 행함으로 인해서 게이트 전극의 두께가 손실되기 때문에 소자의 특성을 변형시켜 소자의 신뢰성을 떨어뜨린다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로서 폴리 실리콘의 두께 차이를 감소시켜 소자의 신뢰성을 향상시키도록 한 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 실리콘 기판의 소정영역에 소자 격리막을 형성하는 단계; 상기 소자 격리막을 선택적으로 제거하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 실리콘 기판의 전면에 제 1 폴리 실리콘막, 유전체막, 제 2 폴리 실리콘막을 차례로 형성하는 단계; 상기 소자 격리막의 상부 표면을 타겟으로 상기 제 2 폴리 실리콘막, 유전체막, 제 1 폴리 실리콘막을 연마하여 상기 트렌치 내부에 상부전극, 유전체막, 하부전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
본 발명에 따른 반도체 소자는 실리콘 기판의 소정영역에 형성된 소자 격리막; 상기 소자 격리막에 형성된 트렌치; 및 상기 트렌치에 차례로 형성된 제 1 폴리 실리콘막, 유전체막, 제 2 폴리 실리콘막이 포함되어 구성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법은 커패시터 영역과 트랜지스터 영역이 정의된 실리콘 기판에 소자 격리막을 형성하는 단계; 상기 소자 격리막에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 실리콘 기판 전면에 제 1 폴리 실리콘막, 유전체막, 제 2 폴리실리콘막을 차례로 형성하는 단계; 상기 소자 격리막의 상부 표면을 타겟으로 CMP 공정을 수행하여 상기 트렌치 내부에 커패시터를 형성하는 단계; 상기 트랜지스터 영역이 노출되도록 포토 레지스트 패턴을 형성하고 상기 제 2 폴리 실리콘막 및 유전체막을 제거하는 단계; 및 상기 제 1 폴리 실리콘막을 선택적으로 제거하여 게이트 전극을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 발명에 의한 반도체 소자의 PIP 캐패시터 형성방법을 나타낸 공정 단면도이다.
먼저, 도 3a에 도시한 바와 같이, 트랜지스터 영역과 캐패시터 영역으로 구분된 실리콘 기판(101)상의 소정영역에 소자간의 절연을 위한 소자 격리막(102)을 형성한다.
여기서, 상기 소자 격리막(102)은 상부에 PIP 캐패시터가 형성되어야 하므로 충분히 너비가 넓어야 하고, 깊이 또한 다음 공정에 의해 식각되므로 소자간의 절연을 위해 식각되어질 깊이를 감안하여 깊게 형성하는 것이 바람직하다.
이어, 상기 소자 격리막(102)을 포함한 실리콘 기판(101)의 전면에 제 1 포토레지스트(103)를 도포한 후, 노광 및 현상 공정을 통해 상기 제 1 포토레지스트(103)를 선택적으로 패터닝하여 캐패시터 형성 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(103)를 마스크로 이용하여 상기 소자 격리막(102)의 일부를 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치(104)를 형성한다.
여기서, 상기 트렌치(104)의 깊이는 이후에 형성되는 캐패시터의 상부 전극 및 하부 전극의 높이를 결정하는 가장 큰 인자이다. 즉, 캐패시터의 상부 전극의 높이가 같도록 트렌치(104)의 식각 깊이를 결정한다.
도 3b에 도시한 바와 같이, 상기 제 1 포토레지스트(103)를 제거하고, 상기 트렌치(104)를 포함한 실리콘 기판(101)의 전면에 하부전극용 제 1 폴리 실리콘막(105)을 형성한다.
여기서, 상기 실리콘 기판(101)의 트랜지스터 영역에는 게이트 절연막(도시되지 않음)이 형성되어 있고 그 위에 제 1 폴리 실리콘막(105)이 형성된다.
이어서, 상기 제 1 폴리 실리콘막(105)상에 캐패시터 유전체막으로 산화막/질화막/산화막으로 적층된 ONO막(106)을 형성한다.
여기서, 상기 유전체막으로 ONO막(106)을 설명하고 있지만, 필요에 따라서는 전이원소와 희토류원소의 산화물 및 BaTiO3, PbTiO3 및 SrTiO3 등과 같은 강유전체 그룹을 사용할 수도 있다.
그리고 상기 ONO막(106)상에 상부전극용 제 2 폴리 실리콘막(107)을 형성한다.
도 3c에 도시한 바와 같이, 상기 소자 격리막(102)의 상부 표면을 타겟으로 전면에 CMP 공정으로 상기 제 2 폴리 실리콘막(107), ONO막(106), 제 1 폴리 실리콘막(105)을 선택적으로 연마하여 상기 트렌치(104)의 내부에 상부전극(107a), ONO막(106), 하부전극(105a)으로 이루어진 PIP 캐패시터를 형성한다.
도 3d에 도시한 바와 같이, 상기 실리콘 기판(101)의 전면에 제 2 포토레지스트(108)를 도포한 후, 노광 및 현상 공정을 통해 패터닝하여 트랜지스터 영역을 개구한다.
이어서, 상기 패터닝된 제 2 포토레지스트(108)를 마스크로 이용하여 상기 노출된 제 2 폴리 실리콘막(107) 및 ONO막(106)을 제거한다.
도 3e에 도시한 바와 같이, 상기 제 2 포토레지스트(108)를 제거하고, 상기 실리콘 기판(101)의 전면에 제 3 포토레지스트(109)를 도포한 후 노광 및 현상 공정으로 상기 제 3 포토레지스트(109)를 패터닝하여 게이트 영역을 정의한다.
이어서, 상기 패터닝된 제 3 포토레지스트(109)를 마스크로 이용하여 상기 제 1 폴리 실리콘막(105)을 선택적으로 제거하여 게이트 전극(103b)을 형성한다.
이후 공정은 도면에 도시하지 않았지만, 상기 트랜지스터 영역에 소오스/드레인 불순물 영역을 형성하고, 각종 배선 공정을 실시하여 트랜지스터를 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.
이상의 설명에서와 같이 본 발명에 따른 반도체 소자의 캐패시터 형성방법은 다음과 같은 효과가 있다.
즉, 소자 격리막에 소정깊이를 갖는 트렌치를 형성한 후 제 1 폴리 실리콘막, 유전체막, 제 2 폴리 실리콘막을 차례로 증착하고 전면에 CMP 공정을 실시하여 상기 트렌치 내부에 PIP 캐패시터를 형성함으로써 국부적인 폴리 실리콘의 두께 차이를 줄여 소자의 신뢰성을 향상시킬 수 있다.

Claims (8)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 커패시터 영역과 트랜지스터 영역이 정의된 실리콘 기판에 소자 격리막을 형성하는 단계;
    상기 소자 격리막을 포함하는 상기 실리콘 기판 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 사용하여 상기 소자 격리막에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 실리콘 기판 전면에 제 1 폴리 실리콘막, 유전체막, 제 2 폴리실리콘막을 차례로 형성하는 단계;
    상기 소자 격리막의 상부 표면을 타겟으로 CMP 공정을 수행하여 상기 트렌치 내부에 커패시터를 형성하는 단계;
    상기 트랜지스터 영역이 노출되도록 포토 레지스트 패턴을 형성하고 상기 제 2 폴리 실리콘막 및 유전체막을 제거하는 단계;
    상기 제 1 폴리 실리콘막을 선택적으로 제거하여 게이트 전극을 형성하는 단계; 및
    상기 트랜지스터 영역에 소스 및 드레인 불순물 영역을 형성하여 트랜지스터를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  7. 커패시터 영역과 트랜지스터 영역이 정의된 실리콘 기판에 소자 격리막을 형성하는 단계;
    상기 소자 격리막을 포함하는 상기 실리콘 기판 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 사용하여 상기 소자 격리막에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 실리콘 기판 전면에 제 1 폴리 실리콘막, 유전체막, 제 2 폴리실리콘막을 차례로 형성하는 단계;
    상기 소자 격리막의 상부 표면을 타겟으로 CMP 공정을 수행하여 상기 트렌치 내부에 커패시터를 형성하는 단계;
    상기 트랜지스터 영역이 노출되도록 포토 레지스트 패턴을 형성하고 상기 제 2 폴리 실리콘막 및 유전체막을 제거하는 단계; 및
    상기 제 1 폴리 실리콘막을 선택적으로 제거하여 게이트 전극을 형성하는 단계를 포함하며,
    상기 게이트 전극은 상기 소자 격리막보다 높이가 낮은 것을 포함하는 반도체 소자의 제조방법.
  8. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878337B1 (en) * 2011-07-19 2014-11-04 Xilinx, Inc. Integrated circuit structure having a capacitor structured to reduce dishing of metal layers
CN103822812B (zh) * 2014-03-10 2016-04-13 上海华虹宏力半导体制造有限公司 半导体器件测试样品的制作方法
US10748986B2 (en) * 2017-11-21 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with capacitors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003914A (ko) * 1995-06-20 1997-01-29 김주용 반도체 소자의 캐패시터 제조방법
KR20000013978A (ko) * 1998-08-14 2000-03-06 윤종용 고집적 반도체 메모리 장치 및 그의 제조 방법
KR20010097542A (ko) 2000-04-24 2001-11-08 박종섭 반도체 소자의 제조 방법
KR20050009899A (ko) 2003-07-18 2005-01-26 매그나칩 반도체 유한회사 반도체 소자의 캐패시터 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0665225B2 (ja) * 1984-01-13 1994-08-22 株式会社東芝 半導体記憶装置の製造方法
US6468855B2 (en) * 1998-08-14 2002-10-22 Monolithic System Technology, Inc. Reduced topography DRAM cell fabricated using a modified logic process and method for operating same
US6573548B2 (en) * 1998-08-14 2003-06-03 Monolithic System Technology, Inc. DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
KR100353470B1 (ko) * 1998-10-28 2002-11-18 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2003100890A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 容量素子の製造方法
US6699766B1 (en) * 2002-07-01 2004-03-02 Lsi Logic Corporation Method of fabricating an integral capacitor and gate transistor having nitride and oxide polish stop layers using chemical mechanical polishing elimination
KR100591016B1 (ko) * 2003-12-30 2006-06-22 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100612416B1 (ko) * 2004-05-20 2006-08-16 삼성전자주식회사 다중 게이트 절연막을 가지는 반도체 소자 및 그 제조 방법
US7022565B1 (en) * 2004-11-26 2006-04-04 Grace Semiconductor Manufacturing Corporation Method of fabricating a trench capacitor of a mixed mode integrated circuit
CN100466231C (zh) 2006-04-24 2009-03-04 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003914A (ko) * 1995-06-20 1997-01-29 김주용 반도체 소자의 캐패시터 제조방법
KR20000013978A (ko) * 1998-08-14 2000-03-06 윤종용 고집적 반도체 메모리 장치 및 그의 제조 방법
KR20010097542A (ko) 2000-04-24 2001-11-08 박종섭 반도체 소자의 제조 방법
KR20050009899A (ko) 2003-07-18 2005-01-26 매그나칩 반도체 유한회사 반도체 소자의 캐패시터 제조방법

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