KR100612416B1 - 다중 게이트 절연막을 가지는 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
다중 게이트 절연막을 가지는 반도체 소자 및 그 제조 방법을 제공한다. 이 소자는 셀 어레이 영역 및 주변 회로 영역이 정의된 기판에 형성된다. 상기 셀 어레이 영역(cell array region)에 셀 활성영역(cell active region)을 한정하는 제 1 소자분리막 및 상기 주변 회로 영역(peripheral circuit region)에 주변 활성영역(peripheral active region)을 한정하는 제 2 소자분리막이 형성되어 있다. 복수의 도전막으로 이루어진 셀 게이트 패턴이 상기 셀 활성영역의 상부를 가로지른다. 복수층의 도전막으로 이루어진 주변회로 게이트 패턴이 상기 주변 활성 영역의 상부를 가로지른다. 상기 주변회로 게이트 패턴은 상기 제 2 소자분리막의 측벽의 연장선 상에 정렬된 측벽부를 가진다. 상기 셀 활성영역 상의 셀 게이트 패턴의 최저층과 상기 주변 활성영역 상의 상기 주변회로 게이트 패턴의 최저층은 서로 다른 도전막으로 이루어진다. 셀 어레이 영역에서는 소자분리막을 형성한 이후에 게이트 절연막을 형성하고, 주변회로 영역에서는 게이트 절연막을 형성한 이후에 소자분리막을 형성한다.
Description
도 1 내지 도 5는 다중 게이트 절연막을 가지는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 6 내지 도 8은 종래의 다중 게이트 절연막을 가지는 종래의 다른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 9a 및 9b는 본 발명의 제 1 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도 10 내지 도 16은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 17a 및 도 17b는 본 발명의 제 2 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도 18 내지 도 24는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 더 구체적으로는 영역별로 서로 다른 게이트 절연막을 가지는 다중 게이트 절연막을 가지는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 트랜지스터의 게이트 절연막은 동작 전압에 따라 적정한 두께를 가지게된다. 특히, 내부 전압이 일정하지 않고 고전압 및 저전압 트랜지스터를 포함하는 반도체 소자에 있어서 영역별로 다른 두께의 게이트 절연막을 형성하는 것이 요청되고 있다. 플래시 메모리와 같은 비휘발성 메모리 소자는 기입 또는 소거 동작에서 높은 전압이 요구된다. 따라서, 트랜지스터의 높은 동작 전압을 견딜 수 있는 두께의 게이트 절연막이 요구된다. 한편, 플래시 메모리 소자는 셀 게이트 절연막을 통한 전하의 터널링에 의해 기입 또는 소거될 수 있는데 이를 위하여 셀 트랜지스터는 얇은 게이트 절연막, 즉 터널절연막이 필요하다.
일본공개특허 특개2002-64157호 "반도체 메모리 집적회로 및 그 제조 방법"에는 다중 게이트 절연막을 가지는 종래의 반도체 소자의 제조방법이 개시되어 있다.
도 1 내지 도 5는 다중 게이트 절연막을 가지는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 셀 어레이 영역(Cell), 고전압 영역(HV) 및 저전압 영역(LV)이 구비된 반도체 기판을 준비한다. 상기 셀 어레이 영역(Cell)에 터널 절연막(21a)과 제 1 도전막(22a)을 형성하고, 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)의 각각에 제 1 게이트 절연막(21b) 및 제 2 게이트 절연막(21c)을 형성한다. 터널절연막은 여타의 절연막에 비해서 높은 신뢰성이 요구되기 때문에 상기 터널 절연막(21a)과 상기 제 1 도전막(22a)은 연속해서 형성하는 것이 바람직하다.
도 2 및 도 3을 참조하면, 제 1 게이트 절연막(21b) 및 제 2 게이트 절연막(21c) 상에 제 2 도전막을 형성한다. 상기 제 1 도전막(22a), 제 2 도전막(22b), 상기 제 1 게이트 절연막(21b), 상기 제 2 게이트 절연막(21c) 및 상기 기판을 패터닝하여 트렌치를 형성하고, 상기 트렌치에 절연막을 채워 소자분리막을 형성한다. 통상적으로 상기 소자분리막은 기판의 전면에 절연막을 채운 후 화학적기계적 연마공정에 의해 연마하여 형성할 수 있다. 상기 게이트 절연막들 상에는 도전막 패턴(22)가 형성된다.
도 4를 참조하면, 상기 기판의 전면에 제 3 도전막(24)을 형성하고 상기 셀 어레이 영역(Cell)의 제 3 도전막(24)을 패터닝한다. 셀 어레이 영역(Cell)에서 상기 제 3 도전막은 소자분리막(14) 상에서 분리되게 된다.
도 5를 참조하면, 셀 어레이 영역(Cell)의 전면에 유전막(26)을 형성하고 기판의 전면에 제 4 도전막(24)을 형성한다.
이 방법에서 소자분리막은 자기정렬 소자분리 기술에 의해 형성되는데, 터널절연막 및 게이트 절연막이 소자분리막 형성 이전에 형성되게된다. 터널 절연막은 우수한 신뢰성이 요구되는데 상기 터널 절연막이 소자분리막 형성 이전에 형성되는 경우 절연막을 화학적 기계적 연마하는 동안 압력으로 인해 터널절연막이 물리적인 스트레스를 받을 수 있고, 트렌치를 형성하는 과정 및 트렌치 내에 절연막을 채우 는 과정에서 터널 절연막 가장자리에 식각손상 및 압력에 의한 스트레스를 받을 수도 있다.
다중 게이트 절연막을 가지는 반도체 소자를 제조하는 또다른 종래기술이 미합중국 특허번호 제 6,165,846호 "질소 열처리된 산화막의 게이트 누설 제거 방법"(U.S. Patent No. 6,165,846 "METHOD OF ELIMINATING GATE LEAKAGE IN NITROGEN ANNEALED OXIDES")에 개시되어 있다.
도 6을 참조하면, 이 방법은 먼저 셀 어레이 영역(Cell), 고전압 영역(HV) 및 저전압 영역(LV)이 구비된 반도체 기판을 준비한다. 상기 반도체 기판에 소자분리막(90)을 형성하고, 기판의 전면에 버퍼 절연막(130)을 형성한다. 상기 셀 어레이 영역(Cell)의 버퍼 절연막(130)을 일부분 제거한 후 얇은 터널 절연막(132)을 형성한다.
도 7 및 도 8을 참조하면 셀 어레이 영역(Cell)에 도전막 패턴(140)과 상기 도전막 패턴(140) 상에 유전막(180)을 형성한다. 계속해서 상기 고전압 영역(HV) 및 저전압 영역(LV)에 각각 제 1 게이트 절연막(200') 및 제 2 게이트 절연막(210)을 형성하고, 상기 유전막(180), 상기 제 1 게이트 절연막(200') 및 제 2 게이트 절연막(210) 상에 도전막(220)을 형성한다. 상기 제 1 게이트 절연막(200') 및 제 2 게이트 절연막(210)을 형성하는 방법은 다음 두가지로 설명할 수 있다.
이 방법에 따르면 터널 절연막은 소자분리막이 형성된 이후에 형성되기 때문에 스트레스 또는 식각에 기인하는 손상을 받지 않을 수 있다. 그러나, 소자분리막 형성 이후 고전압 영역(HV) 또는 저전압 영역(LV)에서 절연막의 형성 및 제거가 수 회에 걸쳐 이루어져 제 1 게이트 절연막 및 제 2 게이트 절연막이 형성된다. 이 경우 절연막의 형성 및 제거와 세정공정을 반복하는 동안 소자분리막의 가장자리가 리세스되어 덴트가 형성될 수 있다. 상기 덴트는 기생트랜지스터의 턴-온을 유발하여 험프 현상 등을 일으키는 것으로 알려져 있다. 특히, 고전압 트랜지스터는 항복전압을 높이기 위해서 활성영역의 이온 농도를 낮게 형성하는데, 붕소를 주입하여 웰을 형성하거나 문턱전압을 조절하는 NMOS트랜지스터의 경우 붕소의 분리(segregation)으로 인해 활성영역과 소자분리막과 계면의 이온농도가 낮아져 이 부분에서 문턱전압이 낮은 기생트랜지스터를 형성한다. 이로 인하여 험프가 더 심화되는 결과를 가져온다.
본 발명이 이루고자 하는 기술적 과제는 영역에 따라 신뢰성이 요구되는 게이트 절연막을 제공함과 동시에 덴트의 발생을 최소화할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 소자분리막 형성 전에 주변회로 영역의 게이트 절연막을 형성하고 소자분리막 형성 후 셀 어레이 영역의 게이트 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법 및 이에 의해 제조된 반도체 소자를 제공한다.
이 반도체 소자는 셀 어레이 영역 및 주변 회로 영역이 정의된 기판에 형성된다. 상기 셀 어레이 영역(cell array region)에 셀 활성영역(cell active region)을 한정하는 제 1 소자분리막 및 상기 주변 회로 영역(peripheral circuit region)에 주변 활성영역(peripheral active region)을 한정하는 제 2 소자분리막을 포함한다. 복수의 도전막으로 이루어진 셀 게이트 패턴이 상기 셀 활성영역의 상부를 가로지른다. 복수층의도전막으로 이루어진 주변회로 게이트 패턴이 상기 주변 활성 영역의 상부를 가로지른다. 상기 주변회로 게이트 패턴은 상기 제 2 소자분리막의 측벽의 연장선 상에 정렬된 측벽부를 가진다. 상기 셀 활성영역 상의 셀 게이트 패턴의 최저층과 상기 주변 활성영역 상의 상기 주변회로 게이트 패턴의 최저층은 서로 다른 도전막으로 이루어진다.
이 소자를 제조하는 방법은 셀 어레이 영역 및 주변회로 영역에 각각 적층패턴이 형성된 셀 활성영역 및 주변활성영역을 형성하고 셀 어레이 영역의 적층패턴을 제거한 후 터널절연막을 형성하는 것을 포함한다.
구체적으로, 이 방법은 셀 어레이 영역에 셀 활성영역을 한정하고 주변회로 영역에 주변 활성영역을 한정하는 것을 포함한다. 상기 셀 활성영역 및 상기 주변 활성영역 상에는 각각 절연막, 제 1 도전막 및 하드마스크막을 포함하는 적층패턴이 형성된다. 상기 셀 활성영역 상의 적층패턴을 제거하고, 상기 주변 활성영역 상의 하드마스크막을 제거한다. 상기 셀 활성영역 상에 터널 절연막 및 도전막 패턴을 형성한다. 상기 주변회로 영역의 전면에 제 2 도전막을 형성하고, 상기 셀 어레이 영역의 전면에 유전막 및 제 3 도전막을 형성한다. 상기 제 2 도전막 및 상기 적층패턴을 패터닝하여 상기 주변회로 영역에 주변회로 게이트 전극을 형성하고, 상기 제 3 도전막, 상기 유전막 및 상기 도전막 패턴을 패터닝하여 상기 셀 어레이 영역에 셀 게이트 패턴을 형성한다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
도 9a 및 9b는 본 발명의 제 1 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 반도체 기판에 셀 어레이 영역(Cell), 고전압 영역(HV) 및 저전압 영역(LV)을 획정한다. 상기 셀 어레이 영역(Cell)은 전하가 터널링될 수 있는 터널 절연막이 형성되는 영역이고, 상기 고전압 영역(HV)은 높은 동작전압을 견딜 수 있는 두꺼운 게이트 절연막이 형성되는 영역이고, 상기 저전압 영역(LV)은 빠른 동작속도를 가지는 얇은 게이트 절연막이 형성되는 영역이다.
상기 셀 어레이 영역(Cell)에 제 1 소자분리막(60a)이 형성되고, 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)에 각각 제 2 및 제 3 소자분리막()이 형성된다. 상기 제 1 소자분리막(60a)은 셀 활성영역을 한정하고, 상기 제 2 및 제 3 소자분리막(60a, 60b)은 각각 고전압 활성영역 및 저전압 활성영역을 한정한다. 상기 셀 활성영역의 상부를 가로질러 복수의 제어게이트 전극(74g)이 형성되고, 상기 제어게이트 전극(74g) 및 상기 셀 활성영역 사이에 부유게이트(70f)가 개재되어 있다. 상기 부유게이트(70f)와 상기 제어게이트 전극(74g) 사이에 게이트 층간유전막(72i)이 개재되어 있다. 상기 부유게이트(70f)와 상기 셀 활성영역 사이에는 터널절연막(64)이 형성되어 있다.
상기 부유게이트(70f)는 하부 부유게이트(66f) 및 상부 부유게이트(68f)가 적층된 구조를 가진다. 상기 부유게이트(70f)는 가장자리가 상기 제 1 소자분리막(60a)과 중첩되어 그 측벽이 상기 제 1 소자분리막(60a)의 상부에 위치한다. 상기 하부 부유게이트(66f)의 측벽은 상기 상부 부유게이트(68f)의 측벽에 자기정렬되어 있다. 상기 제 1 소자분리막(60a)에 근접한 상기 셀 활성영역의 가장자리는 리세스될 수 있다. 또한, 상기 제1 소자분리막(60a)에 근접한 상기 터널절연막(64)의 상부면도 상기 셀 활성영역 중앙의 높이보다 낮게 리세스되어 있을 수 있다.
상기 고전압 활성영역 및 상기 저전압 활성영역 상에 각각 고전압 게이트 패턴(76h) 및 저전압 게이트 패턴(76l)이 형성된다. 상기 고전압 게이트 패턴(76h) 및 상기 저전압 게이트 패턴(76l)은 하부 게이트 패턴(56l)과 상부 게이트 패턴(56h)이 적층된 구조를 가진다. 상기 고전압 게이트 패턴(76h)과 상기 고전압 활성영역 사이에 고전압 게이트 절연막(54)이 형성되어 있고, 상기 저전압 게이트 패턴(76l)과 상기 저전압 활성영역 사이에는 저전압 게이트 절연막(52)이 형성되어 있다. 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)에 각각 형성된 제 2 소자분 리막(60b)은 인접한 활성영역보다 높이 돌출된 측벽을 가진다. 상기 하부 게이트 패턴(56l)의 측벽은 인접한 소자분리막의 측벽과 접한다. 따라서, 상기 하부 게이트 패턴(56l)은 활성영역 상에 제한적으로 형성되어 잇다. 그러나, 상기 상부 게이트 패턴(56h)은 연장되어 인접한 소자분리막과 중첩된 부분을 가질 수 있다.
상기 고전압 활성영역과 상기 저전압 활성영역의 가장자리도 리세스될 수 있다. 그러나, 상기 활성영역들의 상부에서 상기 고전압 게이트 절연막과 상기 저전압 게이트 절연막의 상부면은 리세스되지 않는다. 이는 본 발명에서 활성영역의 중앙에 비해 가장자리에서 더 많은 산화가 이루어지기 때문인데, 이에 따라 상기 게이트 절연막의 상부면은 오히려 활성영역 중앙에서의 높이보다 가장자리에서 더 높아질 것이다.
도 10 내지 도 16은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 10을 참조하면, 셀 어레이 영역(Cell), 고전압 영역(HV) 및 저전압 영역(LV)이 획정된 반도체 기판 상에 절연막, 제 1 도전막(56) 및 하드마스크막(58)을 차례로 적층한다.
상기 셀 어레이 영역(Cell)에는 버퍼 절연막, 상기 고전압 영역(HV)에는 고전압 게이트 절연막(54) 및 상기 저전압 영역(LV)에는 저전압 게이트 절연막(52)을 형성한다. 상기 버퍼 절연막(52)은 상기 고전압 게이트 절연막(54)과 동시에 형성되거나, 상기 저전압 게이트 절연막(52)과 동시에 형성될 수도 있다. 상기 버퍼 절연막(52), 상기 고전압 게이트 절연막(54) 및 상기 저전압 게이트 절연막(52)은 소 자분리막이 형성되기 이전이기 때문에 공지된 여러가지 방법을 이용하여 형성할 수 있다. 예컨대, 기판의 전면에 절연막을 형성한 후 상기 셀 어레이 영역(Cell) 및 상기 저전압 영역(LV)의 절연막을 제거하고 다시 기판의 전면에 절연막을 형성하여 상기 고전압 영역(HV)에 두꺼운 고전압 게이트 절연막을 형성할 수 있다. 이와 달리, 기판 상에 고전압 게이트 절연막 및 희생도전막을 형성하고 상기 셀 어레이 영역 및 저전압 영역의 희생도전막과 절연막을 제거한 후 다시 절연막을 형성하여 저전압 게이트 절연막 및 버퍼 절연막을 형성할 수도 있다.
도 11을 참조하면, 자기정렬 얕은 트렌치 소자분리 기술(Self Aligned Shallow Trench Isolation technology)를 적용하여 상기 셀 어레이 영역(Cell)에 제 1 소자분리막(60a)을 형성하고, 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)에 제 2 소자분리막들(60b)을 형성한다. 상기 제 1 소자분리막(60a)은 셀 활성영역을 한정하고, 상기 제 2 소자분리막은 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)에 각각 고전압 활성영역 및 저전압 활성영역을 한정한다. 각 활성영역 상에는 절연막, 제 1 도전막 패턴(56p) 및 하드마스크 패턴(58p)의 적층패턴이 형성된다. 상기 소자분리막들을 형성하는 동안 상기 활성영역들의 가장자리가 중앙보다 더 많이 산화되어 버즈빅과 같이 절연막의 두께가 두꺼워질 수 있다.
도시하지는 않았지만, 상기 절연막을 형성하기 전에 상기 기판에 불순물을 주입하여 채널영역을 형성한다. 일반적으로 셀 어레이 영역의 채널 도우핑 농도가 높고, 고전압 영역 및 저전압 영역과 같은 주변회로 영역의 채널 도우핑 농도는 낮게 형성된다.
도 12를 참조하면, 상기 하드마스크 패턴들(58p)을 제거하고 기판의 전면에 식각 방지막(62)을 형성한다. 상기 식각 방지막(62)은 실리콘 질화막으로 형성할 수 있는데, 상기 실리콘질화막을 형성하기 전에 실리콘산화막을 더 형성할 수도 있다. 계속해서 상기 셀 어레이 영역(Cell)의 식각 방지막(62)을 제거하여 제 1 소자분리막(60a) 및 제 1 도전막 패턴(56p)을 노출시킨다. 상기 제 1 소자분리막(60a)을 리세스하고 상기 제 1 도전막 패턴(56p) 및 상기 버퍼 절연막(52)을 제거하여 상기 셀 활성영역을 노출시킨다. 따라서, 자기정렬 소자분리 기술이 진행되는 동안 물리적 스트레스를 받은 버퍼 절연막이 셀 어레이 영역에서 제거된다. 상기 제 1 소자분리막(60a)은 상기 셀 활성영역의 표면부근까지 리세스시키는 것이 바람직하다. 도시된 것과 같이, 셀 활성영역의 가장자리는 상기 버퍼 절연막(52)이 제거되면서 약간 리세스된 형상을 지닐 것이다.
상기 고전압 영역(HV) 및 상기 저전압 영역(LV)에 형성된 제 1 도전막 패턴(56p)에 이온 주입을 실시하여 영역에 따라 n형 또는 p형으로 도우핑하는 단계를 더 포함할 수도 있다.
도 13을 참조하면, 상기 셀 활성영역에 터널절연막(64)을 형성하고 상기 기판의 전면에 제 2 도전막(66)을 형성한다. 상기 터널절연막(64)은 상기 셀 활성영역의 표면 형상을 따라 형성되어 활성영역 가장자리에서 터널절연막(64)의 상부면은 활성영역 중앙의 터널절연막(64)의 상부면보다 낮게 형성될 수 있다. 상기 터널절연막(64)은 두께가 얇기 때문에 두꺼운 절연막을 형성하는 것에 반해서 활성영역 가장자리에 버즈빅을 거의 형성하지 않거나, 형성하더라도 활성영역의 모서리가 둥 글게 형성될 수 있다.
상기 제 2 도전막(66)은 필요에 따라 상기 제 1 도전막 패턴들(56p)과 도우핑 농도를 다르게 형성할 수도 있다. 즉, 셀 어레이 영역과 주변회로 영역의 도전막을 다르게 형성함으로써 원하는 특성을 가지는 소자들을 형성하는데 선택의 폭을 넓힐 수 있다.
도 14를 참조하면, 상기 고전압 영역(HV)과 상기 저전압 영역(LV)의 상기 제 2 도전막(66) 및 상기 식각 방지막(62)을 제거한다.
도 15를 참조하면, 상기 기판의 전면에 제 3 도전막(68)을 형성한다. 상기 셀 어레이 영역(Cell)의 제 3 도전막(68) 및 제 2 도전막(66)을 순차적으로 패터닝하여 부유게이트 패턴(70)을 형성한다. 상기 부유게이트 패턴(70)은 상기 셀 활성영역을 덮고 그 가장자리는 상기 제 1 소자분리막 상에 중첩되고, 상부 부유게이트 패턴(68p) 및 하부 부유게이트 패턴(66p)으로 구성된다. 상기 하부 부유게이트 패턴(66p)은 상기 상부 부유게이트 패턴(68p)에 자기정렬된다. 상기 기판의 전면에 유전막(72)을 형성하고, 상기 유전막(72) 상에 제 4 도전막(74)을 형성한다.
도 16을 참조하면, 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)의 제 4 도전막 및 게이트 층간유전막을 제거하여 상기 제 3 도전막(68)을 노출시킨다.
계속해서, 상기 셀 어레이 영역(Cell)의 상기 제 4 도전막(74), 상기 유전막(72) 및 상기 부유게이트 패턴(70)을 순차적으로 패터닝하여 상기 셀 활성영역의 상부를 가로지르는 제어게이트 전극과, 상기 제어게이트 전극과 상기 셀 활성영역 사이에 개재된 부유게이트와, 상기 부유게이트와 상기 제어게이트 전극 사이 에 개재된 게이트 층간유전막과, 상기 부유게이트와 상기 셀 활성영역 사이에 개재된 터널절연막을 형성한다.
이상과 같이 본발명에 따르면 고전압 영역 및 저전압 영역에 형성되는 트랜지스터의 게이트 절연막은 소자분리막이 형성되기 이전에 형성된 상태로 트랜지스터가 완성된다. 따라서, 절연막의 제거 및 재형성 과정이 반복되지 않기 때문에 주변회로 영역에서 활성영역 가장자리에 덴트의 형성을 억제할 수 있다.
도 17a 및 도 17b는 본 발명의 제 2 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도 17a 및 도 17b를 참조하면, 반도체 기판에 셀 어레이 영역(Cell), 고전압 영역(HV) 및 저전압 영역(LV)을 획정한다. 상기 셀 어레이 영역(Cell)은 전하가 터널링될 수 있는 터널 절연막이 형성되는 영역이고, 상기 고전압 영역(HV)은 높은 동작전압을 견딜 수 있는 두꺼운 게이트 절연막이 형성되는 영역이고, 상기 저전압 영역(LV)은 빠른 동작속도를 가지는 얇은 게이트 절연막이 형성되는 영역이다.
상기 셀 어레이 영역(Cell)에 제 1 소자분리막(160a)이 형성되고, 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)에 각각 제 2 소자분리막(160b)이 형성된다. 상기 제 1 소자분리막(160a)은 셀 활성영역을 한정하고, 상기 제 2 소자분리막(160b)은 각각 고전압 활성영역 및 저전압 활성영역을 한정한다. 상기 셀 활성영역의 상부를 가로질러 복수의 제어게이트 전극(174g)이 형성되고, 상기 제어게이트 전극(174g) 및 상기 셀 활성영역 사이에 부유게이트(166f)가 개재되어 있다. 상기 부유게이트(166f)와 상기 제어게이트 전극(174g) 사이에 게이트 층간유 전막(172i)이 개재되어 있다. 상기 부유게이트(166f)와 상기 셀 활성영역 사이에는 터널절연막(164)이 형성되어 있다.
상기 부유게이트(166f)는 상기 셀 활성영역 상에 제한적으로 형성된다. 즉, 상기 제 1 소자분리막들(160a) 사이에 상기 부유게이트(166f)가 형성되어 상기 부유게이트의 측벽은 상기 소자분리막의 측벽의 연장선 상에 정렬된다. 다시 말해서, 상기 제 1 소자분리막(160a)은 상기 부유게이트의 측벽을 따라 리세스된 구조라고 볼 수 있다. 상기 제 1 소자분리막(160a)에 근접한 상기 셀 활성영역의 가장자리는 리세스될 수 있다. 또한, 상기 제 1 소자분리막(160a)에 근접한 상기 터널절연막(164)의 상부면도 상기 셀 활성영역 중앙의 높이보다 낮게 리세스되어 있을 수 있다.
상기 고전압 활성영역 및 상기 저전압 활성영역 상에 각각 고전압 게이트 패턴 및 저전압 게이트 패턴이 형성된다. 상기 고전압 게이트 패턴 및 상기 저전압 게이트 패턴은 하부 게이트 패턴(156l), 중간 게이트 패턴(168m) 및 상부 게이트 패턴(174h)이 적층된 구조를 가진다. 상기 고전압 게이트 패턴과 상기 고전압 활성영역 사이에 고전압 게이트 절연막(154)이 형성되어 있고, 상기 저전압 게이트 패턴과 상기 저전압 활성영역 사이에는 저전압 게이트 절연막(152)이 형성되어 있다. 상기 하부 게이트 패턴들(156l)은 활성영역상 에 제한적으로 형성된다. 즉, 상기 하부 게이트 패턴의 측벽은 상기 제 2 소자분리막 측벽의 연장선 상에 정렬된다. 상기 제 2 소자분리막(160b) 또한 상기 하부 게이트 패턴(156l)의 측벽을 따라 리세스된 구조라고 볼 수 있다. 그러나, 상기 상부 게이트 패턴(174h)은 연장되어 인 접한 소자분리막과 중첩된 부분을 가질 수 있다.
상기 고전압 활성영역과 상기 저전압 활성영역의 가장자리도 리세스될 수 있다. 그러나, 상기 활성영역들의 상부에서 상기 고전압 게이트 절연막과 상기 저전압 게이트 절연막의 상부면은 리세스되지 않는다. 또한, 상기 게이트 절연막의 상부면은 오히려 활성영역 중앙에서의 높이보다 가장자리에서 더 높을 수 있다.
도 18 내지 도 24는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 18을 참조하면, 기판(150)에 셀 어레이 영역(Cell), 고전압 영역(HV) 및 저전압 영역(LV)을 획정한다. 상기 셀 어레이 영역(Cell)에 버퍼 절연막(152)을 형성하고, 상기 고전압 영역(HV)에 고전압 게이트 절연막(54)을 형성하고, 상기 저전압 영역(LV)에 저전압 게이트 절연막(152)을 형성한다. 그리고, 상기 절연막들 상에 제 1 도전막(156)을 형성하고, 상기 제 1 도전막(156) 상에 하드마스크막(158)을 형성한다. 제 1 실시예와 같이, 상기 기판에는 불순물이 주입되어 채널확산층이 형성된다.
도 19를 참조하면, 자기정렬 소자분리 기술을 적용하여 상기 셀 어레이 영역(Cell)에 제 1 소자분리막(160a)을 형성하고, 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)에 제 2 소자분리막(160b)을 형성한다. 상기 제 1 소자분리막(160a)은 셀 활성영역을 한정하고, 상기 제 2 소자분리막은 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)에 각각 고전압 활성영역 및 저전압 활성영역을 형성한다. 각각의 활성영역에는 절연막 상에 제 1 도전막 패턴(156p) 및 하드마스 크 패턴(158p)이 적층된 적층패턴이 형성된다.
도 20을 참조하면, 상기 하드마스크 패턴(158p)을 제거하여 상기 제 1 도전막 패턴(156p)을 노출시킨다. 상기 제 1 도전막 패턴(156p)은 영역에 따라 다른 도전형을 가지도록 도우핑할 수도 있다. 계속해서, 상기 기판의 전면에 식각 방지막(162)을 형성하고, 상기 셀 어레이 영역(Cell)의 식각방지막을 제거한다. 상기 식각 방지막(162)은 실리콘질화막으로 형성할 수 있고, 실리콘질화막을 형성하기 전에 실리콘산화막을 더 형성할 수도 있다.
도 21을 참조하면, 상기 셀 어레이 영역(Cell)의 제 1 도전막 패턴(156p)과 버퍼 산화막(152)을 제거한다. 이어서, 상기 셀 활성영역에 터널절연막(164)을 형성하고 상기 기판의 전면에 제 2 도전막(166)을 형성한다. 상기 제 2 도전막(166)은 상기 제 1 도전막과 물질이나 도우핑 농도등이 다르게 형성될 수 있다. 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)의 상기 제 2 도전막(166)을 제거하여 상기 식각 방지막(162)을 노출시킨다.
도 22를 참조하면, 상기 식각 방지막(162)을 제거하고, 상기 기판(150)의 전면에 제 3 도전막(168)을 형성한다.
도 23을 참조하면, 화학적기계적 연마공정을 이용하여 상기 제 1 소자분리막(160a) 및 상기 제 2 소자분리막(160b)이 노출될 때까지 상기 제 3 도전막(168) 및 상기 제 2 도전막(166)을 연마한다. 상기 제 3 도전막(168)은 화학적기계적 연마공정의 희생도전막 역할을 한다. 그 결과, 상기 셀 활성영역을 덮는 부유게이트 패턴(166p)이 형성된다. 도시된 것과 같이, 상기 고전압 활성영역 및 상기 저전압 활성영역 상의 상기 제 1 도전막 패턴들(156p) 상에 상기 제 3 도전막(168)이 잔존하여 제 3 도전막 패턴(168r)을 형성할 수도 있다.
도 24를 참조하면, 상기 제 1 소자분리막(160a) 및 상기 제 2 소자분리막(160b)을 리세스시키어 상기 부유게이트 패턴(166p)의 측벽을 노출시키고, 상기 제 1 도전막 패턴(156p)의 측벽을 노출시킨다. 계속해서, 상기 기판의 전면에 유전막(172)을 형성하고, 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)의 상기 게이트 층간유전막(172)을 제거한다. 상기 기판의 전면에 제 4 도전막(174)을 형성한다.
이어서 상기 셀 어레이 영역의 상기 제 4 도전막(174), 상기 유전막(172), 상기 부유게이트 패턴(166p)을 순차적으로 패터닝하여 상기 셀 활성영역의 상부를 가로지르는 제어게이트 전극(174g)과, 상기 제어게이트 전극(174g) 및 상기 셀 활성영역 사이에 개재된 부유게이트(166f)와, 상기 부유게이트(166f)와 상기 제어게이트 전극(174g) 사이의 게이트 층간유전막(172i), 및 상기 부유게이트(166f)와 상기 셀 활성영역 사이의 터널절연막(164)을 형성한다. 또한, 상기 고전압 영역(HV) 및 상기 저전압 영역(LV)의 상기 제 4 도전막(174), 상기 제 3 도전막 패턴(168r) 및 상기 제 1 도전막 패턴(156p)을 순차적으로 패터닝하여 하부 게이트 패턴(156l)과, 상부 게이트 패턴(174h), 및 상기 하부 게이트 패턴(156l) 상에 형성되어 상기 상부 게이트 패턴(174h)과 상기 하부 게이트 패턴(156l) 사이에 개재된 중간 게이트 패턴(168m)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 자기정렬 소자분리 기술을 적용함에 있어서, 영역에 따라 게이트 절연막을 소자분리막 형성 이전에 형성하거나, 소자분리막 형성 이후에 형성할 수 있다. 따라서, 게이트 절연막의 신뢰성이 요구되는 영역은 품질이 우수한 게이트 절연막을 형성할 수 있고, 덴트에 의한 트랜지스터의 이상동작이 우려되는 영역은 덴트의 형성을 억제할 수 있다.
특히, 플래시 메모리 소자의 경우 셀 트랜지스터의 터널절연막은 정보저장 효율을 위해서 우수한 신뢰성이 요구되고, 고전압 NMOS트랜지스터는 덴트에 의한 험프현상이 억제되는 것이 요구되는데, 본 발명을 적용하는 경우 이들 두가지 요구에 부합되는 소자를 형성할 수가 있다.
Claims (25)
- 셀 어레이 영역 및 주변 회로 영역이 정의된 기판;상기 셀 어레이 영역(cell array region)에 셀 활성영역(cell active region)을 한정하는 제 1 소자분리막 및 상기 주변 회로 영역(peripheral circuit region)에 주변 활성영역(peripheral active region)을 한정하는 제 2 소자분리막;상기 셀 활성영역의 상부를 가로지르며, 복수의 도전막으로 이루어진 셀 게이트 패턴; 및상기 제 2 소자분리막의 측벽의 연장선 상에 정렬된 측벽부를 가지고 상기 주변 활성영역의 상부를 가로지르며, 복수층의 도전막으로 이루어진 주변회로 게이트 패턴을 포함하되,상기 셀 활성영역 상의 셀 게이트 패턴의 최저층과 상기 주변 활성영역 상의 상기 주변회로 게이트 패턴의 최저층은 서로 다른 도전막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 셀 활성영역과 상기 셀 게이트 패턴 사이에 개재된 터널 절연막; 및상기 주변 활성영역과 상기 주변회로 게이트 패턴 사이에 개재된 게이트 절연막을 더 포함하되,상기 터널절연막 상부면의 높이는 상기 셀 활성영역 중앙 부분보다 가장자리 부분에서 낮고, 상기 게이트 절연막 상부면의 높이는 상기 주변 활성영역의 중앙부분보다 가장자리 부분에서 높은 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 셀 게이트 패턴과 중첩된 부분의 제1 소자분리막의 높이는 상기 주변회로 게이트 전극과 중첩된 부분의 제 2 소자분리막의 높이보다 낮은 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 주변회로 게이트 패턴은,상기 주변 활성영역 상에 형성되고, 상기 제 2 소자분리막 측벽의 연장선 상에 정렬된 측벽을 가지는 하부 게이트 패턴;및상기 하부 게이트 패턴 상에 형성된 상부 게이트 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 제 2 소자분리막은 상기 주변회로 활성영역보다 높이 돌출된 측벽을 가지되, 상기 하부 게이트 패턴의 측벽은 상기 제 2 소자분리막의 돌출된 측벽과 접하는 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 셀 게이트 패턴은상기 셀 활성영역 상에 형성되고, 상기 제 1 소자분리막과 중첩된 가장자리 부분을 가지는 부유게이트;상기 부유게이트 상에 형성된 게이트 층간 유전막(inter-gate dielectric layer);및상기 게이트 층간 유전막 상에 형성된 제어게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 부유게이트는 하부 부유게이트 및 상부 부유게이트가 적층된 구조인 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 하부 게이트 패턴 상에 정렬되고, 상기 하부 게이트 패턴 및 상기 상부 게이트 패턴 사이에 게재된 중간 게이트 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 8 항에 있어서,상기 셀 게이트 패턴은상기 셀 활성영역 상에 형성되고, 상기 제 1 소자분리막 측벽의 연장선 상에 정렬된 측벽을 가지는 부유게이트;상기 부유게이트 상에 형성된 게이트 층간 유전막(inter-gate dielectric layer);및상기 게이트 층간 유전막 상에 형성된 제어게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
- 셀 어레이 영역 및 주변 회로 영역이 정의된 기판;상기 셀 어레이 영역(cell array region)에 셀 활성영역(cell active region)을 한정하는 제 1 소자분리막;상기 주변 회로 영역(peripheral circuit region)에 주변 활성영역(peripheral active region)을 한정하되, 상기 주변 활성영역 보다 높이 돌출된 측벽을 가지는 제 2 소자분리막;상기 셀 활성영역의 상부를 가로지르는 셀 게이트 패턴; 및상기 주변 활성영역의 상부를 가로지르는 주변회로 게이트 패턴을 포함하되,상기 셀 게이트 패턴 및 상기 주변회로 게이트 패턴은 복수층의 도전막으로 구성되고, 상기 셀 활성영역 상의 셀 게이트 패턴의 최저층과 상기 주변 활성영역 상의 상기 주변회로 게이트 패턴의 최저층은 서로 다른 도전막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 주변회로 게이트 패턴은,상기 주변 활성영역 상에 형성되고, 상기 제 2 소자분리막의 돌출된 측벽과 접하는 측벽을 가지는 하부 게이트 패턴;및상기 하부 게이트 패턴 상에 형성된 상부 게이트 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 11 항에 있어서,상기 셀 게이트 패턴은상기 셀 활성영역 상에 형성되고, 상기 제 1 소자분리막과 중첩된 가장자리 부분을 가지는 부유게이트;상기 부유게이트 상에 형성된 게이트 층간 유전막(inter-gate dielectric layer);및상기 게이트 층간 유전막 상에 형성된 제어게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 12 항에 있어서,상기 부유게이트는 하부 부유게이트 및 상부 부유게이트가 적층된 구조인 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 셀 활성영역과 상기 셀 게이트 패턴 사이에 개재된 터널 절연막; 및상기 주변 활성영역과 상기 주변회로 게이트 패턴 사이에 개재된 게이트 절연막을 더 포함하되,상기 터널절연막의 상부면은 상기 셀 활성영역 중앙 부분보다 가장자리 부분에서 낮고, 상기 게이트 절연막은 상기 주변 활성영역의 중앙부분보다 가장자리 부분에서 높은 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 셀 게이트 패턴과 중첩된 부분의 제1 소자분리막의 높이는 상기 주변회로 게이트 전극과 중첩된 부분의 제 2 소자분리막의 높이보다 낮은 것을 특징으로 하는 반도체 소자.
- 셀 어레이 영역 및 주변 회로 영역이 정의된 기판;상기 셀 어레이 영역(cell array region)에 셀 활성영역(cell active region)을 한정하는 제 1 소자분리막 및 상기 주변 회로 영역(peripheral circuit region)에 주변 활성영역(peripheral active region)을 한정하는 제 2 소자분리막;상기 제 1 소자분리막 측벽의 연장선 상에 정렬된 측벽부를 가지고, 상기 셀 활성영역의 상부를 가로지르며, 복수의 도전막으로 이루어진 셀 게이트 패턴; 및상기 제 2 소자분리막 측벽의 연장선 상에 정렬된 측벽부를 가지고 상기 주 변 활성영역의 상부를 가로지르며, 복수층의 도전막으로 이루어진 주변회로 게이트 패턴을 포함하되,상기 셀 활성영역 상의 셀 게이트 패턴의 최저층과 상기 주변 활성영역 상의 상기 주변회로 게이트 패턴의 최저층은 서로 다른 도전막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 셀 활성영역과 상기 셀 게이트 패턴 사이에 개재된 터널 절연막; 및상기 주변 활성영역과 상기 주변회로 게이트 패턴 사이에 개재된 게이트 절연막을 더 포함하되,상기 터널절연막 상부면의 높이는 상기 셀 활성영역 중앙 부분보다 가장자리 부분에서 낮고, 상기 게이트 절연막 상부면의 높이는 상기 주변 활성영역의 중앙부분보다 가장자리 부분에서 높은 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 셀 게이트 패턴과 중첩된 부분의 제1 소자분리막의 높이는 상기 주변회로 게이트 전극과 중첩된 부분의 제 2 소자분리막의 높이보다 낮은 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 하부 게이트 패턴 상에 정렬되고, 상기 하부 게이트 패턴 및 상기 상부 게이트 패턴 사이에 게재된 중간 게이트 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 19 항에 있어서,상기 셀 게이트 패턴은상기 셀 활성영역 상에 형성되고, 상기 제 1 소자분리막 측벽의 연장선 상에 정렬된 측벽을 가지는 부유게이트;상기 부유게이트 상에 형성된 게이트 층간 유전막(inter-gate dielectric layer);및상기 게이트 층간 유전막 상에 형성된 제어게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
- 셀 어레이 영역에 셀 활성영역을 한정하고 주변회로 영역에 주변 활성영역을 한정함과 동시에 상기 셀 활성영역 및 상기 주변 활성영역 상에 각각 절연막, 제 1 도전막 및 하드마스크막을 포함하는 적층패턴을 형성하는 단계;상기 셀 활성영역 상의 적층패턴을 제거하고, 상기 주변 활성영역 상의 하드마스크막을 제거하는 단계;상기 셀 활성영역 상에 터널 절연막 및 도전막 패턴을 형성하는 단계;상기 주변회로 영역의 전면에 제 2 도전막을 형성하는 단계;상기 셀 어레이 영역의 전면에 유전막 및 제 3 도전막을 형성하는 단계;상기 제 2 도전막 및 상기 적층패턴을 패터닝하여 상기 주변회로 영역에 주변회로 게이트 전극을 형성하고, 상기 제 3 도전막, 상기 유전막 및 상기 도전막 패턴을 패터닝하여 상기 셀 어레이 영역에 셀 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 21 항에 있어서,상기 적층패턴을 형성하는 단계는,기판의 전면에 제 1 절연막, 제 1 도전막 및 하드마스크막을 적층하는 단계;상기 하드마스크막, 제 1 도전막, 상기 제 1 절연막 및 상기 기판을 패터닝하여 셀 어레이 영역에 셀 활성영역을 한정하는 제 1 트렌치 및 주변회로 영역에 주변 활성영역을 한정하는 제 2 트렌치를 형성하는 단계; 및상기 제 1 트렌치 및 상기 제 2 트렌치 내에 각각 채워진 제 1 소자분리막 및 제 2 소자분리막을 형성하되, 상기 제 1 소자분리막 및 상기 제 2 소자분리막은 상기 기판보다 높이 돌출되어 패터닝된 제 1 도전막의 측벽에 접하는 측벽을 가지도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 22 항에 있어서,상기 셀 활성영역 상의 적층패턴을 제거하는 단계에서 상기 제 1 소자분리막의 돌출부분을 리세스하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 23 항에 있어서,상기 도전막 패턴 및 상기 제 2 도전막을 형성하는 단계는,상기 셀 어레이 영역의 전면에 제 4 도전막을 형성하는 단계;상기 기판의 전면에 제 2 도전막을 형성하는 단계; 및상기 셀 어레이 영역의 제 2 도전막 및 제 4 도전막을 패터닝하여 상기 셀 활성영역을 덮는 도전막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 21 항에 있어서,상기 도전막 패턴을 형성하는 단계는,상기 셀 어레이 영역의 전면을 덮는 제 4 도전막을 형성하는 단계;및상기 제 4 도전막을 리세스시키어 상기 셀 활성영역을 덮고 그 측벽이 상기 제 1 소자분리막의 돌출된 측벽과 접하는 도전막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
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