KR100789409B1 - 이이피롬 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 이이피롬 소자 및 그 제조방법에 관한 것으로, 본 발명은 소자분리막에 의해 활성영역이 구분되는 기판을 포함한다. 상기 기판에서 일직선 형태로 연장되고, 메모리 게이트로 구성된 제1 및 제2 센스라인을 포함한다. 상기 기판에서 상기 제1 및 제2 센스라인과 평행하게 연장되고, 선택 게이트로 구성된 제1 및 제2 워드라인들을 포함한다. 상기 기판에서 상기 제1 및 제2 센스라인의 연장방향을 가로지르는 방향으로 연장되고 상기 제1 및 제2 워드라인의 일부까지 확장되어, 상기 메모리 게이트를 불연속적으로 전기적으로 고립시키고 상기 선택 게이트를 단차진 구조로 만드는 분리영역을 포함한다.
반도체, 불휘발성 메모리, 이이피롬 소자, 플로팅 게이트

Description

이이피롬 소자 및 그 제조방법{EEPROM DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a는 종래 기술에 따른 이이피롬 소자를 도시한 평면도.
도 1b는 도 1a의 Ⅰ-Ⅰ선을 절개한 단면도.
도 1c는 도 1a의 Ⅱ-Ⅱ선을 절개한 단면도.
도 1d는 도 1a의 Ⅲ-Ⅲ선을 절개한 단면도.
도 2a는 본 발명의 실시예에 따른 이이피롬 소자를 도시한 평면도.
도 2b는 도 2a의 Ⅰ-Ⅰ선을 절개한 단면도.
도 2c는 도 2a의 Ⅱ-Ⅱ선을 절개한 단면도.
도 2d는 도 2a의 Ⅲ-Ⅲ선을 절개한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 이이피롬 소자의 제조방법을 나타내는 것으로서, 도 2a의 Ⅰ-Ⅰ선을 절개한 공정별 단면도.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 이이피롬 소자의 제조방법을 나타내는 것으로서, 도 2a의 Ⅱ-Ⅱ선을 절개한 공정별 단면도.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 이이피롬 소자의 제조방법을 나타내는 것으로서, 도 2a의 Ⅲ-Ⅲ선을 절개한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
100; 이이피롬 소자 110; 기판
120; 소자분리막 130; 활성영역
140; 제1 불순물 접합영역 150; 터널 산화막
160; 비트라인 콘택 170; 플로팅 게이트 분리영역
180; 게이트 산화막 190; 제3 불순물 접합영역
200; 제2 불순물 접합영역 300; 선택 게이트
310; 제1 전도체막 311; 플로팅 게이트
320; 절연체막 321; 게이트 층간절연막
330; 제2 전도체막 331; 컨트롤 게이트
400; 워드라인 500; 메모리 게이트
600; 센스라인 800; 센스라인 형성영역
900; 워드라인 형성영역
본 발명은 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 이이피롬 소자 및 그 제조방법에 관한 것이다.
이이피롬(EEPROM; Electrically Erasable Programmable Read Only Memory) 소자는 전기적으로 프로그램 및 소거가 가능한 것으로서, 전원공급이 중단되더라도 저장된 데이터를 잃지 않는 불휘발성 메모리 소자이다. 특히, FLOTOX(Floating gate tunnel oxide)형 이이피롬 소자는 2개의 트랜지스터, 즉 선택 트랜지스터와 메모리 트랜지스터가 1개의 셀을 이룬다. 메모리 트랜지스터에는 플로팅 게이트를 구비하며, 파울러-노드하임 터널링(FN tunneling) 현상에 의해 플로팅 게이트에 전자를 주입하거나 방출시키므로써 데이터를 저장한다. 이러한 FLOTOX형 이이피롬 소자는 예를 들어 스마트 카드에 채택되어 사용자 정보 및 거래 정보를 저장하는데 쓰인다.
도 1a는 종래 기술에 따른 이이피롬 소자를 도시한 평면도이다. 도 1a를 참조하면, 종래 기술에 따른 이이피롬 소자(10)는 기판(11)에 활성영역(13)과, 활성영역(13)을 한정하는 소자분리막(12)이 형성된다. 워드라인(40)과 센스라인(60)이 기판(11)의 활성영역(13)을 Y 방향으로 가로질러 배치되어 있다. 센스라인(60)은 기판(11)에서 Y 방향으로 연장된 공통 소오스(14)를 중심으로 좌우로 배치되며, 센스라인(50)의 하부에는 터널 산화막들(15)이 배치된다. 활성영역(13)에서 워드라인(40)의 측면에 비트라인 콘택(16)이 형성된다. 기판(11)의 소자분리막(12) 상에는 플로팅 게이트 고립(floating gate isolation)을 위한 플로팅 게이트 분리영역(17)이 X 방향으로 연장되어 있다. 플로팅 게이트 분리영역(17)이란 이이피로 소자를 형성하는데 있어서 플로팅 게이트를 구성하는 전도체막이 형성되지 않은 영역을 말한다.
도 1b는 도 1a의 Ⅰ-Ⅰ선을 절개한 단면도이다. 도 1b를 참조하면, 기판(11) 상에 게이트 산화막(18)이 형성되고, 게이트 산화막(18) 상에 가령 주지된 자기정렬 에칭공정에 의해 형성된 워드라인(40)과 센스라인(60)이 배치된다. 센스라 인(60)은 플로팅 게이트(31)와 컨트롤 게이트(33)가 게이트 층간절연막(32)을 사이에 두고 적층된 메모리 게이트(50)를 포함하며, 플로팅 게이트(31)에 정보가 저장된다. 센스라인(60)의 플로팅 게이트(31)의 하부에는 게이트 산화막(18)에 비해 얇은 두께의 터널 산화막(15)이 형성된다. 워드라인(40)은 플로팅 게이트(31)와 컨트롤 게이트(33)가 게이트 층간절연막(32)을 사이에 두고 적층된 선택 게이트(30)를 포함하며, 소정영역에서 플로팅 게이트(31)와 컨트롤 게이트(33)는 전기적으로 연결된다. 기판(11)에는 불순물 접합영역(14,19,20)이 형성된다.
도 1c는 도 1a의 Ⅱ-Ⅱ선을 절개한 단면도이고, 도 1d는 도 1a의 Ⅲ-Ⅲ을 절개한 단면도이다. 도 1c 및 도 1d를 참조하면, 센스라인(60)의 플로팅 게이트(31)는 소자분리막(120) 상에서 제거되어 있다. 즉, 플로팅 게이트 분리영역(17)에 의해 센스라인(60)의 플로팅 게이트(31)가 분리되어 있다.
도 1a를 다시 참조하면, 종래의 이이피롬 소자(10)는 센스라인(60)을 이루는 플로팅 게이트(도 1c의 31)의 분리를 위해 센스라인(60)이 요철모양으로 형성되어 있다. 이에 따라, 플로팅 게이트 분리영역(17)에 위치하는 센스라인(60)의 폭(도 1c의 W2)은 활성영역(13) 상에 형성된 센스라인(60)의 폭(도 1b의 W1)에 비해 작게 형성된다. 센스라인(60)이 요철모양으로 형성되기 때문에 센스라인(60)과 플로팅 게이트 분리영역(17)이 겹치는 부분에서의 게이트 층간절연막(도 1c의 32)은 그 면적이 감소하게 된다.
이와 같은 게이트 층간절연막(도 1c의 32)의 면적 감소로 인하여 이이피롬 소자(10)의 프로그램 및 소거 동작의 커플링비(coupling ratio)가 감소하여 프로그램 및 소거의 효율이 감소하게 된다. 이러한 현상은 이이피롬 소자(10)의 크기축소 추세에 의해 더욱 심해지는 경향이 있다. 이이피롬 소자(10)의 크기축소 경향은 플로팅 게이트 분리영역(17)과 센스라인(60)과의 오정렬을 야기하기도 한다. 이와 같이, 종래의 이이피롬 소자(10)는 오정렬 취약지점(80)과, 오정렬 취약과 더불어 프로그램/소거의 효율이 저하되는 지점(90)이 다수 존재한다.
본 발명은 상술한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 셀 크기의 증가없이 프로그램/소거 효율을 향상시킬 수 있는 이이피롬 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 셀 크기의 증가없이 오정렬 공정마진을 높일 수 있는 이이피롬 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 이이피롬 소자 및 그 제조방법은 센스라인을 일직선 형태로 개선시켜 프로그램/소거 효율을 향상시킬 수 있는 것을 특징으로 한다. 본 발명에 따른 이이피롬 소자 및 그 제조방법은 플로팅 게이트 분리영역을 공통 소오스를 중심으로 마주보는 두 셀을 연결시키고 워드라인까지 확장시켜 오정렬 공정마진을 향상시킬 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 이이피롬 소자는, 제1 방향으로 연장된 제1 불순물 접합 영역을 가지는 기판과; 상기 제1 방향으로 연장되어 상기 제1 불순물 접합 영역의 양측으로 배치되고, 제1 게이트 층간절연막을 사이에 두고 제1 플로팅 게이트와 제1 컨트롤 게이트가 적층된 선택 게이트를 구비하며, 상기 제1 게이트 층간절연막 및 제1 컨트롤 게이트는 단차진 형태를 갖는 워드라인과; 상기 제1 방향으로 연장되고 상기 제1 불순물 접합 영역과 상기 워드라인 사이에 배치되고, 제2 게이트 층간절연막을 사이에 두고 제2 플로팅 게이트와 제2 컨트롤 게이트가 적층된 메모리 게이트를 구비하며, 상기 제2 플로팅 게이트는 상기 제1 방향으로 불연속적으로 형성된 센스라인을 포함하는 것을 특징으로 한다.
본 일 실시예의 이이피롬 소자에 있어서, 상기 제1 및 제2 플로팅 게이트는 동일한 제1 전도체막으로 구성되고, 상기 제1 및 제2 게이트 층간절연막은 동일한 절연체막으로 동일하게 구성되고, 상기 제1 및 제2 컨트롤 게이트는 동일한 제2 전도체막으로 구성된다.
본 일 실시예의 이이피롬 소자에 있어서, 상기 센스라인의 하부에 제1 접합영역과 제2 접합영역으로 구성된 제2 불순물 접합영역을 더 포함하고, 상기 제1 및 제2 접합영역 중 어느 하나는 다른 하나에 비해 고농도 불순물을 포함한다.
본 일 실시예의 이이피롬 소자에 있어서, 상기 제2 불순물 접합영역과 접촉하며 상기 제2 플로팅 게이트로의 전자의 터널링이 일어나는 터널 산화막을 더 포함한다.
본 일 실시예의 이이피롬 소자에 있어서, 상기 워드라인의 일측의 기판에 비트라인 콘택과 전기적으로 연결되는 제3 불순물 접합영역을 더 포함한다.
본 일 실시예의 이이피롬 소자에 있어서, 상기 제1 게이트 층간절연막은 상기 제1 플로팅 게이트의 상면 및 측면 상에 형성된 계단형 구조이고, 상기 제1 컨트롤 게이트는 상기 제1 게이트 층간절연막 상에 형성된 'ㄱ' 형 구조이다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 이이피롬 소자는, 제1 방향으로 연장된 공통 소오스가 형성된 기판과; 상기 기판에서 상기 제1 방향으로 연장되고, 상기 공통 소오스의 양측에 배치되고, 제1 플로팅 게이트와 제1 게이트 층간절연막과 제1 컨트롤 게이트가 적층된 센스라인들과; 상기 기판에서 상기 제1 방향으로 연장되고, 제2 플로팅 게이트와 제2 게이트 층간절연막과 제2 컨트롤 게이트가 적층된 워드라인들과; 상기 공통 소오스로부터 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 플로팅 게이트의 전부와 상기 제2 플로팅 게이트의 일부가 제거된 부분으로 정의되어 상기 제1 플로팅 게이트를 불연속적으로 전기적으로 고립시키고, 상기 제2 게이트 층간절연막 및 제2 컨트롤 게이트를 단차지게 하는 플로팅 게이트 분리영역을 포함하는 것을 특징으로 한다.
본 다른 실시예의 이이피롬 소자에 있어서, 상기 제2 게이트 층간절연막은 계단 형태이고, 상기 제2 컨트롤 게이트는 'ㄱ' 형태이다.
본 다른 실시예의 이이피롬 소자에 있어서, 상기 센스라인 하부에 상기 제1 플로팅 게이트와 전기적으로 연결되는 터널 산화막 및 플로팅 접합 영역을 더 포함한다.
본 다른 실시예의 이이피롬 소자에 있어서, 상기 워드라인의 일측의 기판에 비트라인 콘택과 전기적으로 연결되는 드레인을 더 포함한다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 이이피롬 소자는, 소자분리막에 의해 활성영역이 구분되는 기판과; 상기 기판에서 일직선 형태로 연장되고, 메모리 게이트로 구성된 제1 및 제2 센스라인과; 상기 기판에서 상기 제1 및 제2 센스라인과 평행하게 연장되고, 선택 게이트로 구성된 제1 및 제2 워드라인들과; 상기 기판에서 상기 제1 및 제2 센스라인의 연장방향을 가로지르는 방향으로 연장되고 상기 제1 및 제2 워드라인의 일부까지 확장되어, 상기 메모리 게이트를 불연속적으로 전기적으로 고립시키고 상기 선택 게이트를 단차진 구조로 만드는 분리영역을 포함하는 것을 특징으로 한다.
본 또 다른 실시예의 이이피롬 소자에 있어서, 상기 분리영역은 상기 소자분리막 상에서 상기 메모리 게이트 및 선택 게이트를 구성하는 전도체가 일부 제거되어 정의된다.
본 또 다른 실시예의 이이피롬 소자에 있어서, 상기 기판은 상기 제1 및 제2 센스라인 사이의 활성영역에 공통 소오스를 포함하고, 상기 분리영역은 상기 공통 소오스를 가로지른다.
본 또 다른 실시예의 이이피롬 소자에 있어서, 상기 분리영역은 상기 소자분리막 상에 위치한다.
본 또 다른 실시예의 이이피롬 소자에 있어서, 상기 기판은 상기 메모리 게이트 하부의 활성영역에 고농도 불순물 영역과 저농도 불순물 영역으로 구성된 플로팅 접합 영역과, 상기 플로팅 접합 영역과 상기 메모리 게이트 사이에 전자의 터널링 경로를 제공하는 터널 산화막을 포함한다.
본 또 다른 실시예의 이이피롬 소자에 있어서, 상기 기판은 상기 활성영역에 비트라인 콘택을 포함하고, 상기 선택 게이트의 일측면 하부의 활성영역에 상기 비트라인 콘택과 전기적으로 연결되는 드레인을 포함한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 이이피롬 소자의 제조방법은, 센스라인 형성영역과 워드라인 형성영역으로 구분되는 기판을 제공하는 단계와; 상기 기판 상에 게이트 산화막을 형성하는 단계와; 상기 센스라인 형성영역에 터널 산화막을 형성하는 단계와; 상기 센스라인 형성영역을 가로질러 상기 워드라인 형성영역의 일부까지 연장되고 상기 센스라인의 플로팅 게이트를 전기적으로 고립시키는 플로팅 게이트 분리영역을 정의하는 제1 전도체막을 상기 기판에 형성하는 단계와; 상기 기판 상에 절연체막과 제2 전도체막을 형성하는 단계와; 상기 제2 전도체막과 절연체막 및 제1 전도체막을 패터닝하여 센스라인 형성영역에는 센스라인을 형성하고 상기 워드라인 형성영역에는 워드라인을 형성하되, 상기 플로팅 게이트 분리영역에 형성되는 센스라인은 상기 절연체막 및 제2 전도체막이 적층된 구조로 형성하고, 상기 분리영역에 형성되는 워드라인은 상기 제1 전도체막 상에 절연체막 및 제2 전도체막이 단차지게 적층된 구조로 형성하는 단계와; 상기 기판에 제1 내지 제3 불순물 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 일 실시예의 이이피롬 소자의 제조방법에 있어서, 상기 플로팅 게이트 분리영역을 정의하는 제1 전도체막을 형성하는 단계는: 상기 기판 상에 전도체를 형성하는 단계와; 상기 전도체를 패터닝하여 상기 센스라인 형성영역에 형성된 전도 체를 제거하고 상기 워드라인 형성영역에 형성된 전도체의 일부를 제거하는 단계를 포함한다.
본 일 실시예의 이이피롬 소자의 제조방법에 있어서, 상기 기판은 상기 센스라인 형성영역 사이에 활성영역을 포함하고, 상기 플로팅 게이트 분리영역은 상기 활성영역을 가로지른다.
본 일 실시예의 이이피롬 소자의 제조방법에 있어서, 상기 제1 내지 제3 불순물 접합영역을 형성하는 단계는: 상기 센스라인 사이의 기판에 제1 불순물 접합영역을 형성하는 단계와; 상기 센스라인 하부의 기판에 제1 불순물 영역을 형성하고, 상기 센스라인 및 워드라인 사이의 기판에 상기 제1 불순물 영역과 연결되는 제2 불순물 영역을 형성하여 상기 제1 및 제2 불순물 영역으로 구성된 제2 불순물 접합영역을 형성하는 단계와; 상기 워드라인의 일측면 하부의 기판에 제3 불순물 접합영역을 형성하는 단계를 포함한다.
본 일 실시예의 이이피롬 소자의 제조방법에 있어서, 상기 제1 불순물 영역은 상기 터널 산화막을 형성하는 단계에서 형성하고, 상기 제2 불순물 영역은 상기 제1 내지 제3 불순물 접합영역을 형성하는 단계에서 형성한다.
본 일 실시예의 이이피롬 소자의 제조방법에 있어서, 상기 제1 불순물 영역은 상기 제2 불순물 영역에 비해 고농도의 불순물 영역이다.
본 일 실시예의 이이피롬 소자의 제조방법에 있어서, 상기 제1 전도체막 상에 절연체막 및 제2 전도체막이 단차지게 적층된 구조로 형성하는 단계는: 상기 워드라인 형성영역에서 상기 제1 전도체막의 상면 및 측면 상에 상기 절연체막을 계 단 형태로 형성하고, 상기 절연체막 상에 상기 제2 도전체막을 'ㄱ' 형태로 형성하는 단계를 포함한다.
본 일 실시예의 이이피롬 소자의 제조방법에 있어서, 상기 센스라인은 상기 기판에서 상기 분리영역의 연장방향과 직교하는 방향으로 일직선 형태로 형성한다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 이이피롬 소자의 제조방법은, 센스라인 형성영역과 워드라인 형성영역이 구분되는 기판을 제공하는 단계와; 상기 기판 상에 게이트 산화막을 형성하는 단계와; 상기 센스라인 형성영역에 상기 게이트 산화막에 비해 얇은 두께를 갖는 터널 산화막과, 상기 터널 산화막 하부에 제1 불순물 영역을 형성하는 단계와; 상기 기판 상에 제1 전도체막을 형성하는 단계와; 상기 제1 전도체막을 패터닝하여 상기 센스라인 형성영역에서는 기판을 전부 노출시키고 상기 워드라인 형성영역에서는 기판의 일부를 노출시키는 제1 전도체막 패턴을 형성하는 단계와; 상기 제1 전도체막 패턴이 형성된 기판 상에 절연체막과 제2 전도체막을 형성하는 단계와; 상기 제1 전도체막 패턴과 절연체막 및 제2 전도체막을 패터닝하여, 상기 기판이 전부 노출된 상기 센스라인 형성영역에는 상기 절연체막 및 제2 전도체막이 적층된 센스라인을 형성하고, 상기 기판이 일부 노출된 상기 워드라인 형성영역에는 상기 제1 전도체막의 상면 및 측면에 계단 형태로 적층된 절연체막과 'ㄱ' 형태로 단차지게 적층된 워드라인을 형성하는 단계와; 상기 센스라인 사이의 기판에는 공통 소오스를 형성하고, 상기 센스라인 및 워드라인 사이의 기판에는 상기 제1 불순물 영역과 연결되는 제2 불순물 영역을 형성하여 플로팅 접합영역을 형성하고, 상기 워드라인의 하부의 기판에는 드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 다른 실시예의 이이피롬 소자의 제조방법에 있어서, 상기 제1 불순물 영역은 상기 제2 불순물 영역에 비해 고농도의 불순물 영역이다.
본 다른 실시예의 이이피롬 소자의 제조방법에 있어서, 상기 센스라인은 상기 기판에서 일방향으로 직선적으로 연장된다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 이이피롬 소자의 제조방법은, 활성영역과 소자분리막이 형성된 기판을 제공하는 단계와; 상기 기판에서 상기 활성영역을 가로지르도록 제1 방향으로 일직선으로 연장되는 센스라인을 형성하는 단계와; 상기 기판에서 상기 활성영역을 가로지르도록 상기 센스라인과 평행하게 연장되는 워드라인을 형성하는 단계와; 상기 기판에서 상기 제1 방향과 수직하는 제2 방향으로 상기 센스라인을 가로질러 상기 워드라인의 일부까지 연장되어 상기 소자분리막 상에서 상기 센스라인의 플로팅 게이트 고립을 위한 분리영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 또 다른 실시예의 이이피롬 소자의 제조방법에 있어서, 상기 분리영역을 형성하는 단계는, 상기 기판에 전도체막을 형성하는 단계와; 상기 전도체막을 패터닝하여 상기 기판에서 상기 센스라인이 형성되는 부분은 전부 노출시키고 상기 워드라인이 형성되는 부분은 일부 노출시키는 단계를 포함한다.
본 또 다른 실시예의 이이피롬 소자의 제조방법에 있어서, 상기 기판은 상기 센스라인 사이의 활성영역에 공통 소오스를 포함하고, 상기 분리영역은 상기 공통 소오스를 가로지른다.
본 발명에 의하면, 플로팅 게이트 고립을 위한 분리영역이 공통 소오스를 기준으로 좌우 양측으로 연장되어 워드라인의 일부까지 확대된다. 따라서, 분리영역과 센스라인과의 오정렬 공정마진을 증가시킬 수 있게 된다. 또한, 센스라인을 일직선 구조로 형성할 수 있게 됨으로써 메모리 게이트의 게이트 층간절연막의 면적을 확대시킬 수 있어서 프로그램/소거 효율을 향상시킬 수 있게 된다.
이하, 본 발명에 따른 이이피롬 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(이이피롬 소자의 실시예)
도 2a는 본 발명의 실시예에 따른 이이피롬 소자를 도시한 평면도이다.
도 2a를 참조하면, 본 실시예의 이이피롬 소자(100)는 활성영역(130)과 소자분리막(120)이 형성된 기판(110) 상에서 Y 방향으로 서로 평행하게 연장된 워드라인(400)과 센스라인(600)을 포함한다. 활성영역(130)은 소자분리막(120)에 의해 한정되며 X 및 Y 방향으로 연장 형성된다. X 방향과 Y 방향은 실질적으로 직교할 수 있다. 기판(110)에서 Y 방향으로 연장된 활성영역(130)에는 제1 불순물 접합영역(140), 즉 공통 소오스가 형성된다. 기판(110)에서 X 방향으로 연장된 활성영역(130)에는 워드라인(400)의 측면에 비트라인 콘택(160)이 형성된다. 센스라인(600)은 워드라인(400)에 비해 제1 불순물 접합영역(140)에 더 근접하며, 제1 불순물 접합영역(140)을 사이에 두고 좌우 양측으로 배치된다. 센스라인(600)의 하부의 활성영역(130)에는 파울러-노드하임 터널링(FN tunneling)이 일어나는 터널 산화막(150)이 형성된다.
소자분리막(120) 상에는 플로팅 게이트 고립(floating gate isolation)을 위한 플로팅 게이트 분리영역(170)이 X 방향으로 연장되어 있다. 플로팅 게이트 분리영역(170)이란 이이피롬 소자를 형성하는데 있어서 플로팅 게이트를 구성하는 전도체막이 형성되지 아니한 영역을 의미한다. 플로팅 게이트 분리영역(170)에 의해 센스라인(600)을 이루는 플로팅 게이트는 전기적으로 고립(isolation)된다. 플로팅 게이트 분리영역(170)은 제1 불순물 접합영역(140)의 양측의 센스라인(600)은 물론 워드라인(400)의 일부까지 연장된다. 플로팅 게이트 분리영역(170)이 제1 불순물 접합영역(140) 위를 통과하여 지나가므로 센스라인(600)을 종래와 같이 요철모양으로 형성할 필요가 없다. 따라서, 센스라인(600)은 Y 방향으로 일직선 형태로 형성할 수 있어 활성영역(130)에서의 제1 폭(W1)과 플로팅 게이트 분리영역(170)에서의 제2 폭(W2)은 동일하다.
도 2b는 도 2a의 Ⅰ-Ⅰ선을 절개한 단면도이다.
도 2b를 참조하면, 기판(110) 상에 게이트 산화막(180)이 형성되고, 게이트 산화막(180) 상에 워드라인(400)과 센스라인(600)이 배치된다. 센스라인(600)은 플로팅 게이트(311)와 컨트롤 게이트(331)가 게이트 층간절연막(321)을 사이에 두고 적층된 메모리 게이트(500)를 포함하며, 플로팅 게이트(311)에 정보가 저장된다. 센스라인(600)은 제1 폭(W1)을 가진다. 센스라인(600)의 플로팅 게이트(311)의 하부에는 게이트 산화막(180)에 비해 얇은 두께의 터널 산화막(150)이 형성된다. 워드라인(400)은 플로팅 게이트(311)와 컨트롤 게이트(331)가 게이트 층간절연막(321)을 사이에 두고 적층된 선택 게이트(300)를 포함하며, 소정영역에서 플로팅 게이트(311)와 컨트롤 게이트(331)는 전기적으로 연결된다. 기판(110)은 실리콘 웨이퍼일 수 있다. 플로팅 게이트(311)와 컨트롤 게이트(331)는 폴리실리콘이나 금속과 같은 전도체로 구성될 수 있고, 게이트 층간절연막(321)은 산화막-질화막-산화막이 적층된 오엔오(ONO)막으로 구성될 수 있다.
기판(110)의 활성영역(130)에는 복수개의 불순물 접합영역(140,190,200)들이 형성된다. 센스라인(600) 사이에 형성되는 제1 불순물 접합영역(140)은 공통 소오스이고, 터널 산화막들(150)의 하부에 형성된 제2 불순물 접합영역(200)은 파울러-노드하임 터널링(FN tunneling)을 원활하게 하는 플로팅 접합영역이고, 워드라인(400)의 측면에 형성된 제3 불순물 접합영역(190)은 비트라인 콘택(도 2a의 160)과 전기적으로 연결되는 드레인이다. 기판(110)이 제1 도전형, 가령 P형 실리콘 웨이퍼이라고 가정할 때, 제1 불순물 접합영역(140)과 제3 불순물 접합영역(190)은 제2 도전형 가령 고농도의 N+형 접합영역일 수 있고, 제2 접합영역(200)은 제2 도전 형 가령 저농도의 N-형 접합영역(200a)과 고전압(HV) 고농도의 N+형 접합영역(200b)으로 구성될 수 있다.
도 2c는 도 2a의 Ⅱ-Ⅱ선을 절개한 단면도이다.
도 2c를 참조하면, 기판(110)의 활성영역(130)에는 제1 불순물 접합영역(140), 즉 공통 소오스가 형성된다. 제1 불순물 접합영역(140)을 사이에 두고 좌우 양측의 소자분리막(120) 상에는 워드라인(400)과 센스라인(600)이 형성된다. 플로팅 게이트 고립을 위한 플로팅 게이트 분리영역(170)이 제1 불순물 접합영역(140)을 기준으로 좌우 양측으로 연장되어 있다. 플로팅 게이트 분리영역(170)에는 플로팅 게이트(311)가 제거되어 있기 때문에 플로팅 게이트 분리영역(170)에 위치하는 센스라인(600)은 플로팅 게이트(311)를 가지지 아니하고, 게이트 층간절연막(321) 상에 컨트롤 게이트(331)가 적층된 형태이다. 게다가, 플로팅 게이트 분리영역(170)은 워드라인(400)의 일부까지 확대되어 있으므로, 워드라인(400)에는 플로팅 게이트(311)가 일부 제거되어 있다. 따라서, 워드라인(400)의 게이트 층간절연막(321)은 계단 형태로 단차진 구조를 이루고, 컨트롤 게이트(331)는 센스라인(600) 쪽으로 일부 내려앉아 'ㄱ'자 형태의 구조를 가진다. 센스라인(600)은 상술한 바와 같이 일직선 형태를 갖기 때문에 그 폭(W2=W1)은 일정하다. 즉, 활성영역(130) 상에 위치하는 센스라인(600)의 제1 폭(도 2b의 W1)과 플로팅 게이트 분리영역(170)에 위치하는 센서 라인(600)의 제2 폭(W2)은 동일하다.
도 2d는 도 2a의 Ⅲ-Ⅲ선을 절개한 단면도이다.
도 2d를 참조하면, 소자분리막(120)에 의해 활성영역(130)이 한정되는 기판(110)에 센스라인(600)이 형성된다. 센스라인(600)은 터널 산화막(150)과 접촉하며 정보가 저장되는 플로팅 게이트(311)와, 플로팅 게이트(311) 상에 적층되어 플로팅 게이트(311)를 제어하는 컨트롤 게이트(331)와, 플로팅 게이트(311)와 컨트롤 게이트(331) 사이에 개재된 게이트 층간절연막(321)으로 구성된다. 터널 산화막(150)의 하부의 활성영역(130)에는 제2 불순물 접합영역(200)이 위치한다. 플로팅 게이트(311)는 플로팅 게이트 분리영역(170)에 의해 고립(isolation)된다.
도 2a 내지 도 2d를 다시 참조하면, 상기와 같이 구성된 이이피롬 소자(100)는 분리영역(170)이 제1 불순물 접합영역(140)을 중심으로 좌우 양측으로 연장되어 있어서, 센스라인(600)을 기존과 같이 요철모양으로 형성할 필요없이 Y 방향으로 일정한 폭(W2=W1)을 가지는 일직선 형태로 형성할 수 있다. 이이피롬 소자(100)의 프로그램 및 소거 동작은 다음과 같이 이루어진다. 이이피롬 소자(100)의 소거 동작은 센스라인(600)과 워드라인(400)에 고전압(high bias), 예를 들어, 15 내지 20 볼트(V)를 인가하고, 제3 불순물 영역(190)에 0 볼트(V)를 인가하고, 제1 불순물 접합영역(140)을 플로팅(floating)시키거나 0 볼트(V)를 가해준다. 그러면, 파울러-노드하임 터널링에 의해 센스라인(600)의 플로팅 게이트(311)에 전자가 주입되고 센스라인(600)의 문턱전압(Vth)이 높아지게 되어 소거 동작이 구현된다. 이이피롬 소자(100)의 프로그램 동작은 센스라인(600)에 0 볼트(V)를 인가하고, 제3 불순물 접합영역(190)과 워드라인(400)에 고전압, 예를 들어, 15 내지 20 볼트(V)를 인가 하고, 제1 불순물 접합영역(140)을 플로팅 상태로 만들어준다. 그러면, 플로팅 게이트(311) 내에 축적된 전자들이 방출되고 센스라인(600)의 문턱전압이 -4 내지 0 볼트(V) 정도로 낮아지게 되어 프로그램 동작이 구현된다. 센스라인(600)에 프로그램된 데이터의 판독은 제3 불순물 접합영역(200)과 센스라인(600)에 전압을 인가하여 센스라인(600)에서의 전류 흐름의 유무를 검출하는 방식으로 이루어진다.
(이이피롬 소자의 제조방법의 실시예)
도 3a 내지 도 3f는 본 발명의 실시예에 따른 이이피롬 소자의 제조방법을 나타내는 공정별 단면도들로서, 도 2a의 Ⅰ-Ⅰ선을 절개한 것이다. 도 4a 내지 도 4f는 본 발명의 실시예에 따른 이이피롬 소자의 제조방법을 나타내는 공정별 단면도들로서, 도 2a의 Ⅱ-Ⅱ선을 절개한 것이다. 도 5a 내지 도 5f는 본 발명의 실시예에 따른 이이피롬 소자의 제조방법을 나타내는 공정별 단면도들로서, 도 2a의 Ⅲ-Ⅲ선을 절개한 것이다.
도 3a와 도 4a 및 도 5a를 참조하면, 기판(110)을 준비하고, 기판(110) 상에 게이트 산화막(180)을 형성한다. 기판(110)은 제1 도전형, 가령 P형 실리콘 웨이퍼일 수 있다. 기판(110)은 소자분리막(120)에 의해 활성영역(130)이 정의된다. 게이트 산화막(180)은 열산화 공정을 이용하여 형성할 수 있다.
도 3b와 도 4b 및 도 5b를 참조하면, 게이트 산화막(180)에 비해 얇은 터널 산화막(150)을 형성한다. 터널 산화막(150)은 프로그램과 소거 동작시 전자의 파울러-노드하임 터널링이 일어나는 유전막으로서, 가령 게이트 산화막(180)을 일부 제 거하고 열산화 공정을 이용하여 형성할 수 있다. 터널 산화막(150)의 하부의 활성영역(130)에는 제2 도전형, 가령 고농도의 N+형 접합영역(200a)을 형성한다. 포토 및 이온주입공정으로써 고농도의 N+형 접합영역(200a)을 형성하고, 이후에 열산화 공정을 이용하여 터널 산화막(150)을 형성할 수 있다. 이와 다르게, 포토 및 이온주입공정으로써 고농도의 N+형 접합영역(200a)을 형성하고, 포토 및 에칭공정으로써 터널 산화막(150)을 형성할 수 있다.
도 3c와 도 4c 및 도 5c를 참조하면, 게이트 산화막(180) 상에 제1 전도체막(310)을 형성한다. 제1 전도체막(310)은 플로팅 게이트를 구성하는 것으로서, 예를 들어 화학기상 증착법을 이용하여 폴리실리콘을 증착하여 형성할 수 있다. 제1 전도체막(310)의 일부는 터널 산화막(150)을 매개로 하여 고농도의 N+형 접합영역(200a)과 전기적으로 연결될 수 있다.
도 3d와 도 4d 및 도 5d를 참조하면, 포토 및 에칭공정으로써 제1 전도체막 패턴(310a)을 형성한다. 제1 전도체막 패턴(310a)의 형성시 플로팅 게이트 고립(floating gate isolation)을 위한 플로팅 게이트 분리영역(170)이 더불어 정의된다. 이후에, 제1 전도체막 패턴(310a)을 포함하는 기판(110) 전면상에 절연체막(320)을 형성한다. 절연체막(320)은 예를 들어 산화막-질화막-산화막이 순차로 적층된 오엔오(ONO)막으로 형성할 수 있다.
플로팅 게이트 분리영역(170)은 활성영역(130)을 중심으로 좌우 양측의 센스 라인 형성영역(800)쪽으로 연장되며, 이에 더하여 워드라인 형성영역(900)의 일부까지 확장된다. 센스라인 형성영역(800)은 후속하는 공정에 의해 센스라인(도 4f의 600 참조)이 형성될 영역이고, 워드라인 형성영역(900)은 후속하는 공정에 의해 워드라인(도 4f의 400 참조)이 형성될 영역이다. 플로팅 게이트 분리영역(170)이 워드라인 형성영역(900)의 일부까지 확대되어 있기 때문에 제1 도전막 패턴(310a)은 워드라인 형성영역(900)의 일부에 형성된다.
이후에, 제1 도전막 패턴(310a)을 포함하여 기판(110)의 전면상에 절연체막(320)을 형성한다. 절연체막(320)은 예를 들어 산화막-질화막-산화막이 순차로 적층된 오엔오(ONO)막으로 형성할 수 있다. 절연체막(320)은 워드라인 형성영역(900)에서 단차를 이루는 구조를 지니게 된다.
도 3e와 도 4e 및 도 5e를 참조하면, 절연체막(320) 상에 제2 전도체막(330)을 형성한다. 제2 전도체막(330)은 컨트롤 게이트를 구성하는 것으로서, 예를 들어 화학기상 증착법을 이용하여 폴리실리콘을 증착하여 형성할 수 있다. 제2 전도체막(330)은 워드라인 형성영역(900) 및 센스라인 형성영역(800)을 포함한 기판(110) 전면상에 형성된다. 절연체막(320)이 워드라인 형성영역(900)에서 단차져 있기 때문에 제2 전도체막(330) 역시 단차지게 형성된다.
도 3f와 도 4f 및 도 5f를 참조하면, 포토 및 에칭공정으로써 워드라인(400)과 센스라인(600)을 형성한다. 도 3f에서 보는 바와 같이, 활성영역(130)에 형성되는 각각의 센스라인(600)은 제1 폭(W1)을 가지도록 형성된다. 워드라인(400)과 센스 라인(600) 형성시 주지된 자기정렬 에칭공정을 이용할 수 있다. 각각의 워드라인(400)은 예를 들어 제1 전도체막으로 구성된 플로팅 게이트(311)와, 오엔오(ONO)막으로 구성된 게이트 층간절연막(321)과, 제2 전도체막으로 구성된 컨트롤 게이트(331)가 순차로 적층된 선택 게이트(300)를 포함한다. 선택 게이트(300)의 플로팅 게이트(311)와 컨트롤 게이트(331)는 소정영역에서 가령 버팅 콘택에 의해 상호 전기적으로 접촉한다. 센스라인(600)은 예를 들어 제1 전도체막으로 구성된 플로팅 게이트(311)와, 오엔오(ONO)막으로 구성된 게이트 층간절연막(321)과, 제2 전도체막으로 구성된 컨트롤 게이트(331)가 순차로 적층된 메모리 게이트(300)를 포함한다. 메모리 게이트(300)의 플로팅 게이트(311)의 하부에는 터널 산화막(150)이 위치한다.
도 4f에서 보는 바와 같이, 소자분리막(120) 상에 형성되는 워드라인(400)은 예를 들어 제1 전도체막으로 구성된 플로팅 게이트(311)와, 오엔오(ONO)막으로 구성된 게이트 층간절연막(321)과, 제2 전도체막으로 구성된 컨트롤 게이트(331)가 순차로 적층된 구조로 형성된다. 센스라인(600)은 예를 들어 오엔오(ONO)막으로 구성된 게이트 층간절연막(321)과, 제2 전도체막으로 구성된 컨트롤 게이트(331)가 순차로 적층된 구조로 형성된다. 센스라인(600)은 제1 폭(W1)과 동일한 제2 폭(W2)을 가지도록 형성된다. 즉, 센스라인(600)은 일방향(도 2a의 Y 방향)으로 일직선 형태로 형성된다. 특히, 플로팅 게이트 분리영역(170)이 활성영역(140)을 기준으로 좌우 양측으로 연장되고 워드라인 형성영역(도 4d의 900 참조)의 일부까지 확대되 어 있기 때문에 센스라인(600) 형성을 위한 에칭, 가령 자기정렬 에칭공정시 오정렬이 발생할 여지가 거의 없어진다. 또한, 워드라인(400)은 게이트 층간절연막(321)과 컨트롤 게이트(331)가 플로팅 게이트(311)의 상면(311a) 및 측면(311b) 상에 형성되어 계단 형태로 단차진 구조를 가지게 되고, 게이트 층간절연막(321) 상에 형성되는 컨트롤 게이트(331)는 센스라인(600)쪽으로 일부 내려 앉아 'ㄱ'자 형태의 구조를 가지게 된다.
메모리 게이트(500)와 선택 게이트(300)가 형성되면, 포토 및 이온주입공정을 진행하여 제1 불순물 접합영역(140)과 제2 불순물 접합영역(200)과 제3 불순물 접합영역(190)을 형성한다. 구체적으로, 제1 포토 및 이온주입공정을 진행하여 메모리 게이트(500)와 선택 게이트(300) 사이의 활성영역(130)에는 제2 도전형, 예를 들어 고전압(HV) 저농도의 N-형 접합영역(200b)을 형성하여, 고농도의 N+형 접합영역(200a)과 고전압(HV) 저농도의 N-형 접합영역(200b)으로 구성되는 제2 불순물 접합영역(200), 즉 플로팅 접합영역을 형성한다. 제2 포토 및 이온주입공정을 진행하여, 메모리 게이트(500) 사이의 활성영역(130)에는 제2 도전형, 예를 들어 고농도의 N+형 불순물 접합영역(140), 즉 공통 소오스를 형성하고, 선택 게이트(300)의 측면에는 제2 도전형, 예를 들어 고농도의 N+형 불순물 접합영역(190), 즉 드레인을 형성한다.
도 4f에서 보는 바와 같이, 워드라인(400) 및 센스라인(600) 형성을 위한 에 칭공정시 활성영역(130)의 로스(loss)가 생길 수 있다. 활성영역(130)에 형성되는 제1 불순물 접합영역(140)은 공통 소오스로서 판독(read) 동작시 전류 흐름 경로(current path)로 사용된다. 그러므로, 제1 불순물 접합 영역(140)은 고농도 이온주입(high dose implant) 공정, 가령 고농도의 N+형 불순물 접합영역으로 형성할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 플로팅 게이트 고립을 위한 분리영역이 공통 소오스를 기준으로 좌우 양측으로 연장되어 워드라인의 일부까지 확대된다. 따라서, 분리영역과 센스라인과의 오정렬 공정마진을 증가시킬 수 있게 되어 수율을 향상시킬 수 있는 효과가 있다. 게다가, 센스라인을 일직선 구조로 형성할 수 있게 됨으로써 메모리 게이트의 게이트간 절연막, 즉 오엔오막의 면적을 확대시킬 수 있어서 프로그램/소거 효율을 향상시킬 수 있게 되어 전기적 특성이 향상된 이이피롬 소자를 구현할 수 있는 효과가 있다.

Claims (21)

  1. 제1 방향으로 연장된 제1 불순물 접합 영역을 가지는 기판과;
    상기 제1 방향으로 연장되어 상기 제1 불순물 접합 영역의 양측으로 배치되고, 제1 게이트 층간절연막을 사이에 두고 제1 플로팅 게이트와 제1 컨트롤 게이트가 적층된 선택 게이트를 구비하며, 상기 제1 게이트 층간절연막 및 제1 컨트롤 게이트는 단차진 형태를 갖는 워드라인과;
    상기 제1 방향으로 연장되고 상기 제1 불순물 접합 영역과 상기 워드라인 사이에 배치되고, 제2 게이트 층간절연막을 사이에 두고 제2 플로팅 게이트와 제2 컨트롤 게이트가 적층된 메모리 게이트를 구비하며, 상기 제2 플로팅 게이트는 상기 제1 방향으로 불연속적으로 형성된 센스라인을;
    포함하는 것을 특징으로 하는 이이피롬 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 플로팅 게이트는 동일한 제1 전도체막으로 구성되고, 상기 제1 및 제2 게이트 층간절연막은 동일한 절연체막으로 동일하게 구성되고, 상기 제1 및 제2 컨트롤 게이트는 동일한 제2 전도체막으로 구성된 것을 특징으로 하는 이이피롬 소자.
  3. 제1항에 있어서,
    상기 센스라인의 하부에 제1 접합영역과 제2 접합영역으로 구성된 제2 불순물 접합영역을 더 포함하고, 상기 제1 및 제2 접합영역 중 어느 하나는 다른 하나에 비해 고농도 불순물을 포함하는 것을 특징으로 하는 이이피롬 소자.
  4. 제3항에 있어서,
    상기 제2 불순물 접합영역과 접촉하며 상기 제2 플로팅 게이트로의 전자의 터널링이 일어나는 터널 산화막을 더 포함하는 것을 특징으로 하는 이이피롬 소자.
  5. 제3항에 있어서,
    상기 워드라인의 일측의 기판에 비트라인 콘택과 전기적으로 연결되는 제3 불순물 접합영역을 더 포함하는 것을 특징으로 하는 이이피롬 소자.
  6. 제1항에 있어서,
    상기 제1 게이트 층간절연막은 상기 제1 플로팅 게이트의 상면 및 측면 상에 형성된 계단형 구조이고, 상기 제1 컨트롤 게이트는 상기 제1 게이트 층간절연막 상에 형성된 'ㄱ' 형 구조인 것을 특징으로 하는 이이피롬 소자.
  7. 제1 방향으로 연장된 공통 소오스가 형성된 기판과;
    상기 기판에서 상기 제1 방향으로 연장되고, 상기 공통 소오스의 양측에 배치되고, 제1 플로팅 게이트와 제1 게이트 층간절연막과 제1 컨트롤 게이트가 적층 된 센스라인들과;
    상기 기판에서 상기 제1 방향으로 연장되고, 제2 플로팅 게이트와 제2 게이트 층간절연막과 제2 컨트롤 게이트가 적층된 워드라인들과;
    상기 공통 소오스로부터 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 플로팅 게이트의 전부와 상기 제2 플로팅 게이트의 일부가 제거된 부분으로 정의되어 상기 제1 플로팅 게이트를 불연속적으로 전기적으로 고립시키고, 상기 제2 게이트 층간절연막 및 제2 컨트롤 게이트를 단차지게 하는 플로팅 게이트 분리영역을;
    포함하는 것을 특징으로 하는 이이피롬 소자.
  8. 제7항에 있어서,
    상기 제2 게이트 층간절연막은 계단 형태이고, 상기 제2 컨트롤 게이트는 'ㄱ' 형태인 것을 특징으로 하는 이이피롬 소자.
  9. 제7항에 있어서,
    상기 센스라인 하부에 상기 제1 플로팅 게이트와 전기적으로 연결되는 터널 산화막 및 플로팅 접합 영역을 더 포함하는 것을 특징으로 하는 이이피롬 소자.
  10. 제7항에 있어서,
    상기 워드라인의 일측의 기판에 비트라인 콘택과 전기적으로 연결되는 드레 인을 더 포함하는 것을 특징으로 하는 이이피롬 소자.
  11. 센스라인 형성영역과 워드라인 형성영역으로 구분되는 기판을 제공하는 단계와;
    상기 기판 상에 게이트 산화막을 형성하는 단계와;
    상기 센스라인 형성영역에 터널 산화막을 형성하는 단계와;
    상기 센스라인 형성영역을 가로질러 상기 워드라인 형성영역의 일부까지 연장되고 상기 센스라인의 플로팅 게이트를 전기적으로 고립시키는 플로팅 게이트 분리영역을 정의하는 제1 전도체막을 상기 기판에 형성하는 단계와;
    상기 기판 상에 절연체막과 제2 전도체막을 형성하는 단계와;
    상기 제2 전도체막과 절연체막 및 제1 전도체막을 패터닝하여 센스라인 형성영역에는 센스라인을 형성하고 상기 워드라인 형성영역에는 워드라인을 형성하되, 상기 플로팅 게이트 분리영역에 형성되는 센스라인은 상기 절연체막 및 제2 전도체막이 적층된 구조로 형성하고, 상기 플로팅 게이트 분리영역에 형성되는 워드라인은 상기 제1 전도체막 상에 절연체막 및 제2 전도체막이 단차지게 적층된 구조로 형성하는 단계와;
    상기 기판에 제1 내지 제3 불순물 접합 영역을 형성하는 단계를;
    포함하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  12. 제11항에 있어서,
    상기 플로팅 게이트 분리영역을 정의하는 제1 전도체막을 형성하는 단계는:
    상기 기판 상에 전도체를 형성하는 단계와;
    상기 전도체를 패터닝하여 상기 센스라인 형성영역에 형성된 전도체를 제거하고 상기 워드라인 형성영역에 형성된 전도체의 일부를 제거하는 단계를;
    포함하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  13. 제11항에 있어서,
    상기 기판은 상기 센스라인 형성영역 사이에 활성영역을 포함하고, 상기 플로팅 게이트 분리영역은 상기 활성영역을 가로지르는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  14. 제11항에 있어서,
    상기 제1 내지 제3 불순물 접합영역을 형성하는 단계는:
    상기 센스라인 사이의 기판에 제1 불순물 접합영역을 형성하는 단계와;
    상기 센스라인 하부의 기판에 제1 불순물 영역을 형성하고, 상기 센스라인 및 워드라인 사이의 기판에 상기 제1 불순물 영역과 연결되는 제2 불순물 영역을 형성하여 상기 제1 및 제2 불순물 영역으로 구성된 제2 불순물 접합영역을 형성하는 단계와;
    상기 워드라인의 일측면 하부의 기판에 제3 불순물 접합영역을 형성하는 단계를;
    포함하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  15. 제14항에 있어서,
    상기 제1 불순물 영역은 상기 터널 산화막을 형성하는 단계에서 형성하고, 상기 제2 불순물 영역은 상기 제1 내지 제3 불순물 접합영역을 형성하는 단계에서 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  16. 제15항에 있어서,
    상기 제1 불순물 영역은 상기 제2 불순물 영역에 비해 고농도의 불순물 영역인 것을 특징으로 하는 이이피롬 소자의 제조방법.
  17. 제11항에 있어서,
    상기 제1 전도체막 상에 절연체막 및 제2 전도체막이 단차지게 적층된 구조로 형성하는 단계는:
    상기 워드라인 형성영역에서 상기 제1 전도체막의 상면 및 측면 상에 상기 절연체막을 계단 형태로 형성하고, 상기 절연체막 상에 상기 제2 도전체막을 'ㄱ' 형태로 형성하는 단계를 포함하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  18. 제11항에 있어서,
    상기 센스라인은 상기 기판에서 상기 분리영역의 연장방향과 직교하는 방향 으로 일직선 형태로 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  19. 센스라인 형성영역과 워드라인 형성영역이 구분되는 기판을 제공하는 단계와;
    상기 기판 상에 게이트 산화막을 형성하는 단계와;
    상기 센스라인 형성영역에 상기 게이트 산화막에 비해 얇은 두께를 갖는 터널 산화막과, 상기 터널 산화막 하부에 제1 불순물 영역을 형성하는 단계와;
    상기 기판 상에 제1 전도체막을 형성하는 단계와;
    상기 제1 전도체막을 패터닝하여 상기 센스라인 형성영역에서는 기판을 전부 노출시키고 상기 워드라인 형성영역에서는 기판의 일부를 노출시키는 제1 전도체막 패턴을 형성하는 단계와;
    상기 제1 전도체막 패턴이 형성된 기판 상에 절연체막과 제2 전도체막을 형성하는 단계와;
    상기 제1 전도체막 패턴과 절연체막 및 제2 전도체막을 패터닝하여, 상기 기판이 전부 노출된 상기 센스라인 형성영역에는 상기 절연체막 및 제2 전도체막이 적층된 센스라인을 형성하고, 상기 기판이 일부 노출된 상기 워드라인 형성영역에는 상기 제1 전도체막의 상면 및 측면에 계단 형태로 적층된 절연체막과 'ㄱ' 형태로 단차지게 적층된 제2 전도체막을 갖는 워드라인을 형성하는 단계와;
    상기 센스라인 사이의 기판에는 공통 소오스를 형성하고, 상기 센스라인 및 워드라인 사이의 기판에는 상기 제1 불순물 영역과 연결되는 제2 불순물 영역을 형성하여 플로팅 접합영역을 형성하고, 상기 워드라인의 하부의 기판에는 드레인을 형성하는 단계를;
    포함하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  20. 제19항에 있어서,
    상기 제1 불순물 영역은 상기 제2 불순물 영역에 비해 고농도의 불순물 영역인 것을 특징으로 하는 이이피롬 소자의 제조방법.
  21. 제19항에 있어서,
    상기 센스라인은 상기 기판에서 일방향으로 직선적으로 연장된 것을 특징으로 하는 이이피롬 소자의 제조방법.
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