KR20030001096A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 메모리 소자는, 반도체 기판의 소정영역에 직렬로 배치된 메모리 트랜지스터 및 선택 트랜지스터로 메모리 셀을 포함한다. 메모리 트랜지스터 및 선택 트랜지스터의 게이트들 사이의 활성영역에 메모리 트랜지스터의 드레인 영역 및 선택 트랜지스터의 소스영역이 공통으로 연결된 정션영역을 포함한다. 메모리 트랜지스터의 소스영역은 메모리 셀의 소오스 역할을 하고, 선택 트랜지스터의 드레인 영역은 메모리 셀의 드레인 역할을 한다. 정션영역은 상기 드레인 영역보다 얕게 형성된다. 드레인 영역보다 얕은 정션영역을 형성하는 방법은, 소자분리막 사이의 활성영역에 메모리 트랜지스터 게이트 및 선택 트랜지스터 게이트를 형성한다. 이어서, 드레인 예정지역의 활성영역 에 제1 불순물확산층을 형성하고, 소오스 예정지역 및 메모리 트랜지스터 게이트와 선택 트랜지스터 게이트 사이의 활성영역 내에 제2 불순물확산층을 형성한다. 이 때, 제2 불순물확산층은 제1 불순물 확산층에 비하여 얕게 형성한다. 제1 불순물확산층 및 제2 불순물확산층 내에 제2 불순물확산층보다 얕은 제3 불순물확산층을 형성한다. 제3 불순물확산층의 불순물농도는 제1 및 제2 불순물확산층의 농도보다 높게 형성한다.
Description
본 발명은 비휘발성 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 특히 FLOTOX(Floating gate tunneling oxide) EEPROM(Electrically erasable programmable read only memory) 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로 EEPROM 셀은 EPROM(Erasable programmable read only memory) 셀과 마찬가지로 부유게이트(Floating gate)를 가지며, 부유게이트에 전자를 주입하거나 방출함으로써 데이터를 기억시킨다. 그러나, EEPROM의 전자 주입 및 방출 방식은 EPROM과 비교하여 매우 다른 방법을 채택하고 있다.
EPROM에서는 플로팅게이트로의 전자의 주입이 소오스, 드레인간을 흐르는 전자중에서 에너지가 높은 열 전자(hot electron)에 의하여 진행되고, 전자 방출은 자외선의 에너지를 이용하였다. 이에 반하여, EEPROM에서 플로팅게이트로의 전자의 주입 및 방출은 100Å 정도의 얇은 터널절연막을 통하여 발생하는 터널링을 사용한다. 즉, 터널산화막의 양단에 10MeV/㎝ 안팍의 고전계를 인가하게 되면, 터널절연막을 통하여 전류가 흐르게 되는데, 이를 FN터널링(Folow-Nordheim tunneling)이라고 한다. EEPROM에서의 전자의 주입 및 방출은 상술한 FN 터널링을 이용한다.
EEPROM 메모리 중에서 특히, FLOTOX형의 메모리는 2개의 트랜지스터, 즉, 셀을 선택하기 위한 선택 트랜지스터(Selection Transistor)와, 데이터를 저장하는 메모리 트랜지스터(Memory transistor)가 하나의 메모리 셀을 구성한다. 메모리 트랜지스터는 전하를 저장하는 부유게이트와 메모리 트랜지스터를 제어하기 위한 제어 게이트 전극이 게이트 층간절연막을 사이에 두고 적층된 구조를 가진다.
도 1에 도시된 바와 같이, 일반적인 EEPROM 메모리 소자는 반도체 기판의 소정영역에 소자분리막(11)이 배치되고, 소자분리막(11) 사이의 활성영역에 선택 트랜지스터와 메모리 트랜지스터가 직렬로 연결되어 하나의 메모리 셀을 구성한다. 선택 트랜지스터는 일반적인 모스 트랜지스터와 동일한 구조를 가진다. 구체적으로 선택 트랜지스터는 활성영역을 가로지르는 선택게이트(40)를 포함하고, 선택게이트(40)와 활성영역 사이에 게이트 절연막이 개재된다. 메모리 트랜지스터는 활성영역을 가로지르는 제어게이트 전극(30) 및 제어게이트 전극(30)과 활성영역 사이에 개재된 부유게이트(26)을 포함한다. 상기 제어게이트 전극(30)과 상기 부유게이트(26) 사이에 게이트 층간절연막이 개재된다. 또한, 메모리 트랜지스터는 선택 트랜지스터에 비하여 얇은 게이트 산화막(터널산화막;18)을 가진다.
EEPROM 메모리 셀은 메모리 트랜지스터의 드레인 영역과 선택 트랜지스터의 소스영역이 공통으로 연결되어 정션영역(49, 69)을 이룬다. 상기 정션영역(49, 69)은 상기 터널산화막(18)이 형성되어 있는 활성영역까지 확장되어 있다. 상기 메모리 트랜지스터의 소오스영역은 EEPROM 메모리 셀의 소오스(55)에 해당한다. 또한, 선택 트랜지스터의 드레인 영역은 EEPROM 메모리 셀의 드레인(57)에 해당한다. 상기 드레인(57)에 비트라인과 전기적으로 접속하는 비트라인 콘택을 형성하기 위한 콘택 홀(60)이 위치한다.
EEPROM 메모리는 상기 메모리 트랜지스터의 부유게이트(26)에 전하를 저장한다. 선택 게이트(40) 및 제어게이트 전극(30)에 15V이상의 고전압을 인가하고, 드레인(57)에 0V 전압을 인가하면 터널산화막에 10MeV 안팍의 전계가 형성된다. 이에 의하여, 정션영역(49,69)으로 부터 터널산화막(18)을 통하여 부유게이트(26)로 전자가 터널링됨으로써 부유게이트(26)에 전자가 축적된다. 그 결과, 상기 메모리 트랜지스터의 문턱전압이 상승한다. 전하의 방출을 위하여, 상기 선택 게이트(40) 및 드레인(57)에 15V 이상의 고전압을 인가하고 상기 제어게이트 전극(30)에 0V를 인가하면 정션 영역(49,69)에 고전압이 인가된다. 이에 따라, 상기 부유게이트(26)에 저장된 전자가 터널산화막(18)을 통하여 정션영역(49, 69)로 방출된다. 그 결과, 메모리 트랜지스터의 문턱전압이 하강한다.
상술한 바와 같이 메모리 셀의 드레인(57)에 고전압이 인가되기 때문에 드레인(57)은 이중구조의 불순물확산층(44,54)로 형성하여 고전압에서 정션(junction)이 파괴되는 것을 방지한다. 또한, 소오스(55)는 열전하 효과(hot carrier effect)에 의해 소자의 특성이 저하되는 것을 방지하기 위하여 이중구조의 불순물확산층(50, 56)으로 형성한다.
도 2는 종래의 EEPROM 메모리 셀을 도시한 개략적인 단면도이다.
도 2에 도시된 바와 같이, 종래의 EEPROM 메모리 셀의 정션영역(69)의 깊이는 드레인(57)의 깊이로 형성된다. 이는 선택 트랜지스터의 소오스 영역 및 드레인 영역을 동시에 형성하기 위한 공정에 기인한다. 메모리 소자의 고집적화가 진행됨에 따라, 선택 트랜지스터의 게이트 선폭 또한 축소되는 경향이다. 이로 인하여, 선택 트랜지스터에 고전압이 인가될 때, 펀치 스루(Punch through)가 발생할 우려가 높아진다. 따라서, 이러한 문제점을 해결할 수 있는 정션영역(44, 64)의 구조가 요구된다.
본 발명의 목적은, 상술한 종래기술의 문제점을 해결하기 위하여 고집적 EEPROM 메모리 소자에 있어서, 선택 트랜지스터에서 펀치 스루(punch through)가 발생하는 것을 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는 데 있다.
도 1은 일반적인 EEPROM 비휘발성 메모리 소자를 나타내는 평면도이다.
도 2는 도 1의 I-I' 방향으로 절단하여 취해진 종래의 EEPROM 비휘발성 메모리 소자의 개략적인 단면도이다.
도 3은 도 1의 I-I' 방향으로 절단하여 취해진 본 발명의 EEPROM 비휘발성 메모리 소자의 단면도이다.
도 4 내지 도 9는 본 발명의 바람직한 실시예에 따른 EEPROM 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도이다.
※ 도면의 주요부분에 대한 부호의 설명 ※
10: 반도체 기판12: 게이트 절연막
16: 불순물 확산층18: 터널 절연막
20: 제1 도전막 패턴22: 층간유전막
24: 제2 도전막26: 부유게이트
28: 제1 게이트 층간유전막30: 제어게이트 전극
32: 메모리 트랜지스터 게이트34: 제1 선택 게이트
36: 제2 게이트 층간유전막38: 제2 선택 게이트
40: 선택 트랜지스터 게이트44: 제1 불순물 확산층
48, 50: 제2 불순물 확산층49: 정션영역
54, 56: 제3 불순물 확산층55: 소오스
57: 드레인58: 절연막
60: 콘택 홀
상기 목적을 달성하기 위하여 본 발명의 메모리 소자는, 반도체 기판의 소정영역에 직렬로 배치된 메모리 트랜지스터 및 선택 트랜지스터로 메모리 셀을 포함한다. 상기 메모리 트랜지스터 및 상기 선택 트랜지스터의 게이트들 사이의 활성영역에 상기 메모리 트랜지스터의 드레인 영역 및 상기 선택 트랜지스터의 소스영역이 공통으로 연결된 정션영역을 포함한다. 상기 정션영역은 상기 메모리 트랜지스트 게이트의 하부의 반도체 기판까지 확장되어 있다. 상기 메모리 트랜지스터의 소스영역은 메모리 셀의 소오스에 해당하고, 상기 선택 트랜지스터의 드레인 영역은메모리 셀의 드레인에 해당한다. 본 발명의 특징으로, 상기 메모리 트랜지스터 게이트 및 상기 선택 트랜지스터 게이트 사이의 정션영역은 상기 드레인 영역보다 얕게 형성된다.
구체적으로, 상기 메모리 트랜지스터는 부유게이트, 제1 게이트 층간절연막 및 제어게이트 전극의 적층구조의 메모리 트랜지스터 게이트를 포함하고, 상기 선택트랜지스터는 차례로 적층된, 제1 선택게이트, 제2 게이트 층간절연막 및 제2 선택게이트를 포함하되, 상기 제1 선택게이트 및 상기 제2 선택게이트는 상기 반도체 기판상의 소정영역에서 전기적으로 접속된다. 메모리 소자의 특성을 향상시키기 위하여 상기 소오스 영역 및 상기 드레인 영역은 이중구조의 불순물확산층인 것이 바람직하다. 상기 정션영역은 상기 부유게이트 하부의 활성영역에 형성된 불순물 확산층을 포함한다.
상기 목적을 달성하기 위하여 본 발명은 비휘발성 메모리 소자의 제조방법을 제공한다. 이 제조방법은, 반도체 기판의 소정영역에 형성된 소자분리막을 형성하고, 상기 소자분리막 사이의 활성영역에 메모리 트랜지스터 게이트 및 선택 트랜지스터 게이트를 형성한다. 이어서, 상기 선택 트랜지스터의 드레인 영역에 제1 불순물확산층을 형성하고, 상기 메모리 트랜지스터의 소오스 영역 및 상기 메모리 트랜지스터 게이트와 상기 선택 트랜지스터 게이트 사이의 활성영역에 제2 불순물확산층을 형성한다. 이 때, 상기 제2 불순물확산층은 상기 제1 불순물 확산층에 비하여 얕게 형성한다. 상기 제1 불순물확산층 및 상기 제2 불순물확산층 내에 상기 제2 불순물확산층보다 얕은 제3 불순물확산층을 형성한다. 상기 제3 불순물확산층의 불순물농도는 상기 제1 및 상기 제2 불순물확산층의 농도보다 높게 형성한다.
구체적으로, 상기 메모리 트랜지스터 게이트 및 상기 선택 트랜지스터 게이트를 형성하기 위하여 먼저, 상기 활성영역의 전면에 게이트절연막을 형성하고, 상기 활성영역내 소정영역의 상기 게이트 절연막을 제거하여 반도체 기판을 노출시킨다. 이어서, 상기 노출된 반도체 기판 상에 상기 게이트 절연막 보다 얇은 터널산화막을 형성하고, 상기 터널산화막 및 게이트 산화막이 형성된 반도체 기판 상에 상기 소자분리막의 소정영역을 노출시키는 제1 도전막 패턴을 형성한다. 상기 제1 도전막 패턴이 형성된 결과물 전면에 층간절연막 및 제2 도전막을 차례로 형성한다. 이어서, 상기 제2 도전막, 상기 층간절연막 및 상기 제1 도전막 패턴을 차례로 패터닝한다. 그 결과, 상기 활성영역 상에 상기 터널절연막을 덮는 부유게이트 및 상기 부유게이트 상부에 차례로 적층되어 상기 활성영역을 가로지르는 제1 게이트 층간절연막 및 제어게이트 전극을 포함하는 메모리 트랜지스터 게이트가 형성된다. 이와 동시에, 상기 활성영역 상에 차례로 적층되어 상기 제어게이트 전극과 나란하게 상기 활성영역을 가로지르는 제1 선택게이트, 제2 게이트 층간절연막 및 제2 선택게이트를 포함하는 선택 트랜지스터 게이트가 형성된다.
이어서, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명에 따른 비휘발성 메모리 소자는 종래의 비휘발성 메모리 소자와 유사하다. 반도체 기판의 소정영역에 메모리 트랜지스터와 선택 트랜지스트가 직렬로 연결되어 하나의 메모리 셀을 구성한다. 상기 메모리 트랜지스터는 반도체 기판의 활성영역 상부를 가로지르는 메모리 트랜지스터 게이트(32)를 포함한다. 상기 메모리 트랜지스터 게이트(32)는 상기 활성영역 상부를 가로지르는 제어게이트 전극(30) 및 상기 제어게이트 전극(30) 및 상기 활성영역 사이에 개재된 부유게이트(26)를 포함한다. 상기 부유게이트(26) 및 상기 제어게이트 전극(30) 사이에 제1 게이트 층간 절연막(28)이 개재된다. 상기 부유게이트(26)의 가장자리는 연장되어 활성영역을 한정하는 소자분리막과 중첩된다. 또한, 상기 부유게이트(26) 및 상기 활성영역 사이에 게이트 산화막(12) 및 상기 게이트 산화막(12)보다 얇은 터널산화막(18)이 개재된다.
상기 선택 트랜지스터는 상기 활성영역 상부를 가로지르는 선택 트랜지스터 게이트(40)을 포함한다. 상기 선택 트랜지스터 게이트(40)은 상기 활성영역 상부를 차례로 적층되어 가로지르는 제1 선택 게이트(34), 제2 게이트 층간절연막(36) 및제2 선택 게이트(38)로 구성된다. 도시하지는 않았지만, 반도체 기판의 소정영역에서 상기 제1 선택 게이트(34) 및 상기 제2 선택 게이트(38)는 접속된다. 상기 선택 트랜지스터 게이트(40) 및 상기 활성영역 사이에 게이트 산화막(12)가 개재된다.
상기 메모리 트랜지스터의 소오스 영역은 상기 메모리 셀의 소오스(55)가 되고, 상기 선택 트랜지스터의 드레인 영역은 상기 메모리 셀의 드레인(57)이 된다. 또한, 상기 메모리 트랜지스터의 드레인 영역 및 상기 선택 트랜지스터의 소오스 영역은 상기 메모리 셀의 정션영역(49)이 되고, 상기 정션영역(49)는 상기 메모리 트랜지스터 게이트 하부까지 확장되어 있다. 상기 소오스(55)는 이중구조의 불순물확산층(50, 56)으로 구성되고, 상기 드레인(57) 또한 이중구조의 불순물확산층(44,54)로 구성된다. 본 발명에 따르면, 상기 메모리 트랜지스터 게이트(32) 및 상기 선택 트랜지스터 게이트(40) 사이의 정션영역(49)은 종래기술에 비해 얕게 형성된다. 따라서, 종래기술의 문제점인 선택 트랜지스터에서 펀치쓰루(punch through)가 일어나는 현상을 방지할 수 있다.
상기 제어게이트 전극(30) 및 상기 제2 선택 게이트(38)은 폴리실리콘막 또는 폴리사이드막인 것이 바람직하다.
도 4 내지 도 9는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 제조하는 방법을 설명하기 위한 공정단면도들이다.
도 4를 참조하면, 반도체 기판의 소정영역에 소자분리막(도 1의 11)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트절연막(12)을 형성한다. 상기 게이트 절연막(12)은 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 게이트 절연막(12) 상에 상기 활성영역의 일부를 노출시키는 포토레지스트 패턴(14)를 형성한다. 상기 포토레지스트 패턴(14)를 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 확산층(16)을 형성한다. 상기 불순물 확산층(16)은 상기 반도체 기판과 다른 도전형의 불순물로써, P형 기판의 경우, 인 또는 비소를 사용하여 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 포토레지스트 패턴(14)를 제거한 후, 상기 불순물 확산층(16) 상부의 소정영역의 게이트 절연막(12)을 제거하여 반도체 기판을 노출시킨다. 이어서, 상기 노출된 반도체 기판 상에 상기 게이트 절연막(12)보다 얇은 두께의 터널절연막(18)을 형성한다. 상기 터널절연막(18)은 실리콘산화막 또는 실리콘 옥시나이트라이드(silicon oxynitride)막으로 형성하는 것이 바람직하다.
도 6을 참조하면, 상기 터널절연막(18)이 형성된 반도체 기판의 전면에 제1 도전막을 형성한다. 이어서, 상기 제1 도전막을 패터닝하여, 상기 소자분리막의 일부를 노출시키는 제1 도전막 패턴(20)을 형성한다. 상기 제1 도전막은 폴리실리콘막으로 형성하는 것이 바람직하다. 계속해서, 상기 제1 도전막 패턴(20)이 형성된 반도체 기판 상에 게이트 층간절연막(22) 및 제2 도전막(24)를 차례로 형성한다. 상기 게이트 층간절연막(22)는 고유전율의 물질막으로써, 예컨대, ONO(oxide-nitride-oxide)막으로 형성하는 것이 바람직하다. 상기 제2 도전막(24)는 폴리실리콘막 또는 폴리사이드 막으로 형성하는 것이 바람직하고, 상기 폴리사이드막은 폴리실리콘막 및 메탈실리사이드막을 차례로 적층하여 형성하는 것이 바람직하다.
도 7을 참조하면, 상기 제2 도전막(24), 상기 층간절연막(22) 및 상기 제1도전막 패턴(20)을 차례로 패터닝하여, 상기 활성영역을 나란히 가로지르는 메모리 트랜지스터 게이트(32) 및 선택 트랜지스터 게이트(40)을 형성한다. 상기 메모리 트랜지스터 게이트(32)는 차례로 적층된 부유게이트(26), 제1 게이트 층간유전막(28) 및 제어게이트 전극(30)을 포함한다. 상기 제어게이트 전극(30) 및 상기 게이트 층간유전막(28)은 상기 활성영역을 가로지르고, 상기 부유게이트(26)은 상기 활성영역 및 상기 게이트 층간유전막(28) 사이에 개재된다. 또한, 상기 부유게이트(26)의 가장자리는 연장되어 상기 소자분리막(도 1의 11)과 일부중첩된다.
상기 선택 트랜지스터 게이트(40)는 차례로 적층되어 상기 활성영역을 가로지르는 제1 선택 게이트(34) 및 제2 선택 게이트(38)을 포함한다. 상기 제1 선택 게이트(34) 및 상기 제2 선택 게이트(38) 사이에 제2 게이트 층간유전막(36)이 개재된다.
이어서, 상기 메모리 트랜지스터 게이트(32) 및 상기 선택 트랜지스터 게이트(40)가 형성된 반도체 기판상에 상기 선택 트랜지스터의 드레인 영역을 노출시키는 제2 포토레지스트 패턴(42)를 형성한다. 계속해서, 상기 포토레지스트 패턴(42)을 이온주입마스크로 사용하여, 상기 선택 트랜지스터의 드레인 영역에 제1 불순물확산층(44)을 형성한다. 상기 제1 불순물확산층(44)은 상기 불순물확산층(16)과 동일한 도전형의 불순물로 낮은 농도로써, 예컨대, 인을 사용하여 적어도 상기 불순물확산층(16)과 같은 깊이로 깊게 형성하는 것이 바람직하다.
도 8을 참조하면, 상기 제2 포토레지스트 패턴(42)를 제거한다. 이어서, 상기 제1 불순물 확산층(44)을 덮는 제3 포토레지스트 패턴(46)을 형성한다. 상기제3 포토레지스트 패턴(46)을 이온주입마스크로 사용하여, 상기 메모리 트랜지스터 게이트(32)와 상기 선택 트랜지스터 게이트(40) 사이의 활성영역 및 상기 메모리 트랜지스터의 소오스 영역에에 각각 제2 불순물확산층(48, 50)을 형성한다. 그 결과, 상기 제2 불순물확산층(48) 및 상기 불순물확산층(16)으로 구성된 정션영역(49)이 형성된다. 상기 정션영역(49)은 상기 메모리 트랜지스터 게이트(32) 하부의 반도체 기판까지 확장되어 상기 터널산화막(18)은 상기 정션영역(49)가 형성된 반도체 기판 상에 위치한다. 상기 제2 불순물확산층(48, 50)은 상기 제1 불순물확산층(44)과 동일한 도전형의 불순물로써, 예컨대, 인 또는 비소를 사용하여 형성하는 것이 바람직하다. 또한, 상기 제2 불순물확산층(48,50)은 상기 제1 불순물확산층(44) 보다 얕은 깊이로 형성한다. 그 결과, 상기 메모리 트랜지스터 게이트(32) 및 상기 선택 트랜지스터 게이트(40) 사이의 활성영역에 형성된 정션영역(48)의 깊이를 종래 기술에 비해 얕게 형성할 수 있다.
도 9를 참조하면, 상기 제3 포토레지스트 패턴(46)을 제거한다. 이어서, 상기 제1 불순물확산층(44) 상부면의 일부 및 메모리 트랜지스터의 소오스 영역을 덮는 제4 포토레지스트 패턴(52)를 형성한다. 상기 제4 포토레지스트 패턴(52)을 이온주입 마스크로 사용하여 상기 제1 불순물확산층(44) 및 상기 메모리 트랜지스터 게이트(32) 바깥의 제2 불순물확산층(50) 내에 제3 불순물확산층(54,56)을 형성한다. 그 결과, 메모리 셀의 소오스(55) 및 드레인(57)이 형성된다. 상기 제3 불순물 확산층(54,56)은 상기 제1 및 제2 불순물확산층(50)과 같은 도전형을 가지는 불순물로써, 예컨대, 비소를 사용하여 형성하는 것이 바람직하다. 이 때, 상기 제3 불순물 확산층(54)는 상기 제1 및 제2 불순물확산층(44,50)보다 고농도로 형성하는 것이 바람직하고, 상기 제2 불순물확산층(50)보다 얕은 깊이로 형성하여 소자의 특성을 향상시키는 것이 바람직하다.
이어서, 도시하지는 않았지만 상기 소오스(55) 및 드레인(57)이 형성된 반도체 기판에 절연막을 형성하고, 배선구조(interconnection structure)를 형성하는 이후 공정을 통상적인 방법을 실시한다.
상술한 바와 같이 본 발명에 따르면, 메모리 트랜지스터와 선택 트랜지스터에 공통으로 연결되는 정션영역을 얕게 형성함으로써, 선택 트랜지스터에 높은 전압이 인가되더라도 펀치쓰루(punch through)현상이 발생되는 것을 방지할 수 있다. 따라서, 선택 트랜지스터 게이트의 선폭을 줄일 수 있고, 결과적으로, 메모리 소자의 셀 사이즈를 축소할 수 있어 생산수율을 향상시킨다.
Claims (13)
- 반도체 기판의 소정영역에 직렬로 배치된 메모리 트랜지스터 및 선택 트랜지스터로 메모리 셀을 구성한 비휘발성 메모리 소자에 있어서,상기 메모리 트랜지스터의 드레인 영역 및 상기 선택 트랜지스터의 소스영역은 공통으로 연결되어 정션영역에 해당하고, 상기 메모리 트랜지스터의 소스영역은 메모리 셀의 소오스에 해당하고, 상기 선택 트랜지스터의 드레인 영역은 메모리 셀의 드레인에 해당하되,상기 정션영역은 상기 메모리 트랜지스터의 게이트 하부까지 확장되고, 상기 메모리 트랜지스터 및 상기 선택 트랜지스터의 게이트들 사이의 상기 정션영역의 깊이는 상기 메모리 셀의 드레인보다 얕은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 소오스 영역 및 상기 드레인 영역은 이중구조의 불순물확산층으로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 메모리 트랜지스터는 부유게이트, 제1 게이트 층간절연막 및 제어게이트 전극이 차례로 적층된 메모리 트랜지스터 게이트 및 상기 메모리 트랜지스터 게이트 및 상기 반도체 기판 사이에 터널절연막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제3 항에 있어서,상기 터널절연막은 실리콘 산화막 또는 실리콘 옥시나이트라이드막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제3 항에 있어서,상기 부유게이트 및 상기 제어게이트 전극은 폴리실리콘인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제3 항에 있어서,상기 제1 게이트 층간절연막은 실리콘 산화막 또는 ONO(oxide-nitride-oxide)막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 선택트랜지스터는 차례로 적층된, 제1 선택게이트, 제2 게이트 층간절연막 및 제2 선택게이트를 포함하되, 상기 제1 선택게이트 및 상기 제2 선택게이트는 상기 반도체 기판상의 소정영역에서 전기적으로 접속된 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판의 소정영역에 형성된 소자분리막을 형성하는 단계;상기 소자분리막 사이의 활성영역에 메모리 트랜지스터 게이트 및 선택 트랜지스터 게이트를 형성하는 단계;상기 활성영역의 드레인 예정지역에 제1 불순물확산층을 형성하는 단계;상기 활성영역의 소오스 예정지역 및 상기 메모리 트랜지스터 게이트와 상기 선택 트랜지스터 게이트 사이의 활성영역에 상기 제1 불순물 확산층보다 얕은 제2 불순물확산층을 형성하는 단계; 및상기 제1 불순물확산층 및 상기 제2 불순물확산층이 형성된 반도체 기판의 소정영역에 상기 제2 불순물확산층보다 얕은 제3 불순물확산층을 형성하는 단계를 포함하되, 상기 제3 불순물확산층의 불순물농도는 상기 제1 및 상기 제2 불순물확산층의 농도보다 높게 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제8 항에 있어서,상기 메모리 트랜지스터 게이트 및 상기 선택 트랜지스터 게이트를 형성하는 단계는,상기 상기 활성영역의 전면에 게이트절연막을 형성하는 단계;상기 활성영역내 소정영역의 상기 게이트 절연막을 제거하여 반도체 기판을 노출시키는 단계;상기 노출된 반도체 기판 상에 상기 게이트 절연막 보다 얇은 터널산화막을 형성하는 단계;상기 터널산화막 및 게이트 산화막이 형성된 반도체 기판 상에 상기 소자분리막의 소정영역을 노출시키는 제1 도전막 패턴을 형성하는 단계;상기 제1 도전막 패턴이 형성된 결과물 전면에 층간절연막 및 제2 도전막을 차례로 형성하는 단계;상기 제2 도전막, 상기 층간절연막 및 상기 제1 도전막 패턴을 차례로 패터닝하여 상기 터널절연막을 덮는 부유게이트 및 상기 부유게이트 상부에 차례로 적층되어 상기 활성영역을 가로지르는 제1 게이트 층간절연막 및 제어게이트 전극을 형성함과 동시에, 차례로 적층되어 제어게이트 전극과 나란하게 상기 활성영역을 가로지르는 제1 선택게이트, 제2 게이트 층간절연막 및 제2 선택게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제9 항에 있어서,상기 게이트 절연막을 형성한 후,상기 게이트 절연막이 형성된 반도체 기판의 소정영역에 불순물확산층을 형성하는 단계를 더 포함하되, 상기 터널산화막은 상기 불순물확산층이 형성된 반도체 기판의 소정영역 상에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제9 항에 있어서,상기 제1 도전막 패턴 및 상기 제2 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제9 항에 있어서,상기 제2 도전막은 폴리실리콘막 또는 폴리사이드막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제12 항에 있어서,상기 폴리사이드막은 폴리실리콘막 및 메탈 실리사이드막을 차례로 적층하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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| KR100719382B1 (ko) * | 2006-04-10 | 2007-05-18 | 삼성전자주식회사 | 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자 |
| KR100725375B1 (ko) * | 2006-05-11 | 2007-06-07 | 삼성전자주식회사 | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 |
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2001
- 2001-06-28 KR KR1020010037429A patent/KR20030001096A/ko not_active Application Discontinuation
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