KR100719382B1 - 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자 - Google Patents

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Abstract

본 발명은 하나의 선택 트랜지스터와 두 개의 메모리 트랜지스터들을 구비하여 2비트로 동작할 수 있는 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자는 활성 영역을 한정하는 소자분리막을 구비하는 반도체 기판, 상기 활성 영역의 공통 소오스 영역, 상기 공통 소오스 영역을 덮는 공통 선택 게이트를 갖는 선택 트랜지스터, 및 상기 선택 트랜지스터 양측의 상기 활성 영역에 제공되는 2개의 비휘발성 메모리 트랜지스터들로 구성된다.
비휘발성, 파울러-노드하임, 터널링

Description

세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성 메모리 소자{3T2C NONVOLATILE MEMORY DEVICE}
도 1a는 일반적인 이이피롬의 평면도이다. 도 1b 및 도 1c는 각각 도 1a의 I-I'선에 따라 취한 단면도 및 등가 회로도이다.
도 2a는 본 발명에 따른 비휘발성 메모리 소자의 메모리 셀 유닛의 평면도이다. 도 2b 및 도 2c는 각각 도 2a의 단면도 및 등가 회로도이다.
도 3은 본 발명에 따른 비휘발성 메모리 소자 어레이의 레이아웃이다.
도 4는 본 발명에 따른 비휘발성 메모리 소자 어레이의 등가 회로도이다.
도 5a 내지 도 5d는 본 발명에 따른 비휘발성 메모리 소자의 구동 방법을 설명한다.
도 6a 및 도 6b는 본 발명에 따른 비휘발성 메모리 소자의 프로그램 및 소거 상태의 문턱 전압을 설명한다.
도 7a 내지 도 9a는 본 발명에 따른 비휘발성 메모리 소자를 형성하는 공정을 설명하는 평면도들이다. 도 7b 내지 도 9b는 도 7a 내지 도 9a의 단면도들이다.
본 발명은 반도체 소자에 관한 것으로서, 더 구체적으로 비휘발성 메모리 소자에 관한 것이다.
상기 비휘발성 메모리 소자는 외부로부터의 전원 공급 없이도 데이터를 계속 보존할 수 있다. 상기 비휘발성 메모리 소자는 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM), 플래시(Flash) 메모리 소자 등을 포함한다. 상기 플래시 메모리 소자는 노어(NOR)형 플래시 메모리 소자와 낸드(NAND)형 플래시 메모리 소자를 구분될 수 있다.
도 1a는 일반적인 이이피롬의 평면도이다. 도 1b 및 도 1c는 각각 도 1a의 I-I'선에 따라 취한 단면도 및 등가 회로도이다. 도 1a, 도 1b 및 도 1c를 참조하면, 상기 이이피롬은 반도체 기판(11)의 소자분리막(13)에 한정된 활성영역(12)을 포함한다. 소오스 영역(12s), 드레인 영역(12d) 및 부유 확산영역(12f)이 상기 활성 영역에 제공된다. 워드 라인(WL)이 상기 활성영역(12)을 가로지른다. 상기 워드 라인(WL)에 이격된 선택 라인(SL)이 상기 워드 라인과 평행하게 활성영역(12)을 가로지른다. 한편, 비트라인(BL)이 비트 라인 콘택 플러그(31)를 통하여 상기 드레인 영역(12d)에 연결되도록 제공된다. 부유 게이트 전극(21), 게이트 층간 유전막(23) 및 제어 게이트 전극(25)의 적층 게이트 구조가 상기 드레인 영역(12d)과 상기 부유 확산영역(12f) 사이의 상기 활성영역 상부에 게이트 절연막(15)을 개재하여 제공된다. 상기 제어 게이트 전극(25)은 상기 워드 라인(WL)에 연결된다. 상기 부유 확산영역(12f)이 상기 워드 라인(WL) 하부의 상기 활성영역으로 연장될 수 있다. 메모리 트랜지스터(MT)는 워드 라인(WL), 드레인 영역(12d) 및 부유 확산영역(12f) 를 포함한다. 선택 게이트 전극(27)이 부유 확산영역(12f)과 소오스 영역(12s) 사이의 활성영역 상부에 선택 게이트 절연막(17)을 개재하여 제공된다. 상기 선택 게이트 전극(27)은 상기 선택라인(SL)에 연결된다. 선택 트랜지스터(ST)는 상기 선택 라인(SL), 상기 부유 확산영역(12f) 및 상기 소오스 영역(12s)을 포함한다. 상기 선택 트랜지스터(ST)는 일반적인 모스 트랜지스터 구조를 가질 수 있다.
상기의 일반적인 이이피롬의 프로그램 및 소거는 파울러-노드하임(Fouler-Nodheim: FN) 터널링에 의해 수행되므로, 내구성(endurance)이 우수하다. 그러나, 상기 이이피롬의 셀 유닛은 하나의 선택 트랜지스터(ST)와 하나의 메모리 트랜지스터(MT)로 구성된 두 개의 트랜지스터를 가지므로, 1 비트의 데이터만을 저장 가능할 뿐만 아니라 고집적화를 위한 칩 축소(shrink)가 용이하지 않다.
한편, 종래의 노어(NOR) 플래시 메모리 소자의 단위 셀 유닛은 하나의 트랜지스터로 구성되므로, 고집적화를 위한 칩 축소(shrink)가 용이하고 동작 속도가 상대적으로 빠르다. 그러나, 상기 노어형 플래시 메모리 소자의 프로그램은 상기 파울러-노드하임 터널링에 의해 수행될 수 없고, 채널 핫 일렉트론 주입(channel hot electron injection)에 의해 수행되므로, 프로그램 전류가 크고 내구성이 나쁘다.
본 발명은 내구성이 우수하고 칩 축소가 용이한 비휘발성 메모리 소자를 제공하기 위한 것이다.
본 발명의 일 실시예는 하나의 선택 트랜지스터와 두 개의 메모리 트랜지스터들를 갖는 메모리 셀 유닛이 어레이로 배치된 비휘발성 메모리 소자를 제공한다. 상기 일 실시예의 비휘발성 메모리 소자는 제 1 도전형의 활성 영역을 한정하는 소자분리막을 구비하는 반도체 기판과, 상기 반도체 기판에 행렬 방향의 매트릭스형으로 배열된 메모리 셀 유닛들을 포함한다. 상기 메모리 셀 유닛은, 상기 활성 영역의 공통 소오스 영역, 상기 공통 소오스 영역을 덮는 선택 게이트를 갖는 선택 트랜지스터, 및 상기 선택 트랜지스터의 상기 행 방향 양측의 상기 활성 영역에 제공되는 제 1 및 제 2 메모리 트랜지스터를 포함한다.
상기 공통 소오스 영역은 상기 선택 트랜지스터의 채널이고, 상기 선택 게이트의 제어에 의하여 상기 공통 소오스 영역을 흐르는 전류가 온/오프될 수 있다. 상기 선택 게이트의 행 방향의 폭은 상기 공통 소오스 영역의 것보다 넓고,상기 공통 소오스 영역은 상기 제 1 도전형일 수 있다.
상기 메모리 셀 유닛은, 상기 선택 트랜지스터에 반대되는 상기 메모리 트랜지스터들의 일 측의 활성 영역에 형성된 드레인 영역들을 더 포함할 수 있다. 상기 드레인 영역들은 상기 메모리 셀 유닛에 인접하는 다른 메모리 셀 유닛의 메모리 트랜지스터에 의해 공유될 수 있다.
상기 일 실시예의 비휘발성 메모리 소자는, 상기 공통 소오스 영역이 열 방향으로 연장된 공통 소오스 라인들, 상기 선택 게이트에 연결되어 상기 열 방향으로 연장된 선택 라인들, 상기 제 1 및 제 2 메모리 트랜지스터에 각각 연결되어 상기 열 방향으로 연장된 제 1 및 제 2 워드 라인들, 및 상기 행 방향으로 배열된 상 기 드레인 영역들에 연결되어 상기 행 방향으로 연장된 비트 라인들을 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 상기 메모리 트랜지스터들의 쓰기는 파울러-노드하임 터널링에 의하여 수행될 수 있다.
상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 상기 제 1 메모리 트랜지스터의 프로그램 동작은, 상기 선택된 메모리 셀 유닛의 제 1 워드 라인에 쓰기 전압을 인가하고, 상기 선택된 메모리 셀 유닛의 제 2 워드 라인, 선택 라인, 비트 라인 및 공통 소오스 라인, 상기 반도체 기판, 그리고 상기 메모리 셀 유닛들 중 비선택된 메모리 셀 유닛의 워드 라인들, 선택 라인 및 공통 소오스 라인에 접지 전압을 인가하고, 상기 비선택된 메모리 셀 유닛의 비트 라인에는 전원 전압을 인가하거나 플로팅시키는 것을 포함한다.
상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 상기 제 1 메모리 트랜지스터의 소거 동작은, 상기 제 1 메모리 트랜지스터에 연결된 제 1 워드 라인에 소거 전압을 인가하고, 상기 제 1 메모리 트랜지스터를 제외한 메모리 트랜지스터들에 연결된 워드 라인들, 상기 반도체 기판, 상기 선택 라인들, 상기 공통 소오스 라인들에 접지 전압을 인가하고, 상기 비트 라인들을 플로팅시키는 것을 포함한다.
상기 메모리 트랜지스터의 소거된 상태 및 프로그램됨 상태의 문턱 전압이 모두 양의 전압일 수 있다. 이 경우, 상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 상기 제 1 메모리 트랜지스터의 읽기 동작은, 상기 선택된 메모리 셀 유닛의 비트 라인에 읽기 전압을 인가하고, 상기 선택된 메모리 셀 유닛의 제 1 워드 라인 및 선택 라인에 전원 전압을 인가하고, 상기 선택된 메모리 셀 유닛의 제 2 워드 라인, 공통 소오스 라인 및 상기 반도체 기판, 그리고 상기 메모리 셀 유닛들 중 비선택된 메모리 셀 유닛의 워드 라인들, 선택 라인 및 공통 소오스 라인에 접지 전압을 인가하고, 상기 비선택된 메모리 셀 유닛의 비트 라인을 플로팅시키는 것을 포함할 수 있다.
상기 메모리 트랜지스터의 소거된 상태의 문턱 전압은 음이고, 프로그램된 상태의 문턱 전압은 양일 수 있다. 이 경우, 상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 상기 제 1 메모리 트랜지스터의 읽기 동작은, 상기 선택된 메모리 셀 유닛의 비트 라인에 읽기 전압을 인가하고, 상기 선택된 메모리 셀 유닛의 제 1 워드 라인 및 선택 라인에 전원 전압을 인가하고, 상기 선택된 메모리 셀 유닛의 제 2 워드 라인에 읽기방지 전압을 인가하고, 상기 선택된 메모리 셀 유닛의 공통 소오스 라인 및 상기 반도체 기판, 그리고 상기 메모리 셀 유닛들 중 비선택된 메모리 셀 유닛의 워드 라인들, 선택 라인 및 공통 소오스 라인에 접지 전압을 인가하고, 상기 비선택된 메모리 셀 유닛의 비트 라인을 플로팅시키는 것을 포함할 수 있다.
본 발명의 다른 실시예는 하나의 선택 트랜지스터와 두 개의 메모리 트랜지스터들을 구비하는 비휘발성 메모리 소자를 제공한다. 상기 다른 실시예의 비휘발성 메모리 소자는 활성 영역을 한정하는 소자분리막을 구비하는 반도체 기판, 상기 활성 영역의 공통 소오스 영역, 상기 공통 소오스 영역을 덮는 공통 선택 게이트를 갖는 선택 트랜지스터와, 상기 선택 트랜지스터 양측의 상기 활성 영역에 제공되는 제 1 및 제 2 메모리 트랜지스터를 포함한다.
상기 공통 소오스 영역은 상기 선택 트랜지스터의 채널이고, 상기 선택 게이트의 제어에 의하여 상기 공통 소오스 영역을 흐르는 전류가 온/오프될 수 있다.
상기 선택 트랜지스터에 반대되는 상기 제 1 및 제 2 메모리 트랜지스터의 일 측의 활성 영역에 형성된 한 쌍의 드레인 영역을 더 포함할 수 있다. 상기 다른 실시예의 비휘발성 메모리 트랜지스터들의 쓰기는 파울러-노드하임 터널링에 의하여 수행될 수 있다.
상기 제 1 메모리 트랜지스터의 프로그램 동작은, 상기 제 1 메모리 트랜지스터의 제어 게이트에 프로그램 전압을 인가하고, 상기 제 2 메모리 트랜지스터의 제어 게이트, 상기 드레인 영역, 상기 공통 소오스 영역 및 상기 반도체 기판에 접지 전압을 인가하는 것을 포함할 수 있다.
상기 제 1 메모리 트랜지스터의 소거 동작은, 상기 제 1 메모리 트랜지스터의 제어 게이트에 소거 전압을 인가하고, 상기 제 2 메모리 트랜지스터의 제어 게이트 및 상기 반도체 기판에 접지 전압을 인가하고, 상기 한 쌍의 드레인 영역을 플로팅시키는 것을 포함할 수 있다.
상기 비휘발성 메모리 트랜지스터의 소거된 트랜지스터 및 프로그램된 트랜지스터의 문턱 전압이 모두 양의 전압일 수 있다. 이 경우, 상기 제 1 메모리 트랜지스터의 읽기 동작은, 상기 한 쌍의 드레인 영역에 읽기 전압을 인가하고, 상기 제 1 메모리 트랜지스터의 제어 게이트 및 상기 공통 선택 게이트에 전원 전압을 인가하고, 상기 공통 소오스 영역, 상기 반도체 기판, 및 상기 제 2 메모리 트랜지 스터의 제어 게이트에 접지 전압을 인가하는 것을 포함할 수 있다.
상기 비휘발성 메모리 트랜지스터의 소거된 상태의 문턱 전압은 음이고, 프로그램된 상태의 문턱 전압은 양일 수 있다. 이 경우, 상기 제 1 메모리 트랜지스터의 읽기 동작은, 상기 한 쌍의 드레인 영역에 읽기 전압을 인가하고, 상기 제 1 메모리 트랜지스터의 제어 게이트 및 상기 공통 선택 게이트에 전원 전압을 인가하고, 상기 공통 소오스 영역 및 상기 반도체 기판에 접지 전압을 인가하고, 상기 제 2 메모리 트랜지스터의 제어 게이트에 읽기방지 전압을 인가하는 것을 포함할 수 있다.
이하, 본 발명의 실시예들이 도시된 첨부 도면들을 참조하여, 본 발명이 더 상세히 설명된다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위해서 사용되었지만, 이들 부분이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 부분을 다른 부분과 구 별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수도 있다.
(비휘발성 메모리 소자의 구조)
도 2a, 도 2b 및 도 2c를 참조하여, 본 발명에 따른 비휘발성 메모리 소자가 설명된다. 상기 비휘발성 메모리 소자는 제 1 도전형, 예를 들면 P형의 활성 영역(110)을 한정하는 소자분리막(102)을 구비하는 반도체 기판(100)과, 상기 반도체 기판(100) 상의 메모리 셀 유닛들(MC)을 포함한다. 상기 활성 영역(110)은 섬 형상의 상기 소자분리막(102)에 의해 정의되는 격자 형상일 수 있다. 상기 메모리 셀 유닛들은 상기 반도체 기판에 행열 방향의 매트릭스형으로 배열될 수 있다.
상기 메모리 셀 유닛(MC)은 상기 활성 영역의 공통 소오스 영역(112), 선택 트랜지스터(ST), 제 1 및 제 2 메모리 트랜지스터(MT1, MT2)를 포함한다. 상기 선택 트랜지스터(ST)는 상기 공통 소오스 영역(112)을 덮는 선택 게이트 절연막(121), 및 상기 선택 게이트 절연막(121) 상의 공통 선택 게이트(123)를 포함한다. 상기 제 1 및 제 2 메모리 트랜지스터(MT1, MT2)는 상기 선택 트랜지스터(ST) 양측의 상기 활성 영역에 제공된다. 상기 제 1 메모리 트랜지스터(MT1), 상기 선택 트랜지스터(ST) 및 상기 제 2 비휘발성 메모리 트랜지스터(MT2)는 제 1 방향, 예를 들면 상기 매트릭스의 상기 행 방향으로 배열된다. 상기 메모리 트랜지스터들(MT1, MT2)은 상기 반도체 기판 상의 터널 게이트 절연막(131), 상기 터널 게이트 절연막 상의 전하저장 패턴(133), 상기 전하저장 패턴 상의 블로킹 절연막(135) 및 상기 블로킹 절연막 상의 제어 게이트(137)를 포함한다. 상기 선택 게이트 절연 막(121) 및 상기 터널 게이트 절연막(131)은 열 산화에 의하여 형성된 실리콘 산화막일 수 있고, 250Å 내지 350Å정도의 두께를 가질 수 있다. 상기 전하저장 패턴(133)은, 도 2b와 같이, 예컨대 제 2 도전형의 불순물 이온이 도핑된 다결정 실리콘을 포함하는 부유 게이트일 수 있다. 한편, 상기 전하저장 패턴(133)은, 도트 형상(dot shape)의 도전체(conducting material) 또는 절연체(insulating material)를 포함하는 절연층(insulating layer), 전하트랩층(charge trap layer) 또는 이들의 복합층(multilayer)을 포함할 수 있다. 상기 전하트랩층은 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, HfSiON을 포함할 수 있다. 상기 공통 선택 게이트(123) 및 상기 제어 게이트(135)는 상기 제 2 도전형의 불순물 이온이 도핑된 다결정 실리콘 및 금속 실리사이드막을 포함할 수 있다. 상기 블로킹 절연막(135)은 높은 유전율을 갖는 물질로써, 예를 들면, 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, HfSiON 또는 이들의 복합층을 포함할 수 있다.
부유 확산 영역들(116)이 상기 선택 게이트(123)와 상기 전하저장 패턴(133) 사이의 활성영역에 제공될 수 있다. 상기 부유 확산 영역들(116)은 제 1 도전형에 반대되는 제 2 도전형의 불순물을 포함할 수 있다. 상기 부유 확산 영역들(116)은 상기 공통 소오스 영역(112)에 접한다.
상기 공통 소오스 영역(112)은 상기 선택 트랜지스터(ST)의 채널이고, 상기 선택 게이트(123)의 제어에 의하여 상기 공통 소오스 영역(112)을 흐르는 전류가 온/오프될 수 있다. 상기 공통 소오스 영역(112)은 상기 제 1 도전형의 불순물을 포함할 수 있고, 상기 공통 소오스 영역(112)의 폭은 상기 선택 게이트(123)의 상기 제 1 방향의 폭보다 좁거나 같을 수 있다.
상기 메모리 셀 유닛(MC)은 상기 선택 트랜지스터(ST)에 반대되는 상기 제 1 및 제 2 메모리 트랜지스터(MT1, MT2)의 일 측의 활성 영역에 형성된 제 1 및 제 2 드레인 영역(114, 115)을 더 포함할 수 있다. 상기 제 1 및 제 2 드레인 영역(114, 115)은 제 1 도전형에 반대되는 제 2 도전형의 불순물을 포함할 수 있다. 상기 제 1 및 제 2 드레인 영역(114, 115)은 인접한 다른 메모리 셀 유닛의 메모리 트랜지스터(미도시)에 의해 공유될 수 있다.
상기 비휘발성 메모리 소자는 상기 제 1 및 제 2 메모리 트랜지스터(MT1, MT2) 및 상기 선택 트랜지스터(ST)가 제공된 상기 반도체 기판 상의 층간 절연막(140)을 더 포함할 수 있다. 비트 라인 콘택 플러그(143)가 상기 층간 절연막(140)을 관통하여 상기 제 1 및 제 2 드레인 영역(114, 115)에 연결된다.
상기 비휘발성 메모리 소자는 비트 라인(BL), 선택 라인(SL), 공통 소오스 라인(CSL) 및 제 1 및 제 2 워드 라인(WL1, WL2)을 더 포함할 수 있다. 상기 비트 라인(BL)은 상기 층간 절연막(140) 상에 제공되어, 상기 비트 라인 콘택 플러그(143)에 연결된다. 상기 비트 라인(BL)은 상기 제 1 및 제 2 드레인 영역(114, 115)에 공통으로 연결되어, 상기 제 1 방향으로 연장된다. 상기 제 1 및 제 2 워드 라인(WL1, WL2)은 각각 상기 제 1 및 제 2 메모리 트랜지스터(MT1, MT2)의 제어 게이트(137)들에 연결되어, 상기 제 1 방향에 교차하는 제 2 방향으로 연장된다. 상 기 선택 라인(SL)은 상기 선택 게이트(123)에 연결되어, 상기 제 1 워드 라인(WL1)과 상기 제 2 워드 라인(WL2) 사이에 연장하도록 제공된다. 상기 공통 소오스 라인(CSL)은 상기 공통 소오스 영역(112)이 상기 제 2 방향으로 연장되어 제공되고, 상기 선택 라인(SL)에 의해 덮인다.
이에 따라, 상기 메모리 셀 유닛(MC)은 2개의 메모리 트랜지스터(MT1, MT2)와 하나의 선택 트랜지스터(ST)로 된 3개의 트랜지스터로 구성되어, 2 비트로 동작할 수 있다. 상기 비휘발성 메모리 소자는 2 비트로 동작할 수 있어, 소자를 보다 고집적화할 수 있는 장점이 있다.
(비휘발성 메모리 소자 어레이)
도 3 및 도 4를 참조하여, 본 발명에 따른 비휘발성 메모리 소자의 어레이가 설명된다. 상기 비휘발성 메모리 소자는 행 방향(예를 들면, 상기 제 1 방향) 및 열 방향(예를 들면, 상기 제 2 방향)의 매트릭스형으로 배열된 복수개의 메모리 셀 유닛들(MC11~MCm1, MC12~MCm2, ... MC1n~MCmn)을 포함한다. 상기 반도체 기판은 제 1 도전형의 활성 영역(110)을 한정하는 소자분리막(102)을 구비한다. 상기 활성 영역은 섬 형상의 상기 소자분리막(102)에 의해 정의되는 격자 형상일 수 있다. 상기 복수개의 메모리 셀 유닛들은 상기 활성 영역에 제공된다. 상기 메모리 셀 유닛의 구조는 도 2a 내지 도 2c를 참조하여 설명되었다. 상기 비트 라인, 상기 선택 라인, 상기 공통 소오스 라인, 그리고 상기 제 1 및 제2 워드 라인은 복수개일 수 있다.
상기 복수 개의 제 1 워드 라인들(WL1_1 ~ WL1_n) 및 제 2 워드 라인 들(WL2_1 ~ WL2_n)은 상기 제 1 방향으로 확장한 활성 영역(110)과 교차하면서 상기 제 2 방향으로 신장한다. 동일한 열에 배열된 제어 게이트 전극들은 동일한 워드 라인에 전기적으로 연결된다. 상기 제 1 및 제 2 워드 라인은 도 2a 내지 도 2c의 제 1 메모리 트랜지스터(MT1)의 제어 게이트 및 제 2 메모리 트랜지스터(MT2)의 제어 게이트에 각각 연결된다. 전하저장 영역은 상기 활성영역(110)과 상기 워드 라인들이 교차하는 영역에 제공된다.
상기 복수 개의 비트 라인들(BL1 ~ BLm)은 상기 워드 라인들과 교차하면서 활성 영역(110) 상부를 덮고 상기 제 1 방향으로 신장한다. 상기 비트 라인들 각각은 동일한 행에 배열된 상기 제 1 및 제 2 드레인 영역들(114, 115)에 공통으로 연결된다.
상기 복수개의 공통 소오스 라인들(CSL1 ~ CSLn)은 각각의 제 1 워드 라인 및 제 2 워드 라인 사이의 상기 공통 소오스 영역이 상기 제 2 방향으로 연장하여 제공된다. 상기 복수개의 선택 라인들(SL1 ~ SLn)은 각각의 제 1 워드 라인 및 제 2 워드 라인 사이에서 상기 워드 라인들과 평행하게 신장한다. 예컨대, 선택 라인(SL1)은 상기 제 1 워드 라인(WL1_1)과 상기 제 2 워드 라인(WL2_1) 사이의 상기 격자형의 활성 영역 상에 제공된다. 상기 선택 라인들은 도 2a 및 도 2b의 선택 게이트(123)에 연결된다. 상기 복수개의 선택 라인들(SL1 ~ SLn)은 각각 상기 복수개의 공통 소오스 라인(CSL1 ~ CSLn)을 덮는다.
(비휘발성 메모리 소자의 구동방법)
도 4, 도 5a 내지 도 5d, 도 6a 및 도 6b를 참조하여, 상기 비휘발성 메모리 소자의 구동방법이 설명된다. 본 발명의 비휘발성 메모리 소자를 구성하는 비휘발성 메모리 트랜지스터들의 프로그램은 F-N 터널링에 의하여 수행된다. 예를 들어,도 3의 선택된 메모리 셀 유닛(MC11)의 제 1 비휘발성 메모리 트랜지스터(MT1)에 대한 프로그램, 소거 및 읽기 동작이 설명된다.
도 4 및 도 5a를 참조하여, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 비휘발성 메모리 트랜지스터(MT1)에 대한 프로그램 동작이 설명된다. 프로그램 전압(Vpgm)이 상기 선택된 메모리 셀 유닛의 제 1 워드 라인(WL1_1)에 인가되고, 접지전압이 상기 선택된 메모리 셀 유닛의 제 2 워드 라인(WL2_1)에 인가된다. 이에 따라, 상기 제 1 메모리 트랜지스터(MT1)의 제어 게이트 및 상기 제 2 메모리 트랜지스터(MT2)의 제어 게이트에는 각각 상기 프로그램 전압 및 상기 접지 전압이 인가될 수 있다. 한편, 상기 선택된 메모리 셀 유닛의 선택 라인(SL_1), 비트 라인(BL1) 및 공통 소오스 라인(CSL1), 그리고 상기 반도체 기판은 접지된다. 이에 따라, 상기 선택된 메모리 셀 유닛의 상기 선택 게이트, 상기 드레인 영역들, 상기 공통 소오스 영역 및 상기 반도체 기판은 접지될 수 있다. 그리고 비선택된 메모리 셀 유닛들의 제 1 워드 라인(WL1_ℓ), 제 2 워드 라인(WL2_ℓ), 선택 라인(SLℓ) 및 공통 소오스 라인(CSLℓ)이 접지된다. 한편, 상기 비선택된 메모리 셀 유닛의 비트 라인(BLk)은 플로팅(F)되거나, 전원 전압(Vcc)이 인가될 수 있다. 이때, 1<k≤m, 1<ℓ≤n 이다.
이에 따라, 전자가 상기 F-N 터널링에 의하여 상기 선택된 메모리 셀 유닛의 상기 제 1 메모리 트랜지스터(MT1)의 전하저장 패턴으로 주입되어, 상기 제 1 메모 리 트랜지스터(MT1)는 제 1 문턱전압(Vth1)을 가지게 된다. 바람직하게는 상기 프로그램 전압(Vpgm)은 15V∼20V일 수 있다. 상기 전원 전압(Vcc)은 1.8V ∼ 2.3V일 수 있다.
다시 도 4 및 도 5b를 참조하여, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 트랜지스터(MT1)에 대한 소거 동작이 설명된다. 소거 전압(Vers)이 상기 제 1 메모리 트랜지스터(MT1)에 연결된 제 1 워드 라인(WL1_1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 트랜지스터의 제어 게이트에 소거 전압이 인가될 수 있다. 상기 비트 라인들(BL1∼BLm)은 모두 플로팅(F)된다. 이에 따라, 드레인 영역들은 모두 플로팅될 수 있다. 상기 제 1 워드 라인(WL1_1)을 제외한 다른 워드 라인들(WL2_1, WLk_ℓ), 선택 라인들(SL1∼SLn) 및 공통 소오스 라인들(CSL1∼CSLn), 그리고 상기 반도체 기판은 접지된다. 이때, 1≤k≤m, 1<ℓ≤n 이다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 2 메모리 트랜지스터(MT2)의 제어 게이트, 상기 선택 게이트들, 상기 공통 소오스 영역들 및 상기 반도체 기판이 접지될 수 있다.
이에 따라, 상기 제 1 워드 라인(WL1_1)에 열 방향으로 연결된 제 1 메모리 트랜지스터들의 전하저장 패턴에 저장된 전자가 상기 반도체 기판으로 방출된다. 상기 제 1 워드 라인(WL1_1)에 열 방향으로 연결된 제 1 메모리 트랜지스터들은 상기 제 1 문턱 전압보다 작은 제 2 문턱 전압(Vth2)을 가지게 된다. 상기 제 1 워드 라인(WL1_1)에 연결된 메모리 트랜지스터들은 일괄적으로 소거된다. 바람직하게는 상기 소거 전압(Vers)은 -15V ∼ -20V일 수 있다.
다시 도 4, 도 5c, 도 5d, 도 6a 및 도 6b를 참조하여, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 트랜지스터(MT1)에 대한 읽기 동작이 설명된다. 본 발명의 비휘발성 메모리 소자를 구성하는 메모리 트랜지스터는 프로그램 및 소거 상태에 따른 전압 분포가 여러 가지 경우를 가질 수 있다.
도 4, 도 5c 및 도 6a를 참조하여, 상기 프로그램 상태와 상기 소거 상태의 문턱 전압이 모두 양일 경우가 설명된다. 상기 프로그램 상태의 상기 제 1 문턱 전압(Vth1)은, 예컨대 3 ∼ 4V일 수 있고, 상기 소거 상태의 상기 제 2 문턱 전압(Vth2)은, 예컨대 약 0.7V일 수 있다.
읽기 전압(Vread)이 상기 선택된 메모리 셀 유닛(MC11)의 비트 라인(BL1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 드레인 영역들에 읽기 전압이 인가될 수 있다. 전원 전압(Vcc)이 상기 선택된 메모리 셀 유닛(MC11)의 제 1 워드 라인(WL1_1) 및 선택 라인(SL1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 트랜지스터(MT1)의 제어 게이트 및 상기 트랜지스터(ST)의 선택 게이트에 전원 전압이 인가될 수 있다. 상기 선택된 메모리 셀 유닛(MC11)의 제 2 워드 라인(WL2_1), 공통 소오스 라인(CSL1), 상기 반도체 기판, 그리고 비선택된 메모리 셀 유닛들의 제 1 워드 라인(WL1_ℓ), 제 2 워드 라인(WL2_ℓ), 선택 라인(SLℓ) 및 공통 소오스 라인(CSLℓ)이 접지된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 2 메모리 트랜지스터(MT2)의 제어 게이트, 상기 공통 소오스 영역 및 상기 반도체 기판에 접지 전압이 인가될 수 있다. 한편, 상기 비선택된 메모리 셀 유닛의 비트 라인(BLk)은 플로팅(F)된다. 이때, 1<k≤m, 1<ℓ≤n 이다.
이에 따라, 동일한 메모리 셀 유닛의 선택되지 않은 메모리 트랜지스터는 오프(off)된 상태에서, 선택된 메모리 트랜지스터만이 읽기 동작에 기여하게 된다. 바람직하게는 읽기 전압(Vread) 및 전원 전압(Vcc)은 각각 0.5V 및 1.8V ∼ 2V일 수 있다.
도 4, 도 5d 및 도 6b를 참조하여, 상기 프로그램 상태와 상기 소거 상태의 문턱 전압이 각각 양 또는 음일 경우가 설명된다. 예를 들어, 상기 프로그램된 상태의 제 1 문턱 전압은 양이고, 상기 소거된 상태의 제 2 문턱 전압은 음일 수 있다. 상기 제 1 문턱 전압(Vth1)은, 예컨대 2 ∼ 3V일 수 있고, 상기 제 2 문턱 전압(Vth2)은, 예컨대 -1 ∼ 0V일 수 있다.
읽기 전압(Vread)이 상기 선택된 메모리 셀 유닛(MC11)의 비트 라인(BL1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 드레인 영역들에 읽기 전압이 인가될 수 있다. 읽기 방지 전압(Vblock)이 상기 선택된 메모리 셀 유닛(MC11)의 제 2 워드 라인(WL2_1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 2 메모리 트랜지스터(MT2)의 제어 게이트에 읽기 방지 전압이 인가될 수 있다. 전원 전압(Vcc)이 상기 선택된 메모리 셀 유닛(MC11)의 제 1 워드 라인(WL1_1) 및 선택 라인(SL1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 트랜지스터(MT1)의 제어 게이트 및 상기 선택 트랜지스터(ST)의 선택 게이트에 전원 전압이 인가될 수 있다. 상기 선택된 메모리 셀 유닛(MC11)의 공통 소오스 라인(CLS1) 및 상기 반도체 기판이 접지된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 공통 소오스 영역 및 상기 반도체 기판에 접지 전압이 인가될 수 있다. 비선택된 메모리 셀 유닛들(MCkℓ)의 제 1 워드 라인들(WL1_ℓ) 및 제 2 워드 라인들(WL2_ℓ), 선택 라인들(SL1∼SLn) 및 공통 소오스 라인들(CSL1∼CLSn)이 접지된다. 한편, 상기 비선택된 메모리 셀 유닛의 비트 라인(BLk)은 플로팅(F)된다. 이때, 1<k≤m, 1<ℓ≤n 이다.
상기 읽기 방지 전압(Vblock)은 동일한 선택 라인에 연결된 비선택된 메모리 트랜지스터에 전류가 흘러, 상기 소자가 오동작되는 것을 방지하기 의한 것으로, 음의 전압일 수 있다. 이에 따라, 동일한 메모리 셀 유닛의 선택되지 않은 메모리 트랜지스터는 오프(off)된 상태에서, 선택된 메모리 트랜지스터만이 읽기 동작에 기여하게 된다. 바람직하게는 상기 읽기 전압(Vread), 상기 읽기 방지 전압(Bblock) 및 상기 전원 전압(Vcc)은 각각 0.5V, - 1.8 ∼ - 2.3V 및 1.8V ∼ 2V일 수 있다.
(비휘발성 메모리 소자 형성방법)
도 7 내지 도 9를 참조하여, 상기 비휘발성 메모리 소자 형성방법이 예를 들어 설명된다.
도 7a 및 도 7b를 참조하면, 제 1 도전형, 예를 들면 P형의 반도체 기판(100)이 준비되고, 섬 형상의 상기 소자분리막들(102)이 형성된다. 상기 소자분리막들(102)의 한정에 의하여 활성 영역(110)이 격자형(cross stripe)으로 제공된다.
도 8a 및 도 8b를 참조하면, 터널 절연막이 상기 반도체 기판(100)의 활성 영역(110)에 형성된다. 상기 터널 절연막은 열 산화에 의하여 형성된 실리콘 산화막일 수 있고, 250Å 내지 350Å정도의 두께를 가질 수 있다. 또는, 상기 터널 절연막은 하프뮴 산화막 또는 알루미늄 산화막일 수 있으며, 상기 절연막들은 예를 들면, 열 산화 공정, 원자층 증착 공정 또는 화학적 기상 증착 공정으로 형성될 수 있다. 전하저장층이 상기 터널 절연막 상에 형성된다. 상기 전하저장층은 예를 들면, 예컨대 제 2 도전형의 불순물 이온이 도핑된 다결정 실리콘을 포함할 수 있다.상기 전하저장층은, 도트 형상(dot shape)의 도전체(conducting material) 또는 절연체(insulating material)를 포함하는 절연층(insulating layer), 전하트랩층(charge trap layer) 또는 이들의 복합층(multilayer)을 포함할 수 있다. 상기 전하트랩층은 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, HfSiON을 포함할 수 있다. 상기 전하저장층이 다결정 실리콘인 경우, 상기 다결정 실리콘은 패터닝되어, 상기 전하저장 영역의 다결정 실리콘만이 잔존한다. 이때 동시에, 상기 선택 게이트 상부의 상기 전하저장층은 제거될 수 있다.
다음, 블로킹 절연막과 도전막이 형성된다. 상기 블로킹 절연막은 높은 유전율을 갖는 물질로 예를 들면, 실리콘 산화막/실리콘 질화막/실리콘 산화막을 포함할 수 있다. 상기 블로킹 절연막 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, HfSiON 또는 이들의 복합층을 포함할 수 있다. 상기 도전막은 상기 제 2 도전형의 불순물 이온이 도핑된 폴 리실리콘, 또는 폴리실리콘막과 금속 실리사이드막을 포함하는 폴리사이드막을 포함할 수 있다. 상기 도전막, 상기 블로킹 절연막, 상기 전하저장층 및 상기 터널 절연막이 차례로 패터닝되어, 제어 게이트(137), 블로킹 절연막(135), 전하저장 패턴(133), 터널 게이트 절연막(131), 선택 게이트(123), 선택 게이트 절연막(121)이 형성된다. 상기 터널 게이트 절연막(131), 상기 전하저장 패턴(133), 상기 블로킹 절연막(135) 및 상기 제어 게이트(137)는 차례로 적층되어, 상기 제 1 및 제 2 메모리 소자(MT1, MT2)의 적층 게이트 구조물을 형성한다. 상기 선택 게이트(123)는 상기 선택 트랜지스터(ST)의 게이트 전극이다.
상기 제 1 도전형에 반대되는 제 2 도전형, 예를 들면 N형의 불순물 이온이 주입되어, 상기 적층 게이트 구조물 및 상기 선택 게이트에 정렬되는 상기 부유 확산 영역(116) 및 상기 드레인 영역(114, 115)이 형성된다. 상기 선택 게이트(123) 하부의 활성 영역은 상기 공통 소오스 영역(112)이 될 수 있다. 상기 공통 소오스 영역(112)은 상기 부유 확산 영역들(116) 및 상기 소자분리막(102)에 접한다. 상기 공통 소오스 영역(112)은 상기 제 1 도전형의 불순물을 포함할 수 있고, 상기 공통 소오스 영역(112)의 폭은 상기 선택 게이트(123)의 폭보다 좁거나 같다.
도 9a 및 도 9b를 참조하면, 층간 절연막(140)이 형성되어, 상기 적층 게이트 구조물 및 상기 선택 게이트를 덮는다. 상기 드레인 영역(114, 115)을 노출하는 콘택홀이 형성되고, 콘택 플러그 물질이 상기 콘택홀을 채운다. 상기 콘택 플러그 물질은, 예를 들어 텅스텐일 수 있다. 채워진 콘택 플러그는 상기 비트 라인 콘택 플러그(143)를 형성한다. 금속 도전막이 형성되고 패터닝되어, 상기 비트 라인 콘 택 플러그(143)에 연결되는 상기 비트 라인(BL)이 형성된다. 상기 비트 라인(BL)은 상기 드레인 영역(114, 115)에 공유된다.
본 발명의 비휘발성 메모리 소자를 구성하는 메모리 셀 유닛이 하나의 선택 게이트와 두 개의 메모리 게이트로 구성되기 때문에, 2 비트로 동작할 수 있다. 뿐만 아니라, 일반적인 EEPROM 소자 보다 30 ∼ 40% 정도 칩 축소가 가능하므로, 상기 소자의 더한 고집적화가 가능하다.
또한, 상기 메모리 셀을 구성하는 트랜지스터의 프로그램 및 소거가 모두 F-N 터널링에 의하여 수행될 수 있으므로, 일반적인 NOR 플래시 메모리 소자 보다 프로그램 전류를 저감할 수 있고, 내구성이 우수할 수 있다.

Claims (24)

  1. 제 1 도전형의 활성 영역을 한정하는 소자분리막을 구비하는 반도체 기판; 및
    상기 반도체 기판에 행렬 방향의 매트릭스형으로 배열된 메모리 셀 유닛들을 포함하되,
    상기 메모리 셀 유닛은, 상기 활성 영역의 공통 소오스 영역, 상기 공통 소오스 영역을 덮는 선택 게이트를 갖는 선택 트랜지스터, 및 상기 선택 트랜지스터의 상기 행 방향 양측의 상기 활성 영역에 제공되는 제 1 및 제 2 메모리 트랜지스터를 포함하는 비휘발성 메모리 소자.
  2. 청구항 1에 있어서,
    상기 공통 소오스 영역은 상기 선택 트랜지스터의 채널이고, 상기 선택 게이트의 제어에 의하여 상기 공통 소오스 영역을 흐르는 전류가 온/오프되는 비휘발성 메모리 소자.
  3. 청구항 2에 있어서,
    상기 선택 게이트의 행 방향의 폭은 상기 공통 소오스 영역의 것보다 넓고, 상기 공통 소오스 영역은 상기 제 1 도전형인 비휘발성 메모리 소자.
  4. 청구항 1에 있어서,
    상기 메모리 셀 유닛은, 상기 선택 트랜지스터에 반대되는 상기 메모리 트랜지스터들의 일 측의 활성 영역에 형성된 드레인 영역들을 더 포함하고,
    상기 드레인 영역들은 상기 메모리 셀 유닛에 인접하는 다른 메모리 셀 유닛의 메모리 트랜지스터에 의해 공유되는 비휘발성 메모리 소자.
  5. 청구항 4에 있어서,
    상기 공통 소오스 영역이 상기 열 방향으로 연장된 공통 소오스 라인들;
    상기 선택 게이트에 연결되어 상기 열 방향으로 연장된 선택 라인들;
    상기 제 1 및 제 2 메모리 트랜지스터에 각각 연결되어 상기 열 방향으로 연장된 제 1 및 제 2 워드 라인들; 및
    상기 행 방향으로 배열된 상기 드레인 영역들에 공통적으로 연결되어, 상기 행 방향으로 연장된 비트 라인들을 더 포함하는 비휘발성 메모리 소자.
  6. 청구항 5에 있어서,
    상기 메모리 트랜지스터들의 쓰기는 파울러-노드하임 터널링에 의하여 수행되는 비휘발성 메모리 소자.
  7. 청구항 6에 있어서,
    상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 상기 제 1 메모리 트랜 지스터의 프로그램 동작은,
    상기 선택된 메모리 셀 유닛의 제 1 워드 라인에 쓰기 전압을 인가하고, 상기 선택된 메모리 셀 유닛의 제 2 워드 라인, 선택 라인, 비트 라인 및 공통 소오스 라인, 상기 반도체 기판, 그리고 상기 메모리 셀 유닛들 중 비선택된 메모리 셀 유닛의 워드 라인들, 선택 라인 및 공통 소오스 라인에 접지 전압을 인가하고, 상기 비선택된 메모리 셀 유닛의 비트 라인에는 전원 전압을 인가하거나 플로팅시키는 것을 포함하는 비휘발성 메모리 소자.
  8. 청구항 6에 있어서,
    상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 상기 제 1 메모리 트랜지스터의 소거 동작은,
    상기 제 1 메모리 트랜지스터에 연결된 제 1 워드 라인에 소거 전압을 인가하고, 상기 제 1 메모리 트랜지스터를 제외한 메모리 트랜지스터들에 연결된 워드 라인들, 상기 반도체 기판, 상기 선택 라인들, 상기 공통 소오스 라인들에 접지 전압을 인가하고, 상기 비트 라인들을 플로팅시키는 것을 포함하는 비휘발성 메모리 소자.
  9. 청구항 6에 있어서,
    상기 메모리 트랜지스터의 소거된 상태 및 프로그램됨 상태의 문턱 전압이 모두 양의 전압인 비휘발성 메모리 소자.
  10. 청구항 9에 있어서,
    상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 상기 제 1 메모리 트랜지스터의 읽기 동작은,
    상기 선택된 메모리 셀 유닛의 비트 라인에 읽기 전압을 인가하고, 상기 선택된 메모리 셀 유닛의 제 1 워드 라인 및 선택 라인에 전원 전압을 인가하고, 상기 선택된 메모리 셀 유닛의 제 2 워드 라인, 공통 소오스 라인 및 상기 반도체 기판, 그리고 상기 메모리 셀 유닛들 중 비선택된 메모리 셀 유닛의 워드 라인들, 선택 라인 및 공통 소오스 라인에 접지 전압을 인가하고, 상기 비선택된 메모리 셀 유닛의 비트 라인을 플로팅시키는 것을 포함하는 비휘발성 메모리 소자.
  11. 청구항 6에 있어서,
    상기 메모리 트랜지스터의 소거된 상태의 문턱 전압은 음이고, 프로그램된 상태의 문턱 전압은 양인 비휘발성 메모리 소자.
  12. 청구항 11에 있어서,
    상기 메모리 셀 유닛들 중 선택된 메모리 셀 유닛의 상기 제 1 메모리 트랜지스터의 읽기 동작은,
    상기 선택된 메모리 셀 유닛의 비트 라인에 읽기 전압을 인가하고, 상기 선택된 메모리 셀 유닛의 제 1 워드 라인 및 선택 라인에 전원 전압을 인가하고, 상 기 선택된 메모리 셀 유닛의 제 2 워드 라인에 읽기방지 전압을 인가하고, 상기 선택된 메모리 셀 유닛의 공통 소오스 라인 및 상기 반도체 기판, 그리고 상기 메모리 셀 유닛들 중 비선택된 메모리 셀 유닛의 워드 라인들, 선택 라인 및 공통 소오스 라인에 접지 전압을 인가하고, 상기 비선택된 메모리 셀 유닛의 비트 라인을 플로팅시키는 것을 포함하는 비휘발성 메모리 소자.
  13. 청구항 12에 있어서,
    상기 읽기방지 전압은 음의 전압인 비휘발성 메모리 소자.
  14. 활성 영역을 한정하는 소자분리막을 구비하는 반도체 기판;
    상기 활성 영역의 공통 소오스 영역;
    상기 공통 소오스 영역을 덮는 선택 게이트를 갖는 선택 트랜지스터; 및
    상기 선택 트랜지스터 양측의 상기 활성 영역에 제공되는 제 1 및 제 2 메모리 트랜지스터를 포함하는 비휘발성 메모리 소자.
  15. 청구항 14에 있어서,
    상기 공통 소오스 영역은 상기 선택 트랜지스터의 채널이고, 상기 선택 게이트의 제어에 의하여 상기 공통 소오스 영역을 흐르는 전류가 온/오프되는 비휘발성 메모리 소자.
  16. 청구항 14에 있어서,
    상기 선택 트랜지스터에 반대되는 상기 제 1 및 제 2 메모리 트랜지스터의 일 측의 활성 영역에 형성된 한 쌍의 드레인 영역을 더 포함하는 비휘발성 메모리 소자.
  17. 청구항 16에 있어서,
    상기 메모리 트랜지스터들의 쓰기는 파울러-노드하임 터널링에 의하여 수행되는 비휘발성 메모리 소자.
  18. 청구항 17에 있어서,
    상기 제 1 메모리 트랜지스터의 프로그램 동작은,
    상기 제 1 메모리 트랜지스터의 제어 게이트에 쓰기 전압을 인가하고, 상기 제 2 메모리 트랜지스터의 제어 게이트, 상기 드레인 영역, 상기 공통 소오스 영역 및 상기 반도체 기판에 접지 전압을 인가하는 것을 포함하는 비휘발성 메모리 소자.
  19. 청구항 17에 있어서,
    상기 제 1 메모리 트랜지스터의 소거 동작은,
    상기 제 1 메모리 트랜지스터의 제어 게이트에 소거 전압을 인가하고, 상기 제 2 메모리 트랜지스터의 제어 게이트 및 상기 반도체 기판에 접지 전압을 인가하 고, 상기 한 쌍의 드레인 영역을 플로팅시키는 것을 포함하는 비휘발성 메모리 소자.
  20. 청구항 17에 있어서,
    상기 메모리 트랜지스터의 소거된 상태 및 프로그램된 상태의 문턱 전압이 모두 양의 전압인 비휘발성 메모리 소자.
  21. 청구항 20에 있어서,
    상기 제 1 메모리 트랜지스터의 읽기 동작은,
    상기 한 쌍의 드레인 영역에 읽기 전압을 인가하고, 상기 제 1 메모리 트랜지스터의 제어 게이트 및 상기 선택 게이트에 전원 전압을 인가하고, 상기 공통 소오스 영역, 상기 반도체 기판, 및 상기 제 2 메모리 트랜지스터의 제어 게이트에 접지 전압을 인가하는 것을 포함하는 비휘발성 메모리 소자.
  22. 청구항 17에 있어서,
    상기 메모리 트랜지스터의 소거된 상태의 문턱 전압은 음이고, 프로그램된 상태의 문턱 전압은 양인 비휘발성 메모리 소자.
  23. 청구항 22에 있어서,
    상기 제 1 메모리 트랜지스터의 읽기 동작은,
    상기 한 쌍의 드레인 영역에 읽기 전압을 인가하고, 상기 제 1 메모리 트랜지스터의 제어 게이트 및 상기 선택 게이트에 전원 전압을 인가하고, 상기 공통 소오스 영역 및 상기 반도체 기판에 접지 전압을 인가하고, 상기 제 2 메모리 트랜지스터의 제어 게이트에 읽기방지 전압을 인가하는 것을 포함하는 비휘발성 메모리 소자.
  24. 청구항 23에 있어서,
    상기 읽기방지 전압은 음인 비휘발성 메모리 소자.
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