KR20090027244A - 비휘발성 반도체메모리 및 그의 구동방법 - Google Patents
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Abstract
메모리 셀의 고집적화를 손상시키지 않고, FN터널 전류를 이용해서 전하축적층으로의 전하의 주입을 행할 수 있는 NOR형 비휘발성 반도체메모리를 제공한다. 반도체 기판 위에 섬형상 반도체층이 형성되고, 섬형상 반도체층은 그 상부에 형성된 드레인 확산층과, 그 하부에 형성된 소스 확산층과, 드레인 확산층과 소스확산층에 끼워진 측벽의 채널 영역 위에 게이트 절연막을 통해 형성된 전하축적층과, 전하축적층 위에 형성된 제어 게이트를 구비하는 비휘발성 반도체메모리 셀을 행렬 형태로 배열하고, 드레인 확산층에 접속된 비트선을 열방향으로 배선하고, 제어 게이트선을 행방향으로 배선하고, 소스확산층에 접속된 소스선을 열방향으로 배선하는 것을 특징으로 하는 비휘발성 반도체메모리에 의해 상기 과제를 해결한다.
비휘발성반도체, 메모리, 비트선, 소스선, 게이트선, 제어 게이트
Description
본 발명은 비휘발성 반도체메모리 및 그의 제조방법에 관한 것이다.
제어 게이트와 전하축적층을 구비하는 NOR형 플래시메모리(flash memory)의 메모리 셀(memory cell)에 있어서, 핫 일렉트론(hot electron)을 이용해서 전하축적층으로의 전하의 주입을 행하는 MOS트랜지스터 구조의 것은 공지되어 있다(예를 들면, 비특허문헌1 참조). 이 전하축적층의 전하축적상태의 차이에 따른 문턱값전압(threshold voltage)의 차이를 데이터 "0", "1"로서 기억한다. 예를 들면, 전하축적층에서 부유 게이트(floating gate)를 이용한 N채널의 메모리 셀의 경우, 부유 게이트에 전하를 주입하기 위해서는, 제어 게이트와 드레인 확산층에 고전압을 가하여, 소스 확산층과 반도체기판을 접지한다. 이때, 소스·드레인간의 전압에 의해, 반도체기판의 전자의 에너지를 높이고, 터널(tunnel) 산화막의 에너지 장벽을 극복시켜서 전하축적층에 주입한다. 이 전하 주입에 의해 메모리 셀의 문턱값전압은 정방향으로 이동한다. 소스·드레인 사이를 흐르는 전류 중, 전하축적층으로 주 입되는 비율은 작다. 그 때문에 기입(writing)에 필요한 전류가 셀당 100㎂ 오더(order)가 되고, 기입 속도를 증진시키는데 부적합하게 한다.
도 1, 도 2는 각각 상기 문헌에 나타나 있는 종래의 NOR형 플래시메모리의 메모리 셀 어레이의 등가회로와 레이아웃(layout)이다. 메모리 셀은 행렬 형태로 배열된다. 비트선(bit line)(BL1, BL2, …)을 열방향(도 1, 도 2의 종방향)으로 배선하고, 제어 게이트선(WL1, WL2, …)을 행방향(도 1, 도 2의 횡방향)으로 배열하고, 소스선을 행방향으로 배열하고, 제어 게이트선에 접속하는 메모리 셀의 모든 소스 확산층에 소스선(SL)을 접속한다.
최근의 반도체 기술의 진보, 특히 미세가공기술의 진보에 의해 플래시메모리의 메모리 셀의 소형화와 대용량화가 급속하게 진행되고 있다. NOR형의 플래시메모리에서는 상기의 기입 방식을 채용하기 때문에, 단채널 효과(short channel effect)에 의한 리크 전류가 증대하고, 정상적으로 데이터를 리딩하고 기입할 수 없게 되고, 메모리 셀의 게이트 길이를 축소하는 것이 어렵게 되어 왔다.
이에 대하여 제어 게이트와 전하축적층을 구비하는 NAND형의 플래시메모리의 메모리 셀에 있어서, FN(Fowler-Nordheim)터널 전류를 이용해서 전하축적층으로의 전하의 주입을 행하는 MOS트랜지스터 구조의 것이 공지가 되어 있다(예를 들면, 특허문헌1 참조). 전하축적층에 부유 게이트를 이용한 N채널의 메모리 셀의 경우, 부유 게이트에 전하를 주입하기 위해서는, 메모리 셀에 수직한 방향의 전압을 제어 게이트에 인가함으로써 전자를 부유 게이트에 주입할 수 있다. 이때, 부유 게이트에 전자를 주입하는 메모리 셀의 소스·드레인은 접지된다. 한편, 부유 게이트에 전자를 주입하지 않는 메모리 셀의 소스·드레인은 동일한 정(正)전압이 인가 되어 메모리 셀에 대한 기입은 저지된다. 이 NAND형의 플래시메모리에서는, 메모리 셀의 소스·드레인 사이에 전압을 인가할 필요가 없다. 이 때문에, FN터널 전류를 이용해서 전하축적층으로의 전하의 주입을 행하는 플래시메모리는 핫·일렉트론을 이용해서 전하축적층으로의 전하의 주입을 행하는 플래시메모리에 비하면, 메모리 셀의 게이트 길이를 축소시키기 쉽다. 또한, FN터널 전류를 이용하여 전하축적층으로의 전하의 주입을 행하는 플래시메모리는 채널 전체 면에서의 양방향 기입·소거 동작이 가능하기 때문에, 고속 기입 동작, 높은 신뢰성을 동시에 실현할 수 있다(예를 들면, 비특허문헌2 참조).
따라서, NOR형 플래시메모리에서 FN터널 전류를 이용해서 전하축적층으로의 전하의 주입을 행하는 것이 필요하다.
그러나 도 1에 나타낸 종래의 NOR형 플래시메모리의 등가회로를 이용함으로써 FN터널 전류를 이용해서 전하축적층으로의 전하의 주입을, 선택한 하나의 메모리 셀에 대하여 행하는 것은 곤란하다. 제어 게이트선에 고전압이 인가 되면, 제어 게이트선에 접속된 모든 메모리 셀이 도통(道通)하고, 소스선은 제어 게이트선에 접속하는 메모리 셀 모두에 접속하고 있기 때문에, 모든 비트선이 단락하기 때문이다. 여기에서 종래의 평면형 메모리 셀을 이용하고, 메모리 셀의 소스에 접속하는 소스선을 열방향으로 배선한다. 이때의 NOR형 플래시메모리의 메모리 셀 어레이의 등가회로와 레이아웃을 각각 도 3, 도 4에 나타내었다. 이 도 4에 나타나 있는 바와 같이 소스선, 비트선이 동일한 배선층에 배치되기 때문에, 메모리 셀 면적은 핫 ·일렉트론을 이용할 경우와 비교해서 두배 이상으로 된다.
특허문헌1: 일본 특개평1-173652호 공보
비문허문헌1: T. Tanzawa, Y.Takano, T.Taura and S.Atsumi, IEEE J.Solid-State Circuits, Vol.35, no.lO, p.1415-1421, 2000.
비특허문헌2: T.Endoh, R.Shirota, S. Aritome, and F.Masuoka, IEICE Transactions on Electron, Vol.E75-C, no.11, pp.1351-1357, Nov.1992.
따라서, 본 발명은 메모리 셀의 고집적화를 손상시키지 않고, FN터널 전류를 이용하여 전하축적층에 전하를 주입할 수 있는 NOR형 비휘발성 반도체메모리를 제공하는 것을 목적으로 한다.
본 발명의 비휘발성 반도체메모리는, 소스 영역, 채널 영역 및 드레인 영역이 기판측으로부터 상기 순서로 형성되고, 또한 상기 채널 영역의 외측에 게이트 절연막을 통해 형성된 전하축적층과 상기 전하축적층의 외측에 절연층을 통해 상기 전하축적층을 덮도록 형성된 제어 게이트를 갖는 메모리 셀이 상기 기판 상에 n행 m열의 행렬 형태로 배치된 비휘발성 반도체메모리로서,
상기 행렬의 열방향으로 정렬한 메모리 셀의 소스 영역을 서로 접속하도록 열방향으로 배선된 복수의 소스선;
상기 열방향으로 정렬한 메모리 셀의 드레인 영역을 서로 접속하도록 상기 소스선과 다른 층에서 열방향으로 배선된 복수의 평행한 비트선; 및
상기 열방향과 실질적으로 직교하는 행방향으로 정렬한 메모리 셀의 제어 게이트를 서로 접속하도록 행방향으로 배선된 복수의 게이트선
을 포함하여 구성된 것이다.
또한, 본 발명의 비휘발성 반도체메모리는, 소스 영역, 채널 영역 및 드레인 영역이 기판측으로부터 상기 순서로 형성되고, 또한 상기 채널 영역의 외측에 게이트 절연막을 통해 형성된 전하축적층과 상기 전하축적층의 외측에 절연층을 통해 상기 전하축적층을 덮도록 형성된 제어 게이트를 갖는 메모리 셀이 상기 기판 상에 n행 m열의 행렬 형태로 배치된 비휘발성 반도체메모리로서,
상기 행렬의 열방향으로 정렬한 메모리 셀의 소스 영역을 서로 접속하도록 열방향으로 배선된 복수의 소스선;
상기 열방향으로 정렬한 메모리 셀의 드레인 영역을 서로 접속하도록 상기 소스선과 다른 층에서 열방향으로 배선된 복수의 평행한 비트선;
상기 열방향과 실질적으로 직교하는 행방향으로 정렬한 메모리 셀의 제어 게이트를 서로 접속하도록 행방향으로 배선된 복수의 게이트선;
상기 행렬의 p행(p ＜ n) 간격으로 1행씩 형성된 트랜지스터로서, 소스 영역, 채널 영역 및 드레인 영역이 기판측으로부터 상기 순서로 형성되고, 각각의 소스 영역이 자기가 속하는 열의 상기 소스선과 접속된 복수의 트랜지스터;
동일한 행에 정렬한 상기 트랜지스터의 게이트를 서로 접속하도록 행방향으로 배선된 리드선; 및
동일한 행에 정렬한 상기 트랜지스터의 드레인 영역을 서로 접속하는 공통 소스선
을 포함하여 구성된 것이다.
또한, 본 발명의 비휘발성 메모리는, 상기 각 트랜지스터의 소스 영역, 채널 영역 및 드레인 영역의 각각이 상기 각 메모리 셀의 소스 영역, 채널 영역 및 드레인 영역의 각각과 동시에 형성된 것을 포함하여 구성된 것이다.
본 발명의 방법은, 제2의 발명인 비휘발성 반도체메모리의 기입 방법으로서, 선택한 비트선 및 소스선에 OV 또는 정(正)의 제1 전압을 인가하고, 비선택의 비트선 및 소스선에 정의 제1 전압을 인가하고, 선택한 제어 게이트선에 정의 제2 전압을 인가하고, 비선택의 제어 게이트선에 OV를 인가하고, 상기 리드선에 OV를 인가하고, 공통 소스선에 정의 제1 전압의 절반인 정의 제3 전압을 인가하여, 선택한 메모리 셀의 전하축적층에 FN터널 전류를 이용하여 전하를 주입하는 것이다.
또한, 본 발명의 방법은, 제2의 발명인 비휘발성 반도체메모리의 리딩 방법으로서, 선택한 제어 게이트선에 정의 제1 전압을 인가하고, 비선택의 제어 게이트에 OV를 인가하고, 소스선에 OV를 인가하고, 선택한 비트선에 정의 제2 전압을 인가하고, 비선택의 비트선, 공통 비트선에 OV를 인가하고, 리드선에 정의 제3 전압을 인가하여, 선택한 메모리 셀로부터 데이터를 리딩하는 비휘발성 반도체메모리의 리딩 방법이다.
또한, 본 발명의 방법은, 제2의 발명인 비휘발성 반도체메모리의 소거 방법으로서, 모든 비트선 및 모든 소스선에 정의 제1 전압을 인가하고, 모든 제어 게이트선에 OV를 인가하고, 모든 공통 소스선 및 리드선에 정의 제1 전압을 인가하여, 모든 메모리 셀의 데이터를 일괄 소거하는 비휘발성 반도체메모리의 소거 방법이다.
또한, 본 발명의 방법은, 제2의 발명인 비휘발성 반도체메모리의 소거 방법으로서, 모든 비트선 및 소스선에 정의 제1 전압을 인가하고, 선택한 제어 게이트선에 OV를 인가하고, 비선택의 제어 게이트선에 정의 제2 전압을 인가하고, 모든 공통 소스선 및 리드선에 정의 제1 전압을 인가하여, 선택한 제어 게이트선에 접속된 메모리 셀의 데이터를 일괄 소거하는 비휘발성 반도체메모리의 소거 방법이다.
또한, 본 발명의 방법은, 제2의 발명인 비휘발성 반도체메모리의 소거 방법으로서, 선택한 비트선 및 소스선에 정의 제1 전압을 인가하고, 비선택의 비트선 및 소스선에 정의 제2 전압을 인가하고, 모든 제어 게이트선에 OV를 인가하고, 모든 리드선에 정의 제2 전압을 인가하고, 모든 공통 소스선에 정의 제1 전압과 정의 제2 전압의 합계의 절반 정도인 정의 제3 전압을 인가하여, 선택한 비트선에 접속된 메모리 셀의 데이터를 일괄 소거하는 비휘발성 반도체메모리의 소거 방법이다.
또한, 본 발명의 방법은, 제2의 발명인 비휘발성 반도체메모리의 소거 방법으로서, 선택한 비트선 및 소스선에 정의 제1 전압을 인가하고, 비선택의 비트선 및 소스선에 정의 제2 전압을 인가하고, 선택한 제어 게이트선에 OV를 인가하고, 비선택의 제어 게이트선에 정의 제2 전압을 인가하고, 리드선에 정의 제2 전압을 인가하고, 공통 소스선에 정의 제1 전압과 정의 제2 전압의 합계의 절반 정도인 정의 제3 전압을 인가하여, 선택한 메모리 셀의 데이터를 소거하는 비휘발성 반도체메모리의 소거 방법이다.
[발명의 효과]
본 발명에 의하면, 비트선과 소스선은 비휘발성 반도체메모리 셀을 위에서 보았을 때에 겹쳐지도록 배치할 수 있기 때문에, 메모리 셀의 면적을 증가시키지 않고 평행하게 형성할 수 있다. 제어 게이트선에 고전압이 인가되면, 제어 게이트선에 접속된 모든 메모리 셀이 도통한다. 비트선에 대해 소스선이 평행하게 형성되어 있기 때문에, 비트선과 소스선에 동일한 전압을 인가할 수 있다. 즉, FN터널 전류를 이용하여 전하축적층으로의 전하의 주입을, 선택한 하나의 메모리 셀에 대해 행하는 것이 가능해진다. 소스선은 확산층에서 형성되기 때문에 고저항이 된다. 따라서, 비트선과 소스선에 접속된 소정수(예를 들면 64개)의 메모리 셀마다 1개의 트랜지스터를 배치하고, 그 트랜지스터를 통해 소스선을 공통 소스선에 접속함으로써, 소스 확산층의 낮은 저항화가 가능해지고, 고속의 리딩이 가능해진다.
도 1은 종래의 NOR형 플래시메모리의 메모리 셀 어레이의 등가회로.
도 2는 종래의 NOR형 플래시메모리의 메모리 셀 어레이의 레이아웃.
도 3은 종래의 평면형 메모리 셀을 이용하고, 메모리 셀의 소스에 접속하는 소스선을 비트선에 평행하게 형성했을 때의 NOR형 플래시메모리의 메모리 셀 어레이의 등가회로.
도 4는 종래의 평면형 메모리 셀을 이용하고, 메모리 셀의 소스에 접속하는 소스선을 비트선에 평행하게 형성했을 때의 NOR형 플래시메모리의 메모리 셀 어레 이의 레이아웃.
도 5는 본 발명에 관한 비휘발성 반도체메모리의 레이아웃.
도 6은 본 발명에 관한 비휘발성 반도체메모리의 단면 구조.
도 7은 본 발명에 관한 비휘발성 반도체메모리의 단면 구조.
도 8은 본 발명에 관한 비휘발성 반도체메모리의 단면 구조.
도 9는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 1O은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면 공정도.
도 11은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 12는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 13은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면 공정도.
도 14는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면 공정도.
도 15는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 16은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면 공정도.
도 17은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면 공정도.
도 18은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 19는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면 공정도.
도 20은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 21은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 22는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 23은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 24는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 25는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 26은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 27은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 28은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 29는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 30은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 31는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 32는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 33은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 34는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 35는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 36은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 37은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 38은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 39는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 40은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 41은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 42는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 43은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 44는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 45는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 46은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 47은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 48은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 49는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 50은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 51은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 52는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 53은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 54는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 55는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 56은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 57은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 X-X'단면 공정도.
도 58은 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y1-Y1'단면공정도.
도 59는 본 발명에 관한 메모리 셀 어레이의 제조 예를 나타내는 Y2-Y2'단면공정도.
도 60은 데이터 기입 시의 전위 관계를 나타내는 도면.
도 61은 데이터 리딩 시의 전위 관계를 나타내는 도면.
도 62는 전체 메모리 셀 소거 시의 전위 관계를 나타내는 도면.
도 63은 선택된 제어 게이트선에 접속된 메모리 셀 소거 시의 전위 관계를 나타내는 도면.
도 64는 선택된 비트선에 접속된 메모리 셀 소거 시의 전위 관계를 나타내는 도면.
도 65는 선택된 메모리 셀의 전위 관계를 나타내는 도면.
도 66은 본 발명에 관한 다른 실시 예를 나타내는 조감도.
도 67은 본 발명에 관한 다른 실시 예를 나타내는 조감도.
도 68은 본 발명에 관한 다른 실시 예를 나타내는 단면도.
*부호의 설명*
1: 실리콘 산화막 2: 소스선(SL)
3: 소스확산층 4: 섬형상 반도체층
5: 드레인 확산층 6: 전하축적층
7: 제어 게이트(WL) 8: 소스확산층
9: 섬형상 반도체층 10: 드레인 확산층
11: 리드선(R) 12: 공통 소스선(CSL)
13: 비트선(BL) 14: 비아(via)
15: 비트선(BL) 100: P형 실리콘
101: 섬형상 반도체층 102: 터널 절연막
103: 다결정 실리콘막 104: 인터폴리(inter-poly)절연막
105: 다결정 실리콘막 106: 레지스트
107: 층간절연막 108: 층간절연막
109: 층간절연막 200: 선택한 비트선
201: 선택한 소스선 202: 비선택 비트선
203: 비선택 소스선 204: 선택한 제어 게이트선
205: 비선택 제어 게이트선 206: 리드선
207: 공통 소스선 208: 전하축적층
209: 입자형태 전하축적층
본 발명에 관한 비휘발성 반도체메모리는, 반도체기판 상에 형성된 다수의 섬형상 반도체층을 포함한다. 섬 형상의 반도체층은, 그 상부에 형성된 드레인 확산층, 그 하부에 형성된 소스 확산층, 드레인 확산층과 소스 확산층에 끼워진 측벽의 채널 영역 상에 게이트 절연막을 통해 형성된 전하축적층 및 전하축적층 상에 형성된 제어 게이트를 갖는 비휘발성 반도체메모리 셀로 이루어진다. 그리고, 전체적으로 이 비휘발성 반도체메모리 셀을 행렬 형태로 배열하는 동시에, 드레인 확산층에 접속된 비트선을 열방향으로 배선하고, 제어 게이트선을 행방향으로 배선하고, 소스 확산층에 접속된 소스선을 열방향으로 배선한 구조이다.
또한, 본 발명의 비휘발성 반도체메모리에 있어서, 비트선과 소스선에 접속된 소정수(예를 들면 64개)의 메모리 셀마다 1개의 트랜지스터를 배치하고, 그 트 랜지스터의 게이트에 접속된 리드선을 행방향으로 배선하고, 그 트랜지스터의 소스에 소스선을 접속하고, 그 트랜지스터의 드레인에 접속된 공통 소스선을 행방향으로 배선한다. 따라서, 이 비휘발성 반도체메모리를 n행 m열의 행렬이라고 생각했을 때에, 상기 트랜지스터는 예를 들면 64행 간격으로 1행씩 형성되고, 그 소스 영역은 자기가 속하는 열의 소스선과 접속된다. 또한, 이 트랜지스터의 동일한행에 정렬한 상기 트랜지스터의 게이트는 리드선에 의해 서로 접속되고, 동일한 행에 정렬한 상기 트랜지스터의 드레인 영역은, 공통 소스선에 의해 서로 접속된다.
본 발명의 구동 방법은, 선택한 비트선과 소스선에 OV 또는 정의 제1 전압을 인가하고, 비선택의 비트선과 소스선에 정의 제1 전압을 인가하고, 선택한 제어 게이트선에 정의 제2 전압을 인가하고, 비선택의 제어 게이트선에 OV를 인가함으로써, 선택한 메모리 셀에 FN터널 전류를 이용하여 전하축적층에 전하를 주입할 수 있다. 이때, 리드선에 OV를 인가함으로써 공통 소스선과 소스선을 전기적으로 절연한다. 또한, 공통 소스선에 정의 제1 전압의 절반 정도인 전압을 인가함으로써, 공통 소스선과 소스선을 접속하는 트랜지스터의 소스·드레인 간의 내압을 정의 제1 전압의 절반으로 할 수 있다.
본 발명의 구동 방법은, 선택한 제어 게이트선에 정의 제1 전압을 인가하고, 비선택의 제어 게이트에 OV를 인가하고, 소스선에 OV를 인가하고, 선택한 비트선에 정의 제2 전압을 인가함으로써, 선택한 메모리 셀을 리딩할 수 있다. 이때, 비선택의 비트선, 공통 비트선에 OV를 인가하고, 리드선에 정의 제3 전압을 인가함으로써, 비트선과 소스선에 접속된 1개 이상인 복수개의 메모리 셀마다 배치된 트랜지 스터를 통해 소스선이 공통 소스선에 접속함으로써, 소스 확산층의 낮은 저항화가 가능해지고, 고속의 리딩이 가능해진다.
본 발명의 구동 방법은, 비트선과 소스선에 정의 제1 전압을 인가하고, 제어 게이트선에 OV를 인가하고, 공통 소스선과 리드선에 정의 제1 전압을 인가함으로써, FN터널 전류를 이용하여 전체 메모리 셀의 전하축적층으로부터 전하를 방출할 수 있다.
본 발명의 구동 방법은, 비트선과 소스선에 정의 제1 전압을 인가하고, 선택한 제어 게이트선에 OV를 인가하고, 비선택의 제어 게이트선에 정의 제2 전압을 인가하고, 공통 소스선과 리드선에 정의 제1 전압을 인가함으로써, FN터널 전류를 이용하여 선택한 제어 게이트선에 접속된 메모리 셀의 전하축적층으로부터 전하를 방출할 수 있다.
본 발명의 구동 방법은, 선택한 비트선과 소스선에 정의 제1 전압을 인가하고, 비선택의 비트선과 소스선에 정의 제2 전압을 인가하고, 제어 게이트선에 OV를 인가하고, 리드선에 정의 제2 전압을 인가하고, 공통 소스선에 정의 제1 전압과 정의 제2 전압의 합계의 절반 정도인 정의 제3 전압을 인가함으로써, FN터널 전류를 이용하여 선택한 비트선에 접속된 메모리 셀의 전하축적층으로부터 전하를 방출할 수 있다.
본 발명의 구동 방법은, 선택한 비트선과 소스선에 정의 제1 전압을 인가하고, 비선택의 비트선과 소스선에 정의 제2 전압을 인가하고, 선택한 제어 게이트선에 OV를 인가하고, 비선택의 제어 게이트선에 정의 제3 전압을 인가하고, 리드선에 정의 제3 전압을 인가하고, 공통 소스선에 정의 제1 전압과 정의 제2 전압의 합계의 절반 정도인 정의 제3 전압을 인가함으로써, FN터널 전류를 이용하여 선택한 메모리 셀의 전하축적층으로부터 전하를 방출할 수 있다.
실시 예시
이하 도면에 나타내는 실시 형태에 기초하여 본 발명을 기술한다. 또한 본 발명은 이에 의하여 한정되는 것은 아니다.
본 발명에 관련되는 비휘발성 반도체메모리의 레이아웃과 단면 구조를 각각 도 5, 도 6, 도 7, 도 8에 나타낸다. 이 실시예에서는 실리콘 산화막(1) 상에 소스선(2)과 소스 확산층(3)이 형성되고, 그 위에 섬형상 반도체층(4)이 형성되고, 상기 섬형상 반도체층(4)의 상부에 드레인 확산층(5)이 형성되고, 드레인 확산층(5)과 소스 확산층(3)에 끼워진 측벽의 채널 영역 상에 게이트 절연막을 통하여 형성된 전하축적층(6)이 형성되고, 전하축적층(6) 상에 제어 게이트(7)가 형성되어 메모리 셀을 형성한다. 또한 소정수의 메모리 셀마다(여기에서는 64개마다) 소스선(2)과 소스 확산층(8) 상에 섬형상 반도체층(9)이 형성되고, 상기 섬형상 반도체층 상에 드레인 확산층(10)이 형성되고, 드레인 확산층(10)과 소스 확산층(8)에 끼워진 측벽의 채널 영역 상에 게이트 절연막을 통하여 형성된 리드선(11)이 형성되고, 드레인 확산층(10) 상에 공통 소스선(12)이 형성되고, 트랜지스터가 형성되고, 소스선(2)과 공통 소스선(12)은 접속된다. 여러개의 메모리 셀마다 배치되는 트랜지스터는 메모리 셀로 대용해도 좋다. 또한 드레인 확산층(5) 상에 비트선(13)이 형성되고, 비트선(13) 상에 비아(via)(14)가 형성되고, 비아(14) 상에 비트선(15) 이 형성된다.
이하에 본 발명에 관련되는 비휘발성 반도체메모리가 구비하는 메모리 셀 어레이의 구조를 형성하기 위한 제조 공정의 일례를 도 9∼도 59를 참조하여 설명한다. 도 9는 실리콘 산화막(1) 상에 P형 실리콘(100)이 형성되어 있는 SOI기판의 X―X’단면도이다. 또한 도 10은 Y1―Y1’단면도, 도 10은 Y2―Y2’단면도이다. X―X’단면은 도 6에 대응하고, Y1―Y1’단면은 도 7에 대응하고, Y2―Y2’단면은 도 8에 대응하는 단면이다.
레지스트를 마스크로 하여 반응성 이온 에칭에 의해 P형 실리콘(100)을 에칭해서 소스선(2)을 형성한다(도 12(X―X’), 도 13(Y1―Y1’), 도 14(Y2―Y2’)).
산화막을 퇴적하여 CMP에 의해 평탄화를 실시하고, 반응성 이온 에칭을 이용하여 에치백을 실시한다(도 15(X―X’), 도 16(Y1―Y1’), 도 17(Y2―Y2’)).
레지스트를 마스크로서 이용하여 반응성 이온 에칭에 의해 P형 실리콘을 에칭해서 섬형상 반도체층(101)을 형성한다(도 18(X―X’), 도 19(Y1―Y1’), 도 20(Y2―Y2’)). 섬형상 반도체층(101)의 하부는 소스선(2)으로 된다.
이어서 산화를 실시하고, 터널 절연막(102)을 형성한다(도 21(X―X’), 도 22(Y1―Y1’), 도 23(Y2―Y2’)).
이어서 다결정 실리콘막(103)을 퇴적한다(도 24(X―X’), 도 25(Y1―Y1’), 도 26(Y2―Y2’)).
이어서 다결정 실리콘막을 반응성 이온 에칭에 의해 에칭하고, 섬형상 반도체 측벽에 사이드 월 스페이서형상으로 잔존시켜서 전하축적층(6)을 형성한다(도 27(X―X’), 도 28(Y1―Y1’), 도 29(Y2―Y2’)).
이어서 산화를 실시하고, 인터폴리 절연막(104)을 형성한다(도 30((X―X’), 도 31(Y1―Y1’), 도 32(Y2―Y2’)). CVD에 의해 절연막을 퇴적시켜도 좋다.
이어서 다결정 실리콘막(105)을 퇴적한다(도 33(X―X’), 도 34(Y1―Y1’), 도 35(Y2―Y2’)).
이어서 다결정 실리콘막을 CMP에 의해 평탄화한 후 에칭한다(도 36(X―X’), 도 37(Y1―Y1’), 도 38(Y2―Y2’)).
이어서 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트(106)를 형성한다.(도 39(X―X’), 도 40(Y1―Y1’), 도 41(Y2―Y2’)).
이어서 레지스트(106)를 마스크로서 이용하여 다결정 실리콘막(105)을 반응성 이온 에칭에 의해 에칭하고, 전하축적층 측벽에 사이드 월 스페이서형상으로 잔존시켜서 제어 게이트(7) 및 리드선(11)을 형성한다(도 42(X―X’), 도 43(Y1―Y1’), 도 44(Y2―Y2’)).
이어서 이온 주입법 등에 의해 소스선(2) 및 소스 확산층(3) 및 드레인 확산 층(5, 10)을 형성한다(도 45(X―X’), 도 46(Y1―Y1’), 도 47(Y2―Y2’)).
이어서 실리콘 산화막 등의 층간 절연막(107)을 퇴적하고, CMP 등을 이용하여 드레인 확산층을 노출시킨다(도 48(X―X’), 도 49(Y1―Y1’), 도 50(Y2―Y2’)).
이어서 메탈을 스퍼터 등에 의해 퇴적하고, 레지스트를 마스크로서 이용하여 메탈을 에칭하고, 비트선(13)과 공통 비트선(12)을 형성한다. 그 후 층간 절연막(108)을 퇴적한다(도 51(X―X’), 도 52(Y1―Y1’), 도 53(Y2―Y2’)).
이어서 레지스트를 마스크로서 이용하여 층간 절연막을 에칭하고, 비아(14)를 형성한다(도 54(X―X’), 도 55(Y1―Y1’), 도 56(Y2―Y2’)).
이어서 메탈을 스퍼터 등에 의해 퇴적하고, 레지스트를 마스크로서 이용하여 메탈을 에칭하고, 비트선(15)을 형성한다. 그 후 층간 절연막(109)을 퇴적한다(도 57(X―X’), 도 58(Y1―Y1’), 도 59(Y2―Y2’)). 이상에 의해 본 발명의 비휘발성 반도체메모리 셀 어레이의 구조를 형성하고, 제어 게이트선을 행으로 배선하고, 비트선을 열로 배선하고, 소스선을 열로 배선하고, 공통 소스선을 행으로 배선하는 구조를 실현한다.
이하에 본 발명의 비휘발성 반도체메모리 셀 어레이의 구동 방법을 도 60∼도 65를 참조하여 설명한다.
선택한 메모리 셀(M1)의 전하축적층으로 FN터널 전류에 의해 전하를 주입하는(기입하는) 동작은 도 60에 나타내는 바와 같이 실시한다. 선택한 비트선(200) 과 소스선(201)에 0V 또는 기입을 저지할 수 있을 정도의 전압(9V)을 인가하고, 비선택의 비트선(202) 및 소스선(203)에 기입을 저지할 수 있을 정도의 전압(9V)을 인가하고, 선택한 제어 게이트선(204)에 고전압(18V)을 인가하고, 비선택의 제어 게이트선(205)에 0V를 인가한다. 이상의 동작으로 FN터널 전류를 이용하여 전하를 전하축적층에 주입할 수 있다. 이 때 리드선(206)(도 5∼도 7의 리드선(11)에 대응한다)에 0V를 인가함으로써, 소스선과 공통 소스선을 전기적으로 절연한다. 또한 공통 소스선(207)에는 기입을 저지할 수 있을 정도의 전압(9V)의 절반(4. 5V)을 인가함으로써, 공통 소스선과 소스선을 접속하는 트랜지스터의 소스ㆍ드레인 간의 내압을, 기입을 저지할 수 있을 정도의 전압(9V)의 절반(4. 5V)으로 할 수 있다.
선택한 메모리 셀(M1)의 데이터의 리딩 동작은 도 61에 나타내는 바와 같이 실시한다. 선택한 제어 게이트선(204)에 전압(3V)을 인가하고, 비선택의 제어 게이트선(205)에 0V를 인가하고, 소스선(201, 203)에 0V를 인가하고, 선택한 비트선(200)에 전압(0. 5V)을 인가함으로써, 선택한 메모리 셀을 읽어낼 수 있다. 이 때 비선택의 비트선(202), 공통 비트선(207)에 0V를 인가하고, 리드선(206)에 전압(3V)을 인가함으로써, 비트선과 소스선에 접속된 1개 이상의 여러개의 메모리 셀마다 배치된 트랜지스터를 통하여 소스선이 공통 소스선에 접속함으로써 소스 확산층의 낮은 저항화가 가능하게 되고, 고속 리딩이 가능하게 된다.
메모리 셀 어레이의 전체 메모리 셀의 전하축적층으로부터 FN터널 전류에 의해 전하를 방출하는(소거) 동작은 도 62에 나타내는 바와 같이 실시한다. 전체 비트선과 전체 소스선에 소거 전압(18V)을 인가하고, 전체 제어 게이트선에 0V를 인 가하고, 전체 공통 소스선과 리드선에 소거 전압과 같은 전압(18V)을 인가함으로써, FN터널 전류를 이용하여 전체 메모리 셀의 전하축적층으로부터 전하를 방출할 수 있다.
메모리 셀 어레이가 선택한 제어 게이트선에 접속된 메모리 셀의 전하축적층으로부터 FN터널 전류에 의해 전하를 방출하는(소거) 동작은 도 63에 나타내는 바와 같이 실시한다. 전체 비트선과 소스선에 소거 전압(18V)을 인가하고, 선택한 제어 게이트선(204)에 0V를 인가하고, 비선택의 제어 게이트선(205)에 소거를 저지할 수 있을 정도의 전압(9V)을 인가하고, 공통 소스선(207)과 리드선(206)에 소거 전압과 같은 전압(18V)을 인가함으로써, FN터널 전류를 이용하여 선택한 제어 게이트선에 접속된 메모리 셀의 전하축적층으로부터 전하를 방출할 수 있다.
메모리 셀 어레이가 선택한 비트선에 접속된 메모리 셀의 전하축적층으로부터 FN터널 전류에 의해 전하를 방출하는(소거) 동작은 도 64에 나타내는 바와 같이 실시한다. 선택한 비트선(200)과 소스선(201)에 소거 전압(18V)을 인가하고, 비선택의 비트선(202)과 소스선(203)에 소거를 저지할 수 있을 정도의 전압(9V)을 인가하고, 전체 제어 게이트선에 0V를 인가하고, 리드선(206)에 전압(9V)을 인가하고, 공통 소스선(207)에 소거 전압(18V)과 소거를 저지할 수 있을 정도의 전압(9V)의 합의 절반의 전압(13. 5V)을 인가함으로써, FN터널 전류를 이용하여 선택한 비트선에 접속된 메모리 셀의 전하축적층으로부터 전하를 방출할 수 있다.
메모리 셀 어레이가 선택한 메모리 셀(M1)의 전하축적층으로부터 FN터널 전류에 의해 전하를 방출하는(소거) 동작은 도 65에 나타내는 바와 같이 실시한다. 선택한 비트선(200)과 소스선(201)에 소거 전압(18V)을 인가하고, 비선택의 비트선(202)과 소스선(203)에 소거를 저지할 수 있을 정도의 전압(9V)을 인가하고, 선택한 제어 게이트선(204)에 0V를 인가하고, 비선택의 제어 게이트선(205)에 소거를 저지할 수 있을 정도의 전압(9V)을 인가하고, 리드선(206)에 전압(9V)을 인가하고, 공통 소스선(207)에 소거 전압(18V)과 소거를 저지할 수 있을 정도의 전압(9V)의 합의 절반의 전압(13. 5V)을 인가함으로써, FN터널 전류를 이용하여 선택한 메모리 셀의 전하축적층으로부터 전하를 방출할 수 있다.
또한 실시예에서는 섬형상 반도체층의 드레인 확산층과 소스 확산층에 끼워진 측벽의 채널 영역 상에 게이트 절연막을 통하여 섬형상 반도체를 둘러싸는 단일한 전하축적층의 구조의 메모리 셀을 이용했지만, 전하축적층은 반드시 단일한 전하축적층일 필요는 없고, 도 66에 나타내는 바와 같이, 섬형상 반도체의 측벽의 채널 영역 상의 일부를 하나 이상의 복수의 전하축적층(208)이 둘러싸고 있어도 좋다. 또한 제어 게이트와 섬형상 반도체층의 사이에 하나 이상의 복수의 입자형상의 전하축적층(209) 또는 전하 축적 가능한 영역을 갖는 FN터널 전류에 의해 기입 소거 가능한 구조의 비휘발성 반도체메모리 셀(도 67)을 이용해도 좋다(도 68).
Claims (9)
- 소스 영역, 채널 영역 및 드레인 영역이 기판측으로부터 상기 순서로 형성되고, 또한 상기 채널 영역의 외측에 게이트 절연막을 통해 형성된 전하축적층과 상기 전하축적층의 외측에 절연층을 통해 상기 전하축적층을 덮도록 형성된 제어 게이트를 갖는 메모리 셀이 상기 기판 상에 n행 m열의 행렬 형태로 배치된 비휘발성반도체메모리로서,상기 행렬의 열방향으로 정렬한 메모리 셀의 소스 영역을 서로 접속하도록 열방향으로 배선된 복수의 소스선;상기 열방향으로 정렬한 메모리 셀의 드레인 영역을 서로 접속하도록 상기 소스선과 다른 층에서 열방향으로 배선된 복수의 평행한 비트선; 및상기 열방향과 실질적으로 직교하는 행방향으로 정렬한 메모리 셀의 제어 게이트를 서로 접속하도록 행방향으로 배선된 복수의 게이트선을 포함해서 구성된비휘발성 반도체메모리.
- 소스 영역, 채널 영역 및 드레인 영역이 기판측으로부터 상기 순서로 형성되고, 또한 상기 채널 영역의 외측에 게이트 절연막을 통해 형성된 전하축적층과 상기 전하축적층의 외측에 절연층을 통해 상기 전하축적층을 덮도록 형성된 제어 게 이트를 갖는 메모리 셀이 상기 기판 상에 n행 m열의 행렬 형태로 배치된 비휘발성 반도체메모리로서,상기 행렬의 열방향으로 정렬한 메모리 셀의 소스 영역을 서로 접속하도록 열방향으로 배선된 복수의 소스선;상기 열방향으로 정렬한 메모리 셀의 드레인 영역을 서로 접속하도록 상기 소스선과 다른 층에서 열방향으로 배선된 복수의 평행한 비트선; 및상기 열방향과 실질적으로 직교하는 행방향으로 정렬한 메모리 셀의 제어 게이트를 서로 접속하도록 행방향으로 배선된 복수의 게이트선;상기 행렬의 p행(p ＜ n) 간격으로 1행씩 형성된 트랜지스터로서, 소스 영역, 채널 영역 및 드레인 영역이 기판측으로부터 상기 순서로 형성되고, 각각의 소스 영역이 자기가 속하는 열의 상기 소스선과 접속된 복수의 트랜지스터;동일한 행에 정렬한 상기 트랜지스터의 게이트를 서로 접속하도록 행방향으로 배선된 리드선; 및동일한 행에 정렬한 상기 트랜지스터의 드레인 영역을 서로 접속하는 공통 소스선을 포함하고 있는비휘발성 반도체메모리.
- 제2항에 있어서,상기 각 트랜지스터의 소스 영역, 채널 영역 및 드레인 영역의 각각은, 상기 각 메모리 셀의 소스 영역, 채널 영역 및 드레인 영역의 각각과 동시에 형성된 것인비휘발성 반도체메모리.
- 청구항2 또는 청구항3에 기재한 비휘발성 반도체메모리의 기입 방법으로서,선택한 비트선 및 소스선에 OV 또는 정의 제1 전압을 인가하고, 비선택의 비트선 및 소스선에 정의 제1 전압을 인가하고, 선택한 제어 게이트선에 정의 제2 전압을 인가하고, 비선택의 제어 게이트선에 OV를 인가하고, 상기 리드선에 OV를 인가하고, 공통 소스선에 정의 제1 전압의 절반 정도인 정의 제3 전압을 인가하여, 선택한 메모리 셀의 전하축적층에 FN터널 전류를 이용하여 전하를 주입하는비휘발성 반도체메모리의 기입 방법.
- 청구항2 또는 청구항3에 기재한 비휘발성 반도체메모리의 리딩 방법으로서,선택한 제어 게이트선에 정의 제1 전압을 인가하고, 비선택의 제어 게이트에 OV를 인가하고, 소스선에 OV를 인가하고, 선택한 비트선에 정의 제2 전압을 인가하고, 비선택의 비트선, 공통 비트선에 OV를 인가하고, 리드선에 정의 제3 전압을 인가하고, 선택한 메모리 셀로부터 데이터를 리딩하는비휘발성 반도체메모리의 리딩 방법.
- 청구항2 또는 청구항3에 기재한 비휘발성 반도체메모리의 소거 방법으로서,모든 비트선 및 모든 소스선에 정의 제1 전압을 인가하고, 모든 제어 게이트선에 OV를 인가하고, 모든 공통 소스선 및 리드선에 정의 제1 전압을 인가하여, 모든 메모리 셀의 데이터를 일괄 소거하는비휘발성 반도체메모리의 소거 방법.
- 청구항2 또는 청구항3에 기재한 비휘발성 반도체메모리의 소거 방법으로서,모든 비트선 및 소스선에 정의 제1 전압을 인가하고, 선택한 제어 게이트선에 OV를 인가하고, 비선택의 제어 게이트선에 정의 제2 전압을 인가하고, 모든 공통 소스선 및 리드선에 정의 제1 전압을 인가하여, 선택한 제어 게이트선에 접속된 메모리 셀의 데이터를 일괄 소거하는비휘발성 반도체메모리의 소거 방법.
- 청구항2 또는 청구항3에 기재한 비휘발성 반도체메모리의 소거 방법으로서,선택한 비트선 및 소스선에 정의 제1 전압을 인가하고, 비선택의 비트선 및 소스선에 정의 제2 전압을 인가하고, 모든 제어 게이트선에 OV를 인가 하고, 모든 리드선에 정의 제2 전압을 인가하고, 모든 공통 소스선에 정의 제1 전압과 정의 제2 전압의 합계의 절반 정도인 정의 제3 전압을 인가 하고, 선택한 비트선에 접속된 메모리 셀의 데이터를 일괄 소거하는비휘발성 반도체메모리의 소거 방법.
- 청구항2 또는 청구항3에 기재한 비휘발성 반도체메모리의 소거 방법으로서,선택한 비트선 및 소스선에 정의 제1 전압을 인가하고, 비선택의 비트선 및 소스선에 정의 제2 전압을 인가하고, 선택한 제어 게이트선에 OV를 인가하고, 비선택의 제어 게이트선에 정의 제2 전압을 인가하고, 리드선에 정의 제2 전압을 인가하고, 공통 소스선에 정의 제1 전압과 정의 제2 전압의 합계의 절반 정도인 정의 제3 전압을 인가하여, 선택한 메모리 셀의 데이터를 소거하는비휘발성 반도체메모리의 소거 방법.
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