JPH09259591A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09259591A JPH09259591A JP6484296A JP6484296A JPH09259591A JP H09259591 A JPH09259591 A JP H09259591A JP 6484296 A JP6484296 A JP 6484296A JP 6484296 A JP6484296 A JP 6484296A JP H09259591 A JPH09259591 A JP H09259591A
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Abstract
(57)【要約】
【課題】 この発明は、高速でかつ低消費電力化ならび
に微細化に優れた不揮発性半導体記憶装置を提供するこ
とをその目的とする。 【解決手段】 この発明の不揮発性半導体記憶装置は、
複数のメモリトランジスタセルＭはソース８（９）、ド
レイン２（３）で並列接続されてブロック４が構成され
る。制御ゲート１１〜１４は、ブロック４…間を貫いて
平行に配置されている。各ブロック４…のソースライン
８（９）は、ブロック選択トランジスタ６（１０）を介
して共通ソース線７に接続されている。そして、書き込
みをＦＮトンネリングによりチャネル全面から浮遊ゲー
トに電子を注入することにより行い、消去は、浮遊ゲー
トからのチャネル全面へ全素子一括して電子の放出を行
うことにより行う。
に微細化に優れた不揮発性半導体記憶装置を提供するこ
とをその目的とする。 【解決手段】 この発明の不揮発性半導体記憶装置は、
複数のメモリトランジスタセルＭはソース８（９）、ド
レイン２（３）で並列接続されてブロック４が構成され
る。制御ゲート１１〜１４は、ブロック４…間を貫いて
平行に配置されている。各ブロック４…のソースライン
８（９）は、ブロック選択トランジスタ６（１０）を介
して共通ソース線７に接続されている。そして、書き込
みをＦＮトンネリングによりチャネル全面から浮遊ゲー
トに電子を注入することにより行い、消去は、浮遊ゲー
トからのチャネル全面へ全素子一括して電子の放出を行
うことにより行う。
Description
【０００１】
【発明の属する技術分野】この発明は、浮遊ゲートを有
し、電気的に書き換え及び消去が可能な不揮発性半導体
記憶装置に関する。
し、電気的に書き換え及び消去が可能な不揮発性半導体
記憶装置に関する。
【０００２】
【従来の技術】電気的に書き換え及び消去が可能な不揮
発性半導体記憶装置（以下、ＥＥＰＲＯＭという。）の
中でフラッシュＥＥＰＲＯＭが注目されている。
発性半導体記憶装置（以下、ＥＥＰＲＯＭという。）の
中でフラッシュＥＥＰＲＯＭが注目されている。
【０００３】フラッシュＥＥＰＲＯＭは、１ビットあた
り１つのトランジスタのみで記憶でき、その記憶密度の
高さから、活発な開発が行われており、多くのメモリセ
ル（半導体記憶素子）構造や駆動方式が提案されてい
る。これらの中で最も一般的に普及しているのは、米国
特許第４，８６８，６１９号に提案されている積層ゲー
ト・ＮＯＲ型のメモリセルである。このメモリセルは、
チャネル形成領域上にゲート絶縁膜を介して浮遊ゲート
を設け、この浮遊ゲート上にインターポリ絶縁膜を介し
て制御ゲートを設けて構成されている。
り１つのトランジスタのみで記憶でき、その記憶密度の
高さから、活発な開発が行われており、多くのメモリセ
ル（半導体記憶素子）構造や駆動方式が提案されてい
る。これらの中で最も一般的に普及しているのは、米国
特許第４，８６８，６１９号に提案されている積層ゲー
ト・ＮＯＲ型のメモリセルである。このメモリセルは、
チャネル形成領域上にゲート絶縁膜を介して浮遊ゲート
を設け、この浮遊ゲート上にインターポリ絶縁膜を介し
て制御ゲートを設けて構成されている。
【０００４】上記した積層ゲート・ＮＯＲ型のメモリセ
ルは、浮遊ゲートへの電子の注入をチャネルホットエレ
クトロンで、電子の引き抜きをソースへのＦＮ（Ｆｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを用いてい
る。
ルは、浮遊ゲートへの電子の注入をチャネルホットエレ
クトロンで、電子の引き抜きをソースへのＦＮ（Ｆｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを用いてい
る。
【０００５】しかしながら、チャネルホットエレクトロ
ンでの電子の注入は注入効率が悪いため大きなドレイン
電流を必要とし、このことが低消費電力化の妨げとなっ
ている。このため効率よく電子を浮遊ゲートに注入する
ことができる素子が望まれている。
ンでの電子の注入は注入効率が悪いため大きなドレイン
電流を必要とし、このことが低消費電力化の妨げとなっ
ている。このため効率よく電子を浮遊ゲートに注入する
ことができる素子が望まれている。
【０００６】電子を浮遊ゲートへ高い効率で注入する方
法としてＦＮトンネリングを用いる方法がある。これは
電子情報通信学会技術研究報告 １９９３年ＳＤＭ−１
３４ｐ３７−ｐ４４の「３ｖ単一電源６４Ｍビットフラ
ッシュメモリ用ＡＮＤ型セル」に報告された方法によっ
て実現されている。
法としてＦＮトンネリングを用いる方法がある。これは
電子情報通信学会技術研究報告 １９９３年ＳＤＭ−１
３４ｐ３７−ｐ４４の「３ｖ単一電源６４Ｍビットフラ
ッシュメモリ用ＡＮＤ型セル」に報告された方法によっ
て実現されている。
【０００７】この方法に用いられるＡＮＤ型メモリセル
は、図５に示すように、積層ゲート・ＮＯＲ型のメモリ
セルと同様に、基板またはウェルに設けられたソース３
１とドレイン３２の間のチャネル形成領域上にゲート絶
縁膜を介して浮遊ゲート３３が設けられ、この浮遊ゲー
ト３３上にインターポリ絶縁膜を介してワード線となる
制御ゲート３４が設けられている。このＡＮＤ型メモリ
セルの消去は、チャネル３５全面のＦＮトンネル現象を
用いて電子を浮遊ゲート３３に注入し、高しきい値電圧
にすることにより行われる。書き込みはドレイン３２の
エッジ、即ち、ドレイン３２と浮遊ゲート３３とのオー
バーラップ領域３６を用いて電子を浮遊ゲート３３から
放出し、低しきい値電圧とすることにより行われる。
は、図５に示すように、積層ゲート・ＮＯＲ型のメモリ
セルと同様に、基板またはウェルに設けられたソース３
１とドレイン３２の間のチャネル形成領域上にゲート絶
縁膜を介して浮遊ゲート３３が設けられ、この浮遊ゲー
ト３３上にインターポリ絶縁膜を介してワード線となる
制御ゲート３４が設けられている。このＡＮＤ型メモリ
セルの消去は、チャネル３５全面のＦＮトンネル現象を
用いて電子を浮遊ゲート３３に注入し、高しきい値電圧
にすることにより行われる。書き込みはドレイン３２の
エッジ、即ち、ドレイン３２と浮遊ゲート３３とのオー
バーラップ領域３６を用いて電子を浮遊ゲート３３から
放出し、低しきい値電圧とすることにより行われる。
【０００８】上記書き換え方式を用いて、消去単位と書
き込み単位を等しくし、ワード単位での書き換えを行う
ように、図６のように基本アレイを構成している。上記
ＡＮＤ型メモリセルＭを複数個、この例では、３２個の
メモリセルＭ０からＭ３２、それぞれのソース及びドレ
インを各々ローカルソース線（ＬＳ）、ローカルドレイ
ン線（ＬＤ）に接続する形で並列に接続し、ブロックＢ
を形成している。このブロックＢはドレイン線ＬＤの長
手方向と垂直な方向に複数個配置され、やはりドレイン
線ＬＤの長手方向と垂直な制御ゲート線であるワード線
Ｗ０〜Ｗ３１によって、各ブロックの制御ゲートが配線
されている。また、ローカルソース線ＬＳ及びローカル
ドレインＬＤはそれぞれ選択トランジスタを介して共通
ソースＳとメインデータ線Ｄに接続されている。
き込み単位を等しくし、ワード単位での書き換えを行う
ように、図６のように基本アレイを構成している。上記
ＡＮＤ型メモリセルＭを複数個、この例では、３２個の
メモリセルＭ０からＭ３２、それぞれのソース及びドレ
インを各々ローカルソース線（ＬＳ）、ローカルドレイ
ン線（ＬＤ）に接続する形で並列に接続し、ブロックＢ
を形成している。このブロックＢはドレイン線ＬＤの長
手方向と垂直な方向に複数個配置され、やはりドレイン
線ＬＤの長手方向と垂直な制御ゲート線であるワード線
Ｗ０〜Ｗ３１によって、各ブロックの制御ゲートが配線
されている。また、ローカルソース線ＬＳ及びローカル
ドレインＬＤはそれぞれ選択トランジスタを介して共通
ソースＳとメインデータ線Ｄに接続されている。
【０００９】そして、表１に示す様なバイアス条件を加
えることによって、ＦＮトンネリングによる電子の注入
／放出を行っている。
えることによって、ＦＮトンネリングによる電子の注入
／放出を行っている。
【００１０】
【表１】
【００１１】この時、電子のトンネリングは、前述した
図５に示すように、電子の注入はチャネル領域３５か
ら、電子の放出はドレイン３２と浮遊ゲート３３とのオ
ーバーラップ領域３６で行われている。
図５に示すように、電子の注入はチャネル領域３５か
ら、電子の放出はドレイン３２と浮遊ゲート３３とのオ
ーバーラップ領域３６で行われている。
【００１２】このため、この方法では、浮遊ゲート３３
下にドレイン３３をオーバーラップさせる必要がある。
このことは、浮遊ゲート３３のゲート長Ｌｆｇに対して
実効的なチャネル長Ｌｅｆｆが小さくなるため、ショー
トチャネル効果を招きやすくなり素子の微細化の妨げに
なる。
下にドレイン３３をオーバーラップさせる必要がある。
このことは、浮遊ゲート３３のゲート長Ｌｆｇに対して
実効的なチャネル長Ｌｅｆｆが小さくなるため、ショー
トチャネル効果を招きやすくなり素子の微細化の妨げに
なる。
【００１３】また、浮遊ゲートへの電子の注入ならびに
放出をチャネル領域のＦＮトンネリングを用いることに
よって、拡散層のオーバーラップ領域を用いることな
く、電子の注入放出を行うことができる。これは、ＩＥ
ＥＥ Ｊａｕｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２４，Ｎｏ．５，Ｏｃｔｏ
ｂｅｒ １９８９ ｐ１２３８−ｐ１２４３の「Ａｎ
Ｅｘｐｅｒｉｍｅｎｔａｌ ４−Ｍｂｉｔ ＣＭＯＳ
ＥＥＰＲＯＭ ｗｉｔｈ ａ ＮＡＮＤ−Ｓｔｒｕｃｔ
ｕｒｅｄ Ｃｅｌｌ」によって実現されている。この方
法では、電子の注入・放出にＦＮトンネリングを用いる
ため低消費電力化に適しており、また注入・放出ともチ
ャネル領域を用いるためゲート下に拡散層をオーバーラ
ップさせる必要がなく、微細化にも適した構造となって
いる。
放出をチャネル領域のＦＮトンネリングを用いることに
よって、拡散層のオーバーラップ領域を用いることな
く、電子の注入放出を行うことができる。これは、ＩＥ
ＥＥ Ｊａｕｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２４，Ｎｏ．５，Ｏｃｔｏ
ｂｅｒ １９８９ ｐ１２３８−ｐ１２４３の「Ａｎ
Ｅｘｐｅｒｉｍｅｎｔａｌ ４−Ｍｂｉｔ ＣＭＯＳ
ＥＥＰＲＯＭ ｗｉｔｈ ａ ＮＡＮＤ−Ｓｔｒｕｃｔ
ｕｒｅｄ Ｃｅｌｌ」によって実現されている。この方
法では、電子の注入・放出にＦＮトンネリングを用いる
ため低消費電力化に適しており、また注入・放出ともチ
ャネル領域を用いるためゲート下に拡散層をオーバーラ
ップさせる必要がなく、微細化にも適した構造となって
いる。
【００１４】
【発明が解決しようとする課題】しかしながら、この方
法では、各メモリトランジスタは直列に接続されている
ためドレイン線に各メモリトランジスタのチャネル抵抗
がすべて加算される。その結果、ドレイン抵抗が高くな
り読み出し電流が小さくなり、読み出し時の速度の高速
化できないという欠点がある。このため、高速でかつ低
消費電力化ならびに微細化に優れた素子が望まれてい
る。
法では、各メモリトランジスタは直列に接続されている
ためドレイン線に各メモリトランジスタのチャネル抵抗
がすべて加算される。その結果、ドレイン抵抗が高くな
り読み出し電流が小さくなり、読み出し時の速度の高速
化できないという欠点がある。このため、高速でかつ低
消費電力化ならびに微細化に優れた素子が望まれてい
る。
【００１５】この発明は、上述した従来の問題点を解消
し、高速でかつ低消費電力化ならびに微細化に優れた不
揮発性半導体記憶装置を提供することをその目的とす
る。
し、高速でかつ低消費電力化ならびに微細化に優れた不
揮発性半導体記憶装置を提供することをその目的とす
る。
【００１６】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、チャネルと制御ゲートの間に浮遊ゲート
を有するＭＯＳ型の半導体記憶素子を複数個アレイ上に
配置した不揮発性半導体記憶装置であって、上記半導体
記憶素子のソース及びドレインを各々共有化するように
並列接続することによってブロックを形成し、上記ブロ
ックをチャネル方向に複数個規則的に配置し、上記複数
個のブロックの各々のソース領域を選択トランジスタを
介して共通のソース線に接続するとともに、書き込み
は、選択される素子の制御ゲートに正のバイアス電圧Ｖ
ｗ１を与え、非選択素子の制御ゲートには０Ｖを与え、
かつ選択される素子のドレインに０Ｖを非選択素子のド
レインには上記Ｖｇよりも小さい正のバイアス電圧Ｖｗ
２を与え、かつ選択および非選択ブロックの選択トラン
ジスタはｏｆｆ状態にし、基板もしくはウェルを０Ｖと
することで、チャネル全面から上記浮遊ゲートに電子を
注入することによって行い、消去は制御ゲートを０Ｖも
しくは負バイアス状態とし、基板もしくはウェルを０Ｖ
もしくは正バイアス状態とすることによって浮遊ゲート
からチャネル全面へ電子を放出することにより行うこと
を特徴とする。
体記憶装置は、チャネルと制御ゲートの間に浮遊ゲート
を有するＭＯＳ型の半導体記憶素子を複数個アレイ上に
配置した不揮発性半導体記憶装置であって、上記半導体
記憶素子のソース及びドレインを各々共有化するように
並列接続することによってブロックを形成し、上記ブロ
ックをチャネル方向に複数個規則的に配置し、上記複数
個のブロックの各々のソース領域を選択トランジスタを
介して共通のソース線に接続するとともに、書き込み
は、選択される素子の制御ゲートに正のバイアス電圧Ｖ
ｗ１を与え、非選択素子の制御ゲートには０Ｖを与え、
かつ選択される素子のドレインに０Ｖを非選択素子のド
レインには上記Ｖｇよりも小さい正のバイアス電圧Ｖｗ
２を与え、かつ選択および非選択ブロックの選択トラン
ジスタはｏｆｆ状態にし、基板もしくはウェルを０Ｖと
することで、チャネル全面から上記浮遊ゲートに電子を
注入することによって行い、消去は制御ゲートを０Ｖも
しくは負バイアス状態とし、基板もしくはウェルを０Ｖ
もしくは正バイアス状態とすることによって浮遊ゲート
からチャネル全面へ電子を放出することにより行うこと
を特徴とする。
【００１７】この発明では、上述したように、書き込み
の際には、選択された素子の制御ゲート−チャネル間電
位差はＶｗ１であり、非選択素子の制御ゲート−チャネ
ル間の電位差はＶｗ１−Ｖｗ２となる。このＶｗ１の値
を浮遊ゲートへのＦＮトンネリングが生じる値としする
と、選択された素子の浮遊ゲートへチャネル全面からの
ＦＮトンネリングによって電子の注入が行われる。
の際には、選択された素子の制御ゲート−チャネル間電
位差はＶｗ１であり、非選択素子の制御ゲート−チャネ
ル間の電位差はＶｗ１−Ｖｗ２となる。このＶｗ１の値
を浮遊ゲートへのＦＮトンネリングが生じる値としする
と、選択された素子の浮遊ゲートへチャネル全面からの
ＦＮトンネリングによって電子の注入が行われる。
【００１８】また、非選択素子の制御ゲート−チャネル
間の電位差Ｖｗ１−Ｖｗ２がチャネルから浮遊ゲートへ
の電子の注入が起こらない値となるようにＶｗ２を設定
することによって、非選択素子の浮遊ゲートへの電子の
注入を起こらなくすることができ、選択素子のみチャネ
ルから浮遊ゲートへＦＮトンネリングを用いて電子を注
入することができる。また、各ソース線は、選択トラン
ジスタを介して共通ソース線に接続されているため、こ
の選択トランジスタをｏｆｆすることによって各ソース
線を分離でき、ソース線を介してＶｗ２が選択素子のチ
ャネルに現れることを防止できる。
間の電位差Ｖｗ１−Ｖｗ２がチャネルから浮遊ゲートへ
の電子の注入が起こらない値となるようにＶｗ２を設定
することによって、非選択素子の浮遊ゲートへの電子の
注入を起こらなくすることができ、選択素子のみチャネ
ルから浮遊ゲートへＦＮトンネリングを用いて電子を注
入することができる。また、各ソース線は、選択トラン
ジスタを介して共通ソース線に接続されているため、こ
の選択トランジスタをｏｆｆすることによって各ソース
線を分離でき、ソース線を介してＶｗ２が選択素子のチ
ャネルに現れることを防止できる。
【００１９】一方、浮遊ゲートから電子の放出、即ち、
消去は、制御ゲートを０Ｖもしくは負バイアス状態と
し、基板を０Ｖもしくは正バイアス状態とすることによ
って行う。こうすることにより、浮遊ゲートからのチャ
ネルへ全素子一括して電子の放出を行うことができる。
消去は、制御ゲートを０Ｖもしくは負バイアス状態と
し、基板を０Ｖもしくは正バイアス状態とすることによ
って行う。こうすることにより、浮遊ゲートからのチャ
ネルへ全素子一括して電子の放出を行うことができる。
【００２０】このように、この発明は、電子の浮遊ゲー
トへの注入及び引き抜きをチャネル領域でのＦＮトンネ
リングを用いているため、浮遊ゲート下へのソース／ド
レイン拡散層のオーバーラップが必要なく低消費電力化
ならびに微細化にとって有利となる。また、各メモリト
ランジスタは電気的には並列に接続されているため読み
出し抵抗が小さく、読み出し速度の高速化に有利であ
る。
トへの注入及び引き抜きをチャネル領域でのＦＮトンネ
リングを用いているため、浮遊ゲート下へのソース／ド
レイン拡散層のオーバーラップが必要なく低消費電力化
ならびに微細化にとって有利となる。また、各メモリト
ランジスタは電気的には並列に接続されているため読み
出し抵抗が小さく、読み出し速度の高速化に有利であ
る。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。図１は、この発明の実施の
形態の基本アレイ構成を示す回路図である。
き図面を参照して説明する。図１は、この発明の実施の
形態の基本アレイ構成を示す回路図である。
【００２２】図１に示すように、制御ゲートとチャネル
との間に浮遊ゲートを有するｎチャネルＭＯＳ型のメモ
リトランジスタセルＭを複数個、それぞれのソース及び
ドレインを各々ソース線８（９）、ドレイン線２（３）
に接続する形で各々共有化するように並列に接続しブロ
ック４…を形成している。このブロック４はチャネル方
向、すなわちドレイン線２（３）の長手方向と垂直な方
向に複数個配置される。そして、ワード線となる制御ゲ
ート線１１〜１４が、チャネル方向、すなわちドレイン
線２（３）の長手方向と垂直な方向に配線され、この制
御ゲート線１１〜１４によって、各ブロックのメモリト
ランジスタセルＭの制御ゲートが、接続されている。ま
た各ブロックのソース線８、９は各々、選択トランジス
タ６、１０を介して共通ソース線７に接続されている。
との間に浮遊ゲートを有するｎチャネルＭＯＳ型のメモ
リトランジスタセルＭを複数個、それぞれのソース及び
ドレインを各々ソース線８（９）、ドレイン線２（３）
に接続する形で各々共有化するように並列に接続しブロ
ック４…を形成している。このブロック４はチャネル方
向、すなわちドレイン線２（３）の長手方向と垂直な方
向に複数個配置される。そして、ワード線となる制御ゲ
ート線１１〜１４が、チャネル方向、すなわちドレイン
線２（３）の長手方向と垂直な方向に配線され、この制
御ゲート線１１〜１４によって、各ブロックのメモリト
ランジスタセルＭの制御ゲートが、接続されている。ま
た各ブロックのソース線８、９は各々、選択トランジス
タ６、１０を介して共通ソース線７に接続されている。
【００２３】ここで、例えば、メモリトランジスタセル
１６の浮遊ゲートに電子を注入する場合、基板もしくは
ウェルへ電位を与える端子１８を０Ｖとし、制御ゲート
１３に正の電圧Ｖｗ１を与え、他の制御ゲート１１、１
２、１４には０Ｖ、ドレイン線２にも０Ｖを与える。メ
モリトランジスタセル１６の制御ゲートには、正のバイ
アスが加えられていることからチャネルが形成されるた
め、ドレイン、チャネル、ソースは同電位となり、すな
わちドレイン線２には０Ｖが印加されているためチャネ
ルの電位は０Ｖとなり、制御ゲート−チャネル間の電位
差はＶｗ１となる。いまこのＶｗ１の値を浮遊ゲートへ
のＦＮトンネリングが生じる値としたとき、メモリトラ
ンジスタセル１６の浮遊ゲートへチャネル全面からのＦ
Ｎトンネリングによって電子の注入が行われる。
１６の浮遊ゲートに電子を注入する場合、基板もしくは
ウェルへ電位を与える端子１８を０Ｖとし、制御ゲート
１３に正の電圧Ｖｗ１を与え、他の制御ゲート１１、１
２、１４には０Ｖ、ドレイン線２にも０Ｖを与える。メ
モリトランジスタセル１６の制御ゲートには、正のバイ
アスが加えられていることからチャネルが形成されるた
め、ドレイン、チャネル、ソースは同電位となり、すな
わちドレイン線２には０Ｖが印加されているためチャネ
ルの電位は０Ｖとなり、制御ゲート−チャネル間の電位
差はＶｗ１となる。いまこのＶｗ１の値を浮遊ゲートへ
のＦＮトンネリングが生じる値としたとき、メモリトラ
ンジスタセル１６の浮遊ゲートへチャネル全面からのＦ
Ｎトンネリングによって電子の注入が行われる。
【００２４】また、非選択素子であるメモリトランジス
タセル１７の制御ゲートにも制御ゲート線１３を通して
正バイアスＶｗ１が加えられる。ここで、この実施の形
態においては、ドレイン線３にＶｗ１よりも小さい正の
バイアス電圧Ｖｗ２が加えられている。ドレイン線３に
Ｖｗ１よりも小さい正のバイアス電圧Ｖｗ２を加える
と、正のバイアスＶｗ２によってチャネルが形成されて
いるために、メモリトランジスタ１７のチャネルの電位
はＶｗ２となり、このため制御ゲート−チャネル間の電
位差はＶｗ１−Ｖｗ２となる。この値がチャネルから浮
遊ゲートへの電子の注入が起こらない値となるようにＶ
ｗ２を設定することによってメモリトランジスタセル１
７の浮遊ゲートへの電子の注入を起こらなくすることが
できる。つまり選択素子であるメモリトランジスタセル
１６へのみ電子の注入を行うことができる。
タセル１７の制御ゲートにも制御ゲート線１３を通して
正バイアスＶｗ１が加えられる。ここで、この実施の形
態においては、ドレイン線３にＶｗ１よりも小さい正の
バイアス電圧Ｖｗ２が加えられている。ドレイン線３に
Ｖｗ１よりも小さい正のバイアス電圧Ｖｗ２を加える
と、正のバイアスＶｗ２によってチャネルが形成されて
いるために、メモリトランジスタ１７のチャネルの電位
はＶｗ２となり、このため制御ゲート−チャネル間の電
位差はＶｗ１−Ｖｗ２となる。この値がチャネルから浮
遊ゲートへの電子の注入が起こらない値となるようにＶ
ｗ２を設定することによってメモリトランジスタセル１
７の浮遊ゲートへの電子の注入を起こらなくすることが
できる。つまり選択素子であるメモリトランジスタセル
１６へのみ電子の注入を行うことができる。
【００２５】そして、このときドレイン線３の電圧Ｖｗ
２はメモリトランジスタセル１７のチャネル領域を介し
てソース線９に達する。このためソース線９がもし直接
共通ソース線７に接続されている場合、ドレイン線３の
電位Ｖｗ２は共通ソース線７からソース線８を介してメ
モリトランジスタセル１６のチャネルに達してしまい、
メモリトランジスタセル１６の浮遊ゲートへの電子の注
入を妨げてしまう。このためソース線８、９は選択トラ
ンジスタ６、１０を介して共通ソース線７に接続されて
おり、注入の動作時にはこの選択トランジスタ６、１０
を解放（ｏｆｆ状態）することによって各ソース線８、
９を分離を行うように構成している。
２はメモリトランジスタセル１７のチャネル領域を介し
てソース線９に達する。このためソース線９がもし直接
共通ソース線７に接続されている場合、ドレイン線３の
電位Ｖｗ２は共通ソース線７からソース線８を介してメ
モリトランジスタセル１６のチャネルに達してしまい、
メモリトランジスタセル１６の浮遊ゲートへの電子の注
入を妨げてしまう。このためソース線８、９は選択トラ
ンジスタ６、１０を介して共通ソース線７に接続されて
おり、注入の動作時にはこの選択トランジスタ６、１０
を解放（ｏｆｆ状態）することによって各ソース線８、
９を分離を行うように構成している。
【００２６】一方、浮遊ゲートから電子の引き抜きを行
う場合は、基板もしくはウェルに電位を与える端子１８
に正の電圧Ｖｓを与え、制御ゲート１１〜１４に０Ｖも
しくは負の電圧を与える。このように電圧を印加するこ
とにより、各メモリトランジスタセルの制御ゲートとチ
ャネルの間にはＶｓもしくはそれ以上の電位差を生じ、
浮遊ゲートからの電子はチャネル全面から基板へ放出さ
れ、浮遊ゲートからの電子の引き抜きを全素子一括で行
うことができる。
う場合は、基板もしくはウェルに電位を与える端子１８
に正の電圧Ｖｓを与え、制御ゲート１１〜１４に０Ｖも
しくは負の電圧を与える。このように電圧を印加するこ
とにより、各メモリトランジスタセルの制御ゲートとチ
ャネルの間にはＶｓもしくはそれ以上の電位差を生じ、
浮遊ゲートからの電子はチャネル全面から基板へ放出さ
れ、浮遊ゲートからの電子の引き抜きを全素子一括で行
うことができる。
【００２７】上記したように、この発明の不揮発性半導
体記憶装置においては、複数のメモリトランジスタセル
Ｍはソース８（９）、ドレイン２（３）で並列接続され
てブロック４が構成される。そして、制御ゲート１１〜
１４は、ブロック４…間を貫いて平行に配置されてい
る。
体記憶装置においては、複数のメモリトランジスタセル
Ｍはソース８（９）、ドレイン２（３）で並列接続され
てブロック４が構成される。そして、制御ゲート１１〜
１４は、ブロック４…間を貫いて平行に配置されてい
る。
【００２８】さらに、各ブロック４…のソースライン８
（９）は、ブロック選択トランジスタ６（１０）を介し
て共通ソース線７に接続されている。
（９）は、ブロック選択トランジスタ６（１０）を介し
て共通ソース線７に接続されている。
【００２９】このように、メモリセルアレイを構成した
この発明の実施の形態におけるフラッシュＥＥＰＲＯＭ
は、電子の注入（書き込み）と電子の放出（消去）を、
表２で示すようなバイアス条件で行われる。
この発明の実施の形態におけるフラッシュＥＥＰＲＯＭ
は、電子の注入（書き込み）と電子の放出（消去）を、
表２で示すようなバイアス条件で行われる。
【００３０】また、表３に、前述した図６に示す従来の
ＥＥＰＲＯＭと同一のバイアス条件を図１に示すメモリ
セルに加えた場合のバイアス条件を参考までに示す。
ＥＥＰＲＯＭと同一のバイアス条件を図１に示すメモリ
セルに加えた場合のバイアス条件を参考までに示す。
【００３１】
【表２】
【００３２】
【表３】
【００３３】上述したように、この発明の実施の形態に
おいては、メモリセルへの書き込みは電子の注入によっ
て行い、消去は電子の放出により行うように構成し、表
２に示すバイアス条件より行われる。また、表３に示す
条件においては、メモリセルへの書き込みは電子の放出
によって行い、消去は電子の注入により行われ、この発
明とは、書き込み／消去の方法が逆の構成となる。
おいては、メモリセルへの書き込みは電子の注入によっ
て行い、消去は電子の放出により行うように構成し、表
２に示すバイアス条件より行われる。また、表３に示す
条件においては、メモリセルへの書き込みは電子の放出
によって行い、消去は電子の注入により行われ、この発
明とは、書き込み／消去の方法が逆の構成となる。
【００３４】次に、この発明のＥＥＰＲＯＭの製造例に
つき図２ないし図４に従い説明する。
つき図２ないし図４に従い説明する。
【００３５】ｎ型シリコン基板４０上には、フィールド
酸化膜４１が形成されている。次に全面にゲート酸化を
行い浮遊ゲート４２となるポリシリコンならびにシリコ
ン窒化膜を全面に堆積する。続いて、ドレイン線４３、
ソース線４４及び共通ソース線４５となる部分のポリシ
リコン／シリコン窒化膜をエッチングで除去し、イオン
注入を用いて燐（Ｐ）の注入を行い選択トランジスタな
らびにメモリトランジスタのポケット注入領域を形成す
る。その後、基板全面にシリコン酸化膜の堆積を行い、
さらにエッチバックを行い自己整合的にポリシリコンの
側壁部分にシリコン酸化膜のサイドウォールを形成す
る。さらに、イオン注入を用いて砒素（Ａｓ）の注入を
行い、ドレイン線４３、ソース線４４、共通ソース線４
５を形成する（図２参照）。
酸化膜４１が形成されている。次に全面にゲート酸化を
行い浮遊ゲート４２となるポリシリコンならびにシリコ
ン窒化膜を全面に堆積する。続いて、ドレイン線４３、
ソース線４４及び共通ソース線４５となる部分のポリシ
リコン／シリコン窒化膜をエッチングで除去し、イオン
注入を用いて燐（Ｐ）の注入を行い選択トランジスタな
らびにメモリトランジスタのポケット注入領域を形成す
る。その後、基板全面にシリコン酸化膜の堆積を行い、
さらにエッチバックを行い自己整合的にポリシリコンの
側壁部分にシリコン酸化膜のサイドウォールを形成す
る。さらに、イオン注入を用いて砒素（Ａｓ）の注入を
行い、ドレイン線４３、ソース線４４、共通ソース線４
５を形成する（図２参照）。
【００３６】次に、熱酸化によってドレイン線４３、ソ
ース線４４、共通ソース線４５上に酸化膜を形成する。
その後、ポリシリコン上面のシリコン窒化膜を除去し、
全面に制御ゲート・浮遊ゲート間絶縁膜となるシリコン
酸化膜／シリコン窒化膜／シリコン酸化膜の積層絶縁膜
の形成を行う。続いて、選択トランジスタを形成する領
域ａの上記積層絶縁膜ならびにポリシリコンをエッチン
グを用いて除去する（図３参照）。
ース線４４、共通ソース線４５上に酸化膜を形成する。
その後、ポリシリコン上面のシリコン窒化膜を除去し、
全面に制御ゲート・浮遊ゲート間絶縁膜となるシリコン
酸化膜／シリコン窒化膜／シリコン酸化膜の積層絶縁膜
の形成を行う。続いて、選択トランジスタを形成する領
域ａの上記積層絶縁膜ならびにポリシリコンをエッチン
グを用いて除去する（図３参照）。
【００３７】その後、熱酸化を用いて選択トランジスタ
のゲート酸化を行い、そして、全面に制御ゲート及び選
択トランジスタのゲートとなるポリシリコンを堆積す
る。さらにドレイン線の長手方向と垂直な方向に帯状に
ポリシリコン／積層絶縁膜／ポリシリコンの順にエッチ
ングを行い制御ゲート４６、選択トランジスタのゲート
４７の形成を行う。続いて、平坦化のための絶縁膜とな
るシリコン酸化膜を成膜し、さらに、ドレイン線４３と
の接続のためのコンタクトホール４８を形成する（図４
参照）。このようにして、この発明のフラッシュＥＥＰ
ＲＯＭが形成される。
のゲート酸化を行い、そして、全面に制御ゲート及び選
択トランジスタのゲートとなるポリシリコンを堆積す
る。さらにドレイン線の長手方向と垂直な方向に帯状に
ポリシリコン／積層絶縁膜／ポリシリコンの順にエッチ
ングを行い制御ゲート４６、選択トランジスタのゲート
４７の形成を行う。続いて、平坦化のための絶縁膜とな
るシリコン酸化膜を成膜し、さらに、ドレイン線４３と
の接続のためのコンタクトホール４８を形成する（図４
参照）。このようにして、この発明のフラッシュＥＥＰ
ＲＯＭが形成される。
【００３８】
【発明の効果】以上説明したように、この発明では、チ
ャネルと制御ゲートの間に浮遊ゲートを有するＭＯＳ型
の半導体記憶素子を複数個ソース、及びドレインを各々
共有化するように並列接続する事によってブロックを形
成し、かつ上記ブロックをチャネル方向に複数個規則的
に配置し、かつ上記複数個のブロックの各々のソース領
域をＭＯＳ型選択トランジスタを介して共通のソース線
に接続し、浮遊ゲートへの電子の注入は、選択素子の制
御ゲートに正のバイアス電圧Ｖｗ１を与え、非選択素子
の制御ゲートには０Ｖを与え、かつ選択素子のドレイン
に０Ｖを非選択素子のドレインにはＶｗ１よりも小さい
正のバイアス電圧Ｖｗ２を与え、かつ選択および非選択
ブロックの選択トランジスタはｏｆｆ状態にし、基板も
しくはウェルを０Ｖとすることによって行う。このと
き、選択素子の制御ゲート−チャネル間電位差はＶｗ１
であり、非選択素子の制御ゲート−チャネル間の電位差
はＶｗ１−Ｖｗ２となり選択素子のみチャネルから浮遊
ゲートへＦＮトンネリングを用いて電子を注入すること
ができる。また、各ソース線は、選択トランジスタを介
して共通ソース線に接続されているため、この選択トラ
ンジスタをｏｆｆする事によって各ソース線を分離で
き、ソース線を介してＶｗ２が選択素子のチャネルに現
れることを防止できる。
ャネルと制御ゲートの間に浮遊ゲートを有するＭＯＳ型
の半導体記憶素子を複数個ソース、及びドレインを各々
共有化するように並列接続する事によってブロックを形
成し、かつ上記ブロックをチャネル方向に複数個規則的
に配置し、かつ上記複数個のブロックの各々のソース領
域をＭＯＳ型選択トランジスタを介して共通のソース線
に接続し、浮遊ゲートへの電子の注入は、選択素子の制
御ゲートに正のバイアス電圧Ｖｗ１を与え、非選択素子
の制御ゲートには０Ｖを与え、かつ選択素子のドレイン
に０Ｖを非選択素子のドレインにはＶｗ１よりも小さい
正のバイアス電圧Ｖｗ２を与え、かつ選択および非選択
ブロックの選択トランジスタはｏｆｆ状態にし、基板も
しくはウェルを０Ｖとすることによって行う。このと
き、選択素子の制御ゲート−チャネル間電位差はＶｗ１
であり、非選択素子の制御ゲート−チャネル間の電位差
はＶｗ１−Ｖｗ２となり選択素子のみチャネルから浮遊
ゲートへＦＮトンネリングを用いて電子を注入すること
ができる。また、各ソース線は、選択トランジスタを介
して共通ソース線に接続されているため、この選択トラ
ンジスタをｏｆｆする事によって各ソース線を分離で
き、ソース線を介してＶｗ２が選択素子のチャネルに現
れることを防止できる。
【００３９】また、浮遊ゲートから電子の放出は、制御
ゲートを０Ｖもしくは負バイアス状態とし、基板もしく
はウェルを０Ｖもしくは正バイアス状態とする事によっ
て行う。こうすることにより、浮遊ゲートからのチャネ
ルへ全素子一括して電子の放出を行うことができる。
ゲートを０Ｖもしくは負バイアス状態とし、基板もしく
はウェルを０Ｖもしくは正バイアス状態とする事によっ
て行う。こうすることにより、浮遊ゲートからのチャネ
ルへ全素子一括して電子の放出を行うことができる。
【００４０】このように、この発明は、電子の浮遊ゲー
トへの注入及び引き抜きをチャネル領域でのＦＮトンネ
リングを用いているため、浮遊ゲート下へのソース／ド
レイン拡散層のオーバーラップが必要なく低消費電力化
ならびに微細化にとって有利となる。また各メモリトラ
ンジスタは電気的には並列に接続されているため読み出
し時のドレイン抵抗が小さく、読み出し速度の高速化に
有利となっている。
トへの注入及び引き抜きをチャネル領域でのＦＮトンネ
リングを用いているため、浮遊ゲート下へのソース／ド
レイン拡散層のオーバーラップが必要なく低消費電力化
ならびに微細化にとって有利となる。また各メモリトラ
ンジスタは電気的には並列に接続されているため読み出
し時のドレイン抵抗が小さく、読み出し速度の高速化に
有利となっている。
【図１】この発明の実施の形態の基本アレイ構成を示す
回路図である。
回路図である。
【図２】この発明のＥＥＰＲＯＭの製造例を工程別に示
す平面図である。
す平面図である。
【図３】この発明のＥＥＰＲＯＭの製造例を工程別に示
す平面図である。
す平面図である。
【図４】この発明のＥＥＰＲＯＭの製造例を工程別に示
す平面図である。
す平面図である。
【図５】ＡＮＤ型メモリセルの構成を示す断面図であ
る。
る。
【図６】ＡＮＤ型メモリセル を用いたＥＥＰＲＯＭの
基本アレイ構成を示す回路図である。
基本アレイ構成を示す回路図である。
Ｍ メモリセル ２、３ ドレイン線 ６、１０ 選択トランジスタ ４ メモリブロック ７ 共通ソース線 ８、９ ソース線 １１〜１４ 制御線
Claims (1)
- 【請求項１】 チャネルと制御ゲートの間に浮遊ゲート
を有するＭＯＳ型の半導体記憶素子を複数個アレイ上に
配置した不揮発性半導体記憶装置であって、上記半導体
記憶素子のソース及びドレインを各々共有化するように
並列接続することによってブロックを形成し、上記ブロ
ックをチャネル方向に複数個規則的に配置し、上記複数
個のブロックの各々のソース領域を選択トランジスタを
介して共通のソース線に接続するとともに、書き込み
は、選択される素子の制御ゲートに正のバイアス電圧Ｖ
ｗ１を与え、非選択素子の制御ゲートには０Ｖを与え、
かつ選択される素子のドレインに０Ｖを非選択素子のド
レインには上記Ｖｗ１よりも小さい正のバイアス電圧Ｖ
ｗ２を与え、かつ選択および非選択ブロックの選択トラ
ンジスタはｏｆｆ状態にし、基板もしくはウェルを０Ｖ
とすることで、チャネル全面から上記浮遊ゲートに電子
を注入することによって行い、消去は制御ゲートを０Ｖ
もしくは負バイアス状態とし、基板もしくはウェルを０
Ｖもしくは正バイアス状態とすることによって浮遊ゲー
トからチャネル全面へ電子を放出することにより行うこ
とを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6484296A JPH09259591A (ja) | 1996-03-21 | 1996-03-21 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6484296A JPH09259591A (ja) | 1996-03-21 | 1996-03-21 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09259591A true JPH09259591A (ja) | 1997-10-03 |
Family
ID=13269894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6484296A Pending JPH09259591A (ja) | 1996-03-21 | 1996-03-21 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09259591A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008007731A1 (en) * | 2006-07-12 | 2008-01-17 | Unisantis Electronics (Japan) Ltd. | Nonvolatile semiconductor memory and its drive method |
| WO2008007730A1 (fr) * | 2006-07-12 | 2008-01-17 | Unisantis Electronics (Japan) Ltd. | Mémoire à semiconducteur non volatile et procédé d'entraînement associé |
-
1996
- 1996-03-21 JP JP6484296A patent/JPH09259591A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008007731A1 (en) * | 2006-07-12 | 2008-01-17 | Unisantis Electronics (Japan) Ltd. | Nonvolatile semiconductor memory and its drive method |
| WO2008007730A1 (fr) * | 2006-07-12 | 2008-01-17 | Unisantis Electronics (Japan) Ltd. | Mémoire à semiconducteur non volatile et procédé d'entraînement associé |
| US7940574B2 (en) | 2006-07-12 | 2011-05-10 | Unisantis Electronics | Nonvolatile semiconductor memory and method of driving the same |
| US7940573B2 (en) | 2006-07-12 | 2011-05-10 | Unisantis Electronics (Japan) Ltd. | Nonvolatile semiconductor memory and method for driving the same |
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