JP3249811B1 - 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法 - Google Patents

半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法

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Abstract

【要約】 【課題】 構造自体の信頼性が高く、かつ過大な書き込
みを行なっても捕獲電荷の局在化を維持し、かつ閾値電
圧のばらつきを抑制することができる半導体記憶装置を
提供する。 【解決手段】 一導電型の帯状の半導体層24aを挟ん
で半導体基体21の表層に形成された2つの帯状の反対
導電型領域23a、23bと、一方の反対導電型領域2
3a上から半導体層24aの一方の側面にかけて絶縁膜
22aを介して形成された第1のフローティングゲート
27aと、他方の反対導電型領域23b上から半導体層
24aの他方の側面にかけて絶縁膜22bを介して形成
された第2のフローティングゲート27bと、半導体層
24aの上部表面に絶縁膜28を介して形成されたコン
トロールゲート30aとを有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置、
その製造方法及び半導体記憶装置の駆動方法に関し、よ
り詳しくは、電気的に書換え可能な2ビットメモリ、そ
の製造方法、及びその駆動方法に関する。
【0002】
【従来の技術】フラッシュメモリにおいては、微細化限
界は低電圧化、セル面積及び静電容量スケーリングの限
界により決定される。一方で、一素子当たりの多値化を
図ることが低コスト化トレンドに対処する要素技術とし
て期待されている。また、不揮発性メモリの中には、マ
スクROMのように書き換え不要のものがあり、低価格
での製品の供給が望まれている。この場合も、一素子当
たりの多値化を図ることが低コスト化に対処する要素技
術として注目されている。
【0003】このような状況下で、米国特許(USP6,01
1,725)に一素子当たりの多値化を図ることが可能な不
揮発性メモリの構造が開示されている。それによれば、
MONOS(Metal Oxide Nitride Oxide Semiconducto
r)構造による捕獲電荷の局在化を利用しており、様々
な多値化技術の中でもこの方式によれば4値状態、即ち
2ビットを安定的に得ることができると期待される。こ
の方式は、デバイスの閾値をソース領域付近に局在した
固定電荷により決定させ得ることを利用するとともに、
ソース領域とドレイン領域とを入れ換えて動作させるこ
とにより、1つのトランジスタで2ビット(即ち、4値
状態)の情報をつくり出すことができる独自の方式であ
る。上記方式は、閾値レベルを多値化する既存の方式と
比べて情報の信頼性に優るものと考えられる。
【0004】この出願の図15(a)、(b)において
上記米国特許の素子構造と同様な素子構造を示す。即
ち、一導電型の半導体基板1上に間隔をおいてソース領
域又はドレイン領域となる反対導電型領域6a、6bが
形成され、それらの間のチャネル領域上に窒化膜3を酸
化膜2、4によりサンドウイッチしたONO(Oxide Ni
tride Oxide)構造が形成され、さらにONO構造上に
コントロールゲート5が形成されている。このような積
層構造が全体でMONOS構造となる。
【0005】情報の書き込みにおいて、反対導電型領域
6a又は6bにプログラム電圧を印加してアバランシェ
降伏させることにより反対導電型領域6a又は6b付近
でホットエレクトロンを発生させる。その電子はその反
対導電型領域6a又は6bと半導体基板1とで形成され
るpn接合近傍のONO構造に注入され、窒化膜3中の
電子トラップに捕獲される。このとき、窒化膜3は非導
電性を有するため、捕獲電子は、通常、そのpn接合近
傍の窒化膜3中に局在する。
【0006】図15(b)は、反対導電型領域6a及び
6bにそれぞれ別々にプログラム電圧を印加した場合で
あり、固定電荷7a及び7bがそれぞれ反対導電型領域
6a及び6b付近に局在している状態を示す。この状態
が2ビット、4値状態のうちの1つの状態を示す。この
情報を読み出すには、反対導電型領域6aをソース領域
とし、かつもう一方の反対導電型領域6bをドレイン領
域として一方向の電流を検出し、次いで、それと逆に、
反対導電型領域6bをソース領域とし、かつ反対導電型
領域6aをドレイン領域として逆方向の電流を検出す
る。それらのいずれの場合も、固定電荷7a又は7bが
ソース領域側に存在し、チャネルを閉じるような電界が
生じるため、検出される電流値は小さい値となる。
【0007】
【発明が解決しようとする課題】しかしながら、上記不
揮発性メモリには以下のような問題が残る。 (i)書き込み制御 書き込みにおいては、上記したように、捕獲電子は、通
常、pn接合近傍に局在する。しかし、過大な書き込み
により窒化膜中の捕獲電子分布が拡大し、捕獲電子が一
様に分布する虞がある。この場合、捕獲電子の局在化を
実現できないため動作の非対称性が崩れ、2ビット動作
を行なわせることができなくなる。このような過大な書
き込みを防ぐため、書き込み時間の精密な制御が必要と
なる。
【0008】また、書き込み時間の精密な制御を行なっ
たとしても、両側に同時に電荷を局在化させようとする
場合、窒化膜中の捕獲電子分布の拡大を考慮して、チャ
ネル長をある程度長くとる必要が有る。このため、従来
例の構造は微細化には適していないと考えられる。 (ii)閾値のばらつき アバランシェ降伏は局所的に起こるので、図15(a)
に示すチャネル幅方向全域にわたって均一に固定電荷を
局在化させることは難しい。従って、閾値電圧のばらつ
きを生じる虞がある。
【0009】(iii)MONOS構造自体 MONOS構造は不揮発性メモリとしての実績がなく、
ONO構造、特に窒化膜の膜質の最適化、及び積層膜同
士の界面の安定化が必要である。本発明は、上記従来技
術の問題点に鑑みて創作されたものであり、構造自体の
信頼性が高く、過大な書き込みを行なっても捕獲電荷の
局在化を維持することができ、捕獲電荷の局在化を維持
しつつ微細化が可能であり、さらに閾値電圧のばらつき
を抑制することができる半導体記憶装置、その製造方法
及び半導体記憶装置の駆動方法を提供するものである。
【0010】
【課題を解決するための手段】上記課題を解決するた
め、この発明の半導体記憶装置は、一導電型の半導体基
体上に突出した帯状の一導電型の半導体層が配置されて
なる半導体基板と、前記半導体層を挟んで前記半導体基
体の表層に形成された2つの帯状の反対導電型領域と、
前記半導体層の一方の側面に面する反対導電型領域上か
ら前記半導体層の一方の側面にかけて絶縁膜を介して形
成された第1のフローティングゲートと、前記半導体層
の他方の側面に面する反対導電型領域上から前記半導体
層の他方の側面にかけて絶縁膜を介して形成された第2
のフローティングゲートと、前記第1のフローティング
ゲート上から前記半導体層上を経て前記第2のフローテ
ィングゲート上に至る帯状領域に絶縁膜を介して形成さ
れた帯状のコントロールゲートとを有することを特徴と
している。
【0011】また、上記構造の一つの半導体記憶素子を
列と行に複数配列する場合には、複数の帯状の反対導電
型領域を相互に間隔を置いて並行して列方向に配置し、
さらにそれらの間の領域に複数の半導体層を島状に列方
向に配置し、各々の島状の半導体層の両側の側面にそれ
ぞれ第1及び第2のフローティングゲートを設け、複数
の帯状のコントロールゲートを各半導体層及び第1及び
第2のフローティングゲート上を通るように、相互に間
隔を置いて行方向に並行して設けるようにする。
【0012】半導体記憶装置の製造方法は、一導電型の
半導体基体上に一導電型の半導体層を形成する工程と、
前記半導体層上に絶縁膜を形成する工程と、前記絶縁膜
を選択的に除去して前記半導体層上に帯状の絶縁膜のパ
ターンを形成する工程と、前記絶縁膜のパターンをマス
クとして前記半導体層をエッチングし、前記半導体基体
上に突出する帯状の半導体層を形成する工程と、少なく
とも前記半導体層の側面を絶縁膜で被覆する工程と、前
記半導体層の上面の絶縁膜のパターン及び前記半導体層
の側面の絶縁膜をマスクとして前記半導体層の各側面に
面する半導体基体の表層に反対導電型不純物をイオン注
入し、前記半導体層を挟んで2つの帯状の反対導電型領
域を形成する工程と、前記半導体層の上面の絶縁膜のパ
ターン及び前記半導体層の側面の絶縁膜を除去する工程
と、少なくとも前記半導体層の一方の側面に面する反対
導電型領域上から前記半導体層の一方の側面上、上面上
及び他方の側面上を経て前記半導体層の他方の側面に面
する前記反対導電型領域上に至る領域に新たに絶縁膜を
形成する工程と、前記新たに被着した絶縁膜上に導電体
膜を形成する工程と、前記新たに被着した絶縁膜上の導
電体膜を異方性エッチングし、前記半導体層の一方の側
面に面する反対導電型領域上から前記半導体層の一方の
側面にかけて第1の導電性側壁を形成するとともに、前
記半導体層の他方の側面に面する反対導電型領域上から
前記半導体層の他方の側面にかけて第2の導電性側壁を
形成する工程と、前記第1及び第2の導電性側壁の表面
に絶縁膜を形成する工程と、全面に導電体膜を形成する
工程と、前記全面に形成した導電体膜をパターニングし
て前記第1の導電性側壁上から、前記半導体層の上面上
を経て前記第2の導電性側壁上に至る領域を通る帯状の
導電体膜を形成する工程とを有することを特徴としてい
る。
【0013】また、上記構造の一つのトランジスタを列
と行に複数配列した半導体記憶装置を作成する場合に
は、列方向に並行して延びる複数の帯状の半導体層を形
成した後、複数の帯状の半導体層の間の半導体基体の表
層に複数の帯状の反対導電型領域を列方向に並行して作
成する。そして上記方法と同様にして半導体層の両側面
に第1及び第2の導電性側壁(第1及び第2のフローテ
ィングゲート)を形成した後、行方向に並行して延びる
複数の導電体膜(コントロールゲート)を形成し、帯状
の半導体層と両側面の第1及び第2の導電性側壁を島状
に分離すればよい。
【0014】この発明の半導体記憶装置の駆動方法は、
上記半導体記憶装置を用いる。情報をトランジスタ(記
憶素子)に書き込みする場合、2つの反対導電型領域の
うち少なくとも何れか一と半導体基体との間、及びコン
トロールゲートと半導体基体との間に電圧を印加するこ
とにより半導体基体又は半導体層にキャリアを発生さ
せ、その発生したキャリアを、第1又は第2のフローテ
ィングゲートと半導体層及び半導体基体の間に挟まれた
絶縁膜を介して第1又は第2のフローティングゲートに
注入し、蓄積して、チャネル領域の閾値を制御すること
を特徴としている。
【0015】さらに、記憶情報を読み出す場合、一方の
反対導電型領域をソース領域とし、他方の反対導電型領
域をドレイン領域として、半導体記憶装置を駆動する。
又は、一方の反対導電型領域をドレイン領域とし、他方
の反対導電型領域をソース領域として、半導体記憶装置
を駆動する。また、書き込まれた記憶情報を消去するに
は、第1ビット及び第2ビットを読み取った後に、コン
トロールゲートに対して、両方の反対導電型領域又は半
導体基板の少なくとも何れか一に消去電圧を印加して前
記第1又は第2のフローティングゲートのうち少なくと
も何れか一に蓄積された電荷を両方の反対導電型領域又
は半導体基板の少なくとも何れか一に排出するようにす
る。
【0016】さらに、詳細な駆動方法は以下の通りであ
る。コントロールゲート、一方の反対導電型領域にプロ
グラム電圧を印加して第1のフローティングゲートにキ
ャリアを注入し、蓄積した状態を第1ビットの第1のバ
イナリ値とし、第1のフローティングゲートにキャリア
を蓄積しない状態を第1ビットの第2のバイナリ値とし
て、第1のバイナリ値又は第2のバイナリ値のうち何れ
か一からなる第1ビットを設定し、コントロールゲー
ト、他方の反対導電型領域にプログラム電圧を印加して
第2のフローティングゲートにキャリアを注入し、蓄積
した状態を第2ビットの第3のバイナリ値とし、第2の
フローティングゲートにキャリアを蓄積しない状態を第
2ビットの第4のバイナリ値として、第3のバイナリ値
又は第4のバイナリ値のうち何れか一からなる第2ビッ
トを設定することを特徴としている。
【0017】更に、第1ビット及び第2ビットを設定し
た後に、コントロールゲート、他方の反対導電型領域に
読み出し電圧を印加して一方の反対導電型領域と他方の
反対導電型領域に流れる電流を検出することにより、第
1の電流値に対応する第1のバイナリ値、又は第1の電
流値よりも大きい第2の電流値に対応する第2のバイナ
リ値のうち何れか一からなる第1ビットを読み取り、コ
ントロールゲート、一方反対導電型領域に読み出し電圧
を印加して一方の反対導電型領域と他方の反対導電型領
域の間に流れる電流を検出することにより、第3の電流
値に対応する第3のバイナリ値、又は前記第3の電流値
よりも大きい第4の電流値に対応する第4のバイナリ値
のうち何れか一からなる第2ビットを読み取ることを特
徴としている。
【0018】以下に、上記構成に基づく、この発明の作
用、効果を説明する。この発明の半導体記憶装置は、請
求項1乃至3に記載した半導体記憶装置のように図1及
び図2に示すような構造を有し、請求項4乃至6に記載
した製造方法により図4乃至図6に示すように、作成す
ることができる。その半導体記憶装置の製造方法によれ
ば、反対導電型領域を形成するために帯状の半導体層上
の絶縁膜をマスクとしてイオン注入しているので、帯状
の半導体層を挟んで2つの帯状の反対導電型領域を自己
整合的に作成することが可能である。
【0019】また、導電体膜を異方性エッチングして帯
状の半導体層の両側の側面に絶縁膜を介して導電体膜か
らなる第1及び第2の導電性側壁を形成し、第1及び第
2のフローティングゲートとしている。さらに、第1の
フローティングゲート上から半導体層の上面上を経て第
2のフローティングゲート上に至る領域を通る帯状の導
電体膜を形成し、コントロールゲートとしている。
【0020】このように、半導体層を挟んでフローティ
ングゲートと反対導電型領域を自己整合的に作成するこ
とが可能であるため、当該製造方法は微細化の向上を図
りつつ、電荷の局在化に最適な構造を作成することが可
能である。この発明の半導体記憶装置においては、突出
した帯状の半導体層の一方の側面に面する反対導電型領
域の端部から半導体層の他方の側面に面する反対導電型
領域の端部に至る領域に、突出した帯状の半導体層の一
方の側面、上面、及び他方の側面に沿ってチャネル領域
が形成される。即ちチャネル長方向に沿って、第1のフ
ローティングゲートと、コントロールゲートと、第2の
フローティングゲートとが配置されてなる。
【0021】電荷蓄積部として、導電体である第1のフ
ローティングゲートと第2のフローティングゲートとを
用いており、窒化膜を用いていないので、構造自体の信
頼性が高い。また、電荷蓄積部としての第1及び第2の
フローティングゲートはそれぞれコントロールゲートと
の間に介在する絶縁膜によりコントロールゲートと分離
されているため、第1又は第2のフローティングゲート
内に注入された電荷は間に介在する絶縁膜のポテンシャ
ルを超えない限り、コントロールゲート内に移動するこ
とがなく、第1又は第2のフローティングゲート内に局
在する。これにより、過大な書き込みを行なってもpn
接合近傍への捕獲電荷の局在化を維持することができ
る。
【0022】なお、極めて過大な書き込みを行なった場
合、第1又は第2のフローティングゲート内の注入電荷
はコントロールゲートとの間に介在する絶縁膜のポテン
シャルを超えてコントロールゲートの方に移動するが、
導電体であるコントロールゲートから直ちに排出される
ため、注入電荷がコントロールゲート内に残留すること
はない。従って、過大な書き込みを行なってもなお捕獲
電荷の局在化を維持することができる。
【0023】また、第1及び第2のフローティングゲー
トは導電体であり、かつチャネル幅方向に延在している
ため、アバランシェ降伏によりホットキャリアが局所的
にフローティングゲート内に注入されてもフローティン
グゲート内ではチャネル幅方向全域にわたって一様に分
布する。これにより、閾値電圧のばらつきを抑制するこ
とができる。
【0024】さらに、アバランシェ降伏により生じたホ
ットキャリア(高エネルギキャリア)を注入電荷として
用いているため、フローティングゲートと半導体層との
間のゲート絶縁膜を厚くしても、ホットキャリアはその
ゲート絶縁膜のポテンシャルを超えるだけのエネルギを
得ることができる。一方、この発明の構造では[このた
め]、フローティングゲートと半導体層及び反対導電型
領域との間の絶縁膜をコントロールゲートと半導体層と
の間のゲート絶縁膜の膜厚とは独立に厚くすることがで
きる。このため、一旦フローティングゲートに蓄積され
た電荷が半導体層及び反対導電型領域へリークするのを
抑制することができる。
【0025】さらに、半導体基体の表面に突出する半導
体層を挟んで半導体基体の表層に一対の帯状の反対導電
型領域が設けられ、反対導電型領域上から半導体層の側
面にかけて第1及び第2のフローティングゲートが設け
られている。即ち、第1及び第2のフローティングゲー
トはそれぞれ反対導電型領域の上方にこれらと重なるよ
うに設けられている。
【0026】このため、第1及び第2のフローティング
ゲートと反対導電型領域の間に介在する絶縁膜により適
当な大きさの静電容量値を確保することができるので、
記憶情報の読み出しの際にコントロールゲートに印加し
たゲート電圧が第1又は第2のフローティングゲートに
適当に分割される。これにより、コントロールゲートに
印加するゲート電圧の閾値ウインドウを大きくすること
が可能である。なお、閾値ウインドウとは半導体記憶素
子のオン状態を表す閾値電圧とオフ状態を表す閾値電圧
との差をいう。
【0027】また、フローティングゲートとソース領域
又はドレイン領域となる反対導電型領域との重なり領域
が大きいため、フローティングゲートに蓄積された電荷
を反対導電型領域に排出することが容易である。即ち、
基板と独立して選択された一素子のソース/ドレイン単
位で記憶情報が消去できるので、チップ消去だけでなく
一素子単位(ブロック単位)での消去が可能になる。
【0028】また、第1及び第2のフローティングゲー
トと反対導電型領域とが重なっている分だけ微細化が可
能である。さらに、表面に突出した半導体層の側面にフ
ローティングゲートが形成されているので、半導体層を
最小線幅としても、2つの反対導電型領域の間の距離を
確保することが可能である。このため、ホットエレクト
ロンをフローティングゲートに注入する際に、クロスト
ークが生じにくい構造となっており、微細化が可能であ
る。
【0029】上記構造の半導体記憶装置においては、図
8(a)、(b)及び図9(a)、(b)に示すよう
に、第1のフローティングゲート27aへの電荷蓄積の
有無と、第2のフローティングゲート27bへの電荷蓄
積の有無とで合わせて4つのバイナリ値を設定すること
により一素子当たり2ビットを形成することが可能であ
る。
【0030】その駆動方法においては、以下のように、
情報の書き込み、記憶情報の読み出し及び書き込まれた
記憶情報の消去という一連の動作を行なわせることがで
きる。情報の書き込みは、例えば、2つの反対導電型領
域のうち少なくとも何れか一に電圧を印加して反対導電
型領域から広がる空乏層中でアバランシェブレークダウ
ンを起こさせ、これにより高エネルギキャリアを発生さ
せてフローティングゲートに電荷を注入し、蓄積するこ
とにより行なう。
【0031】また、2ビットの読み出しは以下の方法に
より行なうことができる。即ち、第1のフローティング
ゲート27a、又は第2のフローティングゲート27b
への電荷蓄積により、当該フローティングゲート27
a、又は27bに隣接するチャネル領域のポテンシャル
を変化させることができる。特に、電荷が蓄積されたフ
ローティングゲート27a又は27b側の反対導電型領
域23a又は23bをソース領域とする場合、蓄積電荷
はチャネルが閉じるような電界を生じさせるため、トラ
ンジスタを流れる電流が小さくなる。逆に、当該フロー
ティングゲート27a又は27b側の反対導電型領域2
3a又は23bをドレイン領域とする場合、チャネルが
閉じるような電界を生じさせることとなるのは変わらな
いが、ソース領域と比べてドレイン領域にはコントロー
ルゲート30aと同程度の大きい電圧が印加されて、蓄
積電荷による電界が相殺された上にさらにそれ以上の電
圧がコントロールゲート30aにかかるため、チャネル
ポテンシャルに与える影響は少なくなり、トランジスタ
を流れる電流が大きくなる。
【0032】また、フローティングゲート27a又は2
7bへの電荷蓄積が行なわれていない場合には、フロー
ティングゲート27a又は27bの電位はコントロール
ゲート30aに印加されたゲート電圧により近くなる。
このため、チャネルは開かれた状態が維持され、両方向
ともに電流値が大きくなる。このように、ソース領域と
ドレイン領域とを入れ換えて電流を検出するような上記
方法でトランジスタに流れる電流の値を検出することに
より、4つのバイナリ値を読み出すことが可能である。
さらに、記憶情報の消去は、コントロールゲートに対し
て、両方の反対導電型領域又は半導体基板の少なくとも
何れか一に消去電圧を印加することにより行う。
【0033】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 (1)第1の実施の形態 図1(a)は、本発明の第1の実施の形態に係る半導体
記憶装置の構造について示す平面図である。図1(b)
は図1(a)のII−II線に沿う断面図である。図1
(a)には、複数の記憶素子を有する半導体記憶装置が
記載されているが、そのうち一つの記憶素子について以
下に説明する。
【0034】その半導体記憶装置では、図1(a)及び
(b)に示すように、p型(一導電型)のシリコン基体
(半導体基体)21上に帯状のp型(一導電型)のシリ
コン層(半導体層、動作層)24aが配置されている。
上記半導体記憶装置の断面構成においては、図1(b)
に示すように、シリコン基体21の表面に直方体状のシ
リコン層24aが突出しているような基板構造を有す
る。シリコン層24aはp型で、シリコン基体21より
も低濃度の不純物濃度を有している。
【0035】図1(a)に示すように、このシリコン層
24aを挟んでシリコン基体21の表層にそれぞれ第1
のn型領域(第1の反対導電型領域)23a及び第2の
n型領域(第2の反対導電型領域)23bが形成されて
いる。第1のn型領域23aと第2のn型領域23b
は、それぞれ帯状を有し、シリコン層24aの対向する
一対の側面に沿って相互に並行している。
【0036】第1のn型領域23aは情報の読み出しの
際にソース領域として、又はドレイン領域として交互に
入れ換えて用いられる。これに伴い、第2のn型領域2
3bは、第1のn型領域23aがソース領域として用い
られるときドレイン領域として用いられ、第1のn型領
域23aがドレイン領域として用いられるときソース領
域として用いられる。
【0037】さらに、図1(a)、(b)に示すよう
に、第1のn型領域23aに面するシリコン層24aの
側面から第1のn型領域23a上にかけて、絶縁膜22
aを介して第1のフローティングゲート(FG1)27
aが形成されている。また、第2のn型領域23bに面
するシリコン層24aの側面から第2のn型領域23b
上にかけて、絶縁膜22bを介して第2のフローティン
グゲート(FG2)27bが形成されている。
【0038】さらに、第1のフローティングゲート27
aと第2のフローティングゲート27bの表面にはそれ
ぞれ絶縁膜29a、29bが形成され、かつ第1のフロ
ーティングゲート27aと第2のフローティングゲート
27bの間のシリコン層24aの上部表面に絶縁膜28
が形成されている。コントロールゲート(CG)30a
はこれらの絶縁膜29a、28、29bを介して第1の
フローティングゲート27a上からシリコン層24a上
を経て第2のフローティングゲート27b上に至る領域
に延在している。
【0039】コントロールゲート30aとシリコン層2
4aとの間に挟まれた絶縁膜28が第1のゲート絶縁膜
となり、第1のフローティングゲート27aとシリコン
層24aとの間に挟まれた絶縁膜22aが第2のゲート
絶縁膜となり、第2のフローティングゲート27bとシ
リコン層24aとの間に挟まれた絶縁膜22bが第3の
ゲート絶縁膜となる。
【0040】第1のn型領域23aと第2のn型領域2
3bの間の領域であって、シリコン層24aの第1のn
型領域23aに面する側面、上面、第2のn型領域23
bに面する側面に沿う領域がチャネル領域となる。即
ち、チャネル長は第1のn型領域23aから第2のn型
領域23bに至るシリコン層24aの沿面距離とほぼ等
しくなる。また、チャネル幅はコントロールゲート30
aの線幅とほぼ等しくなる。
【0041】第2及び第3のゲート絶縁膜22a、22
bは、シリコン層24a近くの第1のn型領域23a及
び第2のn型領域23bとシリコン基体21との間に形
成されるpn接合付近でアバランシェ降伏により生じた
ホットキャリアが絶縁膜22a、22bのポテンシャル
を超え得るような膜厚を有している。第2のゲート絶縁
膜22a及び第3のゲート絶縁膜22bの膜厚は蓄積電
荷のリークをできるだけ小さくするため5nm以上が好
ましく、また蓄積電荷からの電界がチャネル領域に十分
な影響を及ぼすように100nm以下が好ましい。
【0042】なお、第1のゲート絶縁膜28は、第2及
び第3のゲート絶縁膜22a、22bと同じ膜厚で形成
されてもよいし、異なっていてもよい。また、上記の構
造では、図2のように、静電容量が配置されることにな
り、記憶情報の読み出し等に関連して、静電容量間の大
小関係が重要になる。以下にその関係について説明す
る。
【0043】図2において、C01はコントロールゲー
ト30aとシリコン層24aの間の絶縁膜28による静
電容量値であり、C02はシリコン層24a内の空乏層
による静電容量値である。また、C11は第1のフロー
ティングゲート27aとコントロールゲート30aの間
の絶縁膜29aによる静電容量値であり、C12は第1
のフローティングゲート27aと第1のn型領域23a
の間の絶縁膜22aによる静電容量値であり、C13は
第1のフローティングゲート27aとシリコン層24a
の間の絶縁膜22aによる静電容量値であり、C14は
シリコン層24a内の空乏層による静電容量値である。
また、C21は第2のフローティングゲート27bとコ
ントロールゲート30aの間の絶縁膜29bによる静電
容量値であり、C22は第2のフローティングゲート2
7bと第2のn型領域23bの間の絶縁膜22bによる
静電容量値であり、C23は第2のフローティングゲー
ト27bとシリコン層24aの間の絶縁膜22bによる
静電容量値であり、C24はシリコン層24a内の空乏
層による静電容量値である。
【0044】コントロールゲート30aとシリコン層2
4a、第1のn型領域23a及び第2のn型領域23b
との間に第1のフローティングゲート27aと第2のフ
ローティングゲート27bが存在するので、記憶情報の
読み出しの際に、コントロールゲート30a、シリコン
層24a、第1のn型領域23a及び第2のn型領域2
3bに印加する電圧により、第1のフローティングゲー
ト27aと第2のフローティングゲート27bの電位が
影響を受ける。
【0045】第1のフローティングゲート27aと第1
のn型領域23a及びシリコン層24aとの間の絶縁膜
22aによる静電容量値C12+C13・C14/(C
13+C14)が、第1のフローティングゲート27a
とコントロールゲート30aの間の絶縁膜29aによる
静電容量値C11に比べて小さい場合、コントロールゲ
ート30aに電圧を印加するとコントロールゲート30
aの電圧によって第1のフローティングゲート27aの
電位が引き上げられる。このため、第1のフローティン
グゲート27aにホットエレクトロン(高エネルギキャ
リア)を蓄積して電位を閾値電圧以下に下げても、コン
トロールゲート30aの電圧のわずかな増加で第1のフ
ローティングゲート27aの電位が閾値電圧以上に上昇
してしまう。従って、静電容量値C12+C13・C1
4/(C13+C14)は静電容量値C11に比べて適
度な大きさを有し、コントロールゲート30aの電圧が
適当に分割されるようにする必要がある。このような事
情は、第2のフローティングゲート27bに関連する静
電容量C21、C22、C23、C24の間においても
同様に該当する。
【0046】この発明の第1の実施の形態では、凸状の
シリコン層24aの側面にフローティングゲート27
a、27bを形成し、対向面を増やしている。しかも、
フローティングゲート27a、27bの下面が、ソース
/ドレイン領域となる第1のn型領域23a、第2のn
型領域23bに対向するようにしている。シリコン層2
4a内の空乏層による静電容量値C14やC24は電圧
の増加により減少していくので、静電容量値C13・C
14/(C13+C14)、及びC23・C24/(C
23+C24)は小さくなるが、静電容量値C12やC
22はほとんど変化せず、大きい値を維持することがで
きる。
【0047】従って、静電容量値C12+C13・C1
4/(C13+C14)を静電容量値C11に比べて適
当な大きさとすることは比較的容易である。これによ
り、読み出しの際に印加するゲート電圧Vgに幅を持た
せることができる。即ち、コントロールゲートに印加す
るゲート電圧の閾値ウインドウを大きくすることが可能
であり、以下の動作の説明のように、4値の状態を読み
出し易くなる。
【0048】なお、複数のトランジスタを行と列に配置
する場合、図1(a)に示すように、列方向で隣接する
トランジスタTr11、Tr21、・・間で、第1のn
型領域23aが相互に接続され、かつ第2のn型領域2
3bが相互に接続されて、一列にわたって一つの帯状の
n型領域が形成される。このn型領域をビットライン
(BL)として用いている。
【0049】但し、フローティングゲート27a、27
b・・は、隣接するトランジスタTr11、Tr21、
・・間で相互に分離される。また、コントロールゲート
30a、30bは、行方向に延びる帯状のポリシリコン
膜(導電膜)を間隔を置いて行方向に相互に並行するよ
うに形成し、かつ一行にわたって一体的に形成してな
る。この場合、コントロールゲート30a、30bはワ
ードライン(WL)としての機能も有する。
【0050】次に、上記電界効果トランジスタが行と列
に複数配置された、周辺回路を含む半導体記憶装置の構
成の一例について説明する。図3(a)は、行と列に並
んだ複数のトランジスの全体配置のうち2行3列の部分
配置と周辺回路のうちセンスアンプ部分を抜き出した回
路図である。素子配置を図3(b)に示す。図3(b)
は、行と列に並んだ複数のトランジスタの配置を示す平
面図である。
【0051】図3(a)、(b)に示すように、第1列
に並ぶ複数のトランジスタTr11、Tr21、・・の
一方のn型領域が相互に接続されて帯状の第1のn型領
域23aとなっている。第1列に並ぶ電界効果トランジ
スタTr11、Tr21、・・の他方のn型領域が相互
に接続され、第2列に並ぶ電界効果トランジスタTr1
2、Tr22、・・の一方のn型領域が相互に接続され
て共通の帯状の第2のn型領域23bとなっている。説
明を省略するが、この関係は他の列間でも同様であり、
第3のn型領域23c以下となる。
【0052】そして、PG/センスアンプセレクタから
出ているビット線BL1がトランジスタスイッチを介し
て第1のn型領域23aに接続し、同じく、ビット線B
L2がトランジスタスイッチを介して共通の第2のn型
領域23bに接続し、同じく、ビット線BL3がトラン
ジスタスイッチを介して共通の第3のn型領域23cに
接続している。
【0053】また、ワード線(WL1,WL2)は、ビ
ット線となる帯状のn型領域と交差して行方向に延びる
コントロールゲート/配線30a、30bで構成されて
いる。隣接するビット線の間の領域であってワード線と
の重なり領域に電界効果トランジスタが形成される。な
お、図中の他の符号は、図1に示す符号と同じ符号は図
1と同じものを示すので、その説明は省略する。
【0054】さらに、バンクセンスアンプがPG/セン
スアンプセレクタに接続されている。隣接するビット線
間で順方向と逆方向それぞれの電流を検出してプログラ
ムされている情報を読み出す。以上のように、この発明
の第1の実施の形態である半導体記憶装置においては、
第1のn型領域23aから第2のn型領域23bに至
る、突出した断面が直方体状のシリコン層24aの第1
のn型領域23aに面する側面、上面、及び第2のn型
領域23bに面する側面にかけて、即ちチャネル長方向
に沿って、第1のフローティングゲート27aと、コン
トロールゲート30aと、第2のフローティングゲート
27bとが並んでなる。
【0055】電荷蓄積部として、導電体である第1のフ
ローティングゲート27aと第2のフローティングゲー
ト27bとを用いており、窒化膜を用いていないので、
構造自体の信頼性が高い。また、電荷蓄積部としての第
1及び第2のフローティングゲート27a、27bはそ
れぞれ絶縁膜29a、29bによりコントロールゲート
30aと分離されているため、第1又は第2のフローテ
ィングゲート27a、27b内に注入された電荷は第1
又は第2のフローティングゲート27a、27bとコン
トロールゲート30aの間に介在する絶縁膜29a、2
9bのポテンシャルを超えない限り、コントロールゲー
ト30a内に移動することがなく、第1又は第2のフロ
ーティングゲート27a、27b内に局在する。これに
より、過大な書き込みを行なっても第1又は第2のn型
領域23a又は23bとシリコン基体21との間に形成
されるpn接合近傍への蓄積電荷の局在化を維持するこ
とができる。
【0056】なお、極めて過大な書き込みを行なった場
合、注入電荷は介在する絶縁膜29a、29bのポテン
シャルを超えてコントロールゲート30aの方に移動す
るが、コントロールゲート30aから直ちに排出される
ため、注入電荷がコントロールゲート30a内に残留す
ることはない。従って、過大な書き込みでもなお蓄積電
荷の局在化を維持することができる。
【0057】また、第1及び第2のフローティングゲー
ト27a、27bは導電体であり、かつチャネル幅方向
に延在しているため、アバランシェ降伏によりホットキ
ャリアが局所的にフローティングゲート27a、27b
内に注入されてもフローティングゲート27a、27b
内ではチャネル幅方向全域にわたって一様に分布する。
これにより、閾値電圧のばらつきを抑制することができ
る。
【0058】また、アバランシェ降伏により生じたホッ
トキャリア(高エネルギキャリア)を注入電荷として用
いることができるため、フローティングゲート27a、
27bとシリコン層24aとの間のゲート絶縁膜22
a、22bを厚くしても、ホットキャリアはそのゲート
絶縁膜22a、22bのポテンシャルを超えるだけのエ
ネルギを得ることができる。一方で、この発明の構造で
は、以下の製造方法に示すように、フローティングゲー
ト27a、27bとシリコン層24a及び第1及び第2
のn型領域23a、23bとの間のゲート絶縁膜22
a、22bをコントロールゲート30aとシリコン層2
4aとの間のゲート絶縁膜28の膜厚とは独立に厚くす
ることができる。このため、一旦フローティングゲート
27a、27bに蓄積された電荷がシリコン層24a及
び第1及び第2のn型領域23a、23bへリークする
のを抑制することができる。
【0059】さらに、シリコン基体21の表面に突出す
るシリコン層24aを挟んでシリコン基体21の表層に
第1及び第2のn型領域23a、23bが設けられ、シ
リコン層24aの側面に第1及び第2のフローティング
ゲート27a、27bが設けられている。即ち、第1及
び第2のフローティングゲート27a、27bは第1及
び第2のn型領域23a、23b上方にそれと重なるよ
うに設けられている。従って、微細化が可能な構造とい
える。
【0060】また、第1及び第2のフローティングゲー
ト27a、27bとソース領域又はドレイン領域となる
第1及び第2のn型領域23a、23bとの重なり領域
が大きいため、第1及び第2のフローティングゲート2
7a、27bに蓄積された電荷を第1及び第2のn型領
域23a、23bに排出することが容易である。即ち、
基板と独立して選択された一素子のソース/ドレイン単
位でデータ消去できるので、チップ消去だけでなく一素
子単位(ブロック単位)での消去が可能になる。
【0061】(2)第2の実施の形態 次に、図4乃至図6を参照して上記半導体記憶装置の製
造方法について説明する。図4乃至図6は、この発明の
第1の実施の形態である半導体記憶装置の製造方法を示
す断面図であり、図1(a)のII−II線に沿う断面に相
当する。ここでは、複数のトランジスタを行と列に配置
する場合について説明する。
【0062】まず、図4(a)に示すように、p型(一
導電型)のシリコン基体21上にシリコン基体21より
も低濃度のp型シリコン層24をエピタキシャル成長等
により形成する。続いて、膜厚約100nmのシリコン
酸化膜25を熱酸化により形成する。次いで、図4
(b)に示すように、シリコン酸化膜25上にレジスト
膜を形成した後、レジスト膜をパターニングし、ソース
/ドレイン領域を形成すべき領域に列方向に並行して延
びる帯状の開口部を有するレジストマスク(耐エッチン
グ性マスク)26a、26bを形成する。続いて、レジ
ストマスク26a、26bに基づいて、シリコン酸化膜
25をエッチングし、さらにシリコン層24をエッチン
グする。これにより、列方向に並行して延びる帯状のシ
リコン酸化膜25a、25bからなるイオン注入のマス
クが形成されるとともに、その下に同じ幅寸法で列方向
に並行して延びる帯状のシリコン層24aaが形成され
る。
【0063】次に、レジストマスク26a、26bを除
去した後、図4(c)に示すように、熱酸化によりシリ
コン層24aaの側面にイオン注入のマスクとなる膜厚
20〜30nmのシリコン酸化膜32bを形成する。こ
のとき、シリコン層24aaをエッチングした後のシリ
コン基体21の表面にも同じ膜厚のシリコン酸化膜32
aが形成される。
【0064】次いで、図5(a)に示すように、シリコ
ン酸化膜25a及び32をマスクとしてn型(反対導
電型)の導電型不純物をイオン注入する。この場合、シ
リコン基体21の表面のシリコン酸化膜32aを注入イ
オンが透過するように加速電圧の条件を設定する。シリ
コン層24aaの側面では、注入イオンが側面に平行に
通過するだけであるか、或いは大きい角度で斜め方向か
ら側面に入射するので、シリコン層24aaの側面のシ
リコン酸化膜32bがイオン注入のマスクとして十分に
機能する。これにより、シリコン層24aaの間のシリ
コン基体21の表層に高濃度のn型(反対導電型)の第
1及び第2のn型領域(第1及び第2の反対導電型領
域)23a、23bを形成する。
【0065】次いで、残存するシリコン酸化膜25a及
び32a、32bを除去した後、図5(b)に示すよう
に、熱酸化によりシリコン酸化膜28を形成する。続い
て、シリコン酸化膜28上に多結晶シリコン膜27を形
成する。次いで、図5(c)に示すように、異方性エッ
チングにより多結晶シリコン膜27をエッチングし、並
行する帯状のシリコン層24aaの側面にシリコン酸化
膜28を介して多結晶シリコン膜からなる第1乃至第3
の導電性側壁27aa、27bb、27ccを残す。
【0066】次に、図6(a)に示すように、多結晶シ
リコン膜からなる第1乃至第3の導電性側壁27aa、
27bb、27ccの表面に熱酸化によりシリコン酸化
膜29a、29b、29cを形成する。次いで、全面に
多結晶シリコン膜を形成した後、多結晶シリコン膜上
に、列方向に並行する帯状のシリコン層と交差するよう
に行方向に並行する図示しない帯状のレジストマスク
(耐エッチング性マスク)を形成する。
【0067】次に、図6(b)に示すように、レジスト
マスクに基づいて、多結晶シリコン膜をエッチングし、
列方向に並行する帯状のシリコン層24aa、24b
b、・・と交差して行方向に延びるコントロールゲート
30aを形成する。なお、図6(b)には記載していな
いが、実際には、図1(a)に示すように、行方向に相
互に並行して延びる複数の帯状のコントロールゲート3
0a、30b、・・が形成される。
【0068】さらに、上記レジストマスクに基づいて、
レジストマスクの間に露出するシリコン酸化膜28、2
9a、29b、29cをエッチングして除去する。続い
て、レジストマスクの間に露出する第1乃至第3の導電
性側壁27aa、27bb、27ccとシリコン層24
aa、24bbをエッチングし、除去する。これによ
り、シリコン基体21の表面に突出する断面が直方体状
で、相互に分離された島状のシリコン層24a、24b
からなる動作層を形成する。かつ、第1のn型領域23
aに面する動作層24aの側面にゲート絶縁膜22aを
介して第1のフローティングゲート27aを形成し、第
2のn型領域23bに面する動作層24aの側面にゲー
ト絶縁膜22bを介して第2のフローティングゲート2
7bを形成し、第2のn型領域23bに面する動作層2
4bの側面にゲート絶縁膜22bを介して第3のフロー
ティングゲート27cを形成する。さらに、レジストマ
スクの間に残存するシリコン酸化膜をエッチングして除
去する。
【0069】その後、通常の工程を経て半導体記憶装置
が完成する。上記のように、この発明の実施の形態であ
る半導体記憶装置の製造方法によれば、図4(c)に示
すように、シリコン層24aaの側面にシリコン酸化膜
32aを形成し、これをマスクとしてイオン注入してい
るので、イオン注入の方向が多少傾いてもシリコン層2
4aa内へのn型の導電型不純物の導入を防止すること
ができる。
【0070】また、ソース/ドレイン領域となる第1及
び第2のn型領域23a、23bを形成する際に、シリ
コン層24aaをマスクとしてその両側のシリコン基体
21にイオン注入しているので、第1及び第2のn型領
域23a、23bを自己整合的に形成することができ
る。このようにして形成された構造は、この発明の半導
体記憶装置に適用した場合、上記したように、微細化、
電荷の局在化に最適である。
【0071】なお、上記第2の実施の形態では、図5
(b)の工程において、第1乃至第3のゲート絶縁膜と
なる同じ膜厚のシリコン酸化膜を形成しているが、図5
(c)の工程の後に、導電性側壁27a、27bをマス
クにしてシリコン酸化膜をエッチングして、シリコン層
24aa、24bb、・・の側面のシリコン酸化膜28
はそのまま残すとともに、シリコン層24aa、24b
b、・・の上部表面のシリコン酸化膜28だけを一旦除
去し、図6(a)の工程で、シリコン酸化膜29a、2
9bを被着する際に、シリコン層24aa、24bb、
・・の上部表面にもシリコン酸化膜28を被着するよう
にしてもよい。
【0072】これにより、フローティングゲート27
a、27bとシリコン層24a及び第1及び第2のn型
領域23a、23bとの間のゲート絶縁膜22a、22
bをコントロールゲート30aとシリコン層24aとの
間のゲート絶縁膜28とは独立に形成することができ
る。例えば、ゲート絶縁膜22a、22bの膜厚を厚く
することにより、ホットエレクトロンのフローティング
ゲート27a、27bへの注入が可能なようにしつつ、
一旦フローティングゲート27a、27bに蓄積された
電荷がシリコン層24a及び第1及び第2のn型領域2
3a、23bへリークするのを抑制することができる。
【0073】(3)第3の実施の形態 次に、この発明の第3の実施の形態である上記半導体記
憶装置の駆動方法について、上記図1の半導体記憶装置
を用い、図7乃至図9を参照して説明する。図9はその
駆動方法のうち書き込み動作の際におけるフローティン
グゲート23a、23bの周辺部の電荷の生成や移動の
様子を示す断面図である。
【0074】書き込み動作を行なうため、第1のn型領
域23aに電圧約+6Vを印加し、コントロールゲート
30aに電圧約+6Vを印加する。これにより、図9に
示すように、第1のn型領域27aとシリコン基板21
とで形成されるpn接合から基板21側に空乏層が広が
り、特に、シリコン層24aの近くで空乏層中の電界が
アバランシェ降伏を起こす程度に高まる。アバランシェ
降伏が起こると、高いエネルギーを有する電子−正孔対
が生じる。この場合、第1のフローティングゲート27
aに凡そ3Vがかかり、第2のフローティングゲート2
7bに凡そ5.4Vがかかる。
【0075】以上により、第1のフローティングゲート
27aに注入されたホットエレクトロンは絶縁膜22
a、29aのポテンシャル障壁により第1のフローティ
ングゲート27a内に蓄積される。なお、絶縁膜29a
のポテンシャル障壁を超えてコントロールゲート30a
の方に注入されたホットエレクトロンは、直ちに、コン
トロールゲート30aを経てコントロールゲート30a
に接続された電源の方に排出される。
【0076】図7のようにして書き込み動作を行なうこ
とにより、図8(a)、(b)、図9(a)、(b)に
示すような4値状態を形成し得る。次に、図8(a)、
(b)、図9(a)、(b)を参照して、4つのバイナ
リ値を組み合わせて生成される4値状態を説明する。図
8(a)、(b)、図9(a)、(b)はそれぞれ4つ
のバイナリ値を組み合わせて生成される4つの異なる状
態を示す断面図である。
【0077】ここで、第1のフローティングゲート27
aにキャリアを蓄積した状態を第1ビットの第1のバイ
ナリ値とし、第1のフローティングゲート27aにキャ
リアを蓄積しない状態を第1ビットの第2のバイナリ値
とする。また、第2のフローティングゲート27bにキ
ャリアを蓄積した状態を第2ビットの第3のバイナリ値
とし、第2のフローティングゲート27bにキャリアを
蓄積しない状態を第2ビットの第4のバイナリ値とす
る。
【0078】図中、実線で示す検出電流の方向を順方向
とし、点線で示す検出電流の方向を逆方向とする。図8
(a)は、第1及び第2のフローティングゲート27
a、27bにともに電荷蓄積していない状態を示す。即
ち、第1ビットに第2のバイナリ値が設定され、第2ビ
ットに第4のバイナリ値が設定された状態を示す。読み
出し動作において検出電流は順方向、逆方向ともに大き
い値となる。
【0079】図8(b)は、第1のフローティングゲー
ト27aのみに電荷蓄積している状態を示す。即ち、第
1ビットに第1のバイナリ値が設定され、第2ビットに
第4のバイナリ値が設定された状態を示す。読み出し動
作において検出電流は順方向で小さい値となり、逆方向
で大きい値となる。図9(a)は、第2のフローティン
グゲート27bのみに電荷蓄積している状態を示す。即
ち、第1ビットに第2のバイナリ値が設定され、第2ビ
ットに第3のバイナリ値が設定された状態を示す。読み
出し動作において検出電流は順方向で大きい値となり、
逆方向で小さい値となる。
【0080】図9(b)は、第1及び第2のフローティ
ングゲート27a、27bにともに電荷蓄積している状
態を示す。即ち、第1ビットに第1のバイナリ値が設定
され、第2ビットに第3のバイナリ値が設定された状態
を示す。読み出し動作において検出電流は順方向、逆方
向ともに小さい値となる。次に、情報を書き込む動作
と、書き込まれた情報を読み出す動作と、書き込まれた
情報を消去する動作について説明する。
【0081】まず、第1のバイナリ値又は第2のバイナ
リ値のうち何れか一からなる第1ビットを設定する。次
いで、第3のバイナリ値又は第4のバイナリ値のうち何
れか一からなる第2ビットを設定する。以上により、書
き込み動作が終了する。次に、書き込まれた情報の読み
出し動作に移る。
【0082】図8(a)、(b)、図9(a)、(b)
に示す各バイナリ状態を読み出す際に、コントロールゲ
ート30a、第1及び第2のn型領域23a、23bに
印加する電圧(Vcg、Vn1,Vn2)と、それに対
応する第1及び第2のフローティングゲート27a、2
7bの電位Vfg1,Vfg2及びチャネル領域を流れ
る電流idを表1に示す。
【0083】
【表1】
【0084】即ち、コントロールゲート30aに読み出
し電圧Vcgである3.3Vを印加し、ドレイン領域と
しての第2のn型領域23bに読み出し電圧Vn2であ
る3.3Vを印加し、ソース領域としての第1のn型領
域23aを接地する。このとき、第1のn型領域23a
と第2のn型領域23bの間に電流(順方向)が流れる
ので、その電流idを検出する。
【0085】続いて、コントロールゲート30aに読み
出し電圧Vcgである3.3Vを印加し、ドレイン領域
としての第1のn型領域23aに読み出し電圧Vn1で
ある3.3Vを印加し、ソース領域としての第2のn型
領域23bを接地する。このとき、第1のn型領域17
aと第2のn型領域17bの間に電流(逆方向)が流れ
るので、その電流idを検出する。
【0086】次いで、順方向及び逆方向の電流値の大小
の組み合わせがどうなっているかを特定することによ
り、上記説明したように、第1ビット及び第2ビットを
読み取る。次に、書き込まれた情報を消去する。図10
に示すように、消去の為に、例えばコントロールゲート
30a、30b・・を0Vにし、ソース領域及びドレイ
ン領域23a、23b双方を昇圧(Vee=8V)す
る。
【0087】この場合、ソース領域及びドレイン領域2
3a、23bとフローティングゲート27a、27bと
の間の重なり面積を大きくすることができるため、両フ
ローティングゲート27a、27bに蓄積された電子
は、フローティングゲート27a、27bとソース領域
及びドレイン領域23a、23bの間の膜厚(例えば、
凡そ5nm)の薄いシリコン酸化膜22a、22bを通
してファウラ−ノルドファイムトンネル電流(F−N電
流)によりソース領域及びドレイン領域23a、23b
により一層抜き取られ易くなる。
【0088】通常のフラッシュメモリでは、基板を昇圧
するため、データ消去についてはチップ消去になるが、
VROMの場合、基板と独立して選択されたソース/ド
レイン単位でデータ消去できるので、チップ消去だけで
なく一素子単位(ブロック単位)での消去が可能にな
る。以上のように、この発明の実施の形態である半導体
記憶装置の駆動方法においては、図8(a)、(b)及
び図9(a)、(b)に示すように、第1及び第2のフ
ローティングゲート27a、27bで一素子当たり2ビ
ットを形成し、第1のフローティングゲート27aへの
電荷蓄積の有無と、第2のフローティングゲート27b
への電荷蓄積の有無との組み合わせにより、ドレイン領
域とソース領域の間に流れる電流の方向と該電流の大小
の組み合わせによる4値状態を表示することができる。
これにより、半導体記憶装置の微細化、及び低コスト化
を実現することが可能となる。
【0089】以上、実施の形態によりこの発明を詳細に
説明したが、この発明の範囲は上記実施の形態に具体的
に示した例に限られるものではなく、この発明の要旨を
逸脱しない範囲の上記実施の形態の変更はこの発明の範
囲に含まれる。例えば、上記の実施の形態では、フロー
ティングゲート27a、27bやコントロールゲート3
0a、30b・・の材料としてポリシリコンを用いてい
るが、他の導電材料でもよい。
【0090】(比較例1)図13(a)は、比較例1で
ある半導体記憶装置の構造について示す平面図である。
図13(b)は、図13(a)のIII−III線に沿う断面
を示す。図13(a)、(b)に示す半導体記憶装置に
おいて、図1(a)、(b)と異なるところは、半導体
基板121上に互いに並行する帯状の絶縁膜126a、
126bを形成し、その絶縁膜126a、126bの間
の凹部の半導体基板121の平坦面にトランジスタのチ
ャネル領域が形成されている点である。
【0091】即ち、互いに並行する帯状の絶縁膜126
a、126bの間の凹部内であって、絶縁膜126a、
126bの側面に第1のフローティングゲート(FG
1)127a、第2のフローティングゲート(FG2)
127bが設けられている。さらに、フローティングゲ
ート127a、127b間にコントロールゲート(C
G)130aが設けられている。コントロールゲート1
30aは絶縁膜129a、129bを介してフローティ
ングゲート127a、127b上に延在している。これ
により、凹部内の中央部のシリコン基板121上にゲー
ト絶縁膜128を介してコントロールゲート130aを
有し、その両側にゲート絶縁膜122a、122bを介
してフローティングゲート127a、127bを有する
トランジスタが形成される。なお、ソース/ドレイン領
域123a、123bは絶縁膜126a、126bの下
のシリコン基板121に形成されている。ソース/ドレ
イン領域123a、123bの間であって、ゲート絶縁
膜122a、122b及びフローティングゲート127
a、127bの下方のシリコン基板の表層がチャネル領
域133となる。即ち、平坦な面にチャネル領域133
が形成されることになる。
【0092】比較例1では、さらに微細化が促進されて
凹部を最小線幅とした場合、多結晶シリコンのグレイン
サイズを考慮すると、フローティングゲートとなるサイ
ドウオールを形成することが難しくなる。これに対し
て、本発明の第1の実施の形態の構造では、凸状のシリ
コン層24aを最小線幅としてもその外側にフローティ
ングゲート127a、127bとなるサイドウオールを
形成しているため、そのような問題はない。
【0093】また、凹部を最小線幅とした場合、第1及
び第2のn型領域23a、23bと第1及び第2のn型
領域23a、23bに対して遠くのフローティングゲー
ト127b、127aの距離が最小線幅よりも短くな
る。従って、フローティングゲート127a、127b
にホットエレクトロンを注入する際に、クロストークが
生じる虞が有る。これに対して、本発明の第1の実施の
形態の構造では、同じ距離が最小線幅よりも短くなるこ
とはない。
【0094】また、構造上、フローティングゲート12
7a、127bとソース/ドレイン領域123a、12
3bとがほとんど重ならず、一方で、フローティングゲ
ート127a、127bと基板121との重なり面積は
大きい。従って、フローティングゲート127a、12
7bの電位は、ソース/ドレイン領域123a、123
bの電位の影響を受けにくく、一方で、基板121の電
位の影響をより強く受ける。このため、フローティング
ゲート127a、127bの電位は、コントロールゲー
ト130aとフローティングゲート127a、127b
の間の絶縁膜129a、129bによる静電容量と基板
121とフローティングゲート127a、127bの間
の絶縁膜122a、122bによる静電容量の比率に従
って支配的に決められることになる。
【0095】従って、比較例1である半導体記憶装置に
おいて、例えば、一方のフローティングゲート(FG
2)127bに電荷を蓄積し、一方のソース/ドレイン
領域123bをドレインとして機能させた場合、即ち、
基板121及び他方のソース/ドレイン領域123aを
0Vにし、コントロールゲート130a及び一方のソー
ス/ドレイン領域123bに高い電圧を印加した場合、
フローティングゲート127bの電位は低い電位に設定
される基板121の電位の影響をより強く受けて高い電
位に設定されるコントロールゲート130aの電位に比
べてかなり低くなる。このため、フローティングゲート
(FG2)127bに蓄積された電荷による電位を相殺
してトランジスタをオン状態にするためには、本発明の
場合と比べてコントロールゲート130aの電位をかな
り高くする必要がある。従って、閾値電圧が本発明の場
合と比べて高くなる。一方、一方のソース/ドレイン領
域123bをソースとして機能させた場合、即ち、基板
121と一方のソース/ドレイン領域123bを0Vに
し、コントロールゲート130aに高い電圧を印加した
場合には、フローティングゲート127bの電位は低い
電位に設定される基板121の影響をより強く受けるた
め、高い電位に設定されるコントロールゲート130a
の電位に比べてかなり低くなる。従って、閾値電圧が本
発明の場合と同様に高くなる。即ち、図12に示すよう
に、この発明の構造の半導体記憶装置と比較してコント
ロールゲート130aに印加するゲート電圧の閾値ウイ
ンドウが小さくなる。
【0096】これに対して、本発明の第1の実施の形態
の構造では、コントロールゲート30aとフローティン
グゲート27a、27bとの重なり面積のみならず、ソ
ース/ドレイン領域23a、23bとフローティングゲ
ート27a、27bとの重なり面積が大きいため、コン
トロールゲート30aのみならず、ソース/ドレイン領
域23a、23bの電位の影響を強く受ける。従って、
一方のソース/ドレイン領域23bをドレインとして機
能させた場合、フローティングゲート27bの電位はと
もに高い電位に設定されるコントロールゲート30a及
びソース/ドレイン領域23bの電位の影響を受けて高
くなる。従って、フローティングゲート27bに蓄積さ
れた電荷による電位を相殺してトランジスタをオン状態
にするためには、コントロールゲート30aの電位は低
くてよく、このため、閾値電圧は低くなる。一方、一方
のソース/ドレイン領域23bをソースとして機能させ
た場合、フローティングゲート27bの電位は低い電位
に設定されるソース/ドレイン領域23bの影響をより
強く受けるため、高い電位に設定されるコントロールゲ
ート30aの電位に比べてかなり低くなる。従って、閾
値電圧は高くなる。このため、図12に示すように、コ
ントロールゲート30aに印加する電圧の閾値ウインド
ウが大きくなる。
【0097】また、比較例1では、第1のn型領域12
3a又は第2のn型領域123bを形成するため、絶縁
膜からのアウトディフュージョンを用いるか、または凹
部の底部の半導体基板121に補償のためのイオン注入
を行なってチャネル領域のn型層をp型に反転させてい
る。このように、比較例2ではビット線をセルフアライ
メントで形成するのが難しい。
【0098】(比較例2)図14は、比較例2である半
導体記憶装置の構造について示す断面図である。比較例
2である半導体記憶装置において、図1(b)と異なる
ところは、図14に示すように、平坦な半導体基板21
1表面に、ゲート絶縁膜212を介してコントロールゲ
ート(CG)213が形成され、さらに、コントロール
ゲート213を挟んでその両側に第1のフローティング
ゲート(FG1)216a、第2のフローティングゲー
ト(FG2)216bが形成されている点である。
【0099】また、比較例1と同様に、構造上、フロー
ティングゲート216a、216bとソース/ドレイン
領域217a、217bとがほとんど重ならず、一方
で、フローティングゲート216a、216bと基板2
11との重なり面積は大きい。従って、比較例1と同様
に、フローティングゲート216a、216bの電位は
ソース/ドレイン領域217a、217bの電位の影響
を受けにくく、一方で、基板211の電位の影響をより
強く受ける。このため、コントロールゲート213とフ
ローティングゲート216a、216bの間の絶縁膜に
よる静電容量と基板211とフローティングゲート21
6a、216bの間の絶縁膜による静電容量の比率に従
って支配的に決められることになる。これにより、図1
2に示すように、比較例1と同様に、この発明の構造の
半導体記憶装置と比較してコントロールゲート213に
印加するゲート電圧の閾値ウインドウは小さくなる。
【0100】一方、この発明の実施の形態の半導体記憶
装置では、比較例1の項で説明したように、コントロー
ルゲート30aとフローティングゲート27a、27b
との重なり面積のみならず、ソース/ドレイン領域23
a、23bとフローティングゲート27a、27bとの
重なり面積が大きいため、コントロールゲート30aの
みならず、ソース/ドレイン領域23a、23bの電位
の影響をより強く受ける。このため、コントロールゲー
ト30aに印加するゲート電圧の閾値ウインドウが大き
くなる。
【0101】また、比較例2では、ソース/ドレイン領
域217bをドレインとして機能させた場合、フローテ
ィングゲート216bの電位はソース/ドレイン領域2
17bの電位の影響を受けにくいため、ソース/ドレイ
ン領域217bの電圧を上昇させていくと、フローティ
ングゲート216bとソース/ドレイン領域217bの
間の電位差は大きくなる。しかも、フローティングゲー
ト216bには負の電荷が蓄積されているため、図14
のフローティングゲート216b下の半導体基板211
表面に正の電荷が誘起されて、ソース/ドレイン領域2
17bとの間のpn接合の端部(A部)に高電界がかか
るようになる。これにより、この部分でソース/ドレイ
ン領域217bから半導体基板211に流れるトンネル
電流が生じて、フローティングゲート216bに余計な
電荷が蓄積されたり、半導体記憶装置として動作しなく
なったりする虞がある。
【0102】一方、この発明の実施の形態の半導体記憶
では、図11に示すように、フローティングゲート27
a、27bとソース/ドレイン領域23a、23bとが
適度に重なるような構造、即ち局所的に高電界がかかり
にくい構造となっているため、上記のような虞はない。
【0103】
【発明の効果】以上説明したように、この発明の半導体
記憶装置においては、一方の反対導電型領域から他方の
反対導電型領域に至る、突出した直方体状の半導体層の
側面、上面、及び対向する側面にかけて、即ちチャネル
長方向に沿って、第1のフローティングゲートと、コン
トロールゲートと、第2のフローティングゲートとが並
んでなる。
【0104】電荷蓄積部として、導電体である第1のフ
ローティングゲートと第2のフローティングゲートとを
用いており、窒化膜を用いていないので、構造自体の信
頼性が高い。また、電荷蓄積部としての第1及び第2の
フローティングゲートはそれぞれ絶縁膜によりコントロ
ールゲートと絶縁分離されているため、pn接合近傍へ
の蓄積電荷の局在化を維持することができる。さらに、
過大な書き込みを行なった場合に絶縁膜のポテンシャル
を超えてフローティングゲートからコントロールゲート
の方に移動した注入電荷はコントロールゲートから直ち
に排出されるため、注入電荷がコントロールゲート内に
残留することはなく、pn接合近傍への蓄積電荷の局在
化を維持することができる。
【0105】また、第1及び第2のフローティングゲー
トは導電体であり、かつチャネル幅方向に延在している
ため、注入された電荷はフローティングゲート内ではチ
ャネル幅方向全域にわたって一様に分布し、これによ
り、閾値電圧のばらつきを抑制することができる。さら
に、半導体基体の表面に突出する半導体層を挟んで半導
体基体の表層に2つの帯状の反対導電型領域が設けら
れ、半導体層の側面に第1及び第2のフローティングゲ
ートが設けられている。即ち、第1及び第2のフローテ
ィングゲートはそれぞれ2つの反対導電型領域のうちの
一の上方にそれと重なるように設けられている。
【0106】このため、適当な大きさの静電容量値を確
保することができるので、ゲート電圧の閾値ウインドウ
が大きい。また、第1及び第2のフローティングゲート
と第1及び第2の反対導電型領域とが重なっている分だ
け微細化が可能である。また、フローティングゲートと
ソース領域又はドレイン領域となる反対導電型領域との
重なり領域が大きいため、フローティングゲートに蓄積
された電荷を反対導電型領域に排出することが容易であ
る。即ち、基板と独立して選択された一素子のソース/
ドレイン単位で記憶情報が消去できるので、チップ消去
だけでなく一素子単位(ブロック単位)での消去が可能
になる。
【0107】また、表面に突出した半導体層の側面にフ
ローティングゲートが形成されているので、半導体層を
最小線幅としても、2つの反対導電型領域の間の距離を
確保することが可能である。このため、ホットエレクト
ロンをフローティングゲートに注入する際に、クロスト
ークが生じにくい構造となっており、微細化が可能であ
る。
【0108】この発明の半導体記憶装置の製造方法によ
れば、半導体層を挟んでフローティングゲートと反対導
電型領域を自己整合的に作成することが可能であるた
め、当該製造方法は微細化の向上を図りつつ、電荷の局
在化に最適な構造を作成することが可能である。上記構
造の半導体記憶装置の駆動方法においては、第1及び第
2のフローティングゲートで一素子当たり2ビットを形
成し、第1のフローティングゲートへの電荷蓄積の有無
と、第2のフローティングゲートへの電荷蓄積の有無と
の組み合わせにより、ドレイン領域とソース領域の間に
流れる電流の方向と該電流の大小の組み合わせによる4
値状態を表示することができる。これにより、半導体記
憶装置の微細化、及び低コスト化を実現することが可能
となる。
【図面の簡単な説明】
【図1】(a)は、本発明の第1の実施の形態である半
導体記憶装置の平面図であり、(b)は、同じく(a)
のII−II線に沿う断面図である。
【図2】本発明の第1の実施の形態である半導体記憶装
置のゲート周辺部の静電容量に関する等価回路図であ
る。
【図3】(a)は、本発明の第1の実施の形態である行
と列に配列された複数のトランジスタと駆動回路を含む
半導体記憶装置の回路図であり、(b)は、同じく半導
体記憶装置内の複数のトランジスタの配置例を示す平面
図である。
【図4】(a)乃至(c)は、本発明の第2の実施の形
態である半導体記憶装置の製造方法について示す、図1
(a)のII−II線に沿う断面に相当する断面図(その
1)である。
【図5】(a)乃至(c)は、本発明の第2の実施の形
態である半導体記憶装置の製造方法について示す、図1
(a)のII−II線に沿う断面に相当する断面図(その
2)である。
【図6】(a)、(b)は、本発明の第2の実施の形態
である半導体記憶装置の製造方法について示す、図1
(a)のII−II線に沿う断面に相当する断面図(その
3)である。
【図7】本発明の実施の形態である第3の半導体記憶装
置を用いた駆動方法のうち書き込み方法を示す断面図で
ある。
【図8】(a)、(b)は、本発明の第3の実施の形態
である半導体記憶装置を用いた読出し方法を示す断面図
(その1)である。
【図9】(a)、(b)は、本発明の第3の実施の形態
である半導体記憶装置を用いた読出し方法を示す断面図
(その2)である。
【図10】本発明の第3の実施の形態である半導体記憶
装置を用いた消去方法を示す断面図である。
【図11】本発明の実施の形態である半導体記憶装置の
構造に基づく効果を示す断面図である。
【図12】本発明の実施の形態である半導体記憶装置の
構造に基づく効果を示すグラフである。
【図13】(a)は、比較例1である半導体記憶装置の
平面図であり、(b)は、同じく(a)のIII−III線に
沿う断面図である。
【図14】比較例2である半導体記憶装置の断面図であ
る。
【図15】(a)は、従来例である半導体記憶装置の平
面図であり、(b)は、同じく(a)のI−I線に沿う
断面図である。
【符号の説明】
21 シリコン基体(半導体基体) 22a 第2のゲート絶縁膜 22b 第3のゲート絶縁膜 23a 第1のn型領域(第1の反対導電型領域) 23b 第2のn型領域(第2の反対導電型領域) 23c 第3のn型領域(第3の反対導電型領域) 24a、24b シリコン層(半導体層,動作層) 24aa、24bb シリコン層(半導体層) 27a 第1のフローティングゲート 27aa 第1の導電性側壁 27b 第2のフローティングゲート 27bb 第2の導電性側壁 28 第1のゲート絶縁膜 29a、29b、32a、32b シリコン酸化膜(絶
縁膜) 30a、30b コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項1】 一導電型の半導体基体上に突出した帯状
    の一導電型の半導体層が配置されてなる半導体基板と、 前記半導体層を挟んで前記半導体基体の表層に形成され
    た2つの帯状の反対導電型領域と、 前記半導体層の一方の側面に面する反対導電型領域上か
    ら前記半導体層の一方の側面にかけて絶縁膜を介して形
    成された第1のフローティングゲートと、 前記半導体層の他方の側面に面する反対導電型領域上か
    ら前記半導体層の他方の側面にかけて絶縁膜を介して形
    成された第2のフローティングゲートと、 前記第1のフローティングゲート上から前記半導体層上
    を経て前記第2のフローティングゲート上に至る帯状領
    域に絶縁膜を介して形成された帯状のコントロールゲー
    トとを有することを特徴とする半導体記憶装置。
  2. 【請求項2】 前記半導体層の一方の側面に面する反対
    導電型領域がソース領域又はドレイン領域となり、かつ
    前記半導体層の他方の側面に面する反対導電型領域がド
    レイン領域又はソース領域となり、前記帯状領域であっ
    て前記半導体層の一方の側面に面する反対導電型領域の
    端部から前記半導体層の一方の側面、上面及び他方の側
    面を経て前記半導体層の他方の側面に面する反対導電型
    領域の端部に至る領域がチャネル領域となり、前記第1
    及び第2のフローティングゲートが前記第1及び第2の
    フローティングゲートの近傍の半導体基体内で生じた高
    エネルギキャリアの電荷蓄積部となり、 前記第1及び第2のフローティングゲートで一素子当た
    り2ビットを形成し、前記第1のフローティングゲート
    への電荷蓄積の有無と、前記第2のフローティングゲー
    トへの電荷蓄積の有無との組み合わせにより、前記ドレ
    イン領域と前記ソース領域の間に流れる電流の方向と該
    電流の大小の組み合わせによる4値状態を表示し得るこ
    とを特徴とする請求項1記載の半導体記憶装置。
  3. 【請求項3】 前記半導体記憶装置は複数の半導体記憶
    素子が行と列に配列されてなり、 前記帯状の半導体層は島状を有し、前記列方向に複数配
    置されており、前記帯状の反対導電型領域は前記列方向
    に配置された複数の半導体層を挟んで前記列方向に一連
    なりとなって並行して前記半導体基体の表層に形成され
    ており、各々の前記半導体層について前記半導体層の一
    方の側面に面する反対導電型領域上から前記半導体層の
    一方の側面にかけて前記第1のフローティングゲートが
    形成されており、前記半導体層の他方の側面に面する反
    対導電型領域上から前記半導体層の他方の側面にかけて
    前記第2のフローティングゲートが形成されており、前
    記コントロールゲートは各々の前記第1のフローティン
    グゲート上から前記半導体層上を経て前記第2のフロー
    ティングゲート上に至る領域を通り、前記行方向に並行
    して延びる複数の帯状の行方向帯状領域にそれぞれ形成
    されていることを特徴とする請求項1又は2記載の半導
    体記憶装置。
  4. 【請求項4】 一導電型の半導体基体上に一導電型の半
    導体層を形成する工程と、 前記半導体層上に絶縁膜を形成する工程と、 前記絶縁膜を選択的に除去して前記半導体層上に帯状の
    絶縁膜のパターンを形成する工程と、 前記絶縁膜のパターンをマスクとして前記半導体層をエ
    ッチングし、前記半導体基体上に突出する帯状の半導体
    層を形成する工程と、 少なくとも前記半導体層の側面を絶縁膜で被覆する工程
    と、 前記半導体層の上面の絶縁膜のパターン及び前記半導体
    層の側面の絶縁膜をマスクとして前記半導体層の各側面
    に面する半導体基体の表層に反対導電型不純物をイオン
    注入し、前記半導体層を挟んで2つの帯状の反対導電型
    領域を形成する工程と、 前記半導体層の上面の絶縁膜のパターン及び前記半導体
    層の側面の絶縁膜を除去する工程と、 少なくとも前記半導体層の一方の側面に面する反対導電
    型領域上から前記半導体層の一方の側面上、上面上及び
    他方の側面上を経て前記半導体層の他方の側面に面する
    前記反対導電型領域上に至る領域に新たに絶縁膜を形成
    する工程と、 前記新たに被着した絶縁膜上に導電体膜を形成する工程
    と、 前記新たに被着した絶縁膜上の導電体膜を異方性エッチ
    ングし、前記半導体層の一方の側面に面する反対導電型
    領域上から前記半導体層の一方の側面にかけて第1の導
    電性側壁を形成するとともに、前記半導体層の他方の側
    面に面する反対導電型領域上から前記半導体層の他方の
    側面にかけて第2の導電性側壁を形成する工程と、 前記第1及び第2の導電性側壁の表面に絶縁膜を形成す
    る工程と、 全面に導電体膜を形成する工程と、 前記全面に形成した導電体膜をパターニングして前記第
    1の導電性側壁上から、前記半導体層の上面上を経て前
    記第2の導電性側壁上に至る領域を通る帯状の導電体膜
    を形成する工程とを有することを特徴とする半導体記憶
    装置の製造方法。
  5. 【請求項5】 前記第1及び第2の導電性側壁は第1及
    び第2のフローティングゲートであり、前記第1の導電
    性側壁上から、前記半導体層の上面上を経て前記第2の
    導電性側壁上に至る領域を通る帯状の導電体膜はコント
    ロールゲートであり、前記第1のフローティングゲー
    ト、前記コントロールゲート及び前記第2のフローティ
    ングゲートに絶縁膜を介して隣接する前記半導体層の表
    層がチャネル領域となることを特徴とする請求項4記載
    の半導体記憶装置の製造方法。
  6. 【請求項6】 半導体基板に複数の半導体記憶素子が行
    と列に配置された半導体記憶装置の製造方法であって、 一導電型の半導体基体上に一導電型の半導体層を形成す
    る工程と、 前記半導体層上に絶縁膜を形成する工程と、 前記絶縁膜を選択的に除去して前記半導体層上に相互に
    間隔を置いて前記列方向に並行して延びる複数の帯状の
    絶縁膜のパターンを形成する工程と、 前記絶縁膜のパターンをマスクとして前記半導体層をエ
    ッチングし、前記半導体基体上に突出し、相互に間隔を
    置いて前記列方向に並行して延びる複数の帯状の半導体
    層を形成する工程と、 少なくとも前記帯状の半導体層の両側の側面を絶縁膜で
    被覆する工程と、 前記帯状の半導体層の上面の絶縁膜のパターン及び前記
    帯状の半導体層の両側の側面の絶縁膜をマスクとして前
    記半導体基体の表層に反対導電型不純物を導入し、前記
    半導体層を挟んで前記列方向に相互に並行して延びる複
    数の帯状の反対導電型領域を形成する工程と、 前記半導体層の上面の絶縁膜のパターン及び前記半導体
    層の両側の側面の絶縁膜を除去する工程と、 少なくとも前記半導体層の一方の側面に面する反対導電
    型領域上から前記半導体層の一方の側面上、上面上及び
    前記半導体層の他方の側面上を経て前記半導体層の他方
    の側面に面する反対導電型領域上に至る領域に新たに絶
    縁膜を形成する工程と、 前記新たに被着した絶縁膜上に導電体膜を形成する工程
    と、 前記新たに被着した絶縁膜上の導電体膜を異方性エッチ
    ングし、前記半導体層の一方の側面に面する反対導電型
    領域上から前記半導体層の一方の側面にかけて第1の導
    電性側壁を形成するとともに、前記半導体層の他方の側
    面に面する反対導電型領域上から前記半導体層の他方の
    側面にかけて第2の導電性側壁を形成する工程と、 前記第1及び第2の導電性側壁の表面に絶縁膜を形成す
    る工程と、 全面に導電体膜を形成する工程と、 相互に間隔を置いて前記行方向に並行して延びる複数の
    帯状の耐エッチング性マスクに基づいて前記全面に形成
    した導電体膜を選択的に除去して、前記第1の導電性側
    壁上から、前記半導体層の上面上を経て前記第2の導電
    性側壁上に至る領域を通り、相互に間隔を置いて前記行
    方向に並行して延びる複数の帯状の行方向帯状領域に、
    相互に間隔を置いて前記行方向に並行して延びる複数の
    帯状のコントロールゲートを形成する工程と、 前記耐エッチング性マスクに基づいて前記列方向に並行
    して延びる複数の第1及び第2の導電性側壁と複数の帯
    状の半導体層をエッチングし、各々の前記行方向帯状領
    域に、相互に分離された前記第1の導電性側壁からなる
    第1のフローティングゲート、前記第2の導電性側壁か
    らなる第2のフローティングゲート及び前記半導体層か
    らなる動作層を形成する工程とを有することを特徴とす
    る半導体記憶装置の製造方法。
  7. 【請求項7】 請求項1乃至3の何れか一に記載の半導
    体記憶装置を駆動する半導体記憶装置の駆動方法であっ
    て、 前記一方の反対導電型領域と前記半導体基体との間、及
    び前記コントロールゲートと前記半導体基体との間に電
    圧を印加することにより前記半導体基体又は前記半導体
    層にキャリアを発生させ、該発生したキャリアを、前記
    第1のフローティングゲートと前記半導体層及び半導体
    基体の間に挟まれた絶縁膜を介して前記第1のフローテ
    ィングゲートに注入し、蓄積して、前記チャネル領域の
    閾値を制御することを特徴とする半導体記憶装置の駆動
    方法。
  8. 【請求項8】 前記半導体基体又は前記半導体層に発生
    したキャリアは、前記一方の反対導電型領域と前記半導
    体基体との間のpn接合から広がる空乏層中でアバラン
    シェブレークダウンを起こさせることにより発生したキ
    ャリアであることを特徴とする請求項7記載の半導体記
    憶装置の駆動方法。
  9. 【請求項9】 前記第1のフローティングゲートと前記
    半導体層及び半導体基体の間に挟まれた絶縁膜を介して
    前記半導体基体又は前記半導体層に発生したキャリアを
    第1のフローティングゲートに注入し、蓄積して、閾値
    を制御した後、 前記一方の反対導電型領域をソース領域とし、前記他方
    の反対導電型領域をドレイン領域として、前記半導体記
    憶装置を駆動することを特徴とする請求項7又は8記載
    の半導体記憶装置の駆動方法。
  10. 【請求項10】 請求項1乃至3の何れか一に記載の半
    導体記憶装置を駆動する半導体記憶装置の駆動方法であ
    って、 前記他方の反対導電型領域と前記半導体基体との間、及
    び前記コントロールゲートと前記半導体基体との間に電
    圧を印加することにより前記半導体基体又は前記半導体
    層にキャリアを発生させ、該発生したキャリアを、前記
    第2のフローティングゲートと前記半導体層及び半導体
    基体の間に挟まれた絶縁膜を介して前記第2のフローテ
    ィングゲートに注入し、蓄積して、前記チャネル領域の
    閾値を制御することを特徴とする半導体記憶装置の駆動
    方法。
  11. 【請求項11】 前記半導体基体又は前記半導体層に発
    生したキャリアは、前記他方の反対導電型領域と前記半
    導体基体との間のpn接合から広がる空乏層中でアバラ
    ンシェブレークダウンを起こさせることにより発生する
    キャリアであることを特徴とする請求項10記載の半導
    体記憶装置の駆動方法。
  12. 【請求項12】 前記第2のフローティングゲートと前
    記半導体層及び半導体基体の間に挟まれた絶縁膜を介し
    て前記半導体基体又は前記半導体層に発生したキャリア
    を第2のフローティングゲートに注入し、蓄積して、閾
    値を制御した後、 前記一方の反対導電型領域をドレイン領域とし、前記他
    方の反対導電型領域をソース領域として、前記半導体記
    憶装置を駆動することを特徴とする請求項10又は11
    記載の半導体記憶装置の駆動方法。
  13. 【請求項13】 請求項1乃至3の何れか一に記載の半
    導体記憶装置を駆動する半導体記憶装置の駆動方法であ
    って、 前記コントロールゲート、一方の反対導電型領域にプロ
    グラム電圧を印加して前記第1のフローティングゲート
    にキャリアを注入し、蓄積した状態を第1ビットの第1
    のバイナリ値とし、前記第1のフローティングゲートに
    キャリアを蓄積しない状態を第1ビットの第2のバイナ
    リ値として、前記第1のバイナリ値又は第2のバイナリ
    値のうち何れか一からなる前記第1ビットを設定し、 前記コントロールゲート、他方の反対導電型領域にプロ
    グラム電圧を印加して前記第2のフローティングゲート
    にキャリアを注入し、蓄積した状態を第2ビットの第3
    のバイナリ値とし、前記第2のフローティングゲートに
    キャリアを蓄積しない状態を第2ビットの第4のバイナ
    リ値として、前記第3のバイナリ値又は第4のバイナリ
    値のうち何れか一からなる前記第2ビットを設定するこ
    とを特徴とする半導体記憶装置の駆動方法。
  14. 【請求項14】 前記第1ビット及び第2ビットを設定
    した後に、 前記コントロールゲート、他方の反対導電型領域に読み
    出し電圧を印加して前記一方の反対導電型領域と前記他
    方の反対導電型領域に流れる電流を検出することによ
    り、第1の電流値に対応する前記第1のバイナリ値、又
    は前記第1の電流値よりも大きい第2の電流値に対応す
    る前記第2のバイナリ値のうち何れか一からなる第1ビ
    ットを読み取り、 前記コントロールゲート、一方の反対導電型領域に読み
    出し電圧を印加して前記一方の反対導電型領域と前記他
    方の反対導電型領域の間に流れる電流を検出することに
    より、第3の電流値に対応する前記第3のバイナリ値、
    又は前記第3の電流値よりも大きい第4の電流値に対応
    する前記第4のバイナリ値のうち何れか一からなる第2
    ビットを読み取ることを特徴とする請求項13記載の半
    導体記憶装置の駆動方法。
  15. 【請求項15】 前記第1ビット及び第2ビットを読み
    取った後に、 前記コントロールゲートに対して、両方の前記反対導電
    型領域又は前記半導体基板の少なくとも何れか一に消去
    電圧を印加して前記第1又は第2のフローティングゲー
    トの何れか一に蓄積された電荷を前記2つの反対導電型
    領域又は前記半導体基板の少なくとも何れか一に排出
    し、記憶情報を消去することを特徴とする請求項14記
    載の半導体記憶装置の駆動方法。
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