JP3856064B2 - 不揮発性メモリ装置の作動方法 - Google Patents
不揮発性メモリ装置の作動方法 Download PDFInfo
- Publication number
- JP3856064B2 JP3856064B2 JP18094498A JP18094498A JP3856064B2 JP 3856064 B2 JP3856064 B2 JP 3856064B2 JP 18094498 A JP18094498 A JP 18094498A JP 18094498 A JP18094498 A JP 18094498A JP 3856064 B2 JP3856064 B2 JP 3856064B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- source
- voltage
- line
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ装置、そしてその作動方法及び製造方法に関し、特に浮遊ゲートとコントロールゲートの積層構造を有するＮＯＲ型フラッシュメモリ装置並びにその作動方法及び製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、ＲＡＭ（Random Access Memory）とＲＯＭ（Read Only Memory）とに大別される。前記ＲＡＭは、時間の経過につれてデータを失う揮発性であり、且つデータの入／出力が速いものであって、ＤＲＡＭ(Dynamic RAM）及びＳＲＡＭ(Static RAM)などがある。そして、前記ＲＯＭは、一旦入力されたデータは保存しうるが、データの入／出力が遅いものであって、ＰＲＯＭ(Programmable ROM)、ＥＰＲＯＭ(Erasable PROM）及びＥＥＰＲＯＭ(Electrically EPROM)に分けられる。このうち、電気的にデータをプログラム及び消去し得るＥＥＰＲＯＭに対する需要が高まりつつある。前記ＥＥＰＲＯＭセルや一括消去機能を有するフラッシュメモリセルは浮遊ゲートとコントロールゲートの積層構造を有する。
【０００３】
回路的観点から、フラッシュメモリセルは、ｎ個のセルトランジスタが直列に連結されて単位ストリングをなし、該単位ストリングがビットラインと接地ラインとの間に並列に連結されるＮＡＮＤ型と、各々のセルトランジスタがビットラインと接地ラインとの間に並列に連結されるＮＯＲ型とに分けられる。前記ＮＡＮＤ型は高集積化に有利であり、ＮＯＲ型は高速動作に有利である。
【０００４】
図１乃至図３は、米国特許公報第４６９８７８７号に開示された基本的なＮＯＲ型フラッシュメモリセルの構造及びその動作方式を示す図である。
【０００５】
図１は、前記ＮＯＲ型フラッシュメモリ装置のセルアレイの一部を示したレイアウト図である。また、図２は、前記セルアレイの等価回路図であり、図３は、単位セルの垂直断面図である。ここで参照符号１０は半導体基板、１２はトンネル酸化膜、１４は浮遊ゲート、１６は層間誘電膜、１８はコントロールゲート、２０及び２２は単位セルのソース及びドレイン領域、２４はビットラインコンタクトを各々示す。
【０００６】
図１乃至図３を参照すれば、一定間隔に形成される多数本のビットラインＢ／Ｌ、ワードラインＷ／Ｌ及びソースライン(common source line:CSL)を含む多数のセルアレイにおいて、前記ワードラインＷ／Ｌと金属層よりなるビットラインが直交する領域に浮遊ゲート１４とコントロールゲート１８の積層構造に単位セルが形成される。二つのセルは一つのビットラインコンタクト２４によってビットラインＢ／Ｌと連結され、前記ワードラインＷ／Ｌに平行な不純物拡散層よりなる各セルのソース領域は、各ビットごとに与えられたソースラインＣＳＬによって連結され、ビットラインＢ／Ｌに平行に配置される。
【０００７】
単位セルにおいて、浮遊ゲート１４と基板１０との間にトンネル酸化膜１２が形成され、前記浮遊ゲート１４とワードラインとして提供されるコントロールゲート１８との間に層間誘電膜１６が形成される。さらに、ソース／ドレイン領域２０，２２は前記積層ゲートに自己整列されてなる。前記浮遊ゲート１４はアクティブ領域と前記アクティブ領域の両側のフィールド領域の縁部の一部領域にかけて形成されることによって、隣接したセルの浮遊ゲート１４と隔離される。前記コントロールゲート１８は隣接したセルのコントロールゲート１８と連結されることによってワードラインＷ／Ｌを形成する。
【０００８】
隣接したセルは互いに逆方向に形成されてソース／ドレイン領域２０，２２を共有する。単位セルのドレイン領域２２は同一行の隣接したセルのドレイン領域２２と連結され、前記ドレイン領域２２にはビットラインコンタクト２４が形成される。同一行に形成されたビットラインコンタクト２４はワードラインＷ／Ｌに垂直に配置されるビットラインによって電気的に連結される。即ち、二つのセルは一つのビットラインコンタクト２４によってビットラインＢ／Ｌと連結される。
【０００９】
単位セルのソース領域２０はワードラインＷ／Ｌと平行な不純物拡散層よりなるソースアクティブ領域を通じて同一行の隣接したセルのソース領域２０と連結される。さらに、ソースラインの抵抗を低減させるためにワードラインＷ／Ｌに沿って平行に形成されたソースアクティブ領域に複数本のビットラインＢ／Ｌごとに一つずつソースラインコンタクトが形成され、前記ビットラインＢ／Ｌと平行に形成されたソースラインＣＳＬがソースラインコンタクトを通じて前記ソースアクティブ領域に電気的に連結される。
【００１０】
前記ＮＯＲ型フラッシュメモリセルのプログラム及び消去は、各々チャンネル熱電子(Channel Hot electron:CHE)注入方式及びソースやバルク基板を通じてＦ−Ｎトンネリング(Fowler-Nordheim Tunneling）方式で行われる。
【００１１】
まず、プログラム動作は、浮遊ゲートに電子を貯蔵してセルのスレッショルド電圧(Threshold Voltage:Vth）を初期Ｖｔｈ値の２Ｖ前後から約７Ｖに高める動作である。即ち、選択ビットラインに６〜７Ｖ、コントロールゲートとして用いられる選択ワードラインに１０〜１２Ｖの電圧を印加し、ソース及び基板に０Ｖの電圧を印加すると、チャンネル熱電子の一部がゲート電界によってトンネル酸化膜を通じて浮遊ゲートに注入されることによってプログラムが行われる。
【００１２】
消去動作は、浮遊ゲートの電子を放電させ、セルのスレッショルド電圧を初期Ｖｔｈの２Ｖ前後に下がる動作である。即ち、選択ビットラインを浮遊させ、ソースに１２〜１５Ｖの電圧を印加し、選択ワードラインに０Ｖの電圧を印加すると、浮遊ゲートとソース接合間の電圧差によって略１００Åのトンネル酸化膜を通じたＦ−Ｎトンネリング方式で浮遊ゲート内の電子がソース接合に放電されることによって消去がなされる。消去動作は、多数本のワードラインとビットラインを含む数百乃至数千ビットを一つのブロックとして消去する一括ブロック消去方式で具現できる。
【００１３】
読取り動作は、選択ビットラインに略１Ｖの電圧を印加し、ワードラインに４〜５Ｖの電圧を印加して消去及びプログラムセルを通じた電流経路が発生したか否かを感知する。
【００１４】
ここで、前記ソースラインは、プログラム及び読取り動作時、セルを通じて発生する多量の電流をグラウンドノードに放出させる役割を果たすものであって、ＣＨＥ注入方式を用いるフラッシュメモリセルでは多量の電流を迅速に放出させるために８〜１６個のセルごとに一本のソースラインを形成する。
【００１５】
このような構造を有するＮＯＲ型フラッシュメモリ装置の問題点は、過度消去（overerase ）による外乱現象である。過度消去とは、正常の消去セルのスレッショルド電圧が２Ｖであるに対し、単位セルの工程上の欠陥やトンネル酸化膜の劣化現象によってトンネリング電界が変化して特定セルの消去スレッショルド電圧が０Ｖ以下に下がる現象をいう。通常、プログラム動作時、６Ｖのプログラム電圧が印加された選択ビットラインと１２Ｖの電圧が印加された選択ワードラインに連結された選択セルのみを通じた電流の発生によって選択セルがプログラムされる。しかしながら、０Ｖの印加された非選択ワードラインに過度消去セルが存在する場合は、０Ｖ以下のスレッショルド電圧によってビットライン電圧が非選択セルを通じて放電され、よって選択セルを通じた電流量が減ってしまう。これにより、プログラムに必要な熱電子の発生が抑えられ、選択セルがプログラミングされない問題が生じてしまう。さらに、読取り動作時にも非選択過度消去セルを通じた異常電流経路によって選択セルがプログラム状態にも拘わらず、過度消去セルを通じた電流流れが前記選択セルを消去状態と誤読する問題がある。
【００１６】
従って、このような過度消去問題を解決するためにソースラインとソースアクティブ領域間にソース選択トランジスタを形成したＮＯＲ型フラッシュメモリセルが米国特許公報第４８８７３４号に開示された。
【００１７】
図４は前記セルのレイアウト図であり、図５は図４に示したセルの等価回路図である。
【００１８】
図４及び図５を参照すれば、セルのソースアクティブ領域６６がソースラインＣＳＬとワードラインＷ／Ｌとの重畳領域に形成されるソース選択トランジスタによって分離され、セル面積の増加無しに非選択セルが過度消去されている場合にも前記ソース選択トランジスタのスレッショルド電圧が０Ｖ以上であり、非選択ワードラインのプログラム及び消去電圧が０Ｖなので、過度消去セルによる従来の問題点がある程度解決される。
【００１９】
しかしながら、相異なるビットラインコンタクト６４を通じて同一のビットラインＢ／Ｌに連結される対称した二つのセル（図５のセル−Ａとセル−Ｂ）が一つのソースアクティブ領域６６を共有するため、選択ワードラインセルとソースアクティブ領域６６を共有する対称したセルが過度消去されている場合には、前記過度消去セルを通じた電流経路が前述したような問題を招く。
【００２０】
以下、前述した構造を有するセルの消去、プログラム及び読取り動作を図５に基づいてさらに詳しく説明する。
【００２１】
まず、前記セルの消去のために、ビットラインに１２Ｖの消去電圧を、ゲートに０Ｖの電圧を印加することによって、ドレインと浮遊ゲート間の電界によって電子が浮遊ゲートからドレイン領域に消去される。この結果、セルのスレッショルド電圧が略２Ｖに下がる。
【００２２】
プログラム動作をセル−Ａを例にあげて説明する。ビットライン（Ｂ／Ｌ）−Ａに６Ｖ、ゲートに１２Ｖ、ソースとバルクに０Ｖの電圧を印加してセル−Ａを通じた電流を発生させ、ドレイン領域で水平電界によって発生した熱電子の一部がゲートとの垂直電界によって浮遊ゲートに注入されるＣＨＥ注入によってセルのスレッショルド電圧が７Ｖ以上に上がる。この際、セル−Ｃが過度消去された場合、０Ｖの印加された非選択ワードライン（Ｗ／Ｌ）−Ｃ電圧によってソース選択トランジスタ−Ｃがターンオンされなく、よってセル−Ｃからグラウンドノードのソースラインまで電流経路が形成されない。これに対し、セル−Ｂが過度消去された場合、セル−Ｂを通過したビットライン電流は、０Ｖが印加されたワードライン（Ｗ／Ｌ）−Ｂのソース選択トランジスタ−Ｂでなく、ソースアクティブ領域６６を共有するソース選択トランジスタ−Ａを通じて流れる。従って、プログラム動作の際に非選択セルを通じた余計な電流経路が発生するため、プログラムに必要な電流が十分に選択セルに流れなくなり、よってセルのプログラムが失敗してしまう。
【００２３】
読取り動作は、選択ビットラインに略１Ｖの電圧を印加し、選択ワードラインに４〜５Ｖの電圧を印加してセルのターンオン及びターンオフ電流によりプログラム及び消去状態を読取ることで具現できる。しかし、プログラムされたセル−Ａを読取るとき、セル−Ｂが過度消去されている場合には、０Ｖの印加された非選択ワードライン電圧でもセル−Ｂを通じた電流経路が発生し、よって選択セル−Ａが消去セルと誤読される問題が生ずる。
【００２４】
図６は、前記米国特許公報第４８８８７３４号に開示された前記過度消去問題を完全に解決しうるさらに他のレイアウト構造を示す図である。
【００２５】
図６を参照すれば、一つのソースアクティブ領域を共有する相異なるビットラインコンタクト６４を通じて同一のビットラインＢ／Ｌに連結された二つのセルを分離するために、独立のソース選択ゲートライン６８が形成される。従って、前記ソース選択ゲートライン６８によってソースアクティブ領域を共有する他のセルのソース選択トランジスタを通じた電流経路が発生しないので前述した過度消去問題を解決し得る。しかしながら、ソース選択ゲートライン６８によって全体セルの面積が大きくなるため高集積メモリセルとして使用し難い問題がある。
【００２６】
さらに、前記米国特許公報第４８８８７８４号に開示されたＮＯＲ型フラッシュメモリセルは、浮遊ゲート５４とコントロールゲート５８をミスアライン無しに形成するために、通常のセルフアライン食刻方法による積層ゲート工程を用いるが、この時ソース選択トランジスタ及びソース選択ゲートラインによって図７Ａ乃至図７Ｃに示したような問題が生じる。
【００２７】
図７Ａ乃至図７Ｃは各々図４のａ−ａ’線、ｂ−ｂ’線及びＣ−Ｃ’線による垂直断面図である。
【００２８】
図７Ａ乃至図７Ｃを参照すれば、フィールド酸化膜５１の形成された半導体基板５０の上部にトンネル酸化膜５２を形成し、その上に浮遊ゲート用の第１ポリシリコン層５４を蒸着する。次いで、写真食刻工程でフィールド酸化膜５１の上部の第１ポリシリコン層５４を食刻することによって、各セルの浮遊ゲートを独立させる。次いで、前記結果物の上部に層間誘電膜５６を形成し、その上にコントロールゲート用の第２ポリシリコン層５８を形成する。次に、前記第２ポリシリコン層５８の上部にワードライン形成のためのフォトレジストパターン５９を形成した後、前記フォトレジストパターン５９を食刻マスクとして第２ポリシリコン層５８、層間誘電膜５６及び第１ポリシリコン層５４を順次に食刻することによって、積層ゲートを形成する。この際、浮遊ゲート５４間のスペース領域がフィールド酸化膜５１に部分的に存在し、浮遊ゲート５４を食刻する時露出されたフィールド酸化膜５１が食刻されることもあるが、一般の乾式食刻工程ではポリシリコンと酸化物との食刻選択比が優秀なため、露出されたフィールド酸化膜５１が殆ど食刻されない。
【００２９】
しかしながら、積層ゲート構造のセルアレイ内にＭＯＳ型の単層ゲート構造を有するソース選択トランジスタを形成する場合、前記ソース選択トランジスタのゲートはコントロールゲート５８だけより構成されるため、ソースアクティブ領域の上部に浮遊ゲート用の第１ポリシリコン層５４が形成されない。従って、セルフアライン食刻方法でコントロールゲート用の第２ポリシリコン層５８及び層間誘電膜５６を食刻した後、浮遊ゲート用の第１ポリシリコン層５４を食刻する時、露出されたソース選択トランジスタのソース／ドレインアクティブ領域６０，６２が同一の食刻率で食刻される（図７Ｃ参照）。
【００３０】
さらに、前記セルにソース選択ゲートラインを形成する場合、高電圧ソース消去方式（即ち、ゲートに０Ｖの電圧を印加し、ソースに消去電圧を印加する方式）を用いると、選択ワードライン電圧が０Ｖとソース選択トランジスタのスレッショルド電圧より低いため、ソースラインに印加された消去電圧がソースアクティブ領域に伝達されない問題が生ずる。従って、この問題を解決するために、高電圧ドレイン消去方式（即ち、ゲートに０Ｖの電圧を印加し、ドレインに消去電圧を印加する方式）を用い、１０Ｖ以上の高い電圧でもビットライン接合の破壊無しに漏れ電流を抑制し得る二重拡散(Double Diffused:DD)接合構造のドレインを形成する。その結果、ＣＨＥ方式のプログラムのためにセルのドレインを階段接合で形成する通常のセルに比べて熱電子の発生が抑制され、よってプログラム効率が低下する。かつ、プログラムと消去接合の両方ともドレインとして構成される場合、ドレイン領域における電子の出入によってドレイン領域でトンネル酸化膜が急激に劣化する虞れがある。
【００３１】
【発明が解決しようとする課題】
従って、本発明は前記問題点を解決するために案出されたものであって、その目的は、ソース選択トランジスタを適用して従来のセルアレイと同一のセル面積を維持する上で、過度消去問題を解決し得る不揮発性メモリ装置の作動方法を提供することにある。
【００３２】
本発明の他の目的は、ソース選択トランジスタを適用して従来のセルアレイと同一のセル面積を維持する上で、過度消去問題を解決し得る不揮発性メモリ装置を提供することにある。
【００３３】
本発明のさらに他の目的は、前記不揮発性メモリ装置の製造に最も好適な不揮発性メモリ装置の製造方法を提供することにある。
【００３４】
【課題を解決するための手段】
このような目的を達成するために、本発明は、一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインとの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインとの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置の作動方法において、前記セルの浮遊ゲートに電子を注入するプログラム動作時、選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加してセル電流を発生させ、前記セル電流を発生するときに前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインには他の非選択セルのワードラインに印加される基準電圧より低い電圧を印加することを特徴とする不揮発性メモリ装置の作動方法を提供する。
【００３５】
好ましくは、前記基準電圧は０Ｖ又はグラウンド電圧であり、前記基準電圧より低い電圧はネガティブ電圧である。
【００３６】
好ましくは、前記プログラム動作時、選択セルのワードラインに前記ソース選択トランジスタのスレッショルド電圧より高い電圧を印加する。
【００３７】
好ましくは、前記プログラム動作時、前記ソースラインを先充電する段階をさらに具備する。
【００３８】
好ましくは、前記セルの浮遊ゲートにプログラム動作時より少ない電子を注入するポストプログラム動作をさらに具備し、前記ポストプログラム動作時、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインに他の非選択セルのワードラインに印加する電圧より低いネガティブ電圧を印加する。
【００３９】
好ましくは、前記ソース選択トランジスタの初期スレッショルド電圧をセルの初期スレッショルド電圧より低くする。
【００４０】
さらに、前記目的を達成するために本発明は、一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインとの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置の動作方法において、前記セルの読取り動作時、選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加し、前記選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加するときに、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインには他の非選択セルのワードラインに印加される基準電圧より低い電圧を印加することを特徴とする不揮発性メモリ装置の作動方法を提供する。
【００４１】
前記他の目的を達成するために本発明は、一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインとの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置において、前記ソース選択トランジスタは単層ゲート構造よりなり、前記単層ゲートの下部に形成されるゲート絶縁膜が前記セルの浮遊ゲートの下部に形成されるゲート絶縁膜と同一か、或いは厚いことを特徴とする不揮発性メモリ装置を提供する。
【００４２】
好ましくは、前記ソース選択トランジスタのアクティブ幅は前記セルのアクティブ幅と同一又は大きく形成する。
【００４３】
好ましくは、前記ソース選択トランジスタの単層ゲートに整列されるソース／ドレイン接合のうち少なくとも一つは、前記セルの積層ゲートに整列されるソース／ドレイン接合と異なる構造を有する。例えば、前記セルのソース／ドレイン接合は単一接合構造又は二重拡散接合構造で形成されたり、前記ソース接合とドレイン接合が相異なる構造で形成され、前記ソース選択トランジスタのソース／ドレイン接合は単一接合構造又はＬＤＤ構造より形成されたり、前記ソース接合とドレイン接合が相異なる構造で形成される。さらに、前記ソース選択トランジスタのソース又はドレイン接合のうち少なくとも一つは前記セルを駆動させるための周辺回路トランジスタのソース／ドレイン接合と同一の構造で形成される。
【００４４】
好ましくは、前記ソースアクティブ領域はワードライン方向に複数個のセルを連結する上で、前記セル数よりは少なく入／出力端（Ｉ／Ｏ）の数よりは多い単位に分離されることを特徴とする不揮発性メモリ装置を提供する。
【００４５】
前記さらに他の目的を達成するために本発明は、セルアレイ内に浮遊ゲートとコントロールゲートの積層ゲート構造を有する複数個のセルと、前記セルのソースアクティブ領域とソースラインとを連結させるための単層ゲート構造のソース選択トランジスタが形成され、前記セルを駆動させるための周辺回路領域を具備する不揮発性メモリ装置の製造方法において、半導体基板をアクティブ領域とフィールド領域とに区分し、前記半導体基板の上部にセルの第１ゲート絶縁膜及び第１導電層を順次に形成し、前記アクティブ領域間のフィールド領域を部分的に露出させて前記第１導電層を食刻することによってセルの浮遊ゲートを隣接するセルから分離する。次に、前記結果物の上部に層間誘電膜を形成した後、前記周辺回路領域と前記セルアレイ内のソース選択トランジスタのアクティブ領域を限定して露出された層間誘電膜、第１導電層及び第１ゲート絶縁膜を食刻した後、周辺回路領域とソース選択トランジスタの第２及び第３ゲート絶縁膜を形成する。次いで、前記結果物の上部に第２導電層を形成し、前記セルのゲート領域及び周辺回路領域のゲート領域を限定して前記第２導電層を食刻し、前記周辺回路領域と前記セルアレイ内のソースアクティブ領域をマスキングした後、露出された層間誘電膜及び第１導電層を食刻することによって、第１導電層よりなる浮遊ゲートと第２導電層よりなるコントロールゲートの積層ゲートを形成する。
【００４６】
前記半導体基板をアクティブ領域とフィールド領域とに区分する段階において、前記ソース選択トランジスタのアクティブ幅を前記セルのアクティブ幅と同一又は大きく形成する。
【００４７】
前記周辺回路領域とソース選択トランジスタの第２及び第３ゲート絶縁膜を形成する段階において、前記第２及び第３ゲート絶縁膜は二回の酸化工程で形成し、前記第１ゲート絶縁膜より厚く形成する。前記周辺回路領域の第２ゲート絶縁膜は多数の厚さに形成することができ、前記ソース選択トランジスタの第３ゲート絶縁膜は前記周辺回路領域の多数の厚さを有する第２ゲート絶縁膜のうち少なくとも一つと同一に形成する。
【００４８】
前記第２導電層を形成し、前記セルのゲート領域及び周辺回路領域のゲート領域を限定して前記第２導電層を食刻する段階は、周辺回路領域及びソース選択トランジスタの第２及び第３ゲート絶縁膜の形成された結果物の上部に第２導電層及びキャッピング絶縁膜を順に形成する段階と、前記セルのゲート領域及び周辺回路領域のゲート領域をフォトレジストパターンで限定して露出されたキャッピング絶縁膜を食刻する段階と、前記フォトレジストパターンを取り除いた後、前記キャッピング絶縁膜を食刻マスクとして露出された第２導電層を食刻する段階とを含む。
【００４９】
さらに、前記第２導電層を形成し、前記セルのゲート領域及び周辺回路領域のゲート領域を限定して前記第２導電層を食刻する段階は、周辺回路領域及びソース選択トランジスタの第２及び第３ゲート絶縁膜の形成された結果物の上部に第２導電層及びキャッピング絶縁膜を順に形成する段階と、前記セルのゲート領域及び周辺回路領域のゲート領域をフォトレジストパターンで限定して露出されたキャッピング絶縁膜及び第２導電層を順次に食刻する段階と、前記フォトレジストパターンを取り除く段階とを含めても良い。
【００５０】
前記積層ゲートを形成する段階後、前記周辺回路領域とソースアクティブ領域がマスキングされた状態で、前記セルのソース／ドレイン領域を形成するための不純物イオン注入を施す段階をさらに具備する。
【００５１】
【発明の実施の形態】
以下、本発明に従う好適な一実施例を添付図面を参照しつつ詳細に説明する。
【００５２】
図８は本発明によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図であり、図９は図８に示したセルアレイの等価回路図である。
【００５３】
図８及び図９に示したように、本発明によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図及び等価回路図はソースラインとソースアクティブ領域間にソース選択トランジスタを形成する従来のＮＯＲ型フラッシュメモリセルアレイ（図４及び図５参照）と同一である。
【００５４】
即ち、図８及び図９を参照すれば、一定間隔で形成される複数本のビットラインＢ／Ｌ、ワードラインＷ／Ｌ及びソースラインＣＳＬを含む多数のセルアレイにおいて、前記ワードラインＷ／Ｌと金属層よりなるビットラインＢ／Ｌが直交する領域に浮遊ゲート１１０とコントロールゲート１１４の積層ゲート構造で単位セルが形成される。二つのセルは一つのビットラインコンタクト１２８によってビットラインＢ／Ｌに連結され、前記ワードラインＷ／Ｌに平行な不純物拡散層よりなる各セルのソースアクティブ領域１２６は、各ビットごとに与えられたソースラインＣＳＬによって連結され、ビットラインＢ／Ｌに平行に配置される。
【００５５】
前記ソースアクティブ領域１２６はソースラインＣＳＬとワードラインＷ／Ｌとの重畳領域に形成されるソース選択トランジスタによって分離される。相異なるビットラインコンタクト１２８によって同一ビットラインＢ／Ｌに連結される対称された二つのセル（例えば、セル−Ａとセル−Ｂ）は一つのソースアクティブ領域１２６を共有する。
【００５６】
以下、前記構造を有する本発明によるＮＯＲ型セルの消去、プログラム及び読取り動作を図８及び図９を参照してさらに詳しく説明する。
【００５７】
まず、セルの消去のために、従来のドレイン消去方式とは違って、ワードラインに−１０Ｖの電圧を印加し、ビットラインとソースラインを浮遊させた後、バルク基板に５〜７Ｖの電圧を印加し、トンネル酸化膜の両端間の電圧によって浮遊ゲート内に貯蔵された電子をＦ−Ｎトンネリングでバルク領域に消去させることによって、セルのスレッショルド電圧Ｖｔｈを初期値の２Ｖに移動させる。このような方式をネガティブゲートバルク消去方式という。既存の高電圧ドレイン消去方式（即ち、ワードラインに０Ｖの電圧を印加し、ビットラインに消去電圧を印加する方式）では、１０Ｖ以上の高電圧でもドレイン接合の破壊無しに漏れ電流を抑制しうるよう、ドレインをＤＤ接合構造に形成すべきであった。しかし、バルク消去方式では、ソース又はドレイン接合に高い電圧が印加されないため、一般の単一接合構造を用いることができ、よって接合の拡散長さを縮めてセルの有効チャンネル長さを増大させうる。従って、前記バルク消去方式はセルの動作特性を改善でき、セル面積を縮めうるため、高集積化に有利である。しかしながら、このような消去動作時、全てのセルのスレッショルド電圧が望む電圧の２Ｖに移動せず、略０Ｖに過度消去されたセルが存在するようになる。
【００５８】
セル−Ａに挙げてプログラム動作を説明すると、選択ワードライン−Ａに１０Ｖ、ビットラインに５〜６Ｖの電圧を印加し、ソースラインＣＳＬとバルク基板に０Ｖの電圧を印加して、選択セル−Ａを通じた電流を発生させ、ドレイン領域で水平電界によって発生された熱電子の一部がゲートとの垂直電界によって浮遊ゲートに注入されるＣＨＥ注入によってセル−Ａのスレッショルド電圧を７Ｖ以上に増加させる。この際、図４に示した従来のセルアレイでは、全ての非選択ワードラインに０Ｖの電圧を印加するため、ソースアクティブ領域を共有するセル−Ｂが過度消去された場合、セル−Ｂを通じてプログラムに必要な電流容量の一部が消耗されて選択セル−Ａが十分にプログラムされなかったり、非選択セル−Ｂがプログラムされる問題が生じる。これに対し、本発明では、プログラム動作時、非選択ワードラインに０Ｖ印加しながら、前記非選択ワードラインのうち、選択セルとソースアクティブ領域を共有する一本のワードラインにネガティブ電圧を印加する。
【００５９】
通常、動作電圧Ｖｃｃをネガティブチャージポンピング構造によってネガティブ電圧に変換して用いる。ここで、チャージポンピングとは、キャパシタを用いて印加された電圧によって発生したキャパシタ内の電荷を蓄積して必要な電圧を生成する方式である。従って、チャージポンピングによれば、生成された電圧の必要電流容量が大きいほど必要なキャパシタの面積が増大する。従って、プログラム動作時、非選択された全てのワードラインに過度消去されたセルのスレッショルド電圧より低いネガティブ電圧を印加して非選択セルを通じた電流経路を防止しようとすることは、必要なキャパシタ面積の増大によって高集積メモリ装置には適用できない。さらに、必要なキャパシタ面積が確保されても全てのワードラインのキャパシタを望む電圧に充電させるには長時間がかかり（即ち、ＣＶ＝ｉｔ）、実プログラム時間の間ワードラインにネガティブ電圧を印加し難くなる。
【００６０】
従って、本発明によれば、選択セルとソースアクティブ領域を共有しない非選択セルは、ポジティブスレッショルド電圧（＋Ｖｔｈ）を有するソース選択トランジスタを用いてプログラム動作時０Ｖのワードライン電圧だけで望まない電流経路を取り除き、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインにのみチャージポンピング方法で−１Ｖ〜−５Ｖの電圧を印加することによってチャージポンピングによる前記問題点を解決し得る。従って、選択セル−Ａとソースアクティブ領域１２６を共有する非選択セル−Ｂが過度消去された場合、ネガティブワードライン（Ｗ／Ｌ）−Ｂ電圧によってソース選択トランジスタ−Ｂがターンオンされなく、よって非選択セル−Ｂを通じてソースラインＣＳＬまで電流経路が形成されない。さらに、選択セル−Ａとソースアクティブ領域１２６を共有しない非選択セル−Ｃが過度消去された場合にも０Ｖの印加された非選択ワードライン−Ｃ電圧によって電流経路が取り除かれる。
【００６１】
読取り動作時、選択ビットラインに１Ｖ、選択ワードライン−Ａに５Ｖ、非選択ワードラインのうち選択セル−Ａとソースアクティブ領域１２６を共有する非選択ワードライン−Ｂに−２Ｖの電圧を印加し、選択セル−Ａのスレッショルド電圧によってセルを通じた電流経路の有無でデータ（即ち、プログラム及び消去状態）を読取る。この場合、非選択セル−Ｂのワードライン−Ｂにはネガティブ電圧が印加され、過度消去セルによる選択セル−Ａのデータ誤読問題を解決しうる。
【００６２】
ここで、前記読取り動作時、過度消去セルがない場合は一本の非選択ワードラインに印加されるネガティブ電圧を取り除くことができ、よってセルの消去動作後、過度消去されたセルを探して初期スレッショルド電圧レベルまでプログラミングするポストプログラム動作が加えられる。このようなポストプログラム動作は選択ゲートのないセルアレイで過度消去問題を解決するための通常の方法である。即ち、ポストプログラム動作は消去動作後、全てのセルを読取って過度消去されたビットを検出し、プログラム動作時、前記ビットにプログラム電圧より低い電圧を印加して略１〜２Ｖのスレッショルド電圧を有するようソフトプログラミングすることであって、選択ビットラインに５〜６Ｖの電圧を印加し、選択ワードラインに２〜５Ｖの電圧を印加してセルを通じて発生する低いプログラム電流で一定水準までプログラムが行われる。しかし、このようなポストプログラム動作時にも、選択ビットラインの非選択ワードラインに連結されたセルに過度消去セルが存在する場合は、前記過度消去セルを通じた電流経路の発生によってポストプログラムが望むレベルまで行われなかったり、動作速度が遅くなる問題が生じる。従って、本発明では前記ポストプログラム動作時にも選択セルとソースアクティブ領域を共有する非選択セルのワードラインにネガティブ電圧を印加することによって前述した過度消去問題が解決できる。
【００６３】
さらに、ソース選択トランジスタを用いる本発明のＮＯＲ型フラッシュメモリセルアレイにおいて、前述した動作方式を具現するためにはソース選択トランジスタのスレッショルド電圧が０Ｖ以上でなければならない。そして、前記ソース選択トランジスタが読取り、プログラム及びポストプログラム動作時、セル電流を制限しないよう、前述した動作時、選択ワードラインに印加される電圧よりソース選択トランジスタのスレッショルド電圧が低いべきである。
【００６４】
さらに、本発明のＮＯＲ型フラッシュメモリセルアレイによれば、セル電流を増加させるためにソース選択トランジスタのアクティブ幅をセルのアクティブ幅より大きくしたり、同一のアクティブ幅にセルのチャンネル長さを縮め得る。このため、セルのワードライン幅（即ち、ゲート長さ）を縮め得るが、この場合、ソース選択トランジスタのパンチスルーを引き起こす恐れがある。従って、好ましくは、ソース選択トランジスタのアクティブ幅をセルのアクティブ幅より大きくし、ワードライン幅を増加させる。さらに好ましくは、選択トランジスタのソース／ドレイン接合をＬＤＤ構造のように浅く形成することによってパンチスルー現象が改善できる。
【００６５】
図１０は本発明によるＮＯＲ型フラッシュメモリセルアレイにおいて、ソースアクティブ領域及びソースラインを示すレイアウト図である。
【００６６】
従来のＮＯＲ型フラッシュメモリセルアレイでは、ソースアクティブ領域を入／出力端（Ｉ／Ｏ）ごとに分離したり、セル単位に分離したが、ソースアクティブ領域をセルごとに分離すると、前記ソースアクティブ領域が各セルごとに必要となり、よってセル面積が増大してしまう。かつ、ソースアクティブ領域をＩ／Ｏごとに分離すると、短い読取り時間の間発生し得る充電が問題となる。これにより、本発明では前述した問題を解決するために、図１０に示したように、数個乃至数十個のセルごとにフィールド領域１０６でソースアクティブ領域１２６を分離した。従って、セルアレイの面積の増大無しにソースアクティブ領域１２６を分離することができるため、読取り、プログラム及びポストプログラム動作時、非選択ソースアクティブ領域を充電する時間を縮め得る。即ち、プログラム動作時、選択されたセルとソースアクティブ領域１２６を共有する非選択セルが過度消去された場合、０Ｖのワードライン電圧でソースアクティブ領域１２６が充電されるまで一部電流が流れ、ソース選択トランジスタによって前記電流がソースラインＣＳＬまでは伝達されないが、短時間て充電される。前記電流及び時間はＣＶ＝ｉｔを満足するため、ソースアクティブ領域１２６のキャパシタンスが大きいほど、かつ過度消去セルのスレッショルド電圧が下がるほど前記電流及び時間が増加する。従って、これを低減させるために、ソースアクティブ領域１２６を最小ビットライン数よりは多く、ソースライン数よりは少ないか、又は同一な単位に分離し、従来のＩ／Ｏ単位よりは少ない単位に分離することが好ましい。
【００６７】
さらに、前記図１０に示したレイアウトを用いない場合は、読取り、プログラム及びポストプログラム動作を施す前にソース充電時間を任意に設定しても良い。即ち、バルク基板、ソースライン及び各々又は多数本のビットラインとワードラインをバイアシングしてセルのソースアクティブ領域を一定電圧に先充電した後、読取り、プログラム及びポストプログラム動作を施すことによって、前述した問題点を解決し得る。
【００６８】
以下、前述した動作を具現し得る本発明によるＮＯＲ型フラッシュメモリ装置の製造方法を詳細に説明する。
【００６９】
図１１Ａ乃至図１６は図８に示したセルアレイの製造方法を説明するための垂直断面図及びレイアウト図である。ここで、図１１Ａ，図１２Ａ，図１３，図１４Ａ，図１５Ａ，図１６は図垂直断面図であり、図１１Ｂ，図１２Ｂ，図１４Ｂ，図１５Ｂはレイアウト図である。
【００７０】
図１１Ａ及び図１１Ｂは浮遊ゲート１１０を形成する段階を示す。ｐ型の半導体基板１００の表面に写真及びイオン注入工程を用いてｎ型不純物を注入した後、高温熱処理を通じて前記ｎ型不純物を望む深さまで拡散させることによってｎ型ウェル１０２を形成する。次いで、写真及びイオン注入工程を用いて前記ｎ型ウェル１０２を除いた基板の表面及び前記ｎ型ウェル１０２内のセルアレイ領域にｐ型不純物を注入した後、これを高温熱処理によって拡散させることによって、ｐ型ウェル１０４を形成する。通常、周辺回路部のＮＭＯＳトランジスタの形成されるウェルをｐ型ウェルと称し、前記ｎ型ウェル１０２内のセルアレイ領域に形成されるウェルをポケットｐ型ウェル１０４と称する。
【００７１】
次いで、通常の素子分離工程、例えばシリコン部分酸化(local oxidation of silicon)又はバッファポリシリコンＬＯＣＯＳ工程を施して前記基板１００の上部に５０００〜６０００Å程度の厚さを有するフィールド酸化膜１０６を形成することによって、基板１００をアクティブ領域とフィールド領域とに区分する。次いで、前記アクティブ領域とフィールド領域との境界部分に生じた余分の膜を取り除くために、犠牲酸化膜を形成した後、湿式食刻工程で前記犠牲酸化膜を完全に取り除く。
【００７２】
ここで、前記素子分離工程時、セルのアクティブ幅とソース選択トランジスタのアクティブ幅を異に形成することが好ましい。即ち、前記ソース選択トランジスタのアクティブ幅をセルのアクティブ幅と同一又は大きく形成することによって、セル電流を増大させる。
【００７３】
次いで、前記アクティブ領域の上部に通常トンネル酸化膜といわれる薄い酸化膜又は酸窒化膜（Oxynitride）を１００Å厚さに薄く成長させることによって、単位セルの第１ゲート絶縁膜１０８を形成する。この際、セルのスレッショルド電圧を調節するために前記フィールド酸化膜１０６を形成した後、写真工程でセル領域を限定し、ｐ型不純物をイオン注入する段階をさらに備え得る。さらに、前記セルの第１ゲート絶縁膜１０８は電気的消去を行わないＥＰＲＯＭの場合約２００Åの厚さに形成する。
【００７４】
次いで、前記第１ゲート絶縁膜１０８の形成された結果物の上部に浮遊ゲートとして用いられる第１導電層１１０として、例えばポリシリコン層を積層した後、多量の燐（Ｐ）を含有したＰＯＣＩ３をデポジットして前記第１導電層１１０をｎ+ 型にドーピングさせる。次いで、写真食刻工程を通じてセル領域のフィールド酸化膜１０６の上部の第１導電層１１０を異方性食刻で取り除くことによって、ビットラインに沿って隣接したセル間の浮遊ゲートを互いに分離させる。即ち、前記浮遊ゲート用の第１導電層１１０は図１１Ｂに示したように、セルのアクティブ領域とフィールド領域の一部領域を覆い、前記フィールド酸化膜１０６の一部領域から分離されてビットライン方向に伸長されるパターンに形成される。この際、前記第１導電層１１０はビットラインと平行な複数のソースアクティブ領域とフィールド領域の一部にも前記セルと同一なパターンで形成される。さらに、周辺回路領域では前記第１導電層１１０をフォトレジストパターン（図示せず）でマスキングして残したり、或いは完全に取り除く。
【００７５】
次いで、前記結果物の上部に浮遊ゲートとコントロールゲートを絶縁させるための層間誘電膜１１２として、例えばＯＮＯ(oxide/nitrid/oxide)膜を形成する。即ち、前記第１導電層１０４を酸化させて約１００Å厚さの第１酸化膜を成長させた後、その上に約１３０Å厚さの窒化膜を蒸着し、前記窒化膜を酸化させて４０Å程度の厚さの第２酸化膜を成長させることによって、ＯＮＯよりなる層間誘電膜１１２を形成する。好ましくは、前記層間誘電膜１１２は酸化膜に換算して１３０〜１８０Å程度の厚さを有するよう形成する。
【００７６】
図１２Ａ及び図１２Ｂは周辺回路領域の層間誘電膜１１２及び第１導電層１１０を取り除く段階を示す。前記のように、層間誘電膜１１２の形成された結果物の上部に周辺回路領域をオープンさせるようフォトレジストパターン１１３を形成する。次いで、露出された周辺回路領域の層間誘電膜１１２及び第１導電層１１０を乾式食刻で順に取り除く。そして、残っている絶縁膜、即ちセルの第１ゲート絶縁膜１０８を基板１００の損傷を考慮して湿式食刻で取り除く。この際、周辺回路領域の第１導電層１１０を前記図１１の段階で食刻した場合には前記層間誘電膜１１２を取り除く時、その下部の絶縁膜、セルの第１ゲート絶縁膜１０８が取り除かれる。
【００７７】
通常、前記食刻工程時、セルアレイ領域はフォトレジストパターンでマスキングするが、本発明ではソースライン領域を限定して前記ソースライン領域を覆っている層間誘電膜１１２、第１導電層１１０及び第１ゲート絶縁膜１０８を取り除く。
【００７８】
ここで、前記層間誘電膜１１２及び第１導電層１１０を食刻する工程を完了した後、周辺回路トランジスタやセル領域のソース選択トランジスタのスレッショルド電圧を調節するためにｐ型不純物をイオン注入する段階をさらに施しても良い。
【００７９】
図１３は第２及び第３ゲート酸化膜１１６、１１８と第２導電層１１４を形成する段階を示す。前記のように周辺回路領域及びソースライン領域の層間誘電膜１１２、第１導電層１１０及び第１ゲート絶縁膜１０８を取り除いた後、露出されたアクティブ領域（即ち、周辺回路アクティブ領域とソースアクティブ領域）に酸化膜を成長させる。その結果、周辺回路トランジスタの形成されるアクティブ領域には第２ゲート酸化膜１１６が形成され、セルのソース選択トランジスタの形成されるアクティブ領域には第３ゲート酸化膜１１８が形成される。
【００８０】
ここで、前記第２ゲート酸化膜１１６の厚さは周辺回路トランジスタの駆動能力によって決定する。即ち、動作電圧が５Ｖ以下の場合には１００〜１６０Å程度の厚さに第２ゲート酸化膜１１６を形成し、動作電圧が１０Ｖ以上の場合には２００〜４００Å程度の厚さに第２ゲート酸化膜１１６を形成する。さらに、必要に応じて前記全ての電圧を用いる場合には少なくとも二回の酸化工程を用いて多数の厚さを有する第２ゲート酸化膜１１６を形成し得る。即ち、厚いゲート酸化膜を形成するために露出されたアクティブ領域に厚い第１酸化膜を形成した後、薄いゲート酸化膜が要求される周辺回路のアクティブ領域を写真工程で露出して成長された第１酸化膜を取り除く。次いで、前記第１酸化膜より薄い第２酸化膜を成長させると、第１酸化膜と第２酸化膜とが合わせられた厚いゲート酸化膜領域と第２酸化膜よりなる薄いゲート酸化膜領域が完成される。この際、ソース選択トランジスタの第３ゲート酸化膜１１８はセルのトンネル酸化膜として提供される第１ゲート絶縁膜１０８と同一又は厚く形成することが好ましい。これは、セルのプログラム又は消去動作時前記セルで発生するＦ−Ｎトンネリングのような電子の出入をソースライン領域では発生させないためである。
【００８１】
次いで、前記結果物の上部にコントロールゲートとして用いられる第２導電層１１４として、例えばｎ+ 型にドーピングされたポリシリコン層とタングステンシリサイド（ＷＳｉx ) 、チタンシリサイド（ＴｉＳｉx ) のような金属シリサイド層を順に積層してポリサイド層を形成する。次いで、前記第２導電層１１４の上部に酸化膜、窒化膜又はこれらの複合膜よりなる絶縁膜を２０００〜４０００Å程度の厚さに蒸着してキャッピング層１１５を形成する。
【００８２】
図１４Ａ及び図１４Ｂはセルのコントロールゲート１１４ａ及び周辺回路領域のゲート１１４ｂを形成する段階を示す。前記のようにキャッピング層１１５を形成した後、写真工程を通じてセルアレイのワードラインパターン及び周辺回路領域のゲートパターンを形成するためのフォトレジストパターン１１９を形成する。次いで、前記フォトレジストパターン１１９を食刻マスクとして用いて露出されたキャッピング層１１５及び第２導電層１１４を食刻する。この時、高い前記フォトレジストパターン１１９の高さによってパターンが密集された領域に食刻ガスが均一に供給されないのを防止するために、露出されたキャッピング層１１５を食刻した後、前記フォトレジストパターン１１９を取り除き、前記フォトレジストパターン１１９より薄いキャッピング層１１５を食刻マスクとして用いて露出された第２導電層１１４を食刻しても良い。この結果、セルアレイ領域にはコントロールゲート１１４ａが形成され、周辺回路領域には第２導電層よりなる単層ゲート１１４ｂが形成される。そして、ソースアクティブ領域には第２導電層よりなる単層構造のソース選択ゲート１１４ｃが形成される。
【００８３】
図１５Ａ及び図１５Ｂはセルの積層ゲートを形成する段階を示す。前記のように、周辺回路領域のゲート１１４ｂを形成した後、写真工程を通じて周辺回路領域とセルアレイ内のソースアクティブ領域をフォトレジストパターン１２１でマスキングする。次いで、セルアレイ内の露出されたキャッピング層１１５を食刻マスクとし、層間誘電膜１１２及び第１導電層１１０を連続的に取り除くことによって、浮遊ゲート１１０ａとコントロールゲート１１４ａとよりなるセルの積層ゲートを形成する。
【００８４】
本発明では、積層ゲート構造のセルアレイ内にＭＯＳ型の単層ゲート構造を有するソース選択トランジスタを形成するための食刻工程時、前記ソース選択トランジスタのアクティブ領域が露出されない。従って、前記ソース選択トランジスタのアクティブ領域が食刻工程によって損傷されない。
【００８５】
図１６は第１及び第２ソース／ドレイン領域１２０，１２２と金属層１２７を形成する段階を示す。前記のようにセルの積層ゲート１１０ａ，１１４ａ及びソース選択トランジスタのゲート１１４ｃを形成した後、ｎ型不純物のイオン注入工程を通じてセルアレイの第１ソース／ドレイン領域１２０を通常の単一接合(Single Diffusion:SD）構造やＤＤ接合構造で形成する。又は、前記第１ソース／ドレイン領域１２０の一つの領域のみをＤＤ接合構造で形成しても良い。
【００８６】
この際、ソースアクティブ領域は前記イオン注入工程時フォトレジストパターン１２１でマスキングされているため、前記ｎ型不純物がイオン注入されなく、既に形成されている周辺回路領域の構造物パターンによってソース選択トランジスタの露出されたソース／ドレイン領域に前記セルと異なる形態の接合構造、例えばＬＤＤ構造を形成することができる。さらに、前記ソース選択トランジスタのソース／ドレイン用の不純物イオン注入を周辺回路トランジスタのソース／ドレイン１２２用の不純物イオン注入と同時に行っても良い。
【００８７】
前述したように、ソース／ドレインイオン注入工程を施した後、結果物の上部に絶縁層１２４として、例えば高温酸化膜(high temperature oxide:HTO)とＢＰＳＧ(boronphosphosilicate glass)膜を各々１０００Åと５０００Åの厚さで形成する。次いで、９００℃でリフロー工程を行って前記ＢＰＳＧ膜を平坦化した後、写真食刻工程を通じて前記絶縁層１２４を食刻して金属コンタクト１２５を形成する。好ましくは、前記金属コンタクト１２５はセルのドレイン領域を露出させるビットラインコンタクト１２８（図８）である。
【００８８】
次いで、前記金属コンタクト１２５の形成された結果物の上部に金属層１２７を形成し、写真食刻工程を通じて前記金属層１２７をパタニングする。その結果、ビットラインコンタクトを通じてセルのドレイン領域に連結されるビットラインが形成される。ここで、前記金属層１２７は金属シリサイドやポリサイドより形成し得る。
【００８９】
次いで、多層配線を要する場合、金属コンタクト及び金属層の形成工程をさらに施した後、結果物の上部に保護層を形成してＮＯＲ型フラッシュメモリ装置を完成する。
【００９０】
以上のように、本発明の思想による好適な一実施例にあげて説明してきたが、本発明の技術的な思想を外れない範囲内では、多様な変化及び変形が実施可能で有るということは、通常な知識を有する者ならば自明に分かるであろう。
【００９１】
【発明の効果】
以上から述べてきたように、本発明によるＮＯＲ型フラッシュメモリセルによれば、読取り、ポストプログラム及びプログラム動作時、非選択ワードラインに基準電圧（例えば、０Ｖ）を印加し、前記非選択ワードラインのうち、選択セルとソースアクティブ領域を共有する一本のワードラインにネガティブ電圧を印加する。即ち、選択セルとソースアクティブ領域を共有しない非選択セルは、ポジティブスレッショルド電圧（＋Ｖｔｈ）を有するソース選択トランジスタを用いて、プログラム動作時０Ｖのワードライン電圧のみで望まない電流経路を取り除き、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインにはネガティブ電圧を印加して電流経路を取り除く。
【００９２】
従って、ソース選択トランジスタを用いる既存のセルアレイと同一なセル面積を保つ上で、過度消去を防止し得る。
【図面の簡単な説明】
【図１】 従来の方法によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図である。
【図２】 図１に示したセルアレイの等価回路図である。
【図３】 図１に示したセルアレイにおいて、単位セルの垂直断面図である。
【図４】 従来の他の方法の第１実施例によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図である。
【図５】 図４に示したセルアレイの等価回路図である。
【図６】 従来の他の方法の第２実施例によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図である。
【図７】 （Ａ）は、図４のａ−ａ’線に沿う垂直断面図、（Ｂ）は、ｂ−ｂ’線に沿う垂直断面図、（Ｃ）は、ｃ−ｃ’線に沿う垂直断面図である。
【図８】 本発明によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図である。
【図９】 図８に示したセルアレイの等価回路図である。
【図１０】 本発明によるＮＯＲ型フラッシュメモリセルアレイのソースアクティブ領域及びソースラインのレイアウト図である。
【図１１】 （Ａ）は、図８に示したセルアレイの製造方法を説明するための垂直断面図、（Ｂ）は、図８に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図１２】 （Ａ）は、図８に示したセルアレイの製造方法を説明するための垂直断面図、（Ｂ）は、図８に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図１３】 図８に示したセルアレイの製造方法を説明するための垂直断面図である。
【図１４】 （Ａ）は、図８に示したセルアレイの製造方法を説明するための垂直断面図、（Ｂ）は、図８に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図１５】 （Ａ）は、図８に示したセルアレイの製造方法を説明するための垂直断面図、（Ｂ）は、図８に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図１６】 図８に示したセルアレイの製造方法を説明するための垂直断面図である。
【符号の説明】
１００…半導体基板
１０２…ｎ型ウェル
１０４…ポケットｐ型ウェル
１０６…フィールド酸化膜
１０８…第１ゲート絶縁膜
１１０…第１導電層
１１２…層間誘電膜
１１４…第２導電層
１１５…キャッピング層
１１６…第２ゲート酸化膜
１１８…第３ゲート酸化膜
１２０…第１ソース／ドレイン領域
１２２…第２ソース／ドレイン領域
１２４…絶縁層
１２５…金属コンタクト
１２６…ソースアクティブ領域
１２７…金属層
１２８…ビットラインコンタクト
【発明の属する技術分野】
本発明は、不揮発性メモリ装置、そしてその作動方法及び製造方法に関し、特に浮遊ゲートとコントロールゲートの積層構造を有するＮＯＲ型フラッシュメモリ装置並びにその作動方法及び製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、ＲＡＭ（Random Access Memory）とＲＯＭ（Read Only Memory）とに大別される。前記ＲＡＭは、時間の経過につれてデータを失う揮発性であり、且つデータの入／出力が速いものであって、ＤＲＡＭ(Dynamic RAM）及びＳＲＡＭ(Static RAM)などがある。そして、前記ＲＯＭは、一旦入力されたデータは保存しうるが、データの入／出力が遅いものであって、ＰＲＯＭ(Programmable ROM)、ＥＰＲＯＭ(Erasable PROM）及びＥＥＰＲＯＭ(Electrically EPROM)に分けられる。このうち、電気的にデータをプログラム及び消去し得るＥＥＰＲＯＭに対する需要が高まりつつある。前記ＥＥＰＲＯＭセルや一括消去機能を有するフラッシュメモリセルは浮遊ゲートとコントロールゲートの積層構造を有する。
【０００３】
回路的観点から、フラッシュメモリセルは、ｎ個のセルトランジスタが直列に連結されて単位ストリングをなし、該単位ストリングがビットラインと接地ラインとの間に並列に連結されるＮＡＮＤ型と、各々のセルトランジスタがビットラインと接地ラインとの間に並列に連結されるＮＯＲ型とに分けられる。前記ＮＡＮＤ型は高集積化に有利であり、ＮＯＲ型は高速動作に有利である。
【０００４】
図１乃至図３は、米国特許公報第４６９８７８７号に開示された基本的なＮＯＲ型フラッシュメモリセルの構造及びその動作方式を示す図である。
【０００５】
図１は、前記ＮＯＲ型フラッシュメモリ装置のセルアレイの一部を示したレイアウト図である。また、図２は、前記セルアレイの等価回路図であり、図３は、単位セルの垂直断面図である。ここで参照符号１０は半導体基板、１２はトンネル酸化膜、１４は浮遊ゲート、１６は層間誘電膜、１８はコントロールゲート、２０及び２２は単位セルのソース及びドレイン領域、２４はビットラインコンタクトを各々示す。
【０００６】
図１乃至図３を参照すれば、一定間隔に形成される多数本のビットラインＢ／Ｌ、ワードラインＷ／Ｌ及びソースライン(common source line:CSL)を含む多数のセルアレイにおいて、前記ワードラインＷ／Ｌと金属層よりなるビットラインが直交する領域に浮遊ゲート１４とコントロールゲート１８の積層構造に単位セルが形成される。二つのセルは一つのビットラインコンタクト２４によってビットラインＢ／Ｌと連結され、前記ワードラインＷ／Ｌに平行な不純物拡散層よりなる各セルのソース領域は、各ビットごとに与えられたソースラインＣＳＬによって連結され、ビットラインＢ／Ｌに平行に配置される。
【０００７】
単位セルにおいて、浮遊ゲート１４と基板１０との間にトンネル酸化膜１２が形成され、前記浮遊ゲート１４とワードラインとして提供されるコントロールゲート１８との間に層間誘電膜１６が形成される。さらに、ソース／ドレイン領域２０，２２は前記積層ゲートに自己整列されてなる。前記浮遊ゲート１４はアクティブ領域と前記アクティブ領域の両側のフィールド領域の縁部の一部領域にかけて形成されることによって、隣接したセルの浮遊ゲート１４と隔離される。前記コントロールゲート１８は隣接したセルのコントロールゲート１８と連結されることによってワードラインＷ／Ｌを形成する。
【０００８】
隣接したセルは互いに逆方向に形成されてソース／ドレイン領域２０，２２を共有する。単位セルのドレイン領域２２は同一行の隣接したセルのドレイン領域２２と連結され、前記ドレイン領域２２にはビットラインコンタクト２４が形成される。同一行に形成されたビットラインコンタクト２４はワードラインＷ／Ｌに垂直に配置されるビットラインによって電気的に連結される。即ち、二つのセルは一つのビットラインコンタクト２４によってビットラインＢ／Ｌと連結される。
【０００９】
単位セルのソース領域２０はワードラインＷ／Ｌと平行な不純物拡散層よりなるソースアクティブ領域を通じて同一行の隣接したセルのソース領域２０と連結される。さらに、ソースラインの抵抗を低減させるためにワードラインＷ／Ｌに沿って平行に形成されたソースアクティブ領域に複数本のビットラインＢ／Ｌごとに一つずつソースラインコンタクトが形成され、前記ビットラインＢ／Ｌと平行に形成されたソースラインＣＳＬがソースラインコンタクトを通じて前記ソースアクティブ領域に電気的に連結される。
【００１０】
前記ＮＯＲ型フラッシュメモリセルのプログラム及び消去は、各々チャンネル熱電子(Channel Hot electron:CHE)注入方式及びソースやバルク基板を通じてＦ−Ｎトンネリング(Fowler-Nordheim Tunneling）方式で行われる。
【００１１】
まず、プログラム動作は、浮遊ゲートに電子を貯蔵してセルのスレッショルド電圧(Threshold Voltage:Vth）を初期Ｖｔｈ値の２Ｖ前後から約７Ｖに高める動作である。即ち、選択ビットラインに６〜７Ｖ、コントロールゲートとして用いられる選択ワードラインに１０〜１２Ｖの電圧を印加し、ソース及び基板に０Ｖの電圧を印加すると、チャンネル熱電子の一部がゲート電界によってトンネル酸化膜を通じて浮遊ゲートに注入されることによってプログラムが行われる。
【００１２】
消去動作は、浮遊ゲートの電子を放電させ、セルのスレッショルド電圧を初期Ｖｔｈの２Ｖ前後に下がる動作である。即ち、選択ビットラインを浮遊させ、ソースに１２〜１５Ｖの電圧を印加し、選択ワードラインに０Ｖの電圧を印加すると、浮遊ゲートとソース接合間の電圧差によって略１００Åのトンネル酸化膜を通じたＦ−Ｎトンネリング方式で浮遊ゲート内の電子がソース接合に放電されることによって消去がなされる。消去動作は、多数本のワードラインとビットラインを含む数百乃至数千ビットを一つのブロックとして消去する一括ブロック消去方式で具現できる。
【００１３】
読取り動作は、選択ビットラインに略１Ｖの電圧を印加し、ワードラインに４〜５Ｖの電圧を印加して消去及びプログラムセルを通じた電流経路が発生したか否かを感知する。
【００１４】
ここで、前記ソースラインは、プログラム及び読取り動作時、セルを通じて発生する多量の電流をグラウンドノードに放出させる役割を果たすものであって、ＣＨＥ注入方式を用いるフラッシュメモリセルでは多量の電流を迅速に放出させるために８〜１６個のセルごとに一本のソースラインを形成する。
【００１５】
このような構造を有するＮＯＲ型フラッシュメモリ装置の問題点は、過度消去（overerase ）による外乱現象である。過度消去とは、正常の消去セルのスレッショルド電圧が２Ｖであるに対し、単位セルの工程上の欠陥やトンネル酸化膜の劣化現象によってトンネリング電界が変化して特定セルの消去スレッショルド電圧が０Ｖ以下に下がる現象をいう。通常、プログラム動作時、６Ｖのプログラム電圧が印加された選択ビットラインと１２Ｖの電圧が印加された選択ワードラインに連結された選択セルのみを通じた電流の発生によって選択セルがプログラムされる。しかしながら、０Ｖの印加された非選択ワードラインに過度消去セルが存在する場合は、０Ｖ以下のスレッショルド電圧によってビットライン電圧が非選択セルを通じて放電され、よって選択セルを通じた電流量が減ってしまう。これにより、プログラムに必要な熱電子の発生が抑えられ、選択セルがプログラミングされない問題が生じてしまう。さらに、読取り動作時にも非選択過度消去セルを通じた異常電流経路によって選択セルがプログラム状態にも拘わらず、過度消去セルを通じた電流流れが前記選択セルを消去状態と誤読する問題がある。
【００１６】
従って、このような過度消去問題を解決するためにソースラインとソースアクティブ領域間にソース選択トランジスタを形成したＮＯＲ型フラッシュメモリセルが米国特許公報第４８８７３４号に開示された。
【００１７】
図４は前記セルのレイアウト図であり、図５は図４に示したセルの等価回路図である。
【００１８】
図４及び図５を参照すれば、セルのソースアクティブ領域６６がソースラインＣＳＬとワードラインＷ／Ｌとの重畳領域に形成されるソース選択トランジスタによって分離され、セル面積の増加無しに非選択セルが過度消去されている場合にも前記ソース選択トランジスタのスレッショルド電圧が０Ｖ以上であり、非選択ワードラインのプログラム及び消去電圧が０Ｖなので、過度消去セルによる従来の問題点がある程度解決される。
【００１９】
しかしながら、相異なるビットラインコンタクト６４を通じて同一のビットラインＢ／Ｌに連結される対称した二つのセル（図５のセル−Ａとセル−Ｂ）が一つのソースアクティブ領域６６を共有するため、選択ワードラインセルとソースアクティブ領域６６を共有する対称したセルが過度消去されている場合には、前記過度消去セルを通じた電流経路が前述したような問題を招く。
【００２０】
以下、前述した構造を有するセルの消去、プログラム及び読取り動作を図５に基づいてさらに詳しく説明する。
【００２１】
まず、前記セルの消去のために、ビットラインに１２Ｖの消去電圧を、ゲートに０Ｖの電圧を印加することによって、ドレインと浮遊ゲート間の電界によって電子が浮遊ゲートからドレイン領域に消去される。この結果、セルのスレッショルド電圧が略２Ｖに下がる。
【００２２】
プログラム動作をセル−Ａを例にあげて説明する。ビットライン（Ｂ／Ｌ）−Ａに６Ｖ、ゲートに１２Ｖ、ソースとバルクに０Ｖの電圧を印加してセル−Ａを通じた電流を発生させ、ドレイン領域で水平電界によって発生した熱電子の一部がゲートとの垂直電界によって浮遊ゲートに注入されるＣＨＥ注入によってセルのスレッショルド電圧が７Ｖ以上に上がる。この際、セル−Ｃが過度消去された場合、０Ｖの印加された非選択ワードライン（Ｗ／Ｌ）−Ｃ電圧によってソース選択トランジスタ−Ｃがターンオンされなく、よってセル−Ｃからグラウンドノードのソースラインまで電流経路が形成されない。これに対し、セル−Ｂが過度消去された場合、セル−Ｂを通過したビットライン電流は、０Ｖが印加されたワードライン（Ｗ／Ｌ）−Ｂのソース選択トランジスタ−Ｂでなく、ソースアクティブ領域６６を共有するソース選択トランジスタ−Ａを通じて流れる。従って、プログラム動作の際に非選択セルを通じた余計な電流経路が発生するため、プログラムに必要な電流が十分に選択セルに流れなくなり、よってセルのプログラムが失敗してしまう。
【００２３】
読取り動作は、選択ビットラインに略１Ｖの電圧を印加し、選択ワードラインに４〜５Ｖの電圧を印加してセルのターンオン及びターンオフ電流によりプログラム及び消去状態を読取ることで具現できる。しかし、プログラムされたセル−Ａを読取るとき、セル−Ｂが過度消去されている場合には、０Ｖの印加された非選択ワードライン電圧でもセル−Ｂを通じた電流経路が発生し、よって選択セル−Ａが消去セルと誤読される問題が生ずる。
【００２４】
図６は、前記米国特許公報第４８８８７３４号に開示された前記過度消去問題を完全に解決しうるさらに他のレイアウト構造を示す図である。
【００２５】
図６を参照すれば、一つのソースアクティブ領域を共有する相異なるビットラインコンタクト６４を通じて同一のビットラインＢ／Ｌに連結された二つのセルを分離するために、独立のソース選択ゲートライン６８が形成される。従って、前記ソース選択ゲートライン６８によってソースアクティブ領域を共有する他のセルのソース選択トランジスタを通じた電流経路が発生しないので前述した過度消去問題を解決し得る。しかしながら、ソース選択ゲートライン６８によって全体セルの面積が大きくなるため高集積メモリセルとして使用し難い問題がある。
【００２６】
さらに、前記米国特許公報第４８８８７８４号に開示されたＮＯＲ型フラッシュメモリセルは、浮遊ゲート５４とコントロールゲート５８をミスアライン無しに形成するために、通常のセルフアライン食刻方法による積層ゲート工程を用いるが、この時ソース選択トランジスタ及びソース選択ゲートラインによって図７Ａ乃至図７Ｃに示したような問題が生じる。
【００２７】
図７Ａ乃至図７Ｃは各々図４のａ−ａ’線、ｂ−ｂ’線及びＣ−Ｃ’線による垂直断面図である。
【００２８】
図７Ａ乃至図７Ｃを参照すれば、フィールド酸化膜５１の形成された半導体基板５０の上部にトンネル酸化膜５２を形成し、その上に浮遊ゲート用の第１ポリシリコン層５４を蒸着する。次いで、写真食刻工程でフィールド酸化膜５１の上部の第１ポリシリコン層５４を食刻することによって、各セルの浮遊ゲートを独立させる。次いで、前記結果物の上部に層間誘電膜５６を形成し、その上にコントロールゲート用の第２ポリシリコン層５８を形成する。次に、前記第２ポリシリコン層５８の上部にワードライン形成のためのフォトレジストパターン５９を形成した後、前記フォトレジストパターン５９を食刻マスクとして第２ポリシリコン層５８、層間誘電膜５６及び第１ポリシリコン層５４を順次に食刻することによって、積層ゲートを形成する。この際、浮遊ゲート５４間のスペース領域がフィールド酸化膜５１に部分的に存在し、浮遊ゲート５４を食刻する時露出されたフィールド酸化膜５１が食刻されることもあるが、一般の乾式食刻工程ではポリシリコンと酸化物との食刻選択比が優秀なため、露出されたフィールド酸化膜５１が殆ど食刻されない。
【００２９】
しかしながら、積層ゲート構造のセルアレイ内にＭＯＳ型の単層ゲート構造を有するソース選択トランジスタを形成する場合、前記ソース選択トランジスタのゲートはコントロールゲート５８だけより構成されるため、ソースアクティブ領域の上部に浮遊ゲート用の第１ポリシリコン層５４が形成されない。従って、セルフアライン食刻方法でコントロールゲート用の第２ポリシリコン層５８及び層間誘電膜５６を食刻した後、浮遊ゲート用の第１ポリシリコン層５４を食刻する時、露出されたソース選択トランジスタのソース／ドレインアクティブ領域６０，６２が同一の食刻率で食刻される（図７Ｃ参照）。
【００３０】
さらに、前記セルにソース選択ゲートラインを形成する場合、高電圧ソース消去方式（即ち、ゲートに０Ｖの電圧を印加し、ソースに消去電圧を印加する方式）を用いると、選択ワードライン電圧が０Ｖとソース選択トランジスタのスレッショルド電圧より低いため、ソースラインに印加された消去電圧がソースアクティブ領域に伝達されない問題が生ずる。従って、この問題を解決するために、高電圧ドレイン消去方式（即ち、ゲートに０Ｖの電圧を印加し、ドレインに消去電圧を印加する方式）を用い、１０Ｖ以上の高い電圧でもビットライン接合の破壊無しに漏れ電流を抑制し得る二重拡散(Double Diffused:DD)接合構造のドレインを形成する。その結果、ＣＨＥ方式のプログラムのためにセルのドレインを階段接合で形成する通常のセルに比べて熱電子の発生が抑制され、よってプログラム効率が低下する。かつ、プログラムと消去接合の両方ともドレインとして構成される場合、ドレイン領域における電子の出入によってドレイン領域でトンネル酸化膜が急激に劣化する虞れがある。
【００３１】
【発明が解決しようとする課題】
従って、本発明は前記問題点を解決するために案出されたものであって、その目的は、ソース選択トランジスタを適用して従来のセルアレイと同一のセル面積を維持する上で、過度消去問題を解決し得る不揮発性メモリ装置の作動方法を提供することにある。
【００３２】
本発明の他の目的は、ソース選択トランジスタを適用して従来のセルアレイと同一のセル面積を維持する上で、過度消去問題を解決し得る不揮発性メモリ装置を提供することにある。
【００３３】
本発明のさらに他の目的は、前記不揮発性メモリ装置の製造に最も好適な不揮発性メモリ装置の製造方法を提供することにある。
【００３４】
【課題を解決するための手段】
このような目的を達成するために、本発明は、一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインとの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインとの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置の作動方法において、前記セルの浮遊ゲートに電子を注入するプログラム動作時、選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加してセル電流を発生させ、前記セル電流を発生するときに前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインには他の非選択セルのワードラインに印加される基準電圧より低い電圧を印加することを特徴とする不揮発性メモリ装置の作動方法を提供する。
【００３５】
好ましくは、前記基準電圧は０Ｖ又はグラウンド電圧であり、前記基準電圧より低い電圧はネガティブ電圧である。
【００３６】
好ましくは、前記プログラム動作時、選択セルのワードラインに前記ソース選択トランジスタのスレッショルド電圧より高い電圧を印加する。
【００３７】
好ましくは、前記プログラム動作時、前記ソースラインを先充電する段階をさらに具備する。
【００３８】
好ましくは、前記セルの浮遊ゲートにプログラム動作時より少ない電子を注入するポストプログラム動作をさらに具備し、前記ポストプログラム動作時、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインに他の非選択セルのワードラインに印加する電圧より低いネガティブ電圧を印加する。
【００３９】
好ましくは、前記ソース選択トランジスタの初期スレッショルド電圧をセルの初期スレッショルド電圧より低くする。
【００４０】
さらに、前記目的を達成するために本発明は、一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインとの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置の動作方法において、前記セルの読取り動作時、選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加し、前記選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加するときに、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインには他の非選択セルのワードラインに印加される基準電圧より低い電圧を印加することを特徴とする不揮発性メモリ装置の作動方法を提供する。
【００４１】
前記他の目的を達成するために本発明は、一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインとの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置において、前記ソース選択トランジスタは単層ゲート構造よりなり、前記単層ゲートの下部に形成されるゲート絶縁膜が前記セルの浮遊ゲートの下部に形成されるゲート絶縁膜と同一か、或いは厚いことを特徴とする不揮発性メモリ装置を提供する。
【００４２】
好ましくは、前記ソース選択トランジスタのアクティブ幅は前記セルのアクティブ幅と同一又は大きく形成する。
【００４３】
好ましくは、前記ソース選択トランジスタの単層ゲートに整列されるソース／ドレイン接合のうち少なくとも一つは、前記セルの積層ゲートに整列されるソース／ドレイン接合と異なる構造を有する。例えば、前記セルのソース／ドレイン接合は単一接合構造又は二重拡散接合構造で形成されたり、前記ソース接合とドレイン接合が相異なる構造で形成され、前記ソース選択トランジスタのソース／ドレイン接合は単一接合構造又はＬＤＤ構造より形成されたり、前記ソース接合とドレイン接合が相異なる構造で形成される。さらに、前記ソース選択トランジスタのソース又はドレイン接合のうち少なくとも一つは前記セルを駆動させるための周辺回路トランジスタのソース／ドレイン接合と同一の構造で形成される。
【００４４】
好ましくは、前記ソースアクティブ領域はワードライン方向に複数個のセルを連結する上で、前記セル数よりは少なく入／出力端（Ｉ／Ｏ）の数よりは多い単位に分離されることを特徴とする不揮発性メモリ装置を提供する。
【００４５】
前記さらに他の目的を達成するために本発明は、セルアレイ内に浮遊ゲートとコントロールゲートの積層ゲート構造を有する複数個のセルと、前記セルのソースアクティブ領域とソースラインとを連結させるための単層ゲート構造のソース選択トランジスタが形成され、前記セルを駆動させるための周辺回路領域を具備する不揮発性メモリ装置の製造方法において、半導体基板をアクティブ領域とフィールド領域とに区分し、前記半導体基板の上部にセルの第１ゲート絶縁膜及び第１導電層を順次に形成し、前記アクティブ領域間のフィールド領域を部分的に露出させて前記第１導電層を食刻することによってセルの浮遊ゲートを隣接するセルから分離する。次に、前記結果物の上部に層間誘電膜を形成した後、前記周辺回路領域と前記セルアレイ内のソース選択トランジスタのアクティブ領域を限定して露出された層間誘電膜、第１導電層及び第１ゲート絶縁膜を食刻した後、周辺回路領域とソース選択トランジスタの第２及び第３ゲート絶縁膜を形成する。次いで、前記結果物の上部に第２導電層を形成し、前記セルのゲート領域及び周辺回路領域のゲート領域を限定して前記第２導電層を食刻し、前記周辺回路領域と前記セルアレイ内のソースアクティブ領域をマスキングした後、露出された層間誘電膜及び第１導電層を食刻することによって、第１導電層よりなる浮遊ゲートと第２導電層よりなるコントロールゲートの積層ゲートを形成する。
【００４６】
前記半導体基板をアクティブ領域とフィールド領域とに区分する段階において、前記ソース選択トランジスタのアクティブ幅を前記セルのアクティブ幅と同一又は大きく形成する。
【００４７】
前記周辺回路領域とソース選択トランジスタの第２及び第３ゲート絶縁膜を形成する段階において、前記第２及び第３ゲート絶縁膜は二回の酸化工程で形成し、前記第１ゲート絶縁膜より厚く形成する。前記周辺回路領域の第２ゲート絶縁膜は多数の厚さに形成することができ、前記ソース選択トランジスタの第３ゲート絶縁膜は前記周辺回路領域の多数の厚さを有する第２ゲート絶縁膜のうち少なくとも一つと同一に形成する。
【００４８】
前記第２導電層を形成し、前記セルのゲート領域及び周辺回路領域のゲート領域を限定して前記第２導電層を食刻する段階は、周辺回路領域及びソース選択トランジスタの第２及び第３ゲート絶縁膜の形成された結果物の上部に第２導電層及びキャッピング絶縁膜を順に形成する段階と、前記セルのゲート領域及び周辺回路領域のゲート領域をフォトレジストパターンで限定して露出されたキャッピング絶縁膜を食刻する段階と、前記フォトレジストパターンを取り除いた後、前記キャッピング絶縁膜を食刻マスクとして露出された第２導電層を食刻する段階とを含む。
【００４９】
さらに、前記第２導電層を形成し、前記セルのゲート領域及び周辺回路領域のゲート領域を限定して前記第２導電層を食刻する段階は、周辺回路領域及びソース選択トランジスタの第２及び第３ゲート絶縁膜の形成された結果物の上部に第２導電層及びキャッピング絶縁膜を順に形成する段階と、前記セルのゲート領域及び周辺回路領域のゲート領域をフォトレジストパターンで限定して露出されたキャッピング絶縁膜及び第２導電層を順次に食刻する段階と、前記フォトレジストパターンを取り除く段階とを含めても良い。
【００５０】
前記積層ゲートを形成する段階後、前記周辺回路領域とソースアクティブ領域がマスキングされた状態で、前記セルのソース／ドレイン領域を形成するための不純物イオン注入を施す段階をさらに具備する。
【００５１】
【発明の実施の形態】
以下、本発明に従う好適な一実施例を添付図面を参照しつつ詳細に説明する。
【００５２】
図８は本発明によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図であり、図９は図８に示したセルアレイの等価回路図である。
【００５３】
図８及び図９に示したように、本発明によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図及び等価回路図はソースラインとソースアクティブ領域間にソース選択トランジスタを形成する従来のＮＯＲ型フラッシュメモリセルアレイ（図４及び図５参照）と同一である。
【００５４】
即ち、図８及び図９を参照すれば、一定間隔で形成される複数本のビットラインＢ／Ｌ、ワードラインＷ／Ｌ及びソースラインＣＳＬを含む多数のセルアレイにおいて、前記ワードラインＷ／Ｌと金属層よりなるビットラインＢ／Ｌが直交する領域に浮遊ゲート１１０とコントロールゲート１１４の積層ゲート構造で単位セルが形成される。二つのセルは一つのビットラインコンタクト１２８によってビットラインＢ／Ｌに連結され、前記ワードラインＷ／Ｌに平行な不純物拡散層よりなる各セルのソースアクティブ領域１２６は、各ビットごとに与えられたソースラインＣＳＬによって連結され、ビットラインＢ／Ｌに平行に配置される。
【００５５】
前記ソースアクティブ領域１２６はソースラインＣＳＬとワードラインＷ／Ｌとの重畳領域に形成されるソース選択トランジスタによって分離される。相異なるビットラインコンタクト１２８によって同一ビットラインＢ／Ｌに連結される対称された二つのセル（例えば、セル−Ａとセル−Ｂ）は一つのソースアクティブ領域１２６を共有する。
【００５６】
以下、前記構造を有する本発明によるＮＯＲ型セルの消去、プログラム及び読取り動作を図８及び図９を参照してさらに詳しく説明する。
【００５７】
まず、セルの消去のために、従来のドレイン消去方式とは違って、ワードラインに−１０Ｖの電圧を印加し、ビットラインとソースラインを浮遊させた後、バルク基板に５〜７Ｖの電圧を印加し、トンネル酸化膜の両端間の電圧によって浮遊ゲート内に貯蔵された電子をＦ−Ｎトンネリングでバルク領域に消去させることによって、セルのスレッショルド電圧Ｖｔｈを初期値の２Ｖに移動させる。このような方式をネガティブゲートバルク消去方式という。既存の高電圧ドレイン消去方式（即ち、ワードラインに０Ｖの電圧を印加し、ビットラインに消去電圧を印加する方式）では、１０Ｖ以上の高電圧でもドレイン接合の破壊無しに漏れ電流を抑制しうるよう、ドレインをＤＤ接合構造に形成すべきであった。しかし、バルク消去方式では、ソース又はドレイン接合に高い電圧が印加されないため、一般の単一接合構造を用いることができ、よって接合の拡散長さを縮めてセルの有効チャンネル長さを増大させうる。従って、前記バルク消去方式はセルの動作特性を改善でき、セル面積を縮めうるため、高集積化に有利である。しかしながら、このような消去動作時、全てのセルのスレッショルド電圧が望む電圧の２Ｖに移動せず、略０Ｖに過度消去されたセルが存在するようになる。
【００５８】
セル−Ａに挙げてプログラム動作を説明すると、選択ワードライン−Ａに１０Ｖ、ビットラインに５〜６Ｖの電圧を印加し、ソースラインＣＳＬとバルク基板に０Ｖの電圧を印加して、選択セル−Ａを通じた電流を発生させ、ドレイン領域で水平電界によって発生された熱電子の一部がゲートとの垂直電界によって浮遊ゲートに注入されるＣＨＥ注入によってセル−Ａのスレッショルド電圧を７Ｖ以上に増加させる。この際、図４に示した従来のセルアレイでは、全ての非選択ワードラインに０Ｖの電圧を印加するため、ソースアクティブ領域を共有するセル−Ｂが過度消去された場合、セル−Ｂを通じてプログラムに必要な電流容量の一部が消耗されて選択セル−Ａが十分にプログラムされなかったり、非選択セル−Ｂがプログラムされる問題が生じる。これに対し、本発明では、プログラム動作時、非選択ワードラインに０Ｖ印加しながら、前記非選択ワードラインのうち、選択セルとソースアクティブ領域を共有する一本のワードラインにネガティブ電圧を印加する。
【００５９】
通常、動作電圧Ｖｃｃをネガティブチャージポンピング構造によってネガティブ電圧に変換して用いる。ここで、チャージポンピングとは、キャパシタを用いて印加された電圧によって発生したキャパシタ内の電荷を蓄積して必要な電圧を生成する方式である。従って、チャージポンピングによれば、生成された電圧の必要電流容量が大きいほど必要なキャパシタの面積が増大する。従って、プログラム動作時、非選択された全てのワードラインに過度消去されたセルのスレッショルド電圧より低いネガティブ電圧を印加して非選択セルを通じた電流経路を防止しようとすることは、必要なキャパシタ面積の増大によって高集積メモリ装置には適用できない。さらに、必要なキャパシタ面積が確保されても全てのワードラインのキャパシタを望む電圧に充電させるには長時間がかかり（即ち、ＣＶ＝ｉｔ）、実プログラム時間の間ワードラインにネガティブ電圧を印加し難くなる。
【００６０】
従って、本発明によれば、選択セルとソースアクティブ領域を共有しない非選択セルは、ポジティブスレッショルド電圧（＋Ｖｔｈ）を有するソース選択トランジスタを用いてプログラム動作時０Ｖのワードライン電圧だけで望まない電流経路を取り除き、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインにのみチャージポンピング方法で−１Ｖ〜−５Ｖの電圧を印加することによってチャージポンピングによる前記問題点を解決し得る。従って、選択セル−Ａとソースアクティブ領域１２６を共有する非選択セル−Ｂが過度消去された場合、ネガティブワードライン（Ｗ／Ｌ）−Ｂ電圧によってソース選択トランジスタ−Ｂがターンオンされなく、よって非選択セル−Ｂを通じてソースラインＣＳＬまで電流経路が形成されない。さらに、選択セル−Ａとソースアクティブ領域１２６を共有しない非選択セル−Ｃが過度消去された場合にも０Ｖの印加された非選択ワードライン−Ｃ電圧によって電流経路が取り除かれる。
【００６１】
読取り動作時、選択ビットラインに１Ｖ、選択ワードライン−Ａに５Ｖ、非選択ワードラインのうち選択セル−Ａとソースアクティブ領域１２６を共有する非選択ワードライン−Ｂに−２Ｖの電圧を印加し、選択セル−Ａのスレッショルド電圧によってセルを通じた電流経路の有無でデータ（即ち、プログラム及び消去状態）を読取る。この場合、非選択セル−Ｂのワードライン−Ｂにはネガティブ電圧が印加され、過度消去セルによる選択セル−Ａのデータ誤読問題を解決しうる。
【００６２】
ここで、前記読取り動作時、過度消去セルがない場合は一本の非選択ワードラインに印加されるネガティブ電圧を取り除くことができ、よってセルの消去動作後、過度消去されたセルを探して初期スレッショルド電圧レベルまでプログラミングするポストプログラム動作が加えられる。このようなポストプログラム動作は選択ゲートのないセルアレイで過度消去問題を解決するための通常の方法である。即ち、ポストプログラム動作は消去動作後、全てのセルを読取って過度消去されたビットを検出し、プログラム動作時、前記ビットにプログラム電圧より低い電圧を印加して略１〜２Ｖのスレッショルド電圧を有するようソフトプログラミングすることであって、選択ビットラインに５〜６Ｖの電圧を印加し、選択ワードラインに２〜５Ｖの電圧を印加してセルを通じて発生する低いプログラム電流で一定水準までプログラムが行われる。しかし、このようなポストプログラム動作時にも、選択ビットラインの非選択ワードラインに連結されたセルに過度消去セルが存在する場合は、前記過度消去セルを通じた電流経路の発生によってポストプログラムが望むレベルまで行われなかったり、動作速度が遅くなる問題が生じる。従って、本発明では前記ポストプログラム動作時にも選択セルとソースアクティブ領域を共有する非選択セルのワードラインにネガティブ電圧を印加することによって前述した過度消去問題が解決できる。
【００６３】
さらに、ソース選択トランジスタを用いる本発明のＮＯＲ型フラッシュメモリセルアレイにおいて、前述した動作方式を具現するためにはソース選択トランジスタのスレッショルド電圧が０Ｖ以上でなければならない。そして、前記ソース選択トランジスタが読取り、プログラム及びポストプログラム動作時、セル電流を制限しないよう、前述した動作時、選択ワードラインに印加される電圧よりソース選択トランジスタのスレッショルド電圧が低いべきである。
【００６４】
さらに、本発明のＮＯＲ型フラッシュメモリセルアレイによれば、セル電流を増加させるためにソース選択トランジスタのアクティブ幅をセルのアクティブ幅より大きくしたり、同一のアクティブ幅にセルのチャンネル長さを縮め得る。このため、セルのワードライン幅（即ち、ゲート長さ）を縮め得るが、この場合、ソース選択トランジスタのパンチスルーを引き起こす恐れがある。従って、好ましくは、ソース選択トランジスタのアクティブ幅をセルのアクティブ幅より大きくし、ワードライン幅を増加させる。さらに好ましくは、選択トランジスタのソース／ドレイン接合をＬＤＤ構造のように浅く形成することによってパンチスルー現象が改善できる。
【００６５】
図１０は本発明によるＮＯＲ型フラッシュメモリセルアレイにおいて、ソースアクティブ領域及びソースラインを示すレイアウト図である。
【００６６】
従来のＮＯＲ型フラッシュメモリセルアレイでは、ソースアクティブ領域を入／出力端（Ｉ／Ｏ）ごとに分離したり、セル単位に分離したが、ソースアクティブ領域をセルごとに分離すると、前記ソースアクティブ領域が各セルごとに必要となり、よってセル面積が増大してしまう。かつ、ソースアクティブ領域をＩ／Ｏごとに分離すると、短い読取り時間の間発生し得る充電が問題となる。これにより、本発明では前述した問題を解決するために、図１０に示したように、数個乃至数十個のセルごとにフィールド領域１０６でソースアクティブ領域１２６を分離した。従って、セルアレイの面積の増大無しにソースアクティブ領域１２６を分離することができるため、読取り、プログラム及びポストプログラム動作時、非選択ソースアクティブ領域を充電する時間を縮め得る。即ち、プログラム動作時、選択されたセルとソースアクティブ領域１２６を共有する非選択セルが過度消去された場合、０Ｖのワードライン電圧でソースアクティブ領域１２６が充電されるまで一部電流が流れ、ソース選択トランジスタによって前記電流がソースラインＣＳＬまでは伝達されないが、短時間て充電される。前記電流及び時間はＣＶ＝ｉｔを満足するため、ソースアクティブ領域１２６のキャパシタンスが大きいほど、かつ過度消去セルのスレッショルド電圧が下がるほど前記電流及び時間が増加する。従って、これを低減させるために、ソースアクティブ領域１２６を最小ビットライン数よりは多く、ソースライン数よりは少ないか、又は同一な単位に分離し、従来のＩ／Ｏ単位よりは少ない単位に分離することが好ましい。
【００６７】
さらに、前記図１０に示したレイアウトを用いない場合は、読取り、プログラム及びポストプログラム動作を施す前にソース充電時間を任意に設定しても良い。即ち、バルク基板、ソースライン及び各々又は多数本のビットラインとワードラインをバイアシングしてセルのソースアクティブ領域を一定電圧に先充電した後、読取り、プログラム及びポストプログラム動作を施すことによって、前述した問題点を解決し得る。
【００６８】
以下、前述した動作を具現し得る本発明によるＮＯＲ型フラッシュメモリ装置の製造方法を詳細に説明する。
【００６９】
図１１Ａ乃至図１６は図８に示したセルアレイの製造方法を説明するための垂直断面図及びレイアウト図である。ここで、図１１Ａ，図１２Ａ，図１３，図１４Ａ，図１５Ａ，図１６は図垂直断面図であり、図１１Ｂ，図１２Ｂ，図１４Ｂ，図１５Ｂはレイアウト図である。
【００７０】
図１１Ａ及び図１１Ｂは浮遊ゲート１１０を形成する段階を示す。ｐ型の半導体基板１００の表面に写真及びイオン注入工程を用いてｎ型不純物を注入した後、高温熱処理を通じて前記ｎ型不純物を望む深さまで拡散させることによってｎ型ウェル１０２を形成する。次いで、写真及びイオン注入工程を用いて前記ｎ型ウェル１０２を除いた基板の表面及び前記ｎ型ウェル１０２内のセルアレイ領域にｐ型不純物を注入した後、これを高温熱処理によって拡散させることによって、ｐ型ウェル１０４を形成する。通常、周辺回路部のＮＭＯＳトランジスタの形成されるウェルをｐ型ウェルと称し、前記ｎ型ウェル１０２内のセルアレイ領域に形成されるウェルをポケットｐ型ウェル１０４と称する。
【００７１】
次いで、通常の素子分離工程、例えばシリコン部分酸化(local oxidation of silicon)又はバッファポリシリコンＬＯＣＯＳ工程を施して前記基板１００の上部に５０００〜６０００Å程度の厚さを有するフィールド酸化膜１０６を形成することによって、基板１００をアクティブ領域とフィールド領域とに区分する。次いで、前記アクティブ領域とフィールド領域との境界部分に生じた余分の膜を取り除くために、犠牲酸化膜を形成した後、湿式食刻工程で前記犠牲酸化膜を完全に取り除く。
【００７２】
ここで、前記素子分離工程時、セルのアクティブ幅とソース選択トランジスタのアクティブ幅を異に形成することが好ましい。即ち、前記ソース選択トランジスタのアクティブ幅をセルのアクティブ幅と同一又は大きく形成することによって、セル電流を増大させる。
【００７３】
次いで、前記アクティブ領域の上部に通常トンネル酸化膜といわれる薄い酸化膜又は酸窒化膜（Oxynitride）を１００Å厚さに薄く成長させることによって、単位セルの第１ゲート絶縁膜１０８を形成する。この際、セルのスレッショルド電圧を調節するために前記フィールド酸化膜１０６を形成した後、写真工程でセル領域を限定し、ｐ型不純物をイオン注入する段階をさらに備え得る。さらに、前記セルの第１ゲート絶縁膜１０８は電気的消去を行わないＥＰＲＯＭの場合約２００Åの厚さに形成する。
【００７４】
次いで、前記第１ゲート絶縁膜１０８の形成された結果物の上部に浮遊ゲートとして用いられる第１導電層１１０として、例えばポリシリコン層を積層した後、多量の燐（Ｐ）を含有したＰＯＣＩ３をデポジットして前記第１導電層１１０をｎ+ 型にドーピングさせる。次いで、写真食刻工程を通じてセル領域のフィールド酸化膜１０６の上部の第１導電層１１０を異方性食刻で取り除くことによって、ビットラインに沿って隣接したセル間の浮遊ゲートを互いに分離させる。即ち、前記浮遊ゲート用の第１導電層１１０は図１１Ｂに示したように、セルのアクティブ領域とフィールド領域の一部領域を覆い、前記フィールド酸化膜１０６の一部領域から分離されてビットライン方向に伸長されるパターンに形成される。この際、前記第１導電層１１０はビットラインと平行な複数のソースアクティブ領域とフィールド領域の一部にも前記セルと同一なパターンで形成される。さらに、周辺回路領域では前記第１導電層１１０をフォトレジストパターン（図示せず）でマスキングして残したり、或いは完全に取り除く。
【００７５】
次いで、前記結果物の上部に浮遊ゲートとコントロールゲートを絶縁させるための層間誘電膜１１２として、例えばＯＮＯ(oxide/nitrid/oxide)膜を形成する。即ち、前記第１導電層１０４を酸化させて約１００Å厚さの第１酸化膜を成長させた後、その上に約１３０Å厚さの窒化膜を蒸着し、前記窒化膜を酸化させて４０Å程度の厚さの第２酸化膜を成長させることによって、ＯＮＯよりなる層間誘電膜１１２を形成する。好ましくは、前記層間誘電膜１１２は酸化膜に換算して１３０〜１８０Å程度の厚さを有するよう形成する。
【００７６】
図１２Ａ及び図１２Ｂは周辺回路領域の層間誘電膜１１２及び第１導電層１１０を取り除く段階を示す。前記のように、層間誘電膜１１２の形成された結果物の上部に周辺回路領域をオープンさせるようフォトレジストパターン１１３を形成する。次いで、露出された周辺回路領域の層間誘電膜１１２及び第１導電層１１０を乾式食刻で順に取り除く。そして、残っている絶縁膜、即ちセルの第１ゲート絶縁膜１０８を基板１００の損傷を考慮して湿式食刻で取り除く。この際、周辺回路領域の第１導電層１１０を前記図１１の段階で食刻した場合には前記層間誘電膜１１２を取り除く時、その下部の絶縁膜、セルの第１ゲート絶縁膜１０８が取り除かれる。
【００７７】
通常、前記食刻工程時、セルアレイ領域はフォトレジストパターンでマスキングするが、本発明ではソースライン領域を限定して前記ソースライン領域を覆っている層間誘電膜１１２、第１導電層１１０及び第１ゲート絶縁膜１０８を取り除く。
【００７８】
ここで、前記層間誘電膜１１２及び第１導電層１１０を食刻する工程を完了した後、周辺回路トランジスタやセル領域のソース選択トランジスタのスレッショルド電圧を調節するためにｐ型不純物をイオン注入する段階をさらに施しても良い。
【００７９】
図１３は第２及び第３ゲート酸化膜１１６、１１８と第２導電層１１４を形成する段階を示す。前記のように周辺回路領域及びソースライン領域の層間誘電膜１１２、第１導電層１１０及び第１ゲート絶縁膜１０８を取り除いた後、露出されたアクティブ領域（即ち、周辺回路アクティブ領域とソースアクティブ領域）に酸化膜を成長させる。その結果、周辺回路トランジスタの形成されるアクティブ領域には第２ゲート酸化膜１１６が形成され、セルのソース選択トランジスタの形成されるアクティブ領域には第３ゲート酸化膜１１８が形成される。
【００８０】
ここで、前記第２ゲート酸化膜１１６の厚さは周辺回路トランジスタの駆動能力によって決定する。即ち、動作電圧が５Ｖ以下の場合には１００〜１６０Å程度の厚さに第２ゲート酸化膜１１６を形成し、動作電圧が１０Ｖ以上の場合には２００〜４００Å程度の厚さに第２ゲート酸化膜１１６を形成する。さらに、必要に応じて前記全ての電圧を用いる場合には少なくとも二回の酸化工程を用いて多数の厚さを有する第２ゲート酸化膜１１６を形成し得る。即ち、厚いゲート酸化膜を形成するために露出されたアクティブ領域に厚い第１酸化膜を形成した後、薄いゲート酸化膜が要求される周辺回路のアクティブ領域を写真工程で露出して成長された第１酸化膜を取り除く。次いで、前記第１酸化膜より薄い第２酸化膜を成長させると、第１酸化膜と第２酸化膜とが合わせられた厚いゲート酸化膜領域と第２酸化膜よりなる薄いゲート酸化膜領域が完成される。この際、ソース選択トランジスタの第３ゲート酸化膜１１８はセルのトンネル酸化膜として提供される第１ゲート絶縁膜１０８と同一又は厚く形成することが好ましい。これは、セルのプログラム又は消去動作時前記セルで発生するＦ−Ｎトンネリングのような電子の出入をソースライン領域では発生させないためである。
【００８１】
次いで、前記結果物の上部にコントロールゲートとして用いられる第２導電層１１４として、例えばｎ+ 型にドーピングされたポリシリコン層とタングステンシリサイド（ＷＳｉx ) 、チタンシリサイド（ＴｉＳｉx ) のような金属シリサイド層を順に積層してポリサイド層を形成する。次いで、前記第２導電層１１４の上部に酸化膜、窒化膜又はこれらの複合膜よりなる絶縁膜を２０００〜４０００Å程度の厚さに蒸着してキャッピング層１１５を形成する。
【００８２】
図１４Ａ及び図１４Ｂはセルのコントロールゲート１１４ａ及び周辺回路領域のゲート１１４ｂを形成する段階を示す。前記のようにキャッピング層１１５を形成した後、写真工程を通じてセルアレイのワードラインパターン及び周辺回路領域のゲートパターンを形成するためのフォトレジストパターン１１９を形成する。次いで、前記フォトレジストパターン１１９を食刻マスクとして用いて露出されたキャッピング層１１５及び第２導電層１１４を食刻する。この時、高い前記フォトレジストパターン１１９の高さによってパターンが密集された領域に食刻ガスが均一に供給されないのを防止するために、露出されたキャッピング層１１５を食刻した後、前記フォトレジストパターン１１９を取り除き、前記フォトレジストパターン１１９より薄いキャッピング層１１５を食刻マスクとして用いて露出された第２導電層１１４を食刻しても良い。この結果、セルアレイ領域にはコントロールゲート１１４ａが形成され、周辺回路領域には第２導電層よりなる単層ゲート１１４ｂが形成される。そして、ソースアクティブ領域には第２導電層よりなる単層構造のソース選択ゲート１１４ｃが形成される。
【００８３】
図１５Ａ及び図１５Ｂはセルの積層ゲートを形成する段階を示す。前記のように、周辺回路領域のゲート１１４ｂを形成した後、写真工程を通じて周辺回路領域とセルアレイ内のソースアクティブ領域をフォトレジストパターン１２１でマスキングする。次いで、セルアレイ内の露出されたキャッピング層１１５を食刻マスクとし、層間誘電膜１１２及び第１導電層１１０を連続的に取り除くことによって、浮遊ゲート１１０ａとコントロールゲート１１４ａとよりなるセルの積層ゲートを形成する。
【００８４】
本発明では、積層ゲート構造のセルアレイ内にＭＯＳ型の単層ゲート構造を有するソース選択トランジスタを形成するための食刻工程時、前記ソース選択トランジスタのアクティブ領域が露出されない。従って、前記ソース選択トランジスタのアクティブ領域が食刻工程によって損傷されない。
【００８５】
図１６は第１及び第２ソース／ドレイン領域１２０，１２２と金属層１２７を形成する段階を示す。前記のようにセルの積層ゲート１１０ａ，１１４ａ及びソース選択トランジスタのゲート１１４ｃを形成した後、ｎ型不純物のイオン注入工程を通じてセルアレイの第１ソース／ドレイン領域１２０を通常の単一接合(Single Diffusion:SD）構造やＤＤ接合構造で形成する。又は、前記第１ソース／ドレイン領域１２０の一つの領域のみをＤＤ接合構造で形成しても良い。
【００８６】
この際、ソースアクティブ領域は前記イオン注入工程時フォトレジストパターン１２１でマスキングされているため、前記ｎ型不純物がイオン注入されなく、既に形成されている周辺回路領域の構造物パターンによってソース選択トランジスタの露出されたソース／ドレイン領域に前記セルと異なる形態の接合構造、例えばＬＤＤ構造を形成することができる。さらに、前記ソース選択トランジスタのソース／ドレイン用の不純物イオン注入を周辺回路トランジスタのソース／ドレイン１２２用の不純物イオン注入と同時に行っても良い。
【００８７】
前述したように、ソース／ドレインイオン注入工程を施した後、結果物の上部に絶縁層１２４として、例えば高温酸化膜(high temperature oxide:HTO)とＢＰＳＧ(boronphosphosilicate glass)膜を各々１０００Åと５０００Åの厚さで形成する。次いで、９００℃でリフロー工程を行って前記ＢＰＳＧ膜を平坦化した後、写真食刻工程を通じて前記絶縁層１２４を食刻して金属コンタクト１２５を形成する。好ましくは、前記金属コンタクト１２５はセルのドレイン領域を露出させるビットラインコンタクト１２８（図８）である。
【００８８】
次いで、前記金属コンタクト１２５の形成された結果物の上部に金属層１２７を形成し、写真食刻工程を通じて前記金属層１２７をパタニングする。その結果、ビットラインコンタクトを通じてセルのドレイン領域に連結されるビットラインが形成される。ここで、前記金属層１２７は金属シリサイドやポリサイドより形成し得る。
【００８９】
次いで、多層配線を要する場合、金属コンタクト及び金属層の形成工程をさらに施した後、結果物の上部に保護層を形成してＮＯＲ型フラッシュメモリ装置を完成する。
【００９０】
以上のように、本発明の思想による好適な一実施例にあげて説明してきたが、本発明の技術的な思想を外れない範囲内では、多様な変化及び変形が実施可能で有るということは、通常な知識を有する者ならば自明に分かるであろう。
【００９１】
【発明の効果】
以上から述べてきたように、本発明によるＮＯＲ型フラッシュメモリセルによれば、読取り、ポストプログラム及びプログラム動作時、非選択ワードラインに基準電圧（例えば、０Ｖ）を印加し、前記非選択ワードラインのうち、選択セルとソースアクティブ領域を共有する一本のワードラインにネガティブ電圧を印加する。即ち、選択セルとソースアクティブ領域を共有しない非選択セルは、ポジティブスレッショルド電圧（＋Ｖｔｈ）を有するソース選択トランジスタを用いて、プログラム動作時０Ｖのワードライン電圧のみで望まない電流経路を取り除き、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインにはネガティブ電圧を印加して電流経路を取り除く。
【００９２】
従って、ソース選択トランジスタを用いる既存のセルアレイと同一なセル面積を保つ上で、過度消去を防止し得る。
【図面の簡単な説明】
【図１】 従来の方法によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図である。
【図２】 図１に示したセルアレイの等価回路図である。
【図３】 図１に示したセルアレイにおいて、単位セルの垂直断面図である。
【図４】 従来の他の方法の第１実施例によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図である。
【図５】 図４に示したセルアレイの等価回路図である。
【図６】 従来の他の方法の第２実施例によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図である。
【図７】 （Ａ）は、図４のａ−ａ’線に沿う垂直断面図、（Ｂ）は、ｂ−ｂ’線に沿う垂直断面図、（Ｃ）は、ｃ−ｃ’線に沿う垂直断面図である。
【図８】 本発明によるＮＯＲ型フラッシュメモリセルアレイのレイアウト図である。
【図９】 図８に示したセルアレイの等価回路図である。
【図１０】 本発明によるＮＯＲ型フラッシュメモリセルアレイのソースアクティブ領域及びソースラインのレイアウト図である。
【図１１】 （Ａ）は、図８に示したセルアレイの製造方法を説明するための垂直断面図、（Ｂ）は、図８に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図１２】 （Ａ）は、図８に示したセルアレイの製造方法を説明するための垂直断面図、（Ｂ）は、図８に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図１３】 図８に示したセルアレイの製造方法を説明するための垂直断面図である。
【図１４】 （Ａ）は、図８に示したセルアレイの製造方法を説明するための垂直断面図、（Ｂ）は、図８に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図１５】 （Ａ）は、図８に示したセルアレイの製造方法を説明するための垂直断面図、（Ｂ）は、図８に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図１６】 図８に示したセルアレイの製造方法を説明するための垂直断面図である。
【符号の説明】
１００…半導体基板
１０２…ｎ型ウェル
１０４…ポケットｐ型ウェル
１０６…フィールド酸化膜
１０８…第１ゲート絶縁膜
１１０…第１導電層
１１２…層間誘電膜
１１４…第２導電層
１１５…キャッピング層
１１６…第２ゲート酸化膜
１１８…第３ゲート酸化膜
１２０…第１ソース／ドレイン領域
１２２…第２ソース／ドレイン領域
１２４…絶縁層
１２５…金属コンタクト
１２６…ソースアクティブ領域
１２７…金属層
１２８…ビットラインコンタクト
Claims (11)
- 一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインとの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインとの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置の作動方法において、前記セルの浮遊ゲートに電子を注入するプログラム動作時、選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加してセル電流を発生する段階と、
前記セル電流を発生するときに、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインには他の非選択セルのワードラインに印加される基準電圧より低い電圧を印加する段階とを具備することを特徴とする不揮発性メモリ装置の作動方法。 - 前記基準電圧は０Ｖ又はグラウンド電圧であり、前記基準電圧より低い電圧はネガティブ電圧であることを特徴とする請求項１に記載の不揮発性メモリ装置の作動方法。
- 前記プログラム動作時、選択セルのワードラインに前記ソース選択トランジスタのスレッショルド電圧より高い電圧を印加することを特徴とする請求項１に記載の不揮発性メモリ装置の作動方法。
- 前記プログラム動作時、前記ソースラインを先充電する段階をさらに具備することを特徴とする請求項１に記載の不揮発性メモリ装置の作動方法。
- 前記セルの浮遊ゲートにプログラム動作時より少ない電子を注入するポストプログラム動作をさらに具備し、前記ポストプログラム動作時、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインに他の非選択セルのワードラインに印加する電圧より低いネガティブ電圧を印加することを特徴とする請求項１に記載の不揮発性メモリ装置の作動方法。
- 前記ポストプログラム動作時、選択セルのワードラインに前記ソース選択トランジスタのスレッショルド電圧より高い電圧を印加することを特徴とする請求項５に記載の不揮発性メモリ装置の作動方法。
- 前記ポストプログラム動作時、前記ソースラインを先充電する段階をさらに具備することを特徴とする請求項５に記載の不揮発性メモリ装置の作動方法。
- 前記ソース選択トランジスタの初期スレッショルド電圧を前記セルの初期スレッショルド電圧より低くすることを特徴とする請求項１に記載の不揮発性メモリ装置の作動方法。
- 一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインとの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインとの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置の作動方法において、前記セルの読取り動作時、選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加する段階と、
前記選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加するときに、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインには他の非選択セルのワードラインに印加される基準電圧より低い電圧を印加する段階とを具備することを特徴とする不揮発性メモリ装置の作動方法。 - 前記基準電圧は０Ｖ又はグラウンド電圧であり、前記基準電圧より低い電圧はネガティブ電圧であることを特徴とする請求項９に記載の不揮発性メモリ装置の作動方法。
- 前記読取り動作時、選択セルのワードラインに前記ソース選択トランジスタのスレッショルド電圧より高い電圧を印加することを特徴とする請求項９に記載の不揮発性メモリ装置の作動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970080524A KR100295150B1 (ko) | 1997-12-31 | 1997-12-31 | 비휘발성메모리장치의동작방법과상기동작을구현할수있는장치및그제조방법 |
| KR97P80524 | 1997-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11204763A JPH11204763A (ja) | 1999-07-30 |
| JP3856064B2 true JP3856064B2 (ja) | 2006-12-13 |
Family
ID=19530344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18094498A Expired - Fee Related JP3856064B2 (ja) | 1997-12-31 | 1998-06-26 | 不揮発性メモリ装置の作動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5943262A (ja) |
| JP (1) | JP3856064B2 (ja) |
| KR (1) | KR100295150B1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492675B1 (en) * | 1998-01-16 | 2002-12-10 | Advanced Micro Devices, Inc. | Flash memory array with dual function control lines and asymmetrical source and drain junctions |
| US6255155B1 (en) * | 1998-04-23 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Nonvolatile memory and method for fabricating the same |
| KR100507690B1 (ko) * | 1998-12-23 | 2005-10-26 | 주식회사 하이닉스반도체 | 플래쉬 이이피롬 셀 어레이 구조 |
| US6515507B1 (en) * | 1999-07-01 | 2003-02-04 | Altera Corporation | Control pin for specifying integrated circuit voltage levels |
| IT1313155B1 (it) * | 1999-08-05 | 2002-06-17 | St Microelectronics Srl | Flusso di processo per la realizzazione di memorie non volatili conrimozione differenziata dell'ossido sacrificale |
| JP3563310B2 (ja) * | 1999-10-18 | 2004-09-08 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
| US6509604B1 (en) * | 2000-01-26 | 2003-01-21 | Advanced Micro Devices, Inc. | Nitridation barriers for nitridated tunnel oxide for circuitry for flash technology and for LOCOS/STI isolation |
| US6363014B1 (en) | 2000-10-23 | 2002-03-26 | Advanced Micro Devices, Inc. | Low column leakage NOR flash array-single cell implementation |
| KR100375232B1 (ko) * | 2001-03-20 | 2003-03-08 | 삼성전자주식회사 | 비휘발성 메모리 소자의 제조방법 |
| JP4907011B2 (ja) * | 2001-04-27 | 2012-03-28 | 株式会社半導体エネルギー研究所 | 不揮発性メモリとその駆動方法、及び半導体装置 |
| US6449188B1 (en) | 2001-06-19 | 2002-09-10 | Advanced Micro Devices, Inc. | Low column leakage nor flash array-double cell implementation |
| US6953730B2 (en) | 2001-12-20 | 2005-10-11 | Micron Technology, Inc. | Low-temperature grown high quality ultra-thin CoTiO3 gate dielectrics |
| US6804136B2 (en) * | 2002-06-21 | 2004-10-12 | Micron Technology, Inc. | Write once read only memory employing charge trapping in insulators |
| US7193893B2 (en) | 2002-06-21 | 2007-03-20 | Micron Technology, Inc. | Write once read only memory employing floating gates |
| US6970370B2 (en) * | 2002-06-21 | 2005-11-29 | Micron Technology, Inc. | Ferroelectric write once read only memory for archival storage |
| US7154140B2 (en) * | 2002-06-21 | 2006-12-26 | Micron Technology, Inc. | Write once read only memory with large work function floating gates |
| US6888739B2 (en) * | 2002-06-21 | 2005-05-03 | Micron Technology Inc. | Nanocrystal write once read only memory for archival storage |
| US6996009B2 (en) | 2002-06-21 | 2006-02-07 | Micron Technology, Inc. | NOR flash memory cell with high storage density |
| US7221586B2 (en) * | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide nanolaminates |
| US7221017B2 (en) * | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide-conductor nanolaminates |
| US7847344B2 (en) * | 2002-07-08 | 2010-12-07 | Micron Technology, Inc. | Memory utilizing oxide-nitride nanolaminates |
| KR100476928B1 (ko) * | 2002-08-14 | 2005-03-16 | 삼성전자주식회사 | 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이 |
| DE10241990B4 (de) * | 2002-09-11 | 2006-11-09 | Infineon Technologies Ag | Verfahren zur Strukturierung von Schichten auf Halbleiterbauelementen |
| KR100500456B1 (ko) * | 2003-08-13 | 2005-07-18 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 |
| US7283398B1 (en) * | 2004-05-04 | 2007-10-16 | Spansion Llc | Method for minimizing false detection of states in flash memory devices |
| WO2006001058A1 (ja) * | 2004-06-25 | 2006-01-05 | Spansion Llc | 半導体装置及びソース電圧制御方法 |
| JP2006041174A (ja) * | 2004-07-27 | 2006-02-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR100669342B1 (ko) * | 2004-12-21 | 2007-01-16 | 삼성전자주식회사 | 낸드 플래시 메모리 장치의 프로그램 방법 |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| KR100684198B1 (ko) | 2005-09-16 | 2007-02-20 | 삼성전자주식회사 | 소스 스트래핑 라인이 구비된 반도체 장치 |
| JP5065594B2 (ja) * | 2005-12-23 | 2012-11-07 | 株式会社東芝 | 半導体記憶装置 |
| US7709402B2 (en) | 2006-02-16 | 2010-05-04 | Micron Technology, Inc. | Conductive layers for hafnium silicon oxynitride films |
| KR100719382B1 (ko) | 2006-04-10 | 2007-05-18 | 삼성전자주식회사 | 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자 |
| JP4768557B2 (ja) * | 2006-09-15 | 2011-09-07 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| WO2008047416A1 (fr) * | 2006-10-18 | 2008-04-24 | Spansion Llc | Circuit de détection de tension |
| US7672175B2 (en) * | 2008-01-11 | 2010-03-02 | Qualcomm Incorporated | System and method of selectively applying negative voltage to wordlines during memory device read operation |
| KR101052869B1 (ko) * | 2008-04-18 | 2011-07-29 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그의 제조방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| US4888734A (en) * | 1987-12-30 | 1989-12-19 | Elite Semiconductor & Systems Int'l., Inc. | EPROM/flash EEPROM cell and array configuration |
| JP2856811B2 (ja) * | 1990-01-30 | 1999-02-10 | 株式会社東芝 | 不揮発性半導体メモリ装置の製造方法 |
| JP3004043B2 (ja) * | 1990-10-23 | 2000-01-31 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| EP0676816B1 (en) * | 1994-03-28 | 2001-10-04 | STMicroelectronics S.r.l. | Flash - EEPROM memory array and biasing method thereof |
| US5491657A (en) * | 1995-02-24 | 1996-02-13 | Advanced Micro Devices, Inc. | Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells |
| JP3878681B2 (ja) * | 1995-06-15 | 2007-02-07 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| KR0170714B1 (ko) * | 1995-12-20 | 1999-03-30 | 김광호 | 낸드형 플래쉬 메모리 소자 및 그 구동방법 |
| US5790456A (en) * | 1997-05-09 | 1998-08-04 | Advanced Micro Devices, Inc. | Multiple bits-per-cell flash EEPROM memory cells with wide program and erase Vt window |
-
1997
- 1997-12-31 KR KR1019970080524A patent/KR100295150B1/ko not_active IP Right Cessation
-
1998
- 1998-06-26 JP JP18094498A patent/JP3856064B2/ja not_active Expired - Fee Related
- 1998-10-28 US US09/181,248 patent/US5943262A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5943262A (en) | 1999-08-24 |
| JPH11204763A (ja) | 1999-07-30 |
| KR19990060302A (ko) | 1999-07-26 |
| KR100295150B1 (ko) | 2001-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3856064B2 (ja) | 不揮発性メモリ装置の作動方法 | |
| EP0555039B1 (en) | Alternate source virtual ground flash EPROM cell array | |
| US5568421A (en) | Semiconductor memory device on which selective transistors are connected to a plurality of respective memory cell units | |
| US5824583A (en) | Non-volatile semiconductor memory and method of manufacturing the same | |
| US5422844A (en) | Memory array with field oxide islands eliminated and method | |
| JP3055426B2 (ja) | 分離トランジスタを有するｅｅｐｒｏｍセルとその製造・動作方法 | |
| US5483484A (en) | Electrically erasable programmable read-only memory with an array of one-transistor memory cells | |
| US5150179A (en) | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same | |
| US6847556B2 (en) | Method for operating NOR type flash memory device including SONOS cells | |
| US6114724A (en) | Nonvolatile semiconductor memory cell with select gate | |
| KR100219331B1 (ko) | 비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산방법 | |
| US20080258205A1 (en) | Non-volatile semiconductor memory device | |
| KR20020092114A (ko) | 드레인 턴온 현상과 과잉 소거 현상을 제거한 ｓｏｎｏｓ셀, 이를 포함하는 불휘발성 메모리 장치 및 그 제조방법 | |
| US7209389B2 (en) | Trap read only non-volatile memory (TROM) | |
| KR100598107B1 (ko) | 비휘발성 메모리 소자 및 그 형성 방법 | |
| JP3060680B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH11186419A (ja) | 不揮発性半導体記憶装置 | |
| JPH1187660A (ja) | 不揮発性半導体記憶装置 | |
| US6914826B2 (en) | Flash memory structure and operating method thereof | |
| US6424002B1 (en) | Transistor, transistor array and non-volatile semiconductor memory | |
| US5355332A (en) | Electrically erasable programmable read-only memory with an array of one-transistor memory cells | |
| US7088623B2 (en) | Non-volatile memory technology suitable for flash and byte operation application | |
| JPH1126620A (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 | |
| US6839278B1 (en) | Highly-integrated flash memory and mask ROM array architecture | |
| US20060226467A1 (en) | P-channel charge trapping memory device with sub-gate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060502 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060802 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060829 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060905 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |