DE10241990B4 - Verfahren zur Strukturierung von Schichten auf Halbleiterbauelementen - Google Patents

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Abstract

Verfahren zur Strukturierung einer Schicht auf einer Oberseite eines Halbleiterbauelementes, bei dem eine zu strukturierende Schicht auf die Oberseite aufgebracht wird,
auf diese Schicht eine Strukturschicht (9) aufgebracht wird, die Strukturschicht (9) unter Verwendung einer Maske strukturiert wird,
unter Verwendung der strukturierten Strukturschicht (9) als Maske die zu strukturierende Schicht teilweise entfernt und auf diese Weise strukturiert wird,
vor dem Aufbringen der zu strukturierenden Schicht die Oberseite derart uneben ausgebildet wird, dass sie in vorgesehenen Bereichen niedriger ist als in den übrigen Bereichen, die Strukturschicht (9) in unterschiedlicher Dicke aufgebracht wird, um die Oberseite zumindest weitgehend zu planarisieren, und
die Strukturschicht (9) unter Verwendung eines Ätzmittels und eines Ätzprozesses strukturiert wird, mit denen schräge Flanken zur Ausbildung von sich in die Tiefe verjüngenden Öffnungen erzeugt werden.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Strukturierung von Schichten auf Halbleiterbauelementen, insbesondere von Wortleitungen bei Charge-Trapping-Halbleiterspeichern wie NROM-Halbleiterspeichern, bei denen vergrabene Bitleitungen mit zwischen den Wortleitungen angeordneten Bitleitungskontakten versehen werden.
  • Charge-Trapping-Speicherzellen, insbesondere SONOS- und NROM-Speicher (zum Beispiel US 5,768,192 , US 6,011,725 und WO 99/60631), besitzen als Gate-Dielektrikum eine Speicherschichtfolge, in der eine eigentliche Speicherschicht zwischen Begrenzungsschichten angeordnet ist. Diese Speicherschichtfolge kann z. B. bei Halbleiterspeichern in Silizium eine Oxid-Nitrid-Oxid-Schichtfolge sein. Die Speicherschicht, insbesondere die Nitrid-Schicht, ist für das Trapping von Channel-Hot-Electrons (CHE), d. h. von in dem Kanalbereich beschleunigten Elektronen, vorgesehen. Durch diesen Einfang von Elektronen, die durch die untere Begrenzungsschicht tunneln, kann am Rand des Source-Bereiches und am Rand des Drain-Bereiches je ein Bit programmiert werden.
  • Bei einer zeilen- und spaltenweisen Anordnung von Charge-Trapping-Speicherzellen als Halbleiterspeicher werden die Source-/Drain-Bereiche spaltenweise durch im Abstand parallel zueinander angeordnete Bitleitungen elektrisch leitend miteinander verbunden, die als vergrabene Bitleitungen durch in das Halbleitermaterial eingebrachte Dotierstoffe ausgebildet sind. Zwischen diesen vergrabenen Bitleitungen und den quer dazu ebenfalls im Abstand und parallel zueinander angeordneten Wortleitungen sind elektrische Isolationen, vorzugsweise Oxidschichten, vorgesehen. Zwischen den Wortleitungen werden in bestimmten, geeignet vorgegebenen Abständen Bitleitungskontakte zur oberseitigen Kontaktierung der vergrabenen Bitleitung angebracht.
  • Die Programmierung eines Charge-Trapping-Halbleiterspeichers geschieht vorzugsweise mit elektrischen Spannungen von typisch etwa 12 Volt zwischen einer jeweiligen Wortleitung und einer Bitleitung. Der Einsatz derart hoher Spannungen erfordert ausreichend dicke und durchbruchfeste Dielektrika als Isolation zwischen den Wortleitungen und den Bitleitungen. Eine in dieser Hinsicht kritische Stelle ist der vorzugsweise selbstjustiert ausgebildete Bitleitungskontakt, der zwischen den bereits hergestellten Wortleitungen hindurch in das zwischen den Wortleitungen vorhandene Isolationsmaterial geätzt wird.
  • Die Anforderungen an den Herstellungsprozess steigen mit zunehmender Miniaturisierung der Strukturen, da auch die Schichtdicken der Isolationsschichten kleiner hergestellt werden. Bei der maßstabsgetreuen Verkleinerung (shrinkage) des Halbleiterspeichers wird allerdings die elektrische Spannung zum Programmieren der Zellen nicht entsprechend verringert. Um eine ausreichende elektrische Isolation der Bitleitungskontakte von den Wortleitungen zu ermöglichen, können die Wortleitungen mit variabler Breite ausgebildet sein (so genannte wiggled wordlines). An den Stellen, an denen Bitleitungskontakte vorgesehen sind, wird die Wortleitung schmaler ausgebildet als in den übrigen Abschnitten. Dadurch, dass zwei zueinander benachbarte Wortleitungen über einer Bitleitung schmaler ausgebildet sind, ist der vorhandene Zwischenraum verbreitert, so dass an dieser Stelle die Bitleitung mit einem Kontakt größeren Durchmessers bei gleichzeitig stärkerer umgebender elektrischer Isolierung versehen werden kann.
  • Die Strukturierung derartiger Wortleitungen geschieht typischerweise unter Verwendung einer dielektrischen Antireflexionsschicht, z. B. aus SiON, auf die ein Fotolack aufge bracht wird. Der Lack wird lithographisch strukturiert, so dass die Wortleitungen mittels reaktiven Ionenätzens unter Verwendung der so erzeugten Maske strukturiert werden können.
  • In der US 6 069 069 ist ein Verfahren zur Planarisierung von Halbleiterbauelementen mittels einer aufgeschleuderten Polymerschicht beschrieben. Das aufgeschleuderte Polymer zerfließt und planarisiert die Unebenheiten der Oberfläche zumindest teilweise, wobei jedoch feinere Strukturen nicht ausreichend benetzt werden. Zu deren Schutz in einem nachfolgenden planarisierenden Ätzschritt wird daher zuvor eine Nitridschicht als Ätzstoppschicht aufgebracht.
  • In der EP 1 263 051 A1 ist ein Anordnung von Bitleitungskontakten in einem Speicherzellenfeld beschrieben. Daraus ist die Struktur eines Speicherzellenfeldes mit den eingangs beschriebenen Charge-Trapping-Speicherzellen zu entnehmen. Die Bitleitungen sind mit gleichmäßiger Breite ausgebildet.
  • Ein Speicherzellenfeld mit Charge-Trapping-Speicherzellen war ebenfalls aus der US 5 168 334 bekannt. Die Bitleitungen sind hierbei ebenfalls mit gleichmäßiger Breite ausgebildet.
  • In der US 6 288 942 B1 ist ein nicht-flüchtiger Halbleiterspeicher beschrieben, bei dem Bitleitungen und Bitleitungskontakte zwischen schrägen Flanken einer oberseitigen Struktur aufgebracht sind.
  • In der US 5 943 262 ist ein nicht-flüchtiger Halbleiterspeicher beschrieben, bei dem oberseitige Bitleitungen und Source-Leitungen im Bereich der Kontakte breiter ausgebildet sind als in dazwischen vorhandenen Abschnitten.
  • In der US 5 953 250 A ist ein Flash-Speicher beschrieben, bei dem die Wortleitungen neben den Bitleitungskontakten vorhandene Abschnitte aufweisen, in denen die Breite der Wortleitungen so gegenüber den restlichen Anteilen der Wortleitungen vermindert ist, dass verbreiterte Zwischenräume zwischen zueinander benachbarten Wortleitungen vorhanden sind.
    •
  • Aufgabe der vorliegenden Erfindung ist es, eine vereinfachte Möglichkeit anzugeben, Schichten auf Halbleiterbauelementen zu strukturieren, die es ferner ermöglicht, Bitleitungskontakte eines Halbleiterspeichers trotz geringer Abmessungen zwischen den Wortleitungen anzubringen.
  • Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Bei diesem Verfahren wird eine Oberseite des Halbleiterbauelementes derart uneben ausgebildet, dass die Oberseite in denjenigen Bereichen etwas erhaben ist, in denen die Anteile der zu strukturierenden Schicht etwas breiter hergestellt werden sollen. Die zu strukturierende Schicht wird aus dem dafür vorgesehenen Material zunächst ganzflächig aufgebracht. Darauf wird eine im Folgenden als Strukturschicht bezeichnete Schicht mit planarisierenden Beschichtungseigenschaften aufgebracht, in der eine Maske zur Strukturierung der zu strukturierenden Schicht ausgebildet wird. Die Dicke dieser Schicht wird so gewählt, dass im Anschluss an das Aufbringen dieser Schicht die Oberseite im Wesentlichen eingeebnet ist. In den Bereichen, in denen zuvor die Oberseite des Halbleiterbauelementes etwas erhaben war, ist daher diese Strukturschicht dünner vorhanden als in den übrigen Bereichen, in denen die Oberseite des Halbleiterbauelementes etwas tiefer angeordnet war.
  • Unter Verwendung einer strukturierten Lackmaske wird die Strukturschicht zu einer zum Ätzen der zu strukturierenden Schicht vorgesehenen Maske ausgebildet. Das geschieht durch ein Ätzmittel und einen Ätzprozess, mit denen schräge Flanken zur Ausbildung von sich in die Tiefe verjüngenden Öffnungen erzeugt werden. Je tiefer geätzt wird, um so mehr werden daher die Abmessungen des unteren Teils der geätzten Öffnung im Vergleich zu deren Abmessungen an der Oberseite verringert. Daraus ergibt sich, dass die zu strukturierende Schicht durch den Ätzprozess der Strukturschicht schließlich in denjenigen Bereichen in besonders schmalen Öffnungen freigelegt wird, wo die Strukturschicht besonders dick hergestellt war. In den übrigen Bereichen, in denen die Strukturschicht sehr dünn war, werden breite Öffnungen der Strukturschicht hergestellt. Als Material der Strukturschicht ist eine organische Antireflexionsschicht mit planarisierenden Beschichtungseigenschaften bevorzugt. Zur Ätzung ist insbesondere ein ARC-open-Prozess auf Chlorbasis geeignet.
  • Für eine Anwendung des Verfahrens zur Strukturierung von Wortleitungen variabler Breite ist nur erforderlich, zuvor die Fotolackschicht lithographisch in einer herkömmlichen Weise in gleichmäßig breite parallele Streifen zu strukturieren, wie das auch bei der Herstellung herkömmlicher, gleichmäßig breiter Wortleitungen geschieht. Eine Variation der streifenförmigen Öffnungen in der Strukturschicht ergibt sich durch den Ätzprozess automatisch infolge der unterschiedlichen Dicke der Strukturschicht. Auf diese Weise wird eine Art von Wiggled-Wordlines ausgebildet, ohne dass hierfür eine gesondert entworfene Maske erforderlich wäre. Es ergeben sich somit automatisch die für das Anbringen der Bitleitungskontakte erforderlichen über den vergrabenen Bitleitungen verbreiterten Zwischenräume zwischen den zueinander benachbarten Wortleitungen.
    •
  • Es folgt eine genauere Beschreibung von Beispielen des Verfahrens und damit hergestellter Halbleiterspeicher anhand der 1 und 2.
  • Die 1 zeigt eine Charge-Trapping-Speicherzelle im Querschnitt.
  • Die 2 zeigt eine Anordnung der Wortleitungen und der vergrabenen Bitleitungen im Schema.
  • In der 1 ist im Querschnitt eine Charge-Trapping-Speicherzelle dargestellt. Ein Kanalbereich 1 an einer Oberseite eines Halbleiterkörpers, z. B. eines p-leitenden Siliziumsubstrates, befindet sich zwischen einem Source-Bereich 2 und einem Drain-Bereich 3, die in dem Beispiel durch eine n+-Dotierung ausgebildet sind. Über den Source-/Drain-Bereichen befinden sich Oxidschichten 4, die dafür vorgesehen sind, die Source-/Drain-Bereiche von den Wortleitungen 8 elektrisch zu isolieren. Vergrabene Bitleitungen, die in einer zeilen- und spaltenweisen Anordnung von Speicherzellen die Source-/Drain-Bereiche z. B. spaltenweise miteinander verbinden, verlaufen senkrecht zur Zeichenebene der 1 durch die Source-/Drain-Bereiche. Als Gate-Dielektrikum über dem Kanalbereich 1 ist eine Speicherschichtfolge vorgesehen, die eine untere Begrenzungsschicht 5, eine eigentliche Speicherschicht 6 und eine obere Begrenzungsschicht 7 umfasst. Diese Schichtfolge kann z. B. eine Oxid-Nitrid-Oxid-Schichtfolge sein. Für die Speicherschichtfolge kommen aber auch andere Materialen in Frage, die für die Speicherschichtfolge einer nach Art einer SONOS-Speicherzelle funktionierenden Speicherzelle geeignet sind.
  • Im Querschnitt der 1 ist erkennbar, dass durch das Ausbilden der Oxidschichten 4, die vorzugsweise durch Oxidation des Halbleitermateriales, das dadurch eine Volumenvergrößerung erfährt, hergestellt werden, die Oberseite des Speicherchips über den Source-/Drain-Bereichen höher ist als im Bereich zwischen den Source-/Drain-Bereichen, d. h. in dem von dem Kanalbereich 1 eingenommenen Anteil der Halbleiteroberseite. Das Material, das für die Wortleitungen vorgesehen ist, wird zunächst ganzflächig als Schicht gleichmäßiger Dik ke aufgebracht, so dass auch die Oberfläche dieser Schicht uneben ist. Darauf wird die Strukturschicht 9 aus einem Material abgeschieden, das planarisierende Beschichtungseigenschaften aufweist, so dass nach dem Abscheiden dieses Materiales in einer erforderlichen Mindestdicke die Oberfläche zumindest annähernd eben ausgebildet ist. Über den erhabenen Stellen der Chipoberseite ist diese Strukturschicht 9 daher dünner als zum Beispiel in dem in der 1 in der Mitte dargestellten Bereich, in dem die Chipoberfläche niedriger liegt. Es ergibt sich so ein in der 1 allerdings nicht maßstabsgetreu gezeichneter Unterschied zwischen einer geringsten Dicke 10 und einer größten Dicke 11 dieser Strukturschicht 9.
  • Die Strukturschicht 9 ist vorzugsweise eine organische Antireflexschicht (ARC). Die Strukturschicht wird vorzugsweise so aufgebracht, dass ihre Dicke überall innerhalb eines Wertebereiches liegt, in dem unter Berücksichtigung der optischen Eigenschaften des jeweils gewählten Materiales der Strukturschicht eine von Reflexen von der bedeckten Oberseite nicht beeinträchtigte Belichtung einer zur Strukturierung der Strukturschicht verwendeten Lackmaske gewährleistet ist. Diese Lackmaske wird auf die Strukturschicht 9 aufgebracht und in herkömmlicher Weise in Streifen gleichmäßiger Breite strukturiert, die im Abstand parallel zueinander verlaufen. Die Öffnungen der Lackmaske legen im Wesentlichen die Bereiche der Zwischenräume zwischen den herzustellenden Wortleitungen fest. Die Lackmaske wird verwendet, um die Strukturschicht 9 streifenförmig zu strukturieren. Die verbleibenden Anteile der Strukturschicht, die durch Zwischenräume voneinander getrennt sind, und ggf. Reste der Lackmaske werden dann als Maske zur Strukturierung der Wortleitungen verwendet.
  • Durch die Wahl des Ätzmittels, vorzugsweise eines Ätzmittels, das üblicherweise zur Strukturierung der Antireflexschichten verwendet wird, und eine geeignete Ausführung des Ätzprozesses, z. B. eines ARC-open-Prozesses auf Chlorbasis, wird er reicht, dass die strukturierte Strukturschicht in den Bereichen ihrer größten Dicke an der Basis eine größere Breite des jeweiligen Streifens zwischen den geätzten Öffnungen aufweist als in den Bereichen ihrer geringsten Dicke. Mit der Ätzung der Strukturschicht wird ein schräges Profil in der Strukturschicht erzeugt (tapered etch), wodurch schräge Flanken der verbleibenden Anteile der Strukturschicht gebildet werden. Die dazwischen ausgebildeten Öffnungen verjüngen sich daher in die Tiefe hin. Je tiefer die Ätzung erfolgt, um so schmaler wird die Basis der betreffenden Öffnung. Bei der anschließend durchzuführenden Ätzung der Wortleitungen werden entsprechend dort breitere Spalten geätzt, wo die Strukturschicht dünner aufgebracht war, und umgekehrt. Da die Strukturschicht an denjenigen Stellen, an denen die Source-/Drain-Bereiche und die vergrabenen Bitleitungen angeordnet sind, am dünnsten hergestellt war, werden dort die breitesten Zwischenräume zwischen den Wortleitungen hergestellt. Dort ist dann der meiste Platz für die im späteren Prozessablauf hergestellten Bitleitungskontakte.
  • Zur näheren Erläuterung werde mit k(x) der Quotient aus dem an der Basis der geätzten Öffnung gemessenen waagrechten Abstand der die geätzte Öffnung begrenzenden Flanke von der Position des entsprechenden Randes der Lackmaske und der senkrechten Ätztiefe x bezeichnet. Wenn man annimmt, dass k im Wesentlichen von x unabhängig ist, also k praktisch konstant ist, ergibt sich für die Breite der Basis einer geätzten streifenförmigen Öffnung bei einer Breite d der zugehörigen streifenförmigen Öffnung der Lackmaske ein Wert von d – 2kx. Nimmt man als Beispiel an, dass eine Strukturschicht auf einer vorgegebenen Topographie mit Dicken zwischen xmin = 50 nm und xmax = 200 nm abgeschieden wird und dass der ARC-Open-Prozess einen Taper, d. h. eine schräge Flanke, erzeugt, bei der pro in die Senkrechte geätzten 50 nm Schichtdicke sich die Position der Wand der Öffnung an der Basis waagrecht um jeweils 5 nm verschiebt (k = 0,1), dann wird z. B. eine gleichbleibend d = 100 nm breite Öffnung der Lackmaske in den dünnsten Bereichen der Strukturschicht auf 90 nm (= 100 nm – 2·0,1·50 nm) an der Basis verjüngt, während sie in den Bereichen der größten Schichtdicke der Strukturschicht auf 60 nm (= 100 nm – 2·0,1·200 nm) verjüngt wird. Ein anderes Breitenverhältnis ergibt sich, wenn man den ARC-open-Prozess zum Beispiel so ausführt, dass sich das Profil der Ätzöffnung an jeder Flanke nur um 1 nm in der Waagrechten pro 50 nm senkrechter Ätztiefe verjüngt (k = 0,02). Dann würden sich in dem angegebenen Beispiel an der Basis der Öffnung Spaltenbreiten von 98 nm (= 100 nm – 2·0,02·50 nm) beziehungsweise 92 nm (= 100 nm – 2·0,02·200 nm) einstellen. Wenn die Dicke der Strukturschicht von einem mittleren Wert, der zu einer Planarisierung der Oberfläche bereits ausreicht, ganzflächig gleichmäßig erhöht wird, so ändern sich die Breitenverhältnisse der geätzten Öffnungen in einer nicht proportionalen Weise. Wenn in dem ersten angegebenen Beispiel (k = 0,1) die Strukturschicht z. B. überall um 50 nm dicker aufgebracht wird, so dass die Dicken zwischen xmin = 100 nm und xmax = 250 nm liegen, so ergibt sich ausgehend von einer 100 nm breiten Öffnung der Lackmaske am Boden der geätzten Öffnungen eine Breite von 80 nm (= 100 nm – 2·0,1·100 nm) im Bereich der geringsten Dicke der Strukturschicht beziehungsweise von 50 nm (= 100 nm – 2·0,1·250 nm) im Bereich der größten Dicke der Strukturschicht.
  • Es hat sich in Versuchen mit einem ARC-open-Prozess auf Chlorbasis gezeigt, dass die Breite der Ätzöffnungen bei kurzen Ätzzeiten zunächst zunimmt (r < 0). Nur bei höheren Ätzzeiten tritt der beschriebene gewünschte Effekt auf, dass die Basis der Öffnung schmaler ausgebildet wird als die höher gelegenen Teile des ausätzten Spaltes. Bei längeren Ätzzeiten werden durch die Ätzung entstehende Polymere an den Seitenwänden der geätzten Öffnung angelagert, wodurch der Ätzangriff stärker zur Mitte hin konzentriert wird. Dieser Effekt stellt sich aber offenbar erst nach einer gewissen Mindestätzdauer ein. Kurze Ätzzeiten ermöglichen demgegenüber eine Umkehrung des auftretenden Effektes, so dass die Zwischenräu me zwischen den geätzten Wortleitungen im Bereich größerer Dicke der Strukturschicht größer ausgebildet werden als in den Bereichen geringster Dicke der Strukturschicht.
  • Ein Vorteil der Aufweitung der für die Bitleitungskontakte vorgesehenen Bereiche ist insbesondere die Ätzung eines Kontaktloches mit größerem Durchmesser, so dass die Kontaktwiderstände verringert werden. Zusätzlich kann ein dickerer Isolationsspacer an den Flanken der Wortleitungen abgeschieden werden, wodurch die Isolierung zwischen den Wortleitungen und den Bitleitungen nochmals verbessert wird. Mit dem Verfahren lassen sich Wiggled-Wordlines besonders einfach und kostengünstig herstellen. Es ist möglich, das Verhältnis zwischen den unterschiedlichen Wortleitungsbreiten ohne großen Aufwand zu verändern. Es braucht dazu keine Extramaske hergestellt zu werden. Das Prozessfenster bei der Herstellung der Bitleitungskontakte kann auf einfache Weise vergrößert werden. Ein auf diese Weise ausgebildeter Halbleiterspeicher besitzt Wortleitungen, die neben den Bitleitungskontakten vorhandene Abschnitte aufweisen, in denen die Breite der Wortleitungen so gegenüber den restlichen Anteilen der Wortleitungen vermindert ist, dass verbreiterte Zwischenräume zwischen zueinander benachbarten Wortleitungen vorhanden sind.
  • In der 2 sind die Anordnungen der vergrabenen Bitleitungen 14, hier als verdeckte Konturen gestrichelt eingezeichnet, und der quer dazu verlaufend an der Oberseite angeordneten Wortleitungen 8 in Aufsicht in einem Ausschnitt im Schema dargestellt. Die Abschnitte 12 der Wortleitungen 8, in denen die Breite der Wortleitungen vermindert ist, ergeben größere Zwischenräume zwischen den jeweils zueinander benachbarten Wortleitungen. In einem Teil der verbreiterten Zwischenräume sind Bitleitungskontakte 13 angeordnet, die in der 2 als verdeckte Konturen ebenfalls gestrichelt eingezeichnet sind.
    • 1
    Kanalbereich
    2
    Source-Bereich
    3
    Drain-Bereich
    4
    Oxidschicht
    5
    untere Begrenzungsschicht
    6
    Speicherschicht
    7
    obere Begrenzungsschicht
    8
    Wortleitung
    9
    Strukturschicht
    10
    geringste Dicke
    11
    größte Dicke
    12
    Abschnitt
    13
    Bitleitungskontakt
    14
    vergrabene Bitleitung

Claims (7)

  1. Verfahren zur Strukturierung einer Schicht auf einer Oberseite eines Halbleiterbauelementes, bei dem eine zu strukturierende Schicht auf die Oberseite aufgebracht wird, auf diese Schicht eine Strukturschicht (9) aufgebracht wird, die Strukturschicht (9) unter Verwendung einer Maske strukturiert wird, unter Verwendung der strukturierten Strukturschicht (9) als Maske die zu strukturierende Schicht teilweise entfernt und auf diese Weise strukturiert wird, vor dem Aufbringen der zu strukturierenden Schicht die Oberseite derart uneben ausgebildet wird, dass sie in vorgesehenen Bereichen niedriger ist als in den übrigen Bereichen, die Strukturschicht (9) in unterschiedlicher Dicke aufgebracht wird, um die Oberseite zumindest weitgehend zu planarisieren, und die Strukturschicht (9) unter Verwendung eines Ätzmittels und eines Ätzprozesses strukturiert wird, mit denen schräge Flanken zur Ausbildung von sich in die Tiefe verjüngenden Öffnungen erzeugt werden.
  2. Verfahren nach Anspruch 1 zur Strukturierung von Wortleitungen auf einer Oberseite eines Halbleiterspeichers, bei dem eine für die Wortleitungen (8) vorgesehene Schicht als zu strukturierende Schicht auf die Oberseite aufgebracht wird, auf diese Schicht die Strukturschicht (9) aufgebracht wird, die Strukturschicht (9) unter Verwendung einer Maske so strukturiert wird, dass sie durch Zwischenräume voneinander getrennte Anteile aufweist, die für die herzustellenden Wortleitungen (8) vorgesehene Bereiche abdecken, und unter Verwendung der wie angegeben strukturierten Strukturschicht (9) als Maske die für die Wortleitungen (8) vorgesehene Schicht teilweise entfernt wird, so dass verbleibende Anteile dieser Schicht die Wortleitungen bilden, die Wortleitungen (8) in für Gate-Elektroden von Speicherzellentransistoren vorgesehenen Bereichen breiter ausgebildet werden als in dazwischen vorhandenen Bereichen, indem vor dem Aufbringen der für die Wortleitungen (8) vorgesehenen Schicht die Oberseite derart ausgebildet wird, dass sie in den für die Gate-Elektroden vorgesehenen Bereichen niedriger ist als in den übrigen für die Wortleitungen vorgesehenen Bereichen, und die Strukturschicht (9) in den für die Gate-Elektroden vorgesehenen Bereichen dicker aufgebracht wird als in den übrigen für die Wortleitungen vorgesehenen Bereichen.
  3. Verfahren nach Anspruch 2, bei dem zur Herstellung eines Charge-Trapping-Speichers in Halbleitermaterial vergrabene Bitleitungen (14) hergestellt werden, die jeweils für Speichertransistoren vorgesehene Source-/Drain-Bereiche (2, 3) umfassen und elektrisch leitend miteinander verbinden, vor dem Aufbringen einer als Gate-Dielektrikum und zum Trapping von CHE vorgesehenen Speicherschichtfolge (5, 6, 7) sowie der für die Wortleitungen (8) vorgesehenen Schicht Oxidschichten (4) über den Bitleitungen hergestellt werden, die die Oberfläche des Halbleitermateriales über den Source-/Drain-Bereichen (2, 3) erhöhen, die Strukturschicht (9) so dick aufgebracht wird, dass die Strukturierung der Strukturschicht (9) in einem nachfolgenden Ätzschritt Wortleitungen (8) mit oberhalb der Source-/Drain-Bereiche (2, 3) verminderter Breite liefert, und in dadurch erzeugten Abschnitten (12) verbreiterter Zwischenräume zwischen zueinander benachbarten Wortleitungen Bitleitungskontakte (13) angeordnet werden.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem als Strukturschicht (9) eine organische Antireflexschicht mit planarisierenden Beschichtungseigenschaften aufgebracht wird.
  5. Verfahren nach Anspruch 4, bei dem zum Ätzen der Strukturschicht (9) ein ARC-open-Prozess auf Chlorbasis eingesetzt wird.
  6. Verfahren nach Anspruch 4 oder 5, bei dem die Strukturschicht (9) so aufgebracht wird, dass ihre Dicke überall innerhalb eines Wertebereiches liegt, in dem eine von Reflexen von der bedeckten Oberseite nicht beeinträchtigte Belichtung einer zur Strukturierung der Strukturschicht (9) verwendeten Lackmaske gewährleistet ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die Oberseite vor dem Aufbringen der zu strukturierenden Schicht durch bereichsweises Oxidieren des Halbleitermaterials uneben ausgebildet wird.
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