DE19533165C2 - Verfahren zur Herstellung einer nicht-flüchtigen Speicherzelle mit einer Stapelgateelektrode in einem zellenförmigen Oxidatonsbereich - Google Patents

Verfahren zur Herstellung einer nicht-flüchtigen Speicherzelle mit einer Stapelgateelektrode in einem zellenförmigen Oxidatonsbereich

Info

Publication number
DE19533165C2
DE19533165C2 DE19533165A DE19533165A DE19533165C2 DE 19533165 C2 DE19533165 C2 DE 19533165C2 DE 19533165 A DE19533165 A DE 19533165A DE 19533165 A DE19533165 A DE 19533165A DE 19533165 C2 DE19533165 C2 DE 19533165C2
Authority
DE
Germany
Prior art keywords
layer
thickness
region
oxide layer
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19533165A
Other languages
English (en)
Other versions
DE19533165A1 (de
Inventor
Byung Jin Cho
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of DE19533165A1 publication Critical patent/DE19533165A1/de
Application granted granted Critical
Publication of DE19533165C2 publication Critical patent/DE19533165C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer nicht flüchtigen Speicherzelle einer Stapelgateelektrode in einem zellenförmigen Oxidationsbereich.
Im allgemeinen besteht eine nicht-flüchtige Speichervorrichtung, wie beispielsweise ein Flash-EEPROM aus einer Stapelgateelektrode, einem Sourcegebiet und einem Draingebiet, wobei die Stapelgateelektrode aus einer Tunneloxidschicht, einem Floatinggate, einer dielektrischen Schicht und einem Steuergate gebildet ist. Die nicht flüchtige Speichervorrichtung besitzt eine Programmier- und Löschfunktion. Eine Spannung grösser als 12 V wird an das Steuergate angelegt, um den Programmier- oder Löschvorgang der nicht flüchtigen Speichervorrichtung durchzuführen, wodurch um die Tunneloxidschicht ein starkes elektrisches Feld gebildet wird. Hierbei können elektrische Erscheinungen, wie eine Feldinversion oder ein Durchgreifeffekt in einem peripheren Stromkreisbereich infolge der hohen Spannung auftreten. Bei der Herstellung der Speichervorrichtung werden zwei Verfahren angewandt, um die Feldinversion und den Durchgreifeffekt zu verhindern. Das erste Verfahren ist die Vergrösserung der Dicke der Feldoxidschicht oder des Raumes zwischen eingegrabenen N+ Schichten. Das zweite Verfahren ist die Vergrösserung des kapazitiven Kopplungsverhältnisses zwischen dem Steuergate und dem Floatinggate. Da das erst genannte Verfahren auch die Abmessungen der Speicherzelle vergrössert, wird dadurch der Grad der Integration der Speichervorrichtung herabgesetzt. Dagegen vergrössert das zweite genannte Verfahren die Fläche der Gateelektrode, und verringert es die Dicke der dielektrischen Schicht. Die Abmessung und Zuverlässigkeit der Speicherzelle werden daher verbessert.
Seit kurzem wird ein Verfahren, welches die Zuverlässigkeit der Speicherzelle verbessert, bei der Herstellung einer Halbleitervorrichtung angewandt. Das Verfahren sieht die Bildung eines sog. Spacers an der Seitenwand der Stapelgateelektrode vor. Dieser Spacer wird aus einer CVD- (chemische Abscheidung aus der Gasphase) Oxidschicht oder einer Schicht gebildet, auf der ein CVD-Oxid, ein Nitrid und ein Oxid übereinander angeordnet sind. Hierbei kann jedoch leicht ein durch den Spacer bedingter Verschlechterungseffekt durch einen Programmiervorgang unter Verwendung einer Heiße- Elektroen-Injektion auftreten. Ein Verlust an elektrischer Ladung längs einer Ecke der Gateelektrode entsteht, wodurch das Vermögen der Speicherzelle, Ladung zu speichern, herabgesetzt wird.
Aufgabe der Erfindung ist die Schaffung eines Verfahrens zur Herstellung einer nicht-flüchtigen Speicherzelle mit vergrösserter Datenhalte- oder -speicherzeit. Ferner soll die Überlappungsfläche eines Floatinggates und eines Steuergates vergrössert werden.
Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst. Dabei sind aus der US-A-5019881 grundsätzlich die folgenden Schritte bei der Bildung einer nicht flüchtigen Speicherzelle bekannt: Bildung einer Oxidationsschicht durch Oxidation eines bestimmten Bereiches einer Unterlagenoxidschicht; Ätzen eines freigelegten Bereiches der Oxidationsschicht unter Bildung einer Ausnehmung; Bildung einer Tunneloxidschicht auf einem Siliciumsubstrat, das durch Ätzen der Oxidationsschicht freigelegt wurde; aufeinander folgende Bildung einer ersten leitenden Schicht, einer dielektrischen Schicht und einer zweiten leitenden Schicht auf der erhaltenen Struktur nach der Bildung der Tunneloxidschicht; Bildung einer Stapelgateelektrode durch aufeinander folgendes Mustern der zweiten leitenden Schicht, der dielektrischen Schicht und der ersten leitenden Schicht; und Bildung von Source- und Draingebieten durch Injektion von Dotierungsionen in das Siliciumsubstrat und anschließendes Ausheilen des Siliciumsubstrates.
Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1A bis 1G geschnittene Ansichten zur Darstellung der Schritte bei der Herstellung einer nicht flüchtigen Speicherzelle nach der Erfindung.
In der Zeichnung tragen gleiche Teile die gleichen Bezugszeichen.
Nach Fig. 1A wird ein Unterlagenoxidfilm 3 auf einem eine Feldoxidschicht 2 aufweisenden Siliciumsubstrat 1 mit einer Dicke von 5 bis 10 nm durch eine thermische Oxidation gebildet. Dann wird auf der Unterlagenoxidschicht 3 eine Nitridschicht 4 mit einer Dicke von 50 bis 100 nm gebildet.
Nach Fig. 1B wird ein Fotolack auf der Nitridschicht 4 aufgegeben und der Fotolack dann gemustert, so dass ein Fotolackmuster 5 entsteht. Ein freigelegter Bereich der Nitridschicht 4 wird geätzt, um einen Bereich der Unterlagenoxidschicht 3 freizulegen.
Nach Fig. 1C wird das Fotolackmuster 5 entfernt und wird die Unterlagenoxidschicht 3, die durch Ätzen eines freigelegten Bereiches der Nitridschicht 4 freigelegt wurde, durch eine thermische Oxidation unter Verwendung der verbleibenden Nitridschicht 4 als Oxidationssperre aufgebaut, wodurch eine Oxidationszellenschicht 6 mit einer Dicke von 250 bis 350 nm gebildet wird.
Nach Fig. 1D wird ein freigelegter Bereich der Oxidationszellenschicht 6 durch Ätzen unter Verwendung der verbleibenden Nitridschicht 4 als Ätzsperre geätzt, was eine Ausnehmung an einer zentralen Stelle des Siliciumsubstrates 1 bildet. Gewünscht ist es, den freigelegten Bereich der Oxidationszellenschicht 6 nach einem trockenen Ätzverfahren zu behandeln. Um das Siliciumsubstrat 1 gegen Beschädigung zu schützen, wird jedoch die Oxidationszellenschicht 6 nach dem Trockenätzverfahren nur geätzt, bis die Dicke der Schicht 20 bis 30 nm beträgt, während der Rest nach einem Nassätzverfahren geätzt wird.
Nach Fig. 1E wird auf dem Siliciumsubstrat 1, das durch das Ätzen der Oxidationszellenschicht 6 freigelegt wurde, eine Tunneloxidschicht 7 mit einer Dicke von 8 bis 12 nm vorgesehen, und werden dann nach der Bildung der Tunneloxidschicht 7 eine erste leitende Schicht 8, eine dielektrische Schicht 9 und eine zweite leitende Schicht 10 nacheinander auf der erhaltenen Struktur geschaffen. Sowohl die erste als auch die zweite leitende Schicht 8, 10 werden durch Aufgeben eines Polysiliciums und mittels Injektion eines Dotierungsions, wie beispielsweise POCl3, in das Polysilicium gebildet. Erwünscht wird die Bildung der ersten leitenden Schicht 8 mit einer Dicke von einem Drittel (1/3) der Oxidationszellenschicht 6, d. h. mit einer Dicke von 80 bis 12 nm.
Nach Fig. 1F werden die zweite leitende Schicht 10, die dielektrische Schicht 9 und die erste leitende Schicht 8 nacheinander nach einem fotolithografischen Verfahren unter Verwendung einer Maske für eine Gatelektrode gemustert, was eine Stapelgateelektrode 20 vorsieht, die eine Tunneloxidschicht 7, ein Floatinggate 8A, eine dielektrischen Schicht 9 und ein Steuergate 10A umfasst.
Nach Fig. 1G wird ein Dotierungsion, z. B. Arsen, in das Siliciumsubstrat 1 injiziert und wird dann ein Ausheilprozess vorgenommen, was die Bildung eines Source- und Draingebietes 11 schafft.
Wie beschrieben, wird erfindungsgemäss die Oberfläche des Floatinggates vergrössert, was die Kapazität zwischen dem Floatinggate und dem Steuergate heraufsetzt. Obgleich ferner an das Steuergate eine niedrige Spannung angelegt wird, kann ein Programmier- oder Löschvorgang effektiv durchgeführt werden. Die Wahrscheinlichkeit des Auftretens einer Feldinversion und eines Durchgreifeffektes wird ebenfalls verringert. Eine Spacer induzierte Degradierung tritt nicht auf, da das Floatinggate von einer thermischen Oxidschicht anstelle einer CVD-Oxidschicht umgeben ist. Die Zuverlässigkeit der nicht flüchtigen Speichervorrichtung wird daher verbessert und der Verlust an elektrischer Ladung herabgesetzt, was die Datenrückhalte- oder -speicherzeit verlängert.

Claims (9)

1. Verfahren zur Herstellung einer nicht-flüchtigen Speicherzelle, mit den folgenden Schritten:
aufeinanderfolgende Bildung einer Unterlagenoxidschicht (3) und einer Nitridschicht (4) auf einem Siliciumsubstrat (1) mit einer Feldoxidschicht (2);
Musterung der Nitridschicht (4) dergestalt, dass ein bestimmter Bereich der Unterlagenoxidschicht (3) freigelegt wird;
Bildung eines zellenförmigen Oxidationsschichtbereiches (6) durch Oxidation des bestimmten Bereiches der Unterlagenoxidschicht(3);
Ätzen eines freigelegten Bereiches des zellenförmigen Oxidationsschichtbereiches (6), um eine Ausnehmung zu bilden;
Bildung einer Tunneloxidschicht (7) auf dem Siliciumsubstrat (1), das durch Ätzen des zellenförmigen Oxidationsschichtbereiches (6) freigelegt wurde;
aufeinanderfolgende Bildung einer ersten leitenden Schicht (8), einer dielektrischen Schicht (9) und einer zweiten leitenden Schicht (10) auf der erhaltenen Struktur nach der Bildung der Tunneloxidschicht (7);
Bildung einer Stapelgateelektrode durch aufeinanderfolgendes Mustern der zweiten leitenden Schicht (10), der dielektrischen Schicht (9) und der ersten leitenden Schicht (8); und
Bildung eines Sourcegebietes (11) und eines Draingebietes (11) durch Injektion von Dotierungsionen in das Siliciumsubstrat (1) und anschließendes Ausheilen des Siliciumsubstrates (1).
2. Verfahren nach Anspruch 1, bei dem die Unterlagenoxidschicht (3) auf eine Dicke von 5 bis 10 nm durch einen thermischen Oxidationsprozess gebildet wird.
3. Verfahren nach Anspruch 1, bei dem die Nitridschicht (4) mit einer Dicke von 50 bis 100 nm gebildet wird.
4. Verfahren nach Anspruch 1, bei dem der zellenförmige Oxidationsschichtbereich (6) mit einer Dicke von 250 bis 350 nm durch einen thermischen Oxidationsprozess gebildet wird.
5. Verfahren nach Anspruch 1, bei dem der zellenförmige Oxidationsschichtbereich (6) zunächst durch Ätzen nach einem Trockenätzverfahren bis zu einer Dicke von 20 bis 30 nm und danach die restlich Dicke durch Ätzen nach einem Nassätzverfahren gebildet wird.
6. Verfahren nach Anspruch 1, bei dem die Tunneloxidschicht mit einer Dicke von 8 bis 12 nm gebildet wird.
7. Verfahren nach Anspruch 1, bei dem die Dicke der ersten leitenden Schicht (8) ein Drittel der Dicke des zellenförmigen Oxidationsschichtbereiches (6) beträgt.
8. Verfahren nach Anspruch 1, bei dem die erste leitende Schicht (8) mit einer Dicke von 80 bis 120 nm gebildet wird.
9. Verfahren nach Anspruch 1, bei dem sowohl die erste leitende Schicht (8) als auch die dritte leitende Schicht (10) durch Aufbringen von Polysilicium und Injektion von Dotierungsionen gebildet werden.
DE19533165A 1994-09-08 1995-09-08 Verfahren zur Herstellung einer nicht-flüchtigen Speicherzelle mit einer Stapelgateelektrode in einem zellenförmigen Oxidatonsbereich Expired - Fee Related DE19533165C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940022564A KR0136995B1 (ko) 1994-09-08 1994-09-08 비휘발성메모리셀의제조방법

Publications (2)

Publication Number Publication Date
DE19533165A1 DE19533165A1 (de) 1996-03-14
DE19533165C2 true DE19533165C2 (de) 2002-11-28

Family

ID=19392275

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19533165A Expired - Fee Related DE19533165C2 (de) 1994-09-08 1995-09-08 Verfahren zur Herstellung einer nicht-flüchtigen Speicherzelle mit einer Stapelgateelektrode in einem zellenförmigen Oxidatonsbereich

Country Status (4)

Country Link
US (1) US5610091A (de)
KR (1) KR0136995B1 (de)
CN (1) CN1108613C (de)
DE (1) DE19533165C2 (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874341A (en) * 1996-10-30 1999-02-23 Advanced Micro Devices, Inc. Method of forming trench transistor with source contact in trench
US6362504B1 (en) 1995-11-22 2002-03-26 Philips Electronics North America Corporation Contoured nonvolatile memory cell
KR100224701B1 (ko) * 1996-07-16 1999-10-15 윤종용 불휘발성 메모리장치 및 그 제조방법
US5801075A (en) * 1996-10-30 1998-09-01 Advanced Micro Devices, Inc. Method of forming trench transistor with metal spacers
US5780340A (en) * 1996-10-30 1998-07-14 Advanced Micro Devices, Inc. Method of forming trench transistor and isolation trench
US5923980A (en) * 1996-10-30 1999-07-13 Advanced Micro Devices, Inc. Trench transistor with localized source/drain regions implanted through voids in trench
US5796143A (en) * 1996-10-30 1998-08-18 Advanced Micro Devices, Inc. Trench transistor in combination with trench array
US6100146A (en) 1996-10-30 2000-08-08 Advanced Micro Devices, Inc. Method of forming trench transistor with insulative spacers
US5888880A (en) * 1996-10-30 1999-03-30 Advanced Micro Devices, Inc. Trench transistor with localized source/drain regions implanted through selectively grown oxide layer
US6008089A (en) * 1997-12-24 1999-12-28 United Semiconductor Corp. Method of fabricating a split gate flash memory device
US6319774B1 (en) 1998-02-27 2001-11-20 Micron Technology, Inc. Method for forming a memory cell
US6097056A (en) * 1998-04-28 2000-08-01 International Business Machines Corporation Field effect transistor having a floating gate
KR20000001660A (ko) * 1998-06-12 2000-01-15 김영환 반도체 소자 및 그의 제조 방법
US6611020B2 (en) 1998-08-17 2003-08-26 Micron Technology, Inc. Memory cell structure
TW449919B (en) * 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US6066532A (en) * 1999-10-18 2000-05-23 United Microelectronics Corp. Method of fabricating embedded gate electrodes
KR100317488B1 (ko) * 1999-12-28 2001-12-24 박종섭 플래쉬 메모리 소자의 제조 방법
US6337262B1 (en) * 2000-03-06 2002-01-08 Chartered Semiconductor Manufacturing Ltd. Self aligned T-top gate process integration
KR100370129B1 (ko) * 2000-08-01 2003-01-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
CN100349298C (zh) * 2001-04-03 2007-11-14 华邦电子股份有限公司 增加偶合比的非挥发性存储装置及其制造方法
US6720611B2 (en) * 2002-01-28 2004-04-13 Winbond Electronics Corporation Fabrication method for flash memory
JP2005530357A (ja) 2002-06-20 2005-10-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 導電スペーサで拡張されたフローティングゲート
KR100688521B1 (ko) 2005-01-18 2007-03-02 삼성전자주식회사 고유전율 절연막을 포함하는 반도체 소자 및 그 제조 방법
TWI263308B (en) * 2005-01-28 2006-10-01 Powerchip Semiconductor Corp Method of fabricating non-volatile memory
KR100596833B1 (ko) * 2005-03-18 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100723437B1 (ko) * 2006-05-30 2007-05-30 삼성전자주식회사 반도체 플래시 메모리 소자 및 그 제조 방법
CN104124250A (zh) * 2013-04-28 2014-10-29 北京兆易创新科技股份有限公司 一种存储单元
CN104617048B (zh) * 2013-11-05 2017-11-03 中芯国际集成电路制造(上海)有限公司 快闪存储器及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5019881A (en) * 1988-11-29 1991-05-28 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory component

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111470A (ja) * 1990-08-31 1992-04-13 Oki Electric Ind Co Ltd 不揮発性半導体装置の製造方法
US5376572A (en) * 1994-05-06 1994-12-27 United Microelectronics Corporation Method of making an electrically erasable programmable memory device with improved erase and write operation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5019881A (en) * 1988-11-29 1991-05-28 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory component

Also Published As

Publication number Publication date
US5610091A (en) 1997-03-11
CN1150695A (zh) 1997-05-28
DE19533165A1 (de) 1996-03-14
CN1108613C (zh) 2003-05-14
KR0136995B1 (ko) 1998-04-24

Similar Documents

Publication Publication Date Title
DE19533165C2 (de) Verfahren zur Herstellung einer nicht-flüchtigen Speicherzelle mit einer Stapelgateelektrode in einem zellenförmigen Oxidatonsbereich
DE69226358T2 (de) EPROM-Zelle mit Dielektricum zwischen Polysiliziumschichten, das leicht in kleinen Dimensionen herstellbar ist
DE19511846C2 (de) Zweikanalige EEPROM-Grabenspeicherzelle auf SOI und Verfahren zur Herstellung derselben
DE19612948B4 (de) Verfahren zur Herstellung einer Halbleitereinrichtung mit vertiefter Kanalstruktur
DE4114344C2 (de) Herstellungsverfahren und Aufbau einer nicht-flüchtigen Halbleiterspeichereinrichtung mit einer Speicherzellenanordnung und einem peripheren Schaltkreis
DE4422791C2 (de) Halbleitervorrichtungen mit einem eine Inversionsschicht in einem Oberflächenbereich eines Halbleitersubstrats induzierenden leitenden Film
DE3816358C2 (de)
DE19525756B4 (de) Isolationsstruktur für Halbleitervorrichtungen mit schwebendem Steueranschluss und Verfahren zu deren Herstellung
DE10045019B4 (de) Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung
DE69028507T2 (de) Nichtflüchtige Halbleiterspeicheranordnung mit einer isolierenden Schicht für Tunneleffekt
DE10146013B4 (de) Halbleitervorrichtungsherstellungsverfahren
DE19533709C2 (de) Nicht-flüchtige Halbleiterspeichervorrichtung mit einem Zweischicht-Schwebe-Gate-Aufbau und Herstellungsverfahren derselben
DE10228565B4 (de) Nicht-flüchtige Speichervorrichtung und Verfahren zur Herstellung derselben
DE19747776C2 (de) Flash-Halbleiterspeicher mit Stapelgate und Verfahren zu dessen Herstellung
DE19808182C1 (de) Elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung
DE19730762B4 (de) Flash-Speicherzelle und Verfahren zu deren Herstellung
DE10046945C2 (de) Verfahren zum Herstellen einer nichtflüchtigen Halbleiterspeichervorrichtung mit selbstjustierter schwebender Gateelektrode unter Verwendung einer Grabenisolationsstruktur
DE69312676T2 (de) Prozess zur Herstellung von integrierten Bauelementen einschliesslich nichtvolatiler Speicher und Transistoren mit Tunneloxidschutz
DE2642303A1 (de) Verfahren zur herstellung eines fet- speicherelements und hiernach gebildetes speicherelement einer speicheranordnung
DE69013094T2 (de) Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung.
DE19527682A1 (de) EEPROM Flashzelle sowie Verfahren zu deren Herstellung
DE68916120T2 (de) Verfahren zur Herstellung einer integrierten Speicher-Zelle.
DE102005008058A1 (de) Verfahren zum Herstellen von Halbleiterspeicherbauelementen und integriertes Speicherbauelement
DE19525070C2 (de) Elektrisch schreib- und löschbare Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung
DE69637352T2 (de) Verfahren zur Herstellung einer vertikalen nichtflüchtigen Speicherzelle

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Representative=s name: HOEFER & PARTNER, 81543 MUENCHEN

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140401