DE102005008058A1

DE102005008058A1 - Verfahren zum Herstellen von Halbleiterspeicherbauelementen und integriertes Speicherbauelement

Info

Publication number: DE102005008058A1
Application number: DE200510008058
Authority: DE
Inventors: Josef Dr. Willer
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2004-03-08
Filing date: 2005-02-22
Publication date: 2005-09-29
Also published as: US7375387B2; US20060145227A1; US20050196922A1; US7041545B2

Abstract

Die Erfindung betrifft ein Integrationsverfahren für ein Chargetrapping-Speicherzellenarray mit einer Architektur von lokalen Zwischenverbindungen (2), das Nitridisolierungen der Wortleitungsstacks vermeidet und CMOS-Bauelemente unterschiedlicher Strukturen und Abmessungen in Standardtechnologie zusammen mit kleineren Speicherzellentransistoren integriert. Das Bauelement umfasst vorzugsweise flache Grabenisolationen (1), einen Halbleiterkörper (3), ein Gateoxid (4), eine Gateelektrodenschicht (5), eine Wortleitungsschicht (6), eine Hartmaskenschicht (7), eine Deckschicht (13), eine Isolationsschicht (17), ein Basisdielektrikum (22), Bitleitungen (23), Bitleitungskontakte (24), Durchkontaktierungen (25) zu Drainkontakten, Gateelektroden (26) und Durchkontaktierungen (27) zu Gatekontakten.

Description

Die Erfindung betrifft allgemein ein Integrationsschema für ein Flashspeicherzellenarray mit CMOS-Logikadressierschaltung in einem peripheren Bereich desselben Halbleiterbauelements und insbesondere die Integration eines Speicherzellenarrays mit Charge-trapping-Speicherzellen.
Die Speicherzellen und ihre Strukturmerkmale sind einem stetigen Prozess der Verkleinerung unterworfen, um die Fläche des Zellenarrays zu reduzieren und eine ständig steigende Speicherdichte zu erzielen. Diese Entwicklung läuft bis zu einem gewissen Grad den Anforderungen der komplementären Transistoren zuwider, die die Adressierlogikschaltungen bilden, die in der Peripherie des Speicherzellenarrays angeordnet sind und üblicherweise in Standard-CMOS-Technologie hergestellt werden, die Bauelemente größerer Abmessungen liefert. Es ist ein bisher ungelöstes Problem, wie Speicherzellen mit Transistorstrukturen in einer Größenskala von typisch 70 nm, insbesondere Charge-trapping-Speicherzellen, mit CMOS-Bauelementen viel größerer Abmessungen auf demselben Halbleitersubstrat mittels eines Prozesses integriert werden können, der von Standardherstellungsprozessen nicht wesentlich abweicht.

Speicherbauelemente mit Charge-trapping-Schichten, insbesondere SONOS-Speicherzellen mit Oxid-Nitrid-Oxid-Schichtfolgen als Speichermedium, werden üblicherweise durch CHE-Injektion (channel hot electrons) programmiert. Aus der US 5,768,192 und der US 6,011,725 sind Charge-trapping-Speicherzellen eines speziellen Typs so genannter NROM-Zellen bekannt, die verwendet werden können, Informationsbits sowohl an Source als auch an Drain unter den jeweiligen Gatekanten zu speichern. Die programmierte Zelle wird in der umgekehrten Betriebsart gelesen, um eine ausreichende Zwei-Bit-Trennung zu erzielen. Löschung erfolgt durch Hot-Hole-Injection.

Aus der US 2003/0185055 A1 und einer zugehörigen Veröffentlichung von C.C. Yeh et al., „PHINES: A Novel Low Power Program/Erase, Small Pitch, 2-Bit per Cell Flash Memory", 2002 IEEE, war eine nichtflüchtige Halbleiterspeicherzelle mit Elektroneneinfang im Löschzustand offenbart, die als Flashspeicher betrieben wird und zwei Bits speichern kann. Die Löschung findet statt mittels Fowler-Nordheim-Tunnelns von Elektronen von dem Kanal oder der Gateelektrode in die Speicherschicht einer herkömmlichen Charge-trapping-Schichtfolge, beispielsweise einer ONO-Schichtfolge. Um diesen Speicher zu programmieren, werden Stromlöcher in die nichtleitende Charge-trapping-Schicht injiziert. Hot-Hole-Injektion kann an Source und Drain induziert werden, das heißt, an beiden Enden des Kanals.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben, mit dem eine Speicherzellenarraystruktur hergestellt wird, das sich für eine Integration von Charge-trapping-Speicherzellen mit CMOS-Elektronikschaltungen eignet. Außerdem soll damit eine Anordnung von Speicherzellen, insbesondere von Charge-trapping-Speicherzellen, die für lange Datenspeicherzeiten ausgelegt sind und geringe Kanallängen aufweisen, innerhalb eines äußerst reduzierten Bereichs einer Chipoberfläche mit einem minimalen vertikalen Strukturmittenabstand bei gleichzeitiger Integration von CMOS-Transistoren mit vergleichsweise großen Source-Drain-Abständen, die für die erforderlichen hohen elektrischen Spannungen geeignet sind, hergestellt werden können. Es soll ferner ein Integrationsschema für ein Speicherbauelement mit einem Charge-trapping-Speicherzellenarray angegeben werden, das eine Architektur aus lokalen Zwischenverbindungen aufweist, die die Source-/Draingebiete von Vierergruppen von Speicherzellen elektrisch verbinden und entlang der Richtung von Bitleitungen, die in einer oberen Schichtlage über Wortleitungen angeordnet sind, in jeder zweiten Lücke zwischen den Wortleitungen vorhanden sind.

Diese Aufgabe wird mit dem Verfahren zum Herstellen von Halbleiterspeicherbauelementen mit den Merkmalen des Anspruchs 1 und mit dem integrierten Speicherbauelement mit den Merkmalen des Anspruchs 7 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Bei dem Verfahren wird ein Gateoxid auf einer Oberfläche eines Halbleiterkörpers so ausgebildet, dass es an die verschiedenen Transistorstrukturen innerhalb der Bereiche des Speicherzellenarrays und der Ansteuerschaltungsperipherie angepasst ist. Eine Speicherschichtfolge aus Oxid, Nitrid und Oxid oder anderen geeigneten Materialien, die als Charge-trapping-Schichten von Speicherzellen verwendet werden, kann ebenfalls in diesem Prozessschritt aufgebracht und strukturiert werden, doch ist das nicht die bevorzugte Ausführungsform.

Flache Grabenisolationen werden an derselben Oberfläche des Halbleiterkörpers hergestellt, um elektrisch isolierende Streifen innerhalb des Halbleitermaterials auszubilden, die im Abstand und parallel zueinander in dem Speicherzellengebiet angeordnet sind. Eine Gateelektrodenschicht, vorzugsweise aus Polysilizium, eine Wortleitungsschicht, vorzugsweise eine Metall- oder Metallsilizidschicht, und eine Hartmaskenschicht, vorzugsweise aus Siliziumnitrid, werden auf der Oberfläche des Halbleiterkörpers aufgebracht. Diese Schichten werden strukturiert, um Wortleitungsstacks auszubilden, die im Abstand und parallel zueinander quer über die flachen Grabenisolationen verlaufen, wodurch auch die Position der Speicherschicht zwischen der Gateelektrodenschicht und einem Kanalgebiet der Speicherzellen eingegrenzt wird. Es wird hierzu entweder die bereits vorgesehene Speicherschichtfolge strukturiert, oder es wird die Ausbildung einer Speicherschicht in an unteren Kanten der Gateelektrodenschicht unterätzten Öffnungen ermöglicht.

Das Gateoxid wird zwischen den Wortleitungsstacks weggeätzt, wodurch vorzugsweise unterätzte Öffnungen zwischen der Gateelektrodenschicht und dem Halbleitermaterial ausgebildet werden. Bei einer bevorzugten Ausführungsform wird eine Speicherschichtfolge innerhalb der unterätzten Öffnungen auf beiden Seiten der Wortleitungsstacks angeordnet, insbesondere eine Charge-trapping-Speicherschicht aus dielektrischem Material, beispielsweise Siliziumnitrid, eingebettet in ein dielektrisches Begrenzungsmaterial wie Siliziumoxid. Dotierende Atome werden zur Ausbildung von Source-/Draingebieten auf beiden Seiten der Wortleitungsstacks implantiert.

Eine Zwischenraumfüllung, vorzugsweise aus Oxidmaterial, wird zwischen den Wortleitungsstacks abgeschieden und bis auf die Höhe der Oberfläche der Hartmaskenschicht planarisiert. Eine Deckschicht, vorzugsweise aus Nitrid, wird aufgebracht. Anteile der Deckschicht und obere Schichtanteile der Zwischenraumfüllung werden in einem für Kontaktlöcher vorgesehenen Bereich entfernt, um Aussparungen zu bilden. An Seitenwänden der Aussparungen werden Spacer gebildet. Die Zwischenraumfüllung wird weiter entfernt, um Kontaktlöcher zu bilden, wobei Reste der Zwischenraumfüllung auf den Seitenwänden der Wortleitungsstacks unter den Spacern verbleiben. Die Kontaktlöcher werden mit einem elektrisch leitenden Material, insbesondere Polysilizium, gefüllt, das strukturiert wird, um lokale Zwischenverbindungen auszubilden, die für eine elektrische Verbindung der Source-/Draingebiete mit in höheren Schichtlagen anzubringenden Bitleitungen vorgesehen sind.

Eine obere Isolationsschicht wird aufgebracht, die in einem peripheren Bereich zusammen mit der Deckschicht, der Hartmaskenschicht, der Wortleitungsschicht und der Gateelektrodenschicht strukturiert wird, um Reststapel zu bilden, die Gateelektroden oder Gateelektroden und Leiterbahnen für CMOS-Transistorstrukturen der Ansteuerschaltung umfassen. An den Reststapeln in dem peripheren Bereich werden Seitenwandspacer angeordnet. Ein Dotierstoff zum Ausbilden von Source-/Draingebieten, die für CMOS-Bauelemente vorgesehen sind, wird implantiert. Die Seitenwandspacer werden entfernt.

Ein dielektrisches Material wird aufgebracht, um Zwischenräume zwischen den Reststapeln zu füllen und ein Basisdielektrikum zu bilden, das für das Aufbringen einer Verdrahtung vorgesehen ist, insbesondere einer Verdrahtung mit einer Mehrlagenmetallisierung mit Leiterbahnen und Zwischenmetalldielektrikum. Kontaktlöcher werden gebildet, um die Source-/Draingebiete der CMOS-Bauelemente zu kontaktieren und, je nach der Ausführungsform, die Gateelektrode dieser Bauelemente zu kontaktieren, sowie Kontaktlöcher für elektrische Kontakte der lokalen Zwischenverbindungen ebenso wie Bitleitungsöffnungen, die für die in einer oberen Schichtlage anzuordnenden Bitleitungen vorgesehen sind. Eine erste Metallisierung wird aufgebracht, um Durchkontaktierungen in den Kontaktlöchern und Bitleitungen zu bilden, die vorzugsweise mit einem Dual-Damascene-Prozess ausgebildet werden. Ein Zwischenmetalldielektrikum und weitere Metallisierungen werden aufgebracht, um die vorgesehene Verdrahtung auszubilden.

Die Hartmaskenschicht, die Deckschicht und die Isolationsschicht werden vorzugsweise als Siliziumnitridschichten aufgebracht. Die lokalen Zwischenverbindungen werden als elektrische Verbindungen zwischen den Source-/Draingebieten und den Bitleitungen vorgesehen, die über Kontakte verbunden sind zu den lokalen Zwischen verbindungen in übernächsten Zwischenräumen zwischen den Wortleitungen, um jeweils die Source- und Draingebiete von zwei Paaren von Speicherzellen zu kontaktieren, die hintereinander entlang zweier benachbarter Wortleitungen angeordnet sind. Somit verbindet jede lokale Zwischenverbindung eine Bitleitung mit den Source-/Draingebieten von Vierergruppen von Speicherzellen, die innerhalb eines Quadrats derart angeordnet sind, dass zwei dieser Speicherzellen in Richtung der Wortleitungen benachbart sind und die anderen beiden Speicherzellen dieser Vierergruppe jeweils zu den ersten beiden Speicherzellen auf derselben Seite in Richtung der Bitleitung benachbart sind. Jede der Speicherzellen innerhalb einer solchen Vierergruppe gehört zu genau einer weiteren Vierergruppe von Speicherzellen, wobei das zweite Source-/Draingebiet einer der Zellen durch eine weitere lokale Zwischenverbindung mit ersten Source-/Draingebieten der anderen drei Speicherzellen der jeweiligen weiteren Vierergruppe von Speicherzellen verbunden ist.

Es folgt eine genauere Beschreibung von Beispielen anhand der beigefügten Figuren.
1 zeigt eine Draufsicht eines Speicherzellenarrays mit Peripherie.
2 zeigt einen Querschnitt eines ersten Zwischenprodukts eines bevorzugten Beispiels des erfindungsgemäßen Verfahrens.
3 zeigt den Querschnitt gemäß 2 eines zweiten Zwischenprodukts nach weiteren Prozessschritten.
4 zeigt den Querschnitt gemäß 3 für ein drittes Zwischenprodukt nach weiteren Prozessschritten.
5 zeigt einen vergrößerten Querschnitt des dritten Zwischenprodukts gemäß 4.
6 zeigt den Querschnitt gemäß 4 für ein viertes Zwischenprodukt nach weiteren Prozessschritten.
7 zeigt einen vergrößerten Querschnitt des vierten Zwischenprodukts gemäß 6.
8 zeigt den Querschnitt gemäß 6 für ein fünftes Zwischenprodukt nach weiteren Prozessschritten.
9 zeigt den Querschnitt gemäß 8 für ein sechstes Zwischenprodukt nach weiteren Prozessschritten.
1 zeigt die Draufsicht auf einen Abschnitt der Oberfläche eines Zwischenprodukts eines gemäß dem erfindungsgemäßen Verfahren hergestellten Speicherbauelements. Die Wortleitungen WL_n sind so dargestellt, dass sie parallel von links nach rechts über den Bereich des Speicherzellenarrays 28 hinweg verlaufen. Dieser Bereich umfasst flache Grabenisolationen 1 innerhalb des Halbleitermaterials des Substrats oder Halbleiterkörpers, die im Abstand und parallel zueinander angeordnet sind, wie durch gestrichelte Linien angedeutet, und orthogonal quer zu den Wortleitungen verlaufen. Die Bitleitungen sind über den Bereichen der flachen Grabenisolationen 1 angeordnet und hier nicht gezeigt. Zwischen den flachen Grabenisolationen befinden sich die aktiven Bereiche, die die Speicherzellentransistorstrukturen aufweisen.
Eine bevorzugte Ausführungsform zur Herstellung durch das erfindungsgemäße Verfahren umfasst elektrisch leitende lokale Zwischenverbindungen 2, die innerhalb der schraffierten Bereiche von 1 angeordnet sind. Jede der lokalen Zwischenverbindun gen 2 überbrückt eine flache Grabenisolation 1 und verbindet Source-/Draingebiete von vier benachbarten Speicherzellen, die in einem Quadrat angeordnet sind. Das Kanalgebiet der Transistorstruktur einer Speicherzelle liegt unter der betreffenden Wortleitung zwischen den Source-/Draingebieten, die sich unter den Endteilen der lokalen Zwischenverbindungen befinden. Die Positionen der Source-/Draingebiete einer Speicherzelle sind im Beispiel von Speicherzelle e von 1 gezeigt, bei der die Source-/Draingebiete mit S/D bezeichnet sind.
Wenn die Speicherzellen entlang der Wortleitungen mit einer fortlaufenden Nummerierung versehen werden, verbinden die lokalen Zwischenverbindungen die Source-/Draingebiete der ungeradzahligen Speicherzellen auf einer Seite der jeweiligen Wortleitung mit den Source-/Draingebieten der nachfolgenden geradzahligen Speicherzelle. Auf der anderen Seite derselben Wortleitung verbinden die lokalen Zwischenverbindungen die Source-/Draingebiete der geradzahligen Speicherzellen mit der nachfolgenden ungeradzahligen Speicherzelle gemäß dieser Nummerierung. Da die lokalen Zwischenverbindungen 2 Speicherzellen in beiden benachbarten Wortleitungen angehören, verbinden die lokalen Zwischenverbindungen Source-/Draingebiete von insgesamt vier Speicherzellen, die in einer quadratischen Vierergruppe angeordnet sind. Die bei a, b, c und d in 1 liegenden Speicherzellen beispielsweise sind durch die in 1 bezeichnete lokale Zwischenverbindung LI verbunden, sodass jede dieser vier Speicherzellen ein Source-/Draingebiet umfasst, das mit einem Source-/Draingebiet der anderen drei Speicherzellen dieser Vierergruppe verbunden ist.
Das Speicherbauelement weist außerdem eine Ansteuerperipherie auf, in der CMOS-Bauelemente so angeordnet sind, dass sie eine elektronische Schaltung bilden, die als Logikschaltung vorgesehen ist, um die Speicherzellen in Lese-, Schreib- und Löschope rationen zu adressieren. Die komplementären Transistoren dieser elektronischen Schaltungen werden entsprechend der Standardtechnologie hergestellt, doch sind die Prozessschritte in das erfindungsgemäße Verfahren eingebunden, was die Herstellung eines Charge-trapping-Speicherzellenarrays mit extrem kleinen Abmessungen mit integrierter CMOS-Ansteuerschaltung gestattet. 1 zeigt als Beispiel eine Transistorstruktur mit einer Gateelektrode 26, die vorgesehen ist, das Kanalgebiet zwischen mit LDD-Gebieten (lightly doped drain) 21 versehenen Source-/Draingebieten 20 zu steuern. Der Bereich des Speicherzellenarrays 28 ist typischerweise von dem Peripheriebereich 29 getrennt, der die CMOS-Bauelemente aufweist, die entsprechend der Standardtechnologie prozessiert werden, einschließlich der Anordnung von für komplementäre Transistoren vorgesehenen p-Wannen und n-Wannen in dem Halbleitersubstrat.
2 zeigt den Querschnitt eines Zwischenprodukts entlang der strichpunktierten Linie in 1, die eine Bezugnahme auf 8 trägt. Auf der rechten Seite zeigt dieser Querschnitt den Bereich eines Speicherzellenarrays in zwei verschiedenen Bezugsebenen. Auf der linken Seite der Wellenlinie ist der Querschnitt durch den Bereich der flachen Grabenisolation 1 gezeigt, während auf der rechten Seite der Wellenlinie der Schnitt durch den aktiven Bereich gezeigt ist. Die flachen Grabenisolationen 1 werden auf standardmäßige Weise durch Ätzen von Gräben in das Halbleitermaterial und nachfolgendes Füllen dieser Gräben mit dielektrischem Material, vorzugsweise Oxid, hergestellt. Ein Gateoxid 4 wird auf eine obere Oberfläche eines Halbleiterkörpers 3 aufgebracht. Das Gateoxid 4 kann hinsichtlich Dicke und Material an die verschiedenen herzustellenden Transistortypen angepasst werden. Wannen können entsprechend den unterschiedlichen Arten von Transistoren in verschiedenen Gebieten des Halbleiterkörpers implantiert und ausgeheilt werden.
Dann wird eine für die Wortleitungsstacks vorgesehene Schichtfolge auf die obere Oberfläche des Halbleiterkörpers aufgebracht. Diese Schichtfolge umfasst vorzugsweise eine Gateelektrodenschicht 5, vorzugsweise aus Polysilizium, eine Wortleitungsschicht 6, die den elektrischen Bahnwiderstand der Wortleitung reduzieren soll und vorzugsweise aus Metall oder Metallsilizid hergestellt wird, und eine Hartmaskenschicht 7, die vorzugsweise Nitrid ist. Durch einen nachfolgenden Fotolithographie- und Ätzschritt werden diese Gateelektrodenschicht 5, diese Wortleitungsschicht 6 und diese Hartmaskenschicht 7 strukturiert, um in dem für das Speicherzellenarray 28 vorgesehenen Bereich parallele Wortleitungsstacks auszubilden. 2 zeigt, um vollständig zu sein, einen Zwischenstack, dessen seitliche Abmessung von dem festgelegten Mittenabstand der Breite der Wortleitungen und der Zwischenräume zwischen den Wortleitungen differiert und infolge von im Lithographieschritt auftretenden Grenzeffekten in einem Übergangsbereich zwischen dem Bereich des Speicherzellenarrays 28 und dem CMOS-Peripheriebereich 29 liegt.
3 zeigt den Querschnitt gemäß 2 nach einem Nassätzprozessschritt zur Ausbildung der geätzten Öffnungen 8 im Gateoxid 4 und den flachen Grabenisolationen 1 innerhalb des Bereichs des Speicherzellenarrays 28. Wie man der 3 entnehmen kann, ist das Oxidmaterial der flachen Grabenisolationen 1 typisch etwa 20 bis 30 nm tief geätzt, das heißt, etwas tiefer als das Gateoxid 4. Die geätzten Öffnungen 8 bilden unterätzte Öffnungen zwischen der Gateelektrodenschicht 5 und dem Halbleiterkörper 3 an unteren seitlichen Rändern der Gateelektrodenschicht 5. 3 zeigt außerdem die Wortleitungsstacks der Wortleitungen WL₁, WL₂, WL₃ und WL₄ zum Vergleich mit der Draufsicht von 1.
4 zeigt den Querschnitt gemäß 3 nach weiteren Prozessschritten, mit denen die Speicherschichtfolge, insbesondere eine Charge-trapping-Schichtfolge, hergestellt wird. Das bevorzugte Beispiel des erfindungsgemäßen Verfahrens wird weiter für die bevorzugte Ausführungsform beschrieben, die eine ONO-Speicherschichtfolge aufweist, obwohl eine beliebige Materialfolge, die für Charge-trapping-Speicherzellen geeignet ist, ebenfalls aufgebracht werden kann.
Es wird eine untere Begrenzungsschicht hergestellt, die im Fall einer Charge-trapping-Schichtfolge aus Oxid-Nitrid-Oxid eine Oxidschicht ist. Die untere Begrenzungsschicht kann durch eine Kombination aus einer thermischen Oxidation des Halbleitermaterials und der Abscheidung eines Hochtemperaturoxids bis zu einer Dicke von typisch etwa 4 nm hergestellt werden. Die Abscheidung einer LPCVD-Nitridschicht (low pressure chemical vapor deposition) mit einer Dicke von etwa 4 nm schließt sich an, wodurch die Speicherschicht, der eigentliche Ort der Ladungsspeicherung, in den unterätzten Öffnungen zwischen der Gateelektrodenschicht und dem Halbleitermaterial hergestellt wird. Dann werden die Source-/Draingebiete durch eine Implantation von dotierenden Atomen, beispielsweise Bor oder Arsen, ausgebildet. Nach einem Ausheilen des Source-/Drain-Implantats wird das abgeschiedene Nitrid nass geätzt, sodass die Speicherschicht in den vorgesehenen Abmessungen übrig bleibt.
Die beschriebenen Prozessschritte, die die unterätzten Öffnungen ausnutzen, erzeugen eine Speicherschicht mit streifenartigen Anteilen, die nur einige wenige Nanometer breit und insbesondere für Mehrbit-Speicherzellen mit kleinen Abmessungen und extrem kurzen Kanälen angepasst sind, weil sie eine ausreichende elektrische Trennung zwischen den Orten der gespeicherten Bits liefern. Wie oben erwähnt, ist es dennoch auch möglich, eine Charge-trapping-Schicht zu haben, die auf standardmäßige Weise ausgebildet ist und nicht über dem mittleren Abschnitt des Kanals unterbrochen ist.
4 zeigt die Position der Source-/Draingebiete 10 und der Speicherschicht 12. In jedem Wortleitungsstack dieser Ausführungsform besteht die Speicherschicht 12 aus zwei Streifen, die entlang der unteren Kanten der Gateelektrodenschicht 5 verlaufen. Die Oberfläche der Struktur wird reoxidiert, um dünne Oxidschichten an den Seitenwänden der Wortleitungsstacks auszubilden. Die Zwischenräume zwischen den Wortleitungsstacks werden durch Abscheidung einer Zwischenraumfüllung 9, vorzugsweise eines Oxids, gefüllt, das danach beispielsweise durch CMP (chemisch-mechanisches Polieren) planarisiert wird. Auf der durch die Hartmaskenschicht 7 und die planaren Zwischenraumfüllungen 9 ausgebildeten flachen Oberfläche wird eine Deckschicht abgeschieden, die vorzugsweise Siliziumnitrid ist.
5 zeigt einen vergrößerten Querschnitt des Zwischenprodukts gemäß 4 entlang der in 1 eingezeichneten strichpunktierten Linie, die den Bezug auf 7 trägt, den Bereich der Abfolge der Wortleitungsstacks der ersten drei Wortleitungen WL₁, WL₂ und WL₃ umfassend. Die Grenzen der implantierten Source-/Draingebiete 10 sind durch gestrichelte Linien dargestellt, die die PN-Übergänge bezeichnen. Die Querschnitte der streifenartigen Anteile der Speicherschicht 12 sind zwischen den unteren Kanten der Gateelektrodenschicht 5 und dem Halbleiterkörper 3 gezeigt. Die Speicherschicht 12, bei der es sich beispielsweise um Nitrid handelt, ist in dielektrisches Material eingebettet, das im Fall einer ONO-Speicherschicht Oxidmaterial ist und Teil des Gateoxids 4 sein kann. Die Seitenwände der Wortleitungsstacks werden mit Reoxidationsschichten 11 bedeckt. Das Gebiet zwischen den aktiven Gebieten ist auf der rechten Seite von 5 gezeigt, wo die geätzten Öffnungen 8 im Bereich der flachen Grabenisolation 1 erscheinen. Die Zwischenräume zwischen den Wortleitungen werden mit einer Zwischenraumfül lung aus einem dielektrischen Material, vorzugsweise Siliziumoxid, gefüllt, wie oben beschrieben.
6 zeigt einen Querschnitt gemäß 4 nach der Ausbildung der Source-/Drain-Kontakte. Nach dem Planarisierungsschritt wird die Deckschicht 13, bevorzugt aus Nitrid, abgeschieden und durch einen nachfolgenden Fotolithographieschritt strukturiert. In diesem Schritt wird die Deckschicht 13 in den für die Source-/Drainkontakte vorgesehenen Bereichen entfernt. Wenn die Deckschicht 13 Nitrid und die Zwischenraumfüllung 9 Oxid ist, dann wird die Deckschicht 13 vorzugsweise durch reaktives Ionenätzen strukturiert. Der Ätzprozess wird gestoppt, wenn das Oxid der Zwischenraumfüllung 9 erreicht wird. Danach werden Aussparungen in das Material der Zwischenraumfüllung 9 geätzt. Die Tiefe dieser Aussparungen kann zumindest ungefähr der Dicke der Hartmaskenschicht 14 entsprechen. Dann wird das für die Ausbildung von Seitenwandspacern vorgesehene Material abgeschieden. Dieses Material kann vorzugsweise Nitrid sein, das durch reaktives Ionenätzen entfernt wird, um typisch 30 nm breite erste Spacer 14 in den Aussparungen auf der Höhe der Hartmaskenschicht 7 und zweite Spacer 15 an Seitenwänden der Öffnungen in der Deckschicht 13 auszubilden.
Die ersten Spacer 14 sind von Bedeutung für einen nachfolgenden anisotropen Ätzprozess, durch den die Zwischenraumfüllung 9 bis zur Oberfläche von Halbleitermaterial im Bereich der Source-/Draingebiete entfernt wird. Da der Ätzprozess anisotrop ist, maskieren die ersten Spacer 14 das Material der Zwischenraumfüllungen 9 an den Seitenwänden der Wortleitungsstacks, sodass Reste 16 der Zwischenraumfüllungen auf diesen Seitenwänden zurückbleiben und Seitenwandisolationen der Wortleitungen bilden. Diese wichtige Stufe bei dem erfindungsgemäßen Verfahren liefert Seitenwandisolationen der Wortleitungen, die aus Oxid anstatt des üblicherweise aufgebrachten Nitrids ausgebildet werden kön nen, wie durch das beschriebene Beispiel gezeigt. Dann kann ein elektrisch leitfähiges Material wie etwa Polysilizium aufgebracht werden, um die lokalen Zwischenverbindungen 2 zu bilden, die als Source-/Drainkontakte und elektrische Verbindungen zwischen den Source-/Draingebieten und den Bitleitungen vorgesehen sind.
Es gibt verschiedene Möglichkeiten, um die lokalen Zwischenverbindungen 2 entsprechend den erforderlichen Abmessungen entlang der Wortleitungen zu strukturieren. Das Ätzen der Zwischenraumfüllung 9 kann unter Verwendung einer Maske durchgeführt werden, die periodisch beabstandete Bereiche der Zwischenräume zwischen den Wortleitungsstacks bedeckt, sodass das Material der Zwischenraumfüllung 9 in diesen Bereichen als elektrische Isolation zwischen den geätzten Löchern bleibt, die mit dem elektrisch leitenden Material gefüllt werden, das für die lokalen Zwischenverbindungen vorgesehen ist. Eine bevorzugte Prozessschrittfolge zum Strukturieren der lokalen Zwischenverbindungen 2 umfasst jedoch das Ätzen der Zwischenraumfüllung 9, um kontinuierliche Gräben zwischen den Resten 16 der Zwischenraumfüllung in den geöffneten Zwischenräumen zwischen den Wortleitungsstacks auszubilden, die mit elektrisch leitendem Material gefüllt werden, das für die lokalen Zwischenverbindungen vorgesehen ist. Dieses Material wird dann entsprechend den erforderlichen Längsabmessungen der lokalen Zwischenverbindungen mit Hilfe einer Maske und eines weiteren Ätzprozesses strukturiert; und die Zwischenräume zwischen den strukturierten Zwischenverbindungen werden wieder mit dielektrischem Material gefüllt, bevorzugt mit Oxid. Das Material der lokalen Zwischenverbindungen wird planarisiert.
7 zeigt einen vergrößerten Querschnitt gemäß 5 des Zwischenprodukts gemäß 6. Bei diesem Querschnitt sind die Zwischenraumfüllung 9, die Reoxidationsschicht 11, die Anordnung der Speicherschicht 12, die strukturierte Deckschicht 13, die ersten Spacer 14, die zweiten Spacer 15 und die Reste 16 der Zwischenraumfüllung im Detail dargestellt. Die ersten Spacer 14, die zum Strukturieren der Zwischenraumfüllung 9 in deren Reste 16 gedient haben, sind nicht notwendig von den zweiten Spacern 15 getrennt, wie in 6 gezeigt, sondern können auch nur geringfügig von ihnen abgesetzt sein. Dieses Merkmal kann je nach der Ausführungsform variieren. Es ist lediglich wichtig, erste Spacer 14 zum Maskieren der Randanteile der Zwischenraumfüllung 9 zu haben, sodass sie nicht weggeätzt werden, sondern die Seitenwandisolation der Wortleitungsstacks bilden.
8 zeigt den Querschnitt gemäß 6 nach dem Durchführen von weiteren Prozessschritten zum Strukturieren der CMOS-Bauelemente. Nach dem Aufbringen einer oberen Isolationsschicht 17, die als plasmaverstärktes Nitrid abgeschieden werden kann, bedeckt mit einer Antireflexbeschichtung zum Unterstützen der nachfolgenden Fotolithographie, werden die CMOS-Bauelemente durch Ätzen von Zwischenräumen 18 in dem peripheren Bereich strukturiert. Durch dieses Strukturieren werden die Gateelektroden definiert, die Anteile der Gateelektrodenschicht 5 bilden. Dies ist auf der linken Seite von 8 gezeigt. Nach einem standardmäßigen Reoxidationsschritt werden dotierende Atome implantiert, um LDD-Gebiete 21 (lightly doped drain) auszubilden. Nach der Abscheidung eines Nitridliners werden breite Seitenwandspacer, insbesondere Oxidspacer 19, an den Seitenwänden der Gateelektrodenstacks ausgebildet. Diese Seitenwandspacer 19 weisen eine typische Breite von etwa 150 nm auf. Die Seitenwandspacer 19 werden dann als Masken für Source-/Drain-Implantierungen zum Ausbilden von Source-/Draingebieten 20 der CMOS-Bauelemente verwendet. Die LDD-Gebiete 21 sind während dieser Implantierung von den Seitenwandspacern 19 bedeckt.
Die Zwischenräume 18 zwischen den CMOS-Bauelementen sind erheblich größer als die kleinen Zwischenräume zwischen den Wortlei tungsstacks. Durch das erfindungsgemäße Verfahren können sowohl die Transistorstrukturen in dem Speicherzellenarray mit typischen Abmessungen von bis hinunter auf 70 nm als auch die CMOS-Bauelementstrukturen mit typischen seitlichen Abmessungen, die das Aufbringen von breiteren Seitenwandspacern 19 erforderlich machen, hergestellt werden. Da die Höhe, das heißt, die vertikale Abmessung bezüglich des Substrats, des Gatestacks in dem peripheren Bereich 29 größer ist als die Höhe der Wortleitungsstacks, müssen die Zwischenräume 18 dort vergleichsweise breiter sein als die Zwischenräume zwischen den Wortleitungsstacks in dem Speicherzellenbereich 28. Bei den bevorzugten Ausführungsformen der erfindungsgemäßen Struktur beträgt die vertikale erste Abmessung d1 des Wortleitungsstacks, der die Gateelektrodenschicht 5, die Wortleitungsschicht 6 und die Hartmaskenschicht 7 umfasst, höchstens 200 nm, während die vertikale zweite Abmessung d2 der Gatestacks, die die oben erwähnten Schichten und dazu die Deckschicht 13 und die Isolationsschicht 17 umfassen, mindestens 250 nm ist. Der seitliche Mittenabstand d3 des Speicherzellenarrays, gemessen quer zu den Wortleitungsstacks als Abstand zwischen entsprechenden Punkten benachbarter Wortleitungsstacks, kann zu höchstens 250 nm gewählt werden. Das erfindungsgemäße Verfahren liefert somit eine Folge von Prozessschritten, die geeignet ist zur Herstellung von CMOS-Bauelementen der Schaltungen in dem peripheren Bereich mit den entsprechenden Abmessungen, nachdem das Speicherzellenarray in wesentlich kleineren Abmessungen vollständig strukturiert worden ist. Auf diese Weise können die passenden lateralen und vertikalen Abmessungen entsprechend den Typen von Transistorbauelementen gewählt werden. Die beschriebene Schichtfolge und Folge von Prozessschritten eignet sich insbesondere für die Herstellung von vollständig integrierten Speicherbauelementen.
9 zeigt den Querschnitt von 8 nach dem Aufbringen von Source-/Drain-Kontakten im peripheren Bereich 29. Nach einem Ausheilen der Junction-Implantierungen sind die Seitenwandspacer 19 beispielsweise durch Nassätzen entfernt worden. Die Zwischenräume 18 werden dann mit dielektrischem Material gefüllt, das gemäß Standardtechnologie abgeschiedene Oxid- und Nitridschichten und eine hauptsächliche Zwischenraumfüllung aus BPSG (Borphosphorsilikatglas) umfassen kann. Insbesondere im Bereich des Speicherzellenarrays 28 bildet diese Füllung ein Basisdielektrikum 22 für die Metallisierungsebenen einer Verdrahtung. 9 zeigt eine Bitleitung 23 mit Bitleitungskontakten 24 an der lokalen Zwischenverbindung 2 neben der ersten Wortleitung WL₁. Die Bitleitung 23 und der Bitleitungskontakt 24 können mittels des unter der Bezeichnung Dual-Damascene bekannten Prozesses hergestellt werden. Kontaktlöcher, die anschließend mit elektrisch leitendem Material gefüllt werden, dienen zum Herstellen von Durchkontaktierungen 25 zum Drainkontakt auf den Source-/Draingebieten der CMOS-Bauelemente, die angeschlossen werden sollen. Die Gateelektrode 26 des CMOS-Bauelements kann ebenfalls mit Hilfe einer Durchkontaktierung 27 zum Gatekontakt kontaktiert werden. Da die Gateelektrode 26 auch durch einen entsprechend strukturierten Anteil der Gateelektrodenschicht 5 elektrisch angeschlossen werden kann, beispielsweise wie in 1 gezeigt, ist die Durchkontaktierung 27 des Gatekontaktes in der 9 mit einer gestrichelten Linie angedeutet. Weitere Metallverdrahtungsschichten und Zwischenmetalloxide werden auf die übliche Weise aufgebracht und sind in 9 nicht gezeigt. Dieses Speicherbauelement wird dann in standardmäßigen Prozessschritten fertiggestellt, einschließlich Passivierung und Verkapselung. Das ist hier nicht im Detail beschrieben, da es kein Bestandteil des erfindungsgemäßen Verfahrens ist.

1: flache Grabenisolation
2: lokale Zwischenverbindung
3: Halbleiterkörper
4: Gateoxid
5: Gateelektrodenschicht
6: Wortleitungsschicht
7: Hartmaskenschicht
8: geätzte Öffnung
9: Zwischenraumfüllung
10: Source-/Draingebiet
11: Reoxidationsschicht
12: Speicherschicht
13: Deckschicht
14: erster Spacer
15: zweiter Spacer
16: Rest der Zwischenraumfüllung
17: Isolationsschicht
18: Zwischenraum
19: Seitenwandspacer
20: Source-/Draingebiet
21: LDD-Gebiet
22: Basisdielektrikum
23: Bitleitung
24: Bitleitungskontakt
25: Durchkontaktierung zum Drainkontakt
26: Gateelektrode
27: Durchkontaktierung zum Gatekontakt
28: Speicherzellenarray
29: peripherer Bereich
d1: erste Abmessung
d2: zweite Abmessung
d3: Mittenabstand

Claims

Verfahren zum Herstellen von Halbleiterspeicherbauelementen mit einem Halbleiterkörper (3), einem an dem Halbleiterkörper angeordneten Speicherzellenarray (28) aus Speicherzellen mit einer Speicherschicht (12), einem peripheren Bereich (29) an dem Halbleiterkörper für integrierte CMOS-Schaltungen zum Adressieren des Speicherzellenarrays in Schreib-, Lese- oder Löschoperationen und CMOS-Bauelementen, die die CMOS-Schaltung bilden und in dem peripheren Bereich angeordnet sind, wobei das Verfahren die folgenden Schritte umfasst: ein Gateoxid (4) wird auf einer Oberfläche des Halbleiterkörpers (3) hergestellt, flache Grabenisolationen (1) werden an der Oberfläche hergestellt, wobei die flachen Grabenisolationen elektrisch isolierende Streifen bilden, die im Abstand parallel zueinander in einem für das Speicherzellenarray vorgesehenen Bereich angeordnet werden, eine Gateelektrodenschicht (5), eine Wortleitungsschicht (6) und eine Hartmaskenschicht (7) werden auf der Oberfläche aufgebracht, die Gateelektrodenschicht (5), die Wortleitungsschicht (6) und die Hartmaskenschicht (7) werden zu Wortleitungsstacks strukturiert, die im Abstand parallel zueinander angeordnet sind und quer zu den flachen Grabenisolationen in dem für das Speicherzellenarray vorgesehenen Gebiet verlaufen, wodurch eine für die Speicherschicht (12) vorgesehene Position zwischen der Gateelektrodenschicht (5) und einem Kanalgebiet der Speicherzellen begrenzt wird, das Gateoxid (4) wird zwischen den Wortleitungsstacks weggeätzt, ein Dotierstoff wird zum Ausbilden von Source-/Draingebieten (10) in dem Halbleiterkörper implantiert, eine Zwischenraumfüllung (9) wird zwischen die Wortleitungsstacks eingebracht und bis auf ein oberes Oberflächenniveau der Hartmaskenschicht planarisiert, eine Deckschicht (13) wird aufgebracht, die Deckschicht und ein oberer Schichtanteil der Zwischenraumfüllung werden in einem für Kontaktlöcher vorgesehenen Bereich entfernt, um Aussparungen in der Zwischenraumfüllung zu bilden, Spacer (14) werden an Seitenwänden der Aussparungen hergestellt, die Zwischenraumfüllung wird weiter entfernt, um Kontaktlöcher auszubilden, wobei Reste der Zwischenraumfüllung an den Wänden der Wortleitungsstacks unter den Spacern (14) stehenbleiben, lokale Zwischenverbindungen (2) aus einem elektrisch leitenden Material werden in den Kontaktlöchern hergestellt, wobei die lokalen Zwischenverbindungen für eine elektrische Verbindung der Source-/Draingebiete (10) zu Bitleitungen vorgesehen sind, eine obere Isolationsschicht (17) wird aufgebracht, die Isolationsschicht (17), die Deckschicht (13), die Hartmaskenschicht (7), die Wortleitungsschicht (6) und die Gateelektrodenschicht (5) werden in dem peripheren Bereich (29) zu Reststapeln strukturiert, um Gateelektroden oder Gateelektroden und Leiterbahnen auszubilden, Seitenwandspacer (19) werden an den Reststapeln hergestellt, ein Dotierstoff wird implantiert, um für CMOS-Bauelemente vorgesehene Source-/Draingebiete (20) zu implantieren, die Seitenwandspacer (19) werden entfernt, ein dielektrisches Material wird eingebracht, um Zwischenräume zwischen den Stapeln zu füllen und ein Basisdielektrikum (22) herzustellen, das für das Aufbringen einer Verdrahtung vorgesehen ist, Kontaktlöcher zu den Source-/Draingebieten (20) der CMOS-Bauelemente und/oder zu den Gateelektroden (26) der CMOS-Bauelemente sowie Bitleitungsöffnungen und weitere Kontaktlöcher zu den lokalen Zwischenverbindungen (2) werden hergestellt, eine erste Metallisierung wird aufgebracht, um Durchkontaktierungen (25, 27) in den Kontaktlöchern und Bitleitungen (23) in den Bitleitungsöffnungen herzustellen, wobei die Bitleitungen die lokalen Zwischenverbindungen über Durchkontaktierungen in den weiteren Kontaktlöchern kontaktieren, und ein Zwischenmetalldielektrikum und weitere Metallisierungen werden aufgebracht, um die Verdrahtung auszubilden.
Verfahren nach Anspruch 1, bei dem die Speicherschichtfolge als Charge-trapping-Speicherschicht aus dielektrischem Material, eingebettet in dielektrisches Begrenzungsmaterial, hergestellt wird.
Verfahren nach Anspruch 2, bei dem durch Wegätzen des Gateoxids (4) zwischen den Wortleitungsstacks unterätzte Öffnungen zwischen den Wortleitungsstacks und dem Halbleiterkörper ausgebildet werden und die Speicherschicht (12) in den unterätzten Öffnungen angeordnet wird.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Zwischenraumfüllung (9) Oxidmaterial ist.
Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Hartmaskenschicht (7), die Deckschicht (13) und die Isolationsschicht (17) als Nitridschichten aufgebracht werden.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem die lokalen Zwischenverbindungen (2) zwischen den Wortleitungsstacks auf solche Weise angeordnet sind, dass in einer ersten Vierergruppe von Speicherzellen aus einer ersten Speicherzelle und einer zweiten Speicherzelle, die sich neben der ersten Speicherzelle in der Richtung der Wortleitungen befindet, sowie einer dritten Speicherzelle und einer vierten Speicherzelle, die sich in der Richtung der Bitleitungen jeweils neben der ersten und zweiten Speicherzelle befinden, mit einem ersten Source-/Draingebiet der ersten Speicherzelle, einem ersten Source-/Draingebiet der zweiten Speicherzelle, einem ersten Source-/Draingebiet der dritten Speicherzelle und einem ersten Source-/Draingebiet der vierten Speicherzelle die ersten Source-/Draingebiete durch eine erste der lokalen Zwischenverbindungen elektrisch verbunden sind und, indem die Speicherzellen der ersten Vierergruppe erste Speicherzellen einer zweiten, dritten, vierten und fünften Vierergruppe aus Speicherzellen, die wie die erste Vierergruppe angeordnet sind, bilden, ein zweites Source-/Draingebiet jeder der Speicherzellen der ersten Vierergruppe elektrisch mit ersten Source-/Draingebieten einer zweiten, dritten und vierten Speicherzelle der jeweiligen zweiten, dritten, vierten oder fünften Vierergruppe von Speicherzellen durch eine zweite, dritte, vierte und fünfte der lokalen Zwischenverbindungen verbunden ist.
Integriertes Speicherbauelement mit einem Halbleiterkörper (3) mit einer oberen Hauptfläche, einem auf der Hauptfläche des Halbleiterkörpers angeordneten Speicherzellenarray (28) und einem peripheren Bereich (29) auf der Hauptfläche des Halbleiterkörpers, der für integrierte CMOS-Schaltungen zum Adressieren des Speicherzellenarrays in Schreib-, Lese- oder Löschoperationen vorgesehen ist, die durch CMOS-Bauelemente gebildet sind, wobei das Speicherzellenarray (28) Wortleitungsstacks mit einer ersten Abmessung (d1) in einer Richtung senkrecht zu der Hauptfläche des Halbleiterkörpers aufweist, die CMOS-Bauelemente Gatestacks mit einer zweiten Abmessung (d2) in der Richtung senkrecht zu der Hauptfläche des Halbleiterkörpers aufweisen, die erste Abmessung (d1) kleiner ist als die zweite Abmessung (d2) und eine Differenz zwischen der ersten Abmessung und der zweiten Abmessung durch mindestens eine weitere Schicht aus dielektrischem Material kompensiert wird, die die Wortleitungsstacks bedeckt.
Integriertes Speicherbauelement nach Anspruch 7, bei dem die erste Abmessung (d1) der Wortleitungsstacks höchstens 200 nm beträgt und die zweite Abmessung (d2) der Gatestacks mindestens 250 nm beträgt.
Integriertes Speicherbauelement nach Anspruch 7 oder 8, bei dem der seitliche Mittenabstand (d3) des Speicherzellenarrays, gemessen quer zu den Wortleitungsstacks als Abstand zwischen entsprechenden Punkten benachbarter Wortleitungsstacks höchstens 250 nm beträgt.
Integriertes Speicherbauelement nach einem der Ansprüche 7 bis 9, bei dem mindestens eine Schicht aus dielektrischem Material (13, 17) die Wortleitungsstacks bedeckt und eine Dicke aufweist, die gleich der Differenz zwischen der ersten Abmessung (d1) der Wortleitungsstacks und der zweiten Abmessung (d2) der Gatestacks ist.