DE102008018744A1 - SONOS-Stapelspeicher - Google Patents

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DE102008018744A1
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Jan Boris Philipp
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Qimonda AG
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Qimonda AG
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Abstract

Eine integrierte Schaltung weist eine erste SONOS-auf. Die zweite Speicherzelle ist auf die erste Speicherzelle gestapelt.

Description

  • Technischer Hintergrund
  • Ein Flash-Speicher ist eine Art von nicht-flüchtigem Speicher, der elektrisch gelöscht und neu bzw. umprogrammiert werden kann. Ein Flash-Speicher wird blockweise gelöscht und programmiert, wobei jeder Block mehrere Speicherzellen einschließt. Jede Speicherzelle enthält einen Floating-Gate-Transistor zum Speichern von Informationen. Jeder Floating-Gate-Transistor speichert eines oder mehrere Datenbits. Eine Art von Flash-Speicher ist ein NAND-Flash. Ein NAND-Flash nutzt eine Tunnelinjektion, um Daten in eine Speicherzelle zu schreiben, und eine Tunnelentladung (tunnel release) zum Löschen von Daten aus einer Speicherzelle. Auf NAND-Flash-Speicher wird blockweise zugegriffen. Die Blöcke haben in der Regel eine Länge von 512, 2048 oder einer anderen geeigneten Zahl von Bits.
  • Eine andere Art von nicht-flüchtigem Speicher ist ein Ladung einfangender bzw. Charge-Trapping-Speicher, insbesondere ein Halbleiter/Oxid/Nitrid/Oxid/Halbleiter(semiconductor-Oxide-nitride-Oxide-semiconductor, SONOS)-Speicher. Eine SONOS-Speicherzelle weist in der Regel einen standardmäßigen Metall/Oxid/Halbleiter(MOS)-Transistor mit einem Charge-Trapping-Dielektrikum auf. Das Charge-Trapping-Dielektrikum ist dort, wo das oder die Datenbit(s) gespeichert wird. Das Charge-Trapping-Dielektrikum weist in der Regel eine Mehrschichtstruktur auf, die eine erste Oxidschicht, eine Nitridschicht und eine zweite Oxidschicht einschließt. Bei positiv vorgespanntem Gate tunneln Elektronen aus dem Emitter/Kollektor-Kreis durch die erste Oxidschicht und werden in der Nitridschicht gefangen. Die gefangenen Elektronen sorgen für eine Energiebarriere zwischen dem Emitter und dem Kollektor, welche die Schwellenspannung (Vt) des Transistors erhöht, was für die Speicherung von Datenbits genutzt wird. Die Elektronen werden durch Anlegen einer negativen Vorspannung am Gate entfernt.
  • Nach dem Programmieren einer Speicherzelle kann der Zustand der Speicherzelle durch Anlegen einer kleinen Gate-Spannung an den Speichertransistor, der gelesen werden soll, erfasst werden. Die Spannung wird so gewählt, dass sie zwischen den Schwellenspannungen liegt, die für die zu erfassenden Zustände erwartet werden. Falls Strom zwischen dem Kollektor und dem Emitter fließt, ist der Zustand der Speicherzelle, dass sie frei ist von eingefangenen Elektronen, und sie ist daher auf einen logischen „0"-Zustand gesetzt. Wenn kein Strom zwischen dem Kollektor und dem Emitter fließt, sind Elektronen in der Speicherzelle gefangen, und diese ist daher auf einen logischen „1"-Zustand gesetzt. Auf ähnliche Weise können verschiedene Vt-Zustände verwendet werden, um mehrere Datenbits zu speichern.
  • Eine Art von Transistor ist ein finFET-Transistor. Ein finFET-Transistor ist ein Metall/Oxid/Halbleiter-Feldeffekttransistor(MOSFET)-Multigate-Transistor. Ein finFET-Transistor wird in der Regel auf einem Silicon-on-Insulator(Silizium auf Isolator, SOI)-Substrat gefertigt. Das Gate des Transistors wird auf mindestens zwei Seiten des Transistorkanals angeordnet, um eine Multigate-Struktur zu bilden, und sorgt somit für eine verbesserte Kanalsteuerung.
  • Um die Speicherdichte des NAND-Flash zu erhöhen, wird die minimale Merkmalsgröße (F) verringert. Die Verringerung der minimalen Merkmalsgröße verlangt zunehmend teure Lithographie- und Bearbeitungswerkzeuge, um komplexe Bearbeitungen durchführen zu können. Außerdem stoßen sowohl die intrinsische Skalierung der Transistoren als auch die kapazitive Kopplung der Floating-Gates an ihre physikalischen Grenzen.
  • Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • Zusammenfassung
  • Eine Ausführungsform schafft eine integrierte Schaltung. Die integrierte Schaltung weist eine erste SONOS-Speicherzelle und eine zweite SONOS-Speicherzelle auf. Der zweite Speicherzelle ist über die erste Speicherzelle gelegt bzw. gestapelt.
  • Kurze Beschreibung der Zeichnung
  • Die begleitende Zeichnung ist aufgenommen, um ein weitergehendes Verstehen der vorliegenden Erfindung zu ermöglichen, und bildet einen Teil dieser Schrift. Die Zeichnung stellt Ausführungsformen der vorliegenden Erfindung dar und dient zusammen mit der Beschreibung dazu, die Grundlagen der Erfindung zu erklären. Andere Ausführungsformen der vorliegenden Erfindung und viele der angestrebten Vorteile der vorliegenden Erfindung sind leicht zu würdigen, da sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser zu verstehen sind. Die Elemente der Zeichnung sind nicht unbedingt maßstabsgerecht in Bezug aufeinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1A ist ein Blockschema, das eine Ausführungsform eines Systems darstellt.
  • 1B ist ein Schema, das eine Ausführungsform eines Array aus Speicherzellen darstellt.
  • 2 zeigt einen Querschnitt durch eine Ausführungsform eines finFET-Halbleiter/Oxid/Nitrid/Oxid-Halbleiter(SONOS)-Stapelspeichers.
  • 3 zeigt einen Querschnitt einer Ausführungsform eines doppelten Silicon-on-Insulator(SOI)-Wafers.
  • 4 ist eine Draufsicht auf eine Ausführungsform des Wafers nach Definierung von Source/Drain-Regionen im Wafer und Implantierung von Source/Drain-Dotierungen im Wafer.
  • 5A ist eine Draufsicht auf eine Ausführungsform des Wafers nach Ätzen des Wafers.
  • 5B zeigt einen Querschnitt einer Ausführungsform des Wafers nach Ätzen des Wafers.
  • 6 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, einer Tunnelungsschicht aus einem dielektrischen Material, einer Schicht aus einem Trapping-Material und einer Blockierungsschicht aus einem dielektrischen Material.
  • 7 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, von Tunnelungsschichten aus dielektrischem Material, Schichten aus Trapping-Material und Bloc??kierungsschichten aus dielektrischem Material nach Ätzen der Tunnelungsschicht aus dielektrischem Material, der Schicht aus Trapping-Material und der Blockierungsschicht aus dielektrischem Material.
  • 8 zeigt einen Querschnitt einer Ausführungsform eines SOI-Wafers.
  • 9 zeigt einen Querschnitt einer Ausführungsform des Wafers nach Ätzen des Wafers.
  • 10 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers und einer ersten Schicht aus Schutzmaterial.
  • 11 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten Schicht aus Schutzmaterial und einer ersten Schicht aus Spacer-Material.
  • 12 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten Schicht aus Schutzmaterial und der ersten Schicht aus Spacer-Material nach Ätzen der ersten Schicht aus Schutzmaterial.
  • 13 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten Schicht aus Schutzmaterial, der ersten Schicht aus Spacer-Material und einer zweiten Schicht aus Spacer-Material.
  • 14 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten Schicht aus Schutzmaterial, der ersten und zweiten Schichten aus Spacer-Material und einer zweiten Schicht aus Schutzmaterial.
  • 15 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten Schicht aus Schutzmaterial, der ersten und zweiten Schichten aus Spacer-Material und der zweiten Schicht aus Schutzmaterial nach dem Ätzen der zweiten Schicht aus Schutzmaterial.
  • 16 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers und der ersten und zweiten Schichten aus Schutzmaterial nach dem Ätzen der ersten und zweiten Schichten aus Spacer-Material.
  • 17 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers und der ersten und zweiten Schichten aus Schutzmaterial nach dem Oxidieren der freiliegenden Abschnitte des geätzten Wafers.
  • 18 zeigt einen Querschnitt einer Ausführungsform des Wafers nach Ätzen des Wafers.
  • 19 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers und einer ersten Schicht aus Spacer-Material.
  • 20 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten Schicht aus Spacer-Material und einer ersten Schicht aus Schutzmaterial.
  • 21 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers und der ersten Schicht aus Schutzmaterial nach dem Ätzen der ersten Schicht aus Schutzmaterial und der ersten Schicht aus Spacer-Material.
  • 22 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers und der ersten Schicht aus Schutzmaterial nach dem Oxidieren von freiliegenden Abschnitten des geätzten Wafers.
  • 23 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten Schicht aus Spacer-Material und der ersten Schicht aus Schutzmaterial nach dem Ätzen der ersten Schicht aus Schutzmaterial.
  • 24 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten Schicht aus Spacer-Material, der ersten Schicht aus Schutzmaterial und einer zweiten Schicht aus Spacer-Material.
  • 25 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten und zweiten Schichten aus Spacer-Material und der ersten Schicht aus Schutzmaterial nach dem Ätzen der ersten Schicht aus Schutzmaterial.
  • 26 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten und zweiten Schichten aus Spacer-Material, der ersten Schicht aus Schutzmaterial und einer dritten Schicht aus Spacer-Material.
  • 27 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten, zweiten und dritten Schichten aus Spacer-Material, der ersten Schicht aus Schutzmaterial und einer zweiten Schicht aus Schutzmaterial.
  • 28 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers, der ersten, zweiten und dritten Schichten aus Spacer-Material, der ersten Schicht aus Schutzmaterial und der zweiten Schicht aus Schutzmaterial nach dem Ätzen der zweiten Schicht aus Schutzmaterial.
  • 29 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers und der ersten und zweiten Schichten aus Schutzmaterial nach dem Ätzen der ersten, zweiten und dritten Schichten aus Spacer-Material.
  • 30 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers und der ersten und zweiten Schichten aus Schutzmaterial nach Oxidieren von freiliegenden Abschnitten des geätzten Wafers.
  • 31 zeigt einen Querschnitt einer Ausführungsform von Kontakten zu den oberen und unteren Ketten von Speicherzellen innerhalb des Speicher-Array.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die begleitende Zeichnung Bezug genommen, die einen Teil der vorliegenden Schrift bildet und in der zur Erläuterung bestimmte Ausführungsformen dargestellt sind, in denen die Erfindung verwirklicht werden kann. In diesem Zusammenhang wird Richtungsterminologie, wie „oben", „unten", „vorne", „hinten", „als erstes", „als letztes" usw. mit Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen der vorliegenden Erfindung in einer Reihe von verschiedenen Ausrichtungen positioniert werden können, wird die Richtungsterminologie für die Zwecke der Erläuterung, aber keineswegs als Beschränkung verwendet. Es sei klargestellt, dass auch andere Ausführungsformen verwendet werden können und dass bauliche und logische Änderungen vorgenommen werden können, ohne vom Bereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung soll daher nicht im beschränkenden Sinn aufgefasst werden, und der Bereich der vorliegenden Erfindung wird in den beigefügten Ansprüchen definiert.
  • 1A ist ein Blockschema, das eine Ausführungsform eines Systems 90 darstellt. Das System 90 weist einen Host 92 und ein Speicher-Array 100 auf. Der Host 92 ist über eine Kommunikationsverbindung 94 kommunikativ mit einem Speicher-Array 100 verkoppelt. Der Host 92 schließt einen Computer (z. B. Desktop, Laptop, Handheld), eine tragbare elektronische Vorrichtung (z. B. ein Mobiltelefon, einen PDA, einen MP3-Spieler, einen Videospieler) oder irgendein anderes geeignetes Gerät, das einen Speicher nutzt, ein. Das Speicher-Array 100 stellt Speicher für den Host 92 bereit. In einer Ausführungsform umfasst das Speicher-Array 100 einen Halbleiter/Oxid/Nitrid/Oxid/Halbleiter(SONOS)-Stapelspeicher.
  • 1B ist ein Schema, das eine Ausführungsform eines Array aus Speicherzellen 100 darstellt. Das Array aus Speicherzellen 100 weist eine erste Bitleitungs-Auswahlleitung 104, erste Bitleitungs-Auswahltransistoren 110, eine zweite Bitleitungs-Auswahlleitung 108, zweite Bitleitungs-Auswahltransistoren 112, Bitleitungen 102, Wortleitungen 106 und Speicherzellen 114 ein. Jede Speicherzelle 114 ist eine obere oder untere finFET-Halbleiter/Oxid/Nitrid/Oxid-Halbleiter(SONOS)-Speicherzelle in einem Stapel aus mindestens zwei finFET-SONOS-Speicherzellen. Eine erste Kette aus finFET-SONOS-Speicherzellen 114, die mit einer ersten Bitleitung 102 verkoppelt sind, liegt über einer zweiten Kette aus finFET-SONOS-Speicherzellen 114, die mit einer zweiten Bitleitung 102 verkoppelt sind. Die ersten und zweiten, gestapelten Ketten aus finFET-SONOS-Speicherzellen 114 haben gemeinsame Wortleitungen 106.
  • Wie hierin verwendet, wird der Ausdruck „SONOS" als Überbegriff verwendet und schließt jedes geeignete Material ein, das auf ähnliche Weise angeordnet ist, um eine ähnliche Funktion zu bieten, und ist nicht auf Halbleiter/Oxid/Nitrid/Oxid/Halbleiter-Materialien beschränkt. Beispielsweise kann „SONOS" Halbleiter/High-k-Dielektrikum/Nitrid/High-k-Dielektrikum/Metall-Materialien einschließen.
  • Wie hierin verwendet, soll der Ausdruck „elektrisch verkoppelt" nicht bedeuten, dass die Elemente direkt miteinander verkoppelt sein müssen, und es können zwischengeschaltete Elemente zwischen den „elektrisch verkoppelten" Elementen vorgesehen sein.
  • Das Gate jedes ersten Bitleitungs-Auswahltransistors 110 empfangt ein Bitleitungs-Auswahlsignal auf der ersten Bitleitungs-Auswahlleitung 104. Eine Seite des Source/Drain-Pfads jedes ersten Bitleitungs-Auswahltransistors 110 ist elektrisch mit einer Massen- bzw. Erdleitung 112 verkoppelt. Die andere Seite des Source/Drain-Pfads jedes ersten Bitleitungs-Auswahltransistors 110 ist elektrisch mit einer Seite des Source/Drain-Pfads einer ersten finFET-SONOS-Speicherzelle 114 in einer Kette aus finFET-SONOS-Speicherzellen 114 verkoppelt. Der Source/Drain-Pfad jeder finFET-SONOS-Speicherzelle 114 in jeder Kette ist elektrisch mit dem Source/Drain-Pfad einer anderen finFET-SONOS-Speicherzelle 114 in der Kette verkoppelt. Das Gate jedes finFET-SONOS-Transistors 114 empfangt ein Wortleitungs-Auswahlsignal auf einer Wortleitung 106. Der Source/Drain-Pfad der letzten finFET-SONOS-Speicherzelle 114 jeder Kette ist elektrisch mit dem Source/Drain-Pfad eines zweiten Bitleitungs-Auswahltransistors 112 verkoppelt. Die andere Seite des Source/Drain-Pfads jedes zweiten Bitleitungs-Auswahltransistors 112 ist elektrisch mit einer Bitleitung 102 verkoppelt. Das Gate jedes zweiten Bitleitungs-Auswahltransistors 112 ist elektrisch mit einer Bitleitung 102 verkoppelt. Das Gate jedes zweiten Bitleitungs-Auswahltransistors 112 empfängt ein Bitleitungs-Auswahlsignal auf der zweiten Bitleitungs-Auswahlleitung 108.
  • Das Speicher-Array 100 stellt ein NAND-finFET-SONOS-Speicher-Array bereit. Um auf eine finFET-SONOS-Speicherzelle 114 für einen Lese- oder Schreibzugriff zugreifen zu können, wird die Bitleitung 102 für die ausgewählte finFET-SONOS-Speicherzelle 114 durch Aktivieren der entsprechenden ersten und zweiten Bitleitungs-Auswahltransistoren 110 und 112 ausgewählt. Während einer Leseoperation werden alle Wortleitungen 106 außer der Wortleitung 106 für die ausgewählte finFET-SONOS-Speicherzelle 114 aktiviert, um die nicht-ausgewählten finFET-SONOS-Speicherzellen 114 in einen Passiermodus zu bringen. Die Wortleitung 106 für die ausgewählte finFET-SONOS-Speicherzelle 114 wird aktiviert, um den Datenwert, der in der ausgewählten finFET-SONOS-Speicherzelle 114 gespeichert ist, zu lesen. Das Datensignal passiert die nicht-ausgewählten finFET-SONOS-Speicherzellen 114 in der Kette zwischen der ausgewählten finFET-SONOS-Speicherzelle 114 und der ausgewählten Bitleitung 102, um zur ausgewählten Bitleitung 102 zu gelangen. Während einer Schreiboperation werden alle Wortleitungen 106 aktiviert, um die in den einzelnen finFET-SONOS-Speicherzellen 114 entlang einer ausgewählten Kette von Speicherzellen 114 gespeicherten Daten zu löschen. Dann werden die ausgewählten finFET-SONOS-Speicherzellen 114 vorgespannt, damit mindestens ein Datenbit in die ausgewählten finFET-SONOS-Speicherzellen 114 geschrieben werden kann.
  • 2 zeigt einen Querschnitt durch eine Ausführungsform eines finFET-SONOS-Stapelspeichers 130. Der finFET-SONOS-Stapelspeicher 130 weist ein Substrat 132, erste Oxidschichten 134a, erste Bitleitungen 136a, zweite Oxidschichten 134b, zweite Bitleitungen 136b, Schichten 138 aus Hartmaskenmaterial, Tunnelungsschichten 140 aus dielektrischem Material, Schichten 142 aus Trapping-Material, Blockierungsschichten 144 aus dielektrischem Material und Wortleitungen 146 auf. Das Substrat 132 steht mit ersten Oxid schichten 134a in Kontakt. Die ersten Oxidschichten 134a stehen mit ersten Bitleitungen 136a in Kontakt. Die ersten Bitleitungen 136a stehen mit zweiten Oxidschichten 134b in Kontakt. Die zweiten Oxidschichten 134b stehen mit zweiten Bitleitungen 136b in Kontakt. Die zweiten Bitleitungen 136b stehen mit Schichten 138 aus Hartmaskenmaterial in Kontakt. Die Seitenwände der ersten Oxidschichten 134a, der ersten Bitleitungen 136a, der zweiten Oxidschichten 134b, der zweiten Bitleitungen 136b und der Schichten 138 aus Hartmaskenmaterial stehen mit Tunnelungsschichten 140 aus dielektrischem Material in Kontakt. Die Tunnelungsschichten 140 aus dielektrischem Material stehen mit Schichten 142 aus Trapping-Material in Kontakt. Die Schichten 142 aus Trapping-Material stehen mit Blockierungsschichten 144 aus dielektrischem Material in Kontakt. Die Blockierungsschichten 144 aus dielektrischem Material stehen mit Wortleitungen in Kontakt.
  • In einer Ausführungsform schließt das Substrat 132 Bulk-Silizium oder ein anderes geeignetes Substratmaterial ein. Die ersten Oxidschichten 134a und die zweiten Oxidschichten 134b schließen SiO2 oder ein anderes geeignetes dielektrisches Material ein. Die ersten Oxidschichten 134a isolieren die unteren finFET-SONOS-Speicherzellen 114 in den einzelnen Speicherzellenstapeln vom Substrat 132. Die zweiten Oxidschichten 134b isolieren die unteren finFET-SONOS-Speicherzellen 114 von den oberen finFET-SONOS-Speicherzellen 114 in den einzelnen Speicherzellenstapeln.
  • Die Schichten 138 aus Hartmaskenmaterial schließen SiN oder ein anderes geeignetes Hartmaskenmaterial ein. Die Schichten 138 aus Hartmaskenmaterial werden verwendet, um erste Oxidschichten 134a, erste Bitleitungen 136a, zweite Oxidschichten 134b und zweite Bitleitungen 136b zu begrenzen. Die Schichten 138 aus Hartmaskenmaterial isolieren außerdem die zweiten Bitleitungen 136b von den Wortleitungen 146.
  • In einer Ausführungsform schließen die ersten Bitleitungen 136a und die zweiten Bitleitungen 136b Siliziumregionen und dotierte Siliziumregionen ein. Die dotierten Siliziumregionen stellen Source/Drain-Regionen für die finFET-SONOS-Speicherzellen 114 bereit. Jede Source/Drain-Region ist zwei benachbarten finFET-SONOS-Speicherzellen 114 in einer Kette gemeinsam. Die undotierten Siliziumregionen stellen Kanalregionen für die finFET-SONOS-Speicherzellen 114 bereit.
  • In einer Ausführungsform schließen die Tunnelungsschichten 140 aus dielektrischem Material ein Oxid (z. B. SiO2) oder ein anderes geeignetes dielektrisches Tunnelungsmaterial ein. Die Schichten 142 aus Trapping-Material schließen ein Nitrid (z. B. SiN) oder ein anderes geeignetes Trapping-Material ein. Die Blockierungsschichten 144 aus dielektrischem Material schließen ein Oxid (z. B. SiO2) oder ein anderes geeignetes blockierendes dielektrisches Material ein. Die Schicht 142 aus Trapping-Material speichert eines oder mehrere Datenbits pro finFET-SONOS-Speicherzelle 114. Die einzelnen Wortleitungen 146 schließen ein Polysilizium, ein Metall oder ein anderes geeignetes Material ein und bilden ein Gate für jede finFET-SONOS-Speicherzelle 114.
  • Der finFET-SONOS-Stapelspeicher 130 schließt Ketten aus finFET-SONOS-Speicherzellen 114 ein. Eine untere Kette aus finFET-SONOS-Speicherzellen 114 ist entlang jeder ersten Bitleitung 136a ausgebildet, und eine obere Kette aus finFET-SONOS-Speicherzellen 114 ist entlang jeder zweiten Bitleitung 136b ausgebildet. Durch Stapeln von zwei oder mehr finFET-SONOS-Speicherzellen wird im Vergleich zu typischen Flash-Speichervorrichtungen eine effiziente Zunahme der Speicherdichte bei weniger strengen kritischen Abmessungen bereitgestellt.
  • Die folgenden 3–7 erläutern eine Ausführungsform für die Herstellung des zuvor mit Bezug auf 2 beschriebenen und dargestellten finFET-SONOS-Stapelspeichers 130.
  • 3 zeigt einen Querschnitt einer Ausführungsform eines doppelten Silicon-on-Insulator(SOI)-Wafers 150. Der Doppel-SOI-Wafer 150 schließt eine Bulk-Siliziumschicht 132, eine erste vergrabene Oxid-(buried Oxide, BOX-)Schicht 135a, eine erste Siliziumschicht 137a, eine zweite BOX-Schicht 135b und eine zweite Siliziumschicht 137b ein. In einer Ausführungsform wird der Doppel-SOI-Wafer 150 durch Wafer-Fusion gefertigt. In anderen Ausführungsformen wird der Doppel-SOI-Wafer 150 anhand anderer geeigneter Verfahren gefertigt.
  • 4 ist eine Draufsicht auf eine Ausführungsform eines Wafers 150 nach der Definierung der Source/Drain-Regionen 154 im Wafer 150 und der Implantierung von Source/Drain-Dotierungen im Wafer 150. Linienlithographie wird angewendet, um Linien 152 zu definieren, die ein Schutzmaterial, wie ein Photoresist, über dem Wafer 150 einschließen. Die Linien 154 definieren die Stelle, wo die Oberseite des Wafers 150 freiliegt. Source/Drain-Dotierungen werden in freiliegende Abschnitte 154 des Wafers 150 implantiert. Die Source/Drain-Dotierungen werden mit unterschiedlichen Energieniveaus in die erste Siliziumschicht 137a und die zweite Siliziumschicht 137b implantiert, um eine gleichmäßige Leistung der oberen und untere finFET-SONOS-Speicherzellen 114 zu erreichen.
  • 5A ist eine Draufsicht auf eine Ausführungsform eines Wafers 150 nach Ätzen des Wafers 150. Das Schutzmaterial der Linien 152 wird entfernt. Ein Hartmaskenmaterial, wie SiN oder ein anderes geeignetes Hartmaskenmaterial, wird dann über dem Wafer 150 aufgebracht, um eine Schicht aus Hartmaskenmaterial zu bilden. Die Schicht aus Hartmaskenmaterial wird mittels chemischer Dampfabscheidung (chemical vapor deposition, CVD), Atomschichtabscheidung (atomic layer deposition, ALD), metallorganischer chemischer Dampfabscheidung (MOCVD), Plasmadampfabscheidung (PVD), Strahldampfabscheidung (jet vapor deposition, JVD) oder eines anderen geeigneten Verfahrens aufgebracht.
  • Linienlithographie wird angewendet, um Linien 160 senkrecht zu den Linien 154 zu definieren. Die Linien 160 legen Abschnitte der Schicht aus Hartmaskenmaterial frei. Die freigelegten Abschnitte der Schicht aus Hartmaskenmaterial und die Abschnitte der zweiten Siliziumschicht 137b, der zweiten BOX-Schicht 135b, der ersten Siliziumschicht 137a und der ersten BOX-Schicht 135a, die unter den freigelegten Abschnitten der Schicht aus Hartmaskenmaterial liegen, werden geätzt. Nach dem Ätzen bilden die Abschnitte der zweiten Siliziumschicht 137b, der zweiten BOX-Schicht 135b, der ersten Siliziumschicht 137a und der ersten BOX-Schicht 135a, die unter den geschützten Abschnitten der Schicht aus Hartmaskenmaterial liegen, Source/Drain-Regionen wie bei 156 angegeben und Kanalregionen wie bei 158 angegeben.
  • 5B zeigt einen Querschnitt der Ausführungsform eines Wafers 150 nach Ätzen des Wafers 150. Die freiliegenden Abschnitte der Schicht aus Hartmaskenmaterial und die Abschnitte aus der zweiten Siliziumschicht 137b, der zweiten BOX-Schicht 135b, der ersten Siliziumschicht 137a und der ersten BOX-Schicht 135a, die unter den freiliegenden Abschnitten der Schicht aus Hartmaskenmaterial lagen, werden geätzt, um Öffnungen 160 zu bilden, die den Wafer 150 in Ketten aus oberen und unteren Stellen für finFET-SONOS-Speicherzellen 114 teilen. Die Schicht aus Hartmaskenmaterial und der Wafer 150 werden geätzt, um Schichten 138 aus Hartmaskenmaterial, zweite Bitleitungen 136b, zweite Oxidschichten 134b, erste Bitleitungen 136a und erste Oxidschichten 134a zu bilden, wie zuvor mit Bezug auf 2 beschrieben und dargestellt.
  • 6 zeigt einen Querschnitt des geätzten Wafers 150, einer Tunnelungsschicht 140a aus dielektrischem Material, einer Schicht 142a aus Trapping-Material und einer Blockierungsschicht 144a aus dielektrischem Material. Ein dielektrisches Tunnelungsmaterial, wie ein Oxid (z. B. SiO2, HfO) oder ein anderes geeignetes dielektrisches Tunnelungsmaterial, wird über freiliegenden Abschnitten des Substrats 132, der ersten Oxidschichten 134a, der ersten Bitleitungen 136a, der zweiten Oxidschichten 134b, der zweiten Bitleitungen 136b und der Schichten 138 aus Hartmaskenmaterial aufwachsen gelassen oder formtreu abgeschieden, um eine Tunnelungsschicht 140a aus dielektrischem Material zu bilden. Die Tunnelungsschicht 140a aus dielektrischem Material wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
  • Ein Trapping-Material, wie ein Nitrid (z. B. SiN), Oxid (z. B. Al2O3) oder ein anderes geeignetes Trapping-Material, wird formtreu über der Tunnelungsschicht 140a aus dielektrischem Material abgeschieden, um eine Schicht 142a aus Trapping-Material zu bilden. Die Schicht 142a aus Trapping-Material wird dann anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
  • Ein blockierendes dielektrisches Material, wie ein Oxid (z. B. SiO2 HfO) oder ein anderes geeignetes blockierendes dielektrisches Material, wird über der Trapping-Schicht 142a aufgebracht, um eine Blockierungsschicht 144a aus dielektrischem Material zu bilden. Die Blockierungsschicht 144a aus dielektrischem Material wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
  • 7 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 150, von Tunnelungsschichten 140 aus dielektrischem Material, Schichten 142 aus Trapping-Material und Blockierungsschichten 144 aus dielektrischem Material nach Ätzen der Tunnelungsschichten 140a aus dielektrischem Material, der Schicht 142a aus Trapping-Material und der Blockierungsschicht 144a aus dielektrischem Material. Die Blockierungsschicht 144a aus dielektrischem Material, die Schicht 142a aus Trapping-Material und die Tunnelungsschicht 140a aus dielektrischem Material werden geätzt, um die harte Maske 138 und das Substrat 132 freizulegen, um Tunnelungsschichten 140 aus dielektrischem Material, Schichten 142 aus Trapping-Material und Blockierungsschichten 144 aus dielektrischem Material zu bilden, wie bereits mit Bezug auf 2 beschrieben und dargestellt.
  • Eine Wortleitungs- und Gate-Material, wie Polysilizium, Metall oder ein anderes geeignetes Wortleitungs- und Gate-Material, wird über freiliegenden Abschnitten von Schichten 38 aus Hartmaskenmaterial, Blockierungsschichten 144 aus dielektrischem Material, Schichten 142 aus Trapping-Material, Tunnelungsschichten 140 aus dielektrischem Material und Substrat 132 abgeschieden. Das Wortleitungs- und Gate-Material wird gemustert und geätzt, um Wortleitungen 146 und einen finFET-SONOS-Speicher 130 zu bilden, wie bereits mit Bezug auf 2 beschrieben und dargestellt.
  • Die folgenden 8–17 zeigen eine andere Ausführungsform der Herstellung eines finFET-SONOS-Stapelspeichers 130, der zuvor mit Bezug auf 2 beschrieben und dargestellt wurde.
  • 8 zeigt einen Querschnitt einer Ausführungsform eines SOI-Wafers 151. Der SOI-Wafer 151 schließt eine Bulk-Siliziumschicht 132, eine erste BOX-Schicht 135a und eine erste Siliziumschicht 137a ein. Source/Drain-Regionen werden in der ersten Siliziumschicht 137a auf dem Wafer 151 auf ähnliche Weise ausgebildet wie die Source/Drain-Regionen im Wafer 150, wie zuvor mit Bezug auf 4 beschrieben und dargestellt. Eine Schicht aus Hartmaskenmaterial wird über dem Wafer 151 abgeschieden und auf ähnliche Weise gemustert wie die gemusterte Schicht aus Hartmaskenmaterial auf dem Wafer 150, wie zuvor mit Bezug auf 5A beschrieben und dargestellt.
  • 9 zeigt einen Querschnitt einer Ausführungsform des Wafers 151 nach Ätzung des Wafers 151. Die freiliegenden Abschnitte der Schicht aus Hartmaskenmaterial und die Abschnitte der ersten Siliziumschicht 137a, die unter den freiliegenden Abschnitten der Schicht aus Hartmaskenmaterial lagen, werden geätzt, um Öffnungen 160 zu bilden, die den Wafer 151 in Ketten aus Stellen für finFET-SONOS-Speicherzellen 114 teilen. Der Wafer 151 wird geätzt, um Schichten 138 aus Hartmaskenmaterial und Siliziumabschnitte 139 zu bilden.
  • 10 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 151 und einer ersten Schicht 170a aus Schutzmaterial. Ein Schutzmaterial, wie SiN oder ein anderes geeignetes Schutzmaterial, wird formtreu über freiliegenden Abschnitten der Schichten 138 aus Hartmaskenmaterial, Siliziumabschnitten 139 und einer ersten Oxidschicht 135a abgeschieden, um eine erste Schicht 170a aus Schutzmaterial zu bilden. Die Schicht 170a aus Schutzmaterial wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
  • 11 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 151, einer ersten Schicht 170a aus Schutzmaterial und einer ersten Schicht 172 aus Spacer-Material. Spacer-Material, wie ein Oxid (z. B. SiO2) oder ein anderes geeignetes Spacer-Material, wird über der Schicht 170a aus Schutzmaterial abgeschieden. Das Spacer-Material wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht. Das Spacer-Material wird ausnehmungsgeätzt, um eine Schicht 172 aus Spacer-Material zu bilden.
  • 12 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 151, einer ersten Schicht 170b aus Schutzmaterial und einer Schicht 172 aus Spacer-Material nach Ätzung der ersten Schicht 170a aus Schutzmaterial. Die Schicht 170a aus Schutzmaterial wird anhand einer Nassätzung, einer isotropen Trockenätzung oder einer anderen geeigneten Ätzung geätzt, um eine erste Schicht 170b aus Schutzmaterial zu bilden. Der freilie gende obere Abschnitt der ersten Schicht 170b aus Schutzmaterial definiert die Höhe von ersten Bitleitungen 136a, die in späteren Verfahrensschritten ausgebildet werden.
  • 13 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 151, einer ersten Schicht 170b aus Schutzmaterial, einer ersten Schicht 172 aus Spacer-Material und einer zweiten Schicht 174 aus Spacer-Material. Spacer-Material, wie ein Oxid (z. B. SiO2) oder ein anderes geeignetes Material, wird über freiliegenden Abschnitten von Schichten 138 aus Hartmaskenmaterial, Siliziumabschnitten 139, einer ersten Schicht 172 aus Spacer-Material und einer ersten Schicht 170b aus Schutzmaterial abgeschieden. Das zweite Spacer-Material wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht. Das zweite Spacer-Material wird ausnehmungsgeätzt, um eine Schicht 174 aus Spacer-Material zu bilden. Die Höhe der Schicht 174 aus Spacer-Material definiert die Höhe der zweiten Oxidschichten 134b, die in späteren Verfahrensschritten gebildet werden.
  • 14 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 151, einer ersten Schicht 170b aus Schutzmaterial, ersten und zweiten Schichten 172 und 174 aus Spacer-Material und einer zweiten Schicht 176a aus Schutzmaterial. Ein Schutzmaterial, wie SiN oder ein anderes geeignetes Schutzmaterial, wird formtreu über freiliegenden Abschnitten von Schichten 138 aus Hartmaskenmaterial, Siliziumabschnitten 139 und einer zweiten Schicht 174 aus Spacer-Material abgeschieden, um eine zweite Schicht 176a aus Schutzmaterial zu bilden. Die zweite Schicht 176a aus Schutzmaterial wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
  • 15 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 151, einer ersten Schicht 170b aus Schutzmaterial, ersten und zweiten Schichten 172 und 172 aus Spacer-Material und einer zweiten Schicht 176b aus Schutzmaterial nach Ätzung der zweiten Schicht 176a aus Schutzmaterial. Die zweite Schicht 176a aus Schutzmaterial wird geätzt, um die zweite Schicht 174 aus Spacer-Material freizulegen. In einer Ausführungsform wird eine Trockenätzung oder eine andere geeignete Ätzung verwendet, um die zweite Schicht 174 aus Spacer-Material freizulegen.
  • 16 zeigt einen Querschnitt eines geätzten Wafers 151 und von ersten und zweiten Schichten 170b und 176b aus Schutzmaterial nach Ätzung der ersten und zweiten Schichten 172 und 174 aus Spacer-Material. Die ersten und zweiten Schichten 172 und 174 aus Spacer-Material werden entfernt, um Abschnitte 178 von Siliziumabschnitten 139 freizulegen. Die freiliegenden Abschnitte 178 definieren die Stelle für zweite Oxidschichten 14b, die in späteren Verfahrensschritten ausgebildet werden.
  • 17 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 151 und von ersten und zweiten Schichten 170b und 176b aus Schutzmaterial nach Oxidierung von freiliegenden Abschnitten 178 von Siliziumabschnitten 139. Die freiliegenden Abschnitte 178 von Siliziumabschnitten 139 werden oxidiert, um erste Bitleitungen 136a, zweite Oxidschichten 134b und zweite Bitleitungen 136b zu bilden, wie bereits mit Bezug auf 2 beschrieben und dargestellt. Erste und zweite Schichten 170b und 176b aus Schutzmaterial werden dann entfernt, und das Fertigungsverfahren geht weiter wie bereits ab 6 beschrieben und dargestellt.
  • Die folgenden 18–22 zeigen eine weitere Ausführungsform für die Fertigung eines finFET-SONOS-Stapelspeichers 130, der zuvor mit Bezug auf 2 beschrieben und dargestellt wurde.
  • 18 zeigt einen Querschnitt einer Ausführungsform eines Wafers 153 nach Ätzung des Wafers 153. In dieser Ausführungsform wird ein Bulk-Siliziumwafer 153 verwendet, um einen finFET-SONOS-Stapelspeicher 130 zu fertigen. Source/Drain-Regionen werden im Bulk-Silizium des Wafers 153 ähnlich wie die Source/Drain im Wafer 150 ausgebildet, wie zuvor mit Bezug auf 4 beschrieben und dargestellt. Eine Schicht aus Hartmaskemnaterial wird über dem Wafer 153 abgeschieden und auf ähnliche Weise gemustert wie die Schicht aus Hartmaskenmaterial auf dem Wafer 150, wie zuvor mit Bezug auf 5A beschrieben und dargestellt.
  • Die freiliegenden Abschnitte der Schicht aus Hartmaskenmaterial und Abschnitte des Bulk-Siliziums, die unter den freiliegenden Abschnitten der Schicht aus Hartmasken material liegen, werden geätzt, um Öffnungen 160 zu bilden, die den Wafer 153 in Ketten aus Stellen für finFET-SONOS-Speicherzellen 114 teilen. Der Wafer 153 wird geätzt, um Schichten 138 aus Hartmaskenmaterial und Siliziumabschnitte 139a zu bilden, während das Substrat 132 zurückbleibt.
  • 19 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 153 und einer ersten Schicht 180 aus Spacer-Material. Spacer-Material, wie ein Oxid (z. B. SiO2) oder ein anderes geeignetes Spacer-Material, wird über freiliegenden Abschnitten von Schichten 138 aus Hartmaskenmaterial, Siliziumabschnitten 139a und Substrat 132 abgeschieden. Das Spacer-Material wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht. Das Spacer-Material wird anhand einer Ausnehmungsätzung, einer Rückätzung oder einer anderen geeigneten Ätzung geätzt, um eine Schicht 180 aus Spacer-Material zu bilden.
  • 20 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 153, einer Schicht 180 aus Spacer-Material und einer ersten Schicht 182a aus Schutzmaterial. Ein Schutzmaterial, wie SiN oder ein anderes geeignetes Schutzmaterial, wird formtreu über freiliegenden Abschnitten aus Schichten 138 aus Hartmaskenmaterial, Siliziumabschnitten 139a und einer ersten Schicht 180 aus Spacer-Material abgeschieden, um eine erste Schicht 182a aus Schutzmaterial zu bilden. Die erste Schicht 182a aus Schutzmaterial wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
  • 21 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 153 und einer ersten Schicht 182b aus Schutzmaterial nach Ätzung der ersten Schicht 182a aus Schutzmaterial und der ersten Schicht 180 aus Spacer-Material. Die erste Schicht 182a aus Schutzmaterial wird anhand einer Spacer-reaktiven Ionenätzung oder einer anderen geeigneten Ätzung geätzt, um Schichten 138 aus Hartmaskenmaterial und eine erste Schicht 180 aus Spacer-Material freizulegen. Die erste Schicht 180 aus Spacer-Material wird anhand einer Nassätzung oder einer anderen geeigneten Ätzung entfernt, um Abschnitte 183 von Siliziumabschnitten 139a und Substrat 132 freizulegen.
  • 22 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 153 und einer ersten Schicht 182b aus Schutzmaterial nach Oxidierung von freiliegenden Abschnitten 183 von Siliziumabschnitten 139a und Substrat 132. Freiliegende Abschnitte 183 von Siliziumabschnitten 139a werden oxidiert, um Siliziumabschnitte 139 auf ähnliche Weise zu bilden wie Siliziumabschnitte 139, wie zuvor mit Bezug auf 9 beschrieben und dargestellt, sowie erste Oxidschichten 134a, wie zuvor mit Bezug auf 2 beschrieben und dargestellt. Die erste Schicht 182b aus Schutzmaterial wird dann entfernt, und das Fertigungsverfahren geht weiter wie zuvor ab 10 beschrieben und dargestellt.
  • Die folgenden 23–30 zeigen eine andere Ausführungsform der Fertigung eines finFET-SONOS-Stapelspeichers 130 wie zuvor mit Bezug auf 2 beschrieben und dargestellt.
  • 23 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 153, einer ersten Schicht 182b aus Schutzmaterial und einer ersten Schicht 180 aus Spacer-Material nach Ätzung der ersten Schicht 182a aus Schutzmaterial wie zuvor mit Bezug auf 21 beschrieben und dargestellt. In dieser Ausführungsform wird der Wafer 153 bearbeitet wie bereits mit Bezug auf die 18–21 beschrieben und dargestellt, abgesehen davon, dass in dieser Ausführungsform die erste Schicht 180 aus Spacer-Material nicht geätzt wird.
  • 24 zeigt einen Querschnitt des geätzten Wafers 153, der ersten Schicht 182b aus Schutzmaterial, der ersten Schicht 180 aus Spacer-Material und einer zweiten Schicht 184 aus Spacer-Material. Spacer-Material, wie ein Oxid (z. B. SiO2) oder ein anderes geeignetes Spacer-Material, wird über freiliegenden Abschnitten von Schichten 138 aus Hartmaskenmaterial, einer ersten Schicht 182b aus Schutzmaterial und einer ersten Schicht 180 aus Spacer-Material abgeschieden. Das Spacer-Material wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Technik abgeschieden. Das Spacer-Material wird anhand einer Aussparungsätzung, einer Rückätzung oder einer anderen geeigneten Ätzung geätzt, um die zweite Schicht 184 aus Spacer-Material zu bilden.
  • 25 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers 153, von ersten und zweiten Schichten 180 und 184 aus Spacer-Material und einer ersten Schicht 182c aus Schutzmaterial nach dem Ätzen der ersten Schicht 182b aus Schutzmaterial. Die erste Schicht 182b aus Schutzmaterial wird geätzt, um Abschnitte von Siliziumabschnitten 139a freizulegen und um eine erste Schicht 182c aus Schutzmaterial zu bilden.
  • 26 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers 153, von ersten und zweiten Schichten 180 und 184 aus Spacer-Material, einer ersten Schicht 182c aus Schutzmaterial und einer dritten Schicht 186 aus Spacer-Material. Spacer-Material, wie ein Oxid (z. B. SiO2) oder ein anderes geeignetes Spacer-Material, wird über freiliegenden Abschnitten von Schichten 138 aus Hartmaskenmaterial, Siliziumabschnitten 139a, einer ersten Schicht 182c aus Schutzmaterial und einer zweiten Schicht 184 aus Spacer-Material abgeschieden. Das Spacer-Material wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht. Das Spacer-Material wird anhand einer Aussparungsätzung, einer Rückätzung oder einer anderen geeigneten Ätzung geätzt, um eine dritte Schicht 186 aus Spacer-Material zu bilden.
  • 27 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 153, von ersten, zweiten und dritten Schichten 180, 184 und 186 aus Spacer-Material, einer ersten Schicht 182c aus Schutzmaterial und einer zweiten Schicht 188a aus Schutzmaterial. Ein Schutzmaterial, wie SiN oder ein anderes geeignetes Schutzmaterial, wird formtreu über freiliegenden Abschnitten von Schichten 138 aus Hartmaskenmaterial, Siliziumabschnitten 139a und einer dritten Schicht 186 aus Spacer-Material abgeschieden, um eine zweite Schicht 188a aus Schutzmaterial zu bilden. Die zweite Schicht 188a aus Schutzmaterial wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
  • 28 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers 153, von ersten, zweiten und dritten Schichten 180, 184 und 186, einer ersten Schicht 182c aus Schutzmaterial und einer zweiten Schicht 188b aus Schutzmaterial nach Ätzung der zweiten Schicht 188a aus Schutzmaterial. Die zweite Schicht 188a aus Schutzmaterial wird anhand einer Spacer-reaktiven Ionenätzung oder einer anderen geeigneten Ätzung geätzt, um die Oberseite der harten Maske 138 und die Oberseite der dritten Schicht 186 aus Spacer-Material freizulegen und um eine zweite Schicht 188b aus Schutzmaterial zu bilden.
  • 29 zeigt einen Querschnitt einer Ausführungsform des geätzten Wafers 153 und von ersten und zweiten Schichten 182c und 188b aus Schutzmaterial nach Ätzung der ersten, zweiten und dritten Schichten 180, 184 und 186 aus Spacer-Material. Die ersten, zweiten und dritten Schichten 180, 184 und 186 aus Spacer-Material werden anhand einer Nassätzung oder einer anderen geeigneten Ätzung entfernt, um Abschnitte 178 und 183 von Siliziumabschnitten 139a und Substrat 132 freizulegen.
  • 30 zeigt einen Querschnitt einer Ausführungsform eines geätzten Wafers 153 und von ersten und zweiten Schichten 182c und 188b aus Schutzmaterial nach Oxidierung von freiliegenden Abschnitten 178 und 183 von Siliziumabschnitten 139a und Substrat 132. Freiliegende Abschnitte 178 und 183 von Siliziumabschnitten 139a und Substrat 132 werden oxidiert, um erste Oxidschichten 134a, erste Bitleitungen 136a, zweite Oxidschichten 134b und zweite Bitleitungen 136b zu bilden, wie bereits mit Bezug auf 2 beschrieben und dargestellt. Dann werden die ersten und zweiten Schichten 182c und 188b aus Schutzmaterial entfernt, und das Fertigungsverfahren geht weiter, wie bereits mit Bezug auf 6 beschrieben und dargestellt.
  • 31 zeigt einen Querschnitt einer Ausführungsform von Kontakten 190a und 190b zu einer ersten Bitleitung 136a und einer zweiten Bitleitung 136b. Die Bitleitung 136a ist elektrisch mit einem Kontakt 190a verkoppelt. Der Kontakt 190a ist elektrisch mit einer Bitleitung 102a verkoppelt. Die Bitleitung 136b ist elektrisch mit einem Kontakt 190b verkoppelt. Der Kontakt 190b ist elektrisch mit einer Bitleitung 102b verkoppelt. Die Bitleitung 136a ist länger als die Bitleitung 136b, so dass der Kontakt 190a elektrisch von der Bitleitung 136b und dem Kontakt 190b isoliert ist.
  • Ausführungsformen der vorliegenden Erfindung schaffen einen finFET-SONOS-Stapelspeicher. Zwei oder mehr finFET-SONOS-Speicherzellen werden übereinander gestapelt und teilen sich eine gemeinsame Wortleitung. Der finFET-SONOS-Stapelspeicher erhöht die Speicherdichte des Speichers, während er im Vergleich zu typischen Flash-Speichervorrichtungen weniger strenge kritische Abmessungen verwendet.
  • Obwohl hierin bestimmte Ausführungsformen dargestellt und beschrieben wurden, weiß der Fachmann, dass eine Reihe von alternativen und/oder äquivalenten Implementierungen statt der dargestellten und beschriebenen Ausführungsformen verwendet werden können, ohne vom Bereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Adaptionen oder Variationen der hierin erörterten bestimmten Ausführungsformen abdecken. Daher soll die Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt sein.

Claims (28)

  1. Integrierte Schaltung, die aufweist: eine erste SONOS-Speicherzelle und eine zweite SONOS-Speicherzelle, wobei die zweite Speicherzelle über die erste Speicherzelle gestapelt ist.
  2. Integrierte Schaltung nach Anspruch 1, wobei die erste SONOS-Speicherzelle eine erste finFET-SONOS-Speicherzelle umfasst und wobei die zweite SONOS-Speicherzelle eine zweite finFET-SONOS-Speicherzelle umfasst.
  3. Integrierte Schaltung nach Anspruch 1, die ferner aufweist: eine Wortleitung, die ein Gate der ersten Speicherzelle und ein Gate der zweiten Speicherzelle bildet.
  4. Integrierte Schaltung nach Anspruch 1, wobei der Speicher einen NAND-Speicher umfasst.
  5. Integrierte Schaltung nach Anspruch 1, wobei die erste Speicherzelle und die zweite Speicherzelle auf einem SOI-Wafer ausgebildet sind.
  6. Integrierte Schaltung nach Anspruch 1, wobei die erste Speicherzelle und die zweite Speicherzelle auf einem Doppel-SOI-Wafer ausgebildet sind.
  7. Integrierte Schaltung nach Anspruch 1, wobei die erste Speicherzelle und die zweite Speicherzelle auf einem Bulk-Siliziumwafer ausgebildet sind.
  8. Speicher, der aufweist: eine erste Speicherzelle, die eine erste Source, einen ersten Drain, eine erste Tunnelungsschicht aus dielektrischem Material, eine erste Schicht aus Trapping- Material, eine erste Blockierungsschicht aus dielektrischem Material und zwei erste Gates einschließt; und eine zweite Speicherzelle, die eine zweite Source, einen zweiten Drain, eine zweite Tunnelungsschicht aus dielektrischem Material, eine zweite Schicht aus Trapping-Material, eine zweite Blockierungsschicht aus dielektrischem Material und zwei zweite Gates einschließt, wobei die zweite Speicherzelle auf die erste Speicherzelle gestapelt ist.
  9. Speicher nach Anspruch 8, der ferner aufweist: eine Wortleitung, die mit den beiden ersten Gates und den beiden zweiten Gates verkoppelt ist.
  10. Speicher nach Anspruch 8, wobei die Speichervorrichtung eine NAND-Speichervorrichtung umfasst.
  11. Speicher nach Anspruch 8, wobei die erste Speicherzelle und die zweite Speicherzelle auf einem SOI-Wafer ausgebildet sind.
  12. Speicher nach Anspruch 8, wobei die erste Speicherzelle und die zweite Speicherzelle auf einem Doppel-SOI-Wafer ausgebildet sind.
  13. Speicher nach Anspruch 8, wobei die erste Speicherzelle und die zweite Speicherzelle auf einem Bulk-Siliziumwafer ausgebildet sind.
  14. Verfahren zur Fertigung eines Speichers, wobei das Verfahren umfasst: Schaffen eines Doppel-SOI-Wafers, der eine erste Siliziumschicht und eine zweite Siliziumschicht aufweist; Definieren von ersten Linien von Source/Drain-Regionen in der ersten Siliziumschicht und zweiten Linien von Source/Drain-Regionen in der zweiten Siliziumschicht über den ersten Linien; Ätzen von Linien in den Wafer senkrecht zu den ersten und zweiten Linien von Source/Drain-Regionen, um erste Bitleitungen in der ersten Siliziumschicht und zweite Bitleitungen in der zweiten Siliziumschicht zu bilden; Abscheiden einer Tunnelungsschicht aus dielektrischem Material, einer Schicht aus Trapping-Material und einer Blockierungsschicht aus dielektrischem Material über freiliegenden Abschnitten der ersten Bitleitungen und der zweiten Bitleitungen; Ätzen der Tunnelungsschicht aus dielektrischem Material, der Schicht aus Trapping-Material und der Blockierungsschicht aus dielektrischem Material, um eine erste Kette von Speicherzellen entlang jeder ersten Bitleitung und eine zweite Kette von Speicherzellen entlang jeder zweiten Bitleitung zu bilden, und Ausbilden von Wortleitungen über der geätzten Blockierungsschicht aus dielektrischem Material, um Gates für jede Speicherzelle in jeder ersten Kette und jeder zweiten Kette zu bilden.
  15. Verfahren nach Anspruch 14, wobei das Ausbilden der Wortleitungen das Ausbilden von Metall-Wortleitungen umfasst.
  16. Verfahren nach Anspruch 14, wobei das Ätzen des Wafers umfasst: Abscheiden einer Schicht aus Hartmaskenmaterial über dem Wafer; Muster der Schicht aus Hartmaskenmaterial in Linien, die senkrecht zu den ersten und zweiten Linien der Source/Drain-Regionen verlaufen; und Ätzen von Abschnitten des Wafers, die nicht vom Hartmaskenmaterial geschützt sind, um die ersten Bitleitungen in der ersten Siliziumschicht und die zweiten Bitleitungen in der zweiten Siliziumschicht zu bilden.
  17. Verfahren nach Anspruch 14, wobei das Abscheiden der Tunnelungsschicht aus dielektrischem Material, der Schicht aus Trapping-Material und der Blockierungsschicht aus dielektrischem Material das Abscheiden einer ersten Oxidschicht, einer Nitridschicht bzw. einer zweiten Oxidschicht umfasst.
  18. Verfahren zur Fertigung eines Speichers, wobei das Verfahren umfasst: Bereitstellen eines SOI-Wafers einschließlich einer ersten Siliziumschicht; Definieren von ersten Linien von Source/Drain-Regionen in der ersten Siliziumschicht und von zweiten Linien von Source/Drain-Regionen in der ersten Siliziumschicht über den ersten Linien; Ätzen von Linien in den Wafer senkrecht zu den ersten und zweiten Linien der Source/Drain-Regionen, um Linien aus dem ersten Siliziummaterial zu bilden; Oxidieren eines Abschnitts jeder Linie aus erstem Siliziummaterial, um erste Bitleitungen und zweite Bitleitungen über den ersten Bitleitungen zu bilden, wobei die zweiten Bitleitungen von den ersten Bitleitungen durch die oxidierten Abschnitte isoliert sind; Abscheiden einer Tunnelungsschicht aus dielektrischem Material, einer Schicht aus Trapping-Material und einer Blockierungsschicht aus dielektrischem Material über freiliegenden Abschnitten der ersten Bitleitungen und der zweiten Bitleitungen; Ätzen der Tunnelungsschicht aus dielektrischem Material, der Schicht aus Trapping-Material und der Blockierungsschicht aus dielektrischem Material, um eine erste Kette von Speicherzellen entlang jeder ersten Bitleitung und eine zweite Kette von Speicherzellen entlang jeder zweiten Bitleitung zu bilden; und Ausbilden von Wortleitungen über der geätzten Blockierungsschicht aus dielektrischem Material, um Gates für jede Speicherzelle in jeder ersten Kette und jeder zweiten Kette zu bilden.
  19. Verfahren nach Anspruch 18, wobei das Ausbilden der Wortleitungen das Ausbilden von Metall-Wortleitungen umfasst.
  20. Verfahren nach Anspruch 18, wobei das Ätzen des Wafers umfasst: Abscheiden einer Schicht aus Hartmaskenmaterial über dem Wafer; Muster der Schicht aus Hartmaskenmaterial in Linien, die senkrecht zu den ersten und zweiten Linien der Source/Drain-Regionen verlaufen; und Ätzen des Wafers, der nicht von der Schicht aus Hartmaskenmaterial geschützt ist, um die Linien aus dem ersten Siliziummaterial zu bilden.
  21. Verfahren nach Anspruch 18, wobei das Abscheiden der Tunnelungsschicht aus dielektrischem Material, der Schicht aus Trapping-Material und der Blockierungsschicht aus dielektrischem Material das Abscheiden einer ersten Oxidschicht, einer Nitridschicht bzw. einer zweiten Oxidschicht umfasst.
  22. Verfahren zur Fertigung einer Speichervorrichtung, wobei das Verfahren umfasst: Bereitstellen eines Bulk-Siliziumwafers; Definieren von ersten Linien von Source/Drain-Regionen im Bulk-Silizium und von zweiten Linien von Source/Drain-Regionen im Bulk-Silizium über den ersten Linien von Source/Drain-Regionen; Ätzen von Linien in den Wafer senkrecht zu den ersten und zweiten Linien der Source/Drain-Regionen, um Linien aus Siliziummaterial zu bilden; Oxidieren eines ersten Abschnitts und eines zweiten Abschnitts jeder Linie aus Siliziummaterial, um erste Bitleitungen und zweite Bitleitungen über den ersten Bitleitungen zu bilden, wobei die zweiten Bitleitungen von den ersten Bitleitungen durch die zweiten oxidierten Abschnitte isoliert sind, die ersten Bitleitungen vom Bulk-Silizium durch die ersten oxidierten Abschnitte isoliert sind; Abscheiden einer Tunnelungsschicht aus dielektrischem Material, einer Schicht aus Trapping-Material und einer Blockierungsschicht aus dielektrischem Material über freiliegenden Abschnitten der ersten Bitleitungen und der zweiten Bitleitungen; Ätzen der Tunnelungsschicht aus dielektrischem Material, der Schicht aus Trapping-Material und der Blockierungsschicht aus dielektrischem Material, um eine erste Kette von Speicherzellen entlang jeder ersten Bitleitung und eine zweite Kette von Speicherzellen entlang jeder zweiten Bitleitung zu bilden; und Ausbilden von Wortleitungen über der geätzten Blockierungsschicht aus dielektrischem Material, um Gates für jede Speicherzelle in jeder ersten Kette und jeder zweiten Kette zu bilden.
  23. Verfahren nach Anspruch 22, wobei das Ausbilden der Wortleitungen das Ausbilden von Metall-Wortleitungen umfasst.
  24. Verfahren nach Anspruch 22, wobei das Ätzen des Wafers umfasst: Abscheiden einer Schicht aus Hartmaskenmaterial über dem Wafer; Muster der Schicht aus Hartmaskenmaterial in Linien, die senkrecht zu den ersten und zweiten Linien der Source/Drain-Regionen verlaufen; und Ätzen des Wafers, der nicht von der Schicht aus Hartmaskenmaterial geschützt ist, um die Linien aus dem ersten Siliziummaterial zu bilden.
  25. Verfahren nach Anspruch 22, wobei das Oxidieren des ersten Abschnitts und des zweiten Abschnitts jeder Linie aus Siliziummaterial das gleichzeitige Oxidieren des ersten Abschnitts und des zweiten Abschnitts jeder Linie aus Siliziummaterial umfasst.
  26. Verfahren nach Anspruch 22, wobei das Oxidieren des ersten Abschnitts und des zweiten Abschnitts jeder Linie aus Siliziummaterial das sequentielle Oxidieren des ersten Abschnitts und des zweiten Abschnitts jeder Linie aus Siliziummaterial umfasst.
  27. Integrierte Schaltung mit einem Speicher, wobei der Speicher aufweist: eine erste Kette aus finFET-SONOS-Speicherzellen; eine zweite Kette aus finFET-SONOS-Speicherzellen, wobei die zweite Kette auf die erste Kette gestapelt ist; eine Vielzahl von Wortleitungen, wobei jede Wortleitung mit einem Gate einer Speicherzelle in der ersten Kette und einem Gate einer Speicherzelle in der zweiten Kette verkoppelt ist; einen ersten Auswahltransistor, der so konfiguriert ist, dass er die erste Kette auswählt, um auf eine Speicherzelle der ersten Kette zugreifen zu können; und einen zweiten Auswahltransistor, der so konfiguriert ist, dass er die zweite Kette auswählt, um auf eine Speicherzelle in der zweiten Kette zugreifen zu können.
  28. System, das aufweist: einen Host und ein Speicher-Array, das kommunikativ mit dem Host verkoppelt ist, wobei das Speicher-Array aufweist: eine erste SONOS-Speicherzelle und eine zweite SONOS-Speicherzelle, wobei die zweite Speicherzelle über die erste Speicherzelle gestapelt ist.
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
US7714377B2 (en) * 2007-04-19 2010-05-11 Qimonda Ag Integrated circuits and methods of manufacturing thereof
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US20090179253A1 (en) * 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US20090020792A1 (en) * 2007-07-18 2009-01-22 Rafael Rios Isolated tri-gate transistor fabricated on bulk substrate
JP2009094236A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
JP2009283799A (ja) * 2008-05-26 2009-12-03 Sharp Corp 不揮発性半導体記憶装置及びその製造方法
JP2010010596A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101502584B1 (ko) 2008-10-16 2015-03-17 삼성전자주식회사 비휘발성 메모리 장치
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US8179161B1 (en) 2009-05-05 2012-05-15 Cypress Semiconductor Corporation Programmable input/output circuit
US8487655B1 (en) 2009-05-05 2013-07-16 Cypress Semiconductor Corporation Combined analog architecture and functionality in a mixed-signal array
US9612987B2 (en) 2009-05-09 2017-04-04 Cypress Semiconductor Corporation Dynamically reconfigurable analog routing circuits and methods for system on a chip
JP5456036B2 (ja) 2009-06-12 2014-03-26 株式会社東芝 不揮発性半導体記憶装置
KR101028993B1 (ko) * 2009-06-30 2011-04-12 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2011023464A (ja) * 2009-07-14 2011-02-03 Toshiba Corp 半導体記憶装置
WO2011114502A1 (ja) 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
WO2011114503A1 (ja) * 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
JP5624415B2 (ja) 2010-09-21 2014-11-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2012234885A (ja) 2011-04-28 2012-11-29 Toshiba Corp 半導体装置及びその製造方法
JP5674579B2 (ja) 2011-07-15 2015-02-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20130070150A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
JP2015133458A (ja) 2014-01-16 2015-07-23 株式会社東芝 不揮発性半導体記憶装置
JP2015167200A (ja) 2014-03-04 2015-09-24 株式会社東芝 不揮発性半導体記憶装置
KR102223971B1 (ko) * 2014-06-11 2021-03-10 삼성전자주식회사 결정성의 다중-나노시트 스트레인 채널 전계 효과 트랜지스터 및 그 제조 방법
US9659963B2 (en) 2015-06-29 2017-05-23 International Business Machines Corporation Contact formation to 3D monolithic stacked FinFETs
JP6416053B2 (ja) 2015-07-31 2018-10-31 東芝メモリ株式会社 不揮発性半導体記憶装置
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9559013B1 (en) 2015-11-23 2017-01-31 International Business Machines Corporation Stacked nanowire semiconductor device
CN107452793B (zh) * 2016-06-01 2020-07-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US20180138307A1 (en) * 2016-11-17 2018-05-17 Globalfoundries Inc. Tunnel finfet with self-aligned gate
US10586875B2 (en) 2018-07-03 2020-03-10 International Business Machines Corporation Gate-all-around transistor based non-volatile memory devices
CN108933142B (zh) * 2018-07-11 2019-10-29 长江存储科技有限责任公司 三维存储器件及其制造方法
US10615288B1 (en) 2018-10-24 2020-04-07 International Business Machines Corporation Integration scheme for non-volatile memory on gate-all-around structure
US10804274B2 (en) 2019-02-27 2020-10-13 International Business Machines Corporation Co-integration of non-volatile memory on gate-all-around field effect transistor
US11665908B2 (en) 2019-03-22 2023-05-30 Kioxia Corporation Semiconductor memory device incorporating hafnium oxide insulative portions
TWI720547B (zh) 2019-03-22 2021-03-01 日商東芝記憶體股份有限公司 半導體記憶裝置
US11495293B2 (en) * 2020-02-04 2022-11-08 Micron Technology, Inc. Configurable resistivity for lines in a memory device
CN114937670B (zh) * 2022-07-22 2022-09-20 中国电子科技集团公司第五十八研究所 一种SONOS型FinFET器件结构及工艺集成方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2877462B2 (ja) * 1990-07-23 1999-03-31 株式会社東芝 不揮発性半導体記憶装置
KR100819730B1 (ko) * 2000-08-14 2008-04-07 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
JP3459240B2 (ja) * 2001-06-22 2003-10-20 富士雄 舛岡 半導体記憶装置
DE10220923B4 (de) 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
DE10241171A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und Bitleitungsanordnung für einen FINFET-Halbleiterspeicher
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP4403356B2 (ja) * 2002-10-29 2010-01-27 ソニー株式会社 半導体メモリ及びその製造方法
US6838322B2 (en) * 2003-05-01 2005-01-04 Freescale Semiconductor, Inc. Method for forming a double-gated semiconductor device
US6963104B2 (en) 2003-06-12 2005-11-08 Advanced Micro Devices, Inc. Non-volatile memory device
US7015101B2 (en) 2003-10-09 2006-03-21 Chartered Semiconductor Manufacturing Ltd. Multi-level gate SONOS flash memory device with high voltage oxide and method for the fabrication thereof
US6933558B2 (en) 2003-12-04 2005-08-23 Advanced Micro Devices, Inc. Flash memory device
US6894337B1 (en) 2004-02-02 2005-05-17 Advanced Micro Devices, Inc. System and method for forming stacked fin structure using metal-induced-crystallization
KR100626372B1 (ko) * 2004-04-09 2006-09-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR100528486B1 (ko) * 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
US7098477B2 (en) 2004-04-23 2006-08-29 International Business Machines Corporation Structure and method of manufacturing a finFET device having stacked fins
US7629640B2 (en) 2004-05-03 2009-12-08 The Regents Of The University Of California Two bit/four bit SONOS flash memory cell
JP2005322830A (ja) * 2004-05-11 2005-11-17 Seiko Epson Corp 半導体装置の製造方法
JP3964885B2 (ja) * 2004-05-19 2007-08-22 株式会社東芝 半導体装置及びその製造方法
JP2006049627A (ja) * 2004-08-05 2006-02-16 Toshiba Corp 半導体装置及びその製造方法
KR100590568B1 (ko) * 2004-11-09 2006-06-19 삼성전자주식회사 멀티 비트 플래시 메모리 소자 및 동작 방법
KR100657910B1 (ko) * 2004-11-10 2006-12-14 삼성전자주식회사 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법
JP4654671B2 (ja) * 2004-11-29 2011-03-23 ソニー株式会社 半導体記憶装置
US7224033B2 (en) * 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
KR100578818B1 (ko) * 2005-02-24 2006-05-11 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법
US7091551B1 (en) * 2005-04-13 2006-08-15 International Business Machines Corporation Four-bit FinFET NVRAM memory device
KR100630746B1 (ko) * 2005-05-06 2006-10-02 삼성전자주식회사 멀티-비트 및 멀티-레벨 비휘발성 메모리 소자 및 그 동작및 제조 방법
US7352018B2 (en) * 2005-07-22 2008-04-01 Infineon Technologies Ag Non-volatile memory cells and methods for fabricating non-volatile memory cells
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP2008192804A (ja) * 2007-02-05 2008-08-21 Spansion Llc 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20080258203A1 (en) 2008-10-23
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US8779495B2 (en) 2014-07-15

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