DE202019005959U1

DE202019005959U1 - Dreidimensionale ferroelektrische Speichervorrichtungen

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Publication number: DE202019005959U1
Application number: DE202019005959.8U
Authority: DE
Original assignee: Wuxi Smart Memories Tech Co Ltd; Wuxi Smart Memories Technologies Co Ltd
Current assignee: Wuxi Smart Memories Tech Co Ltd; Wuxi Smart Memories Technologies Co Ltd
Priority date: 2018-08-13
Filing date: 2019-07-22
Publication date: 2023-09-11
Anticipated expiration: 2029-07-23
Also published as: CN110827880A; TWI723919B; US20200051607A1; EP3827432A4; EP3827432C0; JP2021532607A; EP3827432A1; JP2023179695A; CN110827880B; US10600468B2; EP3827432B1; KR20210022127A; WO2020034809A1; TW202013369A; TW202046314A; TWI702598B

Abstract

Dreidimensionale, 3D, ferroelektrische Speichervorrichtung, umfassend:
ein Substrat (106); und
eine Vielzahl von ersten ferroelektrischen Speicherzellen (304), die sich jeweils vertikal über dem Substrat (106) erstrecken, und umfassend:
einen ersten ferroelektrischen Kondensator (118), der eine erste Elektrode (122), eine zweite Elektrode (126) und eine ferroelektrische Schicht (124), die seitlich zwischen der ersten Elektrode (122) und der zweiten Elektrode (126) angeordnet ist, umfasst; und
einen ersten Transistor (120), der mit dem ersten ferroelektrischen Kondensator (118) elektrisch verbunden ist und eine Kanalstruktur (128), die mit der ersten Elektrode (122) elektrisch verbunden ist, einen Gate-Leiter (132) und eine dielektrische Gate-Schicht (130), die seitlich zwischen der Kanalstruktur (128) und dem Gate-Leiter (132) angeordnet ist, umfasst;
dadurch gekennzeichnet, dass
eine erste Leiterschicht (114) bereitgestellt wird, die sich seitlich und in Kontakt mit der zweiten Elektrode (126) erstreckt, und
die erste Leiterschicht (114) eine andere vertikale Abmessung als die zweite Elektrode (126) aufweist, wobei die zweite Elektrode (126) seitlich zwischen der ersten Leiterschicht (114) und der ferroelektrischen Schicht (124) angeordnet ist, wobei
jede der ferroelektrischen Speicherzellen eine Vielzahl von ferroelektrischen Kondensatoren (204-1, 204-2), die den ersten ferroelektrischen Kondensator umfassen und vertikal gestapelt sind, umfasst, wobei die Vielzahl von ferroelektrischen Kondensatoren (204-1, 204-2) mindestens einen oberen ferroelektrischen Kondensator (204-2), der vertikal über einem jeweiligen unteren ferroelektrischen Kondensator (204-1) gestapelt ist, umfasst, wobei jeder der ferroelektrischen Kondensatoren (204-1, 204-2) eine jeweilige erste Elektrode (222-1, 222-2), eine jeweilige zweite Elektrode (226-1, 226-2) und eine jeweilige ferroelektrische Schicht (224-1, 224-2), die seitlich zwischen der jeweiligen ersten Elektrode (222-1, 222-2) und der jeweiligen zweiten Elektrode (226-1, 226-2) angeordnet sind, umfasst, und
die zweite Elektrode (226-1) jedes unteren ferroelektrischen Kondensators (204-1) und die zweite Elektrode (226-2) eines jeweiligen oberen ferroelektrischen Kondensators (204-2) voneinander elektrisch isoliert sind.

Description

Querverweis auf verwandte Anmeldungen
Diese Anmeldung beansprucht die Prioritäten der US-Patentanmeldungen Nr. 16/102,667, die am 13. August 2018 eingereicht wurde, und der US-Patentanmeldung Nr. 16/450,973 , die am 24. Juni 2019 eingereicht wurde, die beide durch Bezugnahme in ihrer Gesamtheit hierin enthalten sind.
Hintergrund
Ausführungsformen der vorliegenden Offenbarung beziehen sich auf ferroelektrische Speichervorrichtungen und deren Herstellungs- und Betriebsverfahren.
Ferroelektrische Speicher, wie ferroelektrische RAM (FeRAM oder FRAM), verwenden eine Schicht aus ferroelektrischem Material, um Nichtflüchtigkeit zu erreichen. Ein ferroelektrisches Material weist eine nichtlineare Beziehung zwischen dem angelegten elektrischen Feld und der scheinbaren gespeicherten Ladung auf und kann daher die Polarität in einem elektrischen Feld wechseln. Zu den Vorteilen des ferroelektrischen Speichers gehören ein geringer Stromverbrauch, eine schnelle Schreibleistung und eine hohe maximale Lese-/Schreibdauer.
Kurze Zusammenfassung
Es werden Ausführungsformen von dreidimensionalen (3D) ferroelektrischen Speichervorrichtungen und deren Herstellungsverfahren sowie Verfahren zum Betrieb ferroelektrischer Speicherzellen offenbart.
In einem Beispiel umfasst eine ferroelektrische 3D-Speichervorrichtung ein Substrat und eine Vielzahl von ferroelektrischen Speicherzellen, die sich jeweils vertikal oberhalb des Substrats erstrecken. Jede der ferroelektrischen Speicherzellen umfasst einen Kondensator und einen Transistor, der elektrisch mit dem Kondensator verbunden ist. Der Kondensator umfasst eine erste Elektrode, eine zweite Elektrode und eine ferroelektrische Schicht, die seitlich zwischen der ersten Elektrode und der zweiten Elektrode angeordnet ist. Der Transistor umfasst eine Kanalstruktur, einen Gate-Leiter und eine dielektrische Gate-Schicht, die seitlich zwischen der Kanalstruktur und dem Gate-Leiter angeordnet ist.
In einigen Ausführungsformen ist der Transistor oberhalb des Kondensators angeordnet. In einigen Ausführungsformen befindet sich die Kanalstruktur oberhalb der ersten Elektrode und ist mit dieser elektrisch verbunden.
In einigen Ausführungsformen umfasst die ferroelektrische 3D-Speichervorrichtung ferner einen Kondensator-Gate-Stapel, durch den sich der Kondensator vertikal erstreckt. Der Kondensator-Gate-Stapel umfasst eine Leiterschicht, die sich seitlich erstreckt und in Kontakt mit der zweiten Elektrode steht, eine erste dielektrische Gate-Schicht, die unterhalb der Leiterschicht angeordnet ist, und eine zweite dielektrische Schicht, die oberhalb der Leiterschicht angeordnet ist. In einigen Ausführungsformen umfasst die ferroelektrische 3D-Speichervorrichtung ferner eine Sperrschicht, die unterhalb des Kondensator-Gate-Stapels angeordnet ist. Ein unterer Teil des Kondensators ist in Kontakt mit der Sperrschicht.
In einigen Ausführungsformen umfasst der ferroelektrische 3D-Speicher ferner eine Vielzahl von Bitleitungen und eine Vielzahl von Bitleitungskontakten. Jeder der Bitleitungskontakte steht in Kontakt mit einer der Bitleitungen und einem Source/Drain-Bereich eines der Transistoren.
In einigen Ausführungsformen hat jede der ferroelektrischen Speicherzellen in der Draufsicht eine im Wesentlichen kreisförmige Form. In einigen Ausführungsformen sind die Kanalstruktur, die dielektrische Gate-Schicht und der Gate-Leiter in dieser Reihenfolge radial von einem Zentrum der ferroelektrischen Speicherzelle angeordnet.
In einigen Ausführungsformen umfasst die ferroelektrische Schicht Sauerstoff und mindestens eines von Hafnium (Hf), Zirkonium (Zr), Titan (Ti), Aluminium (Al), Magnesium (Mg), Calcium (Ca), Strontium (Sr), Barium (Ba), Radium (Ra), Vanadium (V), Niob (Nb), Tantal (Ta), Dubnium (Db), Lanthan (La), Cer (Ce), Gadolinium (Gd), Dysprosium (Dy), Erbium (Er) und Ytterbium (Yb). In einigen Ausführungsformen umfasst die erste Elektrode Silicium (Si), Titannitrid (TiN), Titansiliciumnitrid (TiSiNx), Titanaluminiumnitrid (TiAlNx), Titancarbonitrid (TiCNx), Tantalnitrid (TaNx), Tantalsiliciumnitrid (TaSiNx), Tantalaluminiumnitrid (TaAlNx), Wolframnitrid (WNx), Wolframsilicid (WSix), Wolframcarbonnitrid (WCNx), Ruthenium (Ru) und Rutheniumoxid (RuOx).
In einigen Ausführungsformen umfasst die erste oder die zweite Elektrode ein transparentes, leitfähiges Oxid (TCO). TCOs umfassen jedoch unter anderem dotierte TCOs auf ZnO-Basis, dotierte TCOs auf TiO₂-Basis, dotierte TCOs auf SnO₂-Basis und Perowskit-TCOs.
In einigen Ausführungsformen umfasst der ferroelektrische 3D-Speicher ferner eine Peripherievorrichtung, die unterhalb der ferroelektrischen Speicherzellen angeordnet ist.
In einigen Ausführungsformen umfasst der ferroelektrische 3D-Speicher ferner eine Leiterschicht, die sich seitlich erstreckt und in Kontakt mit der zweiten Elektrode steht, wobei die Leiterschicht eine andere vertikale Abmessung als die zweite Elektrode aufweist, wobei die zweite Elektrode seitlich zwischen der Leiterschicht und der ferroelektrischen Schicht angeordnet ist.
In einem anderen Beispiel umfasst eine ferroelektrische 3D-Speichervorrichtung ein Substrat und eine ferroelektrische Speicherzelle, die sich vertikal oberhalb des Substrats erstreckt. Die ferroelektrische Speicherzelle umfasst eine Vielzahl von vertikal gestapelten Kondensatoren und einen Transistor, der elektrisch mit den Kondensatoren verbunden ist. Jeder der Kondensatoren umfasst eine erste Elektrode, eine zweite Elektrode und eine ferroelektrische Schicht, die seitlich zwischen der ersten Elektrode und der zweiten Elektrode angeordnet ist. Der Transistor umfasst eine Kanalstruktur, einen Gate-Leiter und eine dielektrische Gate-Schicht, die seitlich zwischen der Kanalstruktur und dem Gate-Leiter angeordnet ist.
In einigen Ausführungsformen sind die ersten Elektroden in jeder der ferroelektrischen Speicherzellen Teile einer durchgehenden Elektrode. Die Kanalstruktur kann oberhalb der durchgehenden Elektrode sein und mit dieser elektrisch verbunden sein. In einigen Ausführungsformen sind die ferroelektrischen Schichten in jedem der Kondensatoren Teile einer durchgehenden ferroelektrischen Schicht. In einigen Ausführungsformen sind die zweiten Elektroden in jedem der Kondensatoren elektrisch voneinander isoliert.
In einigen Ausführungsformen umfasst die ferroelektrische 3D-Speichervorrichtung ferner eine Vielzahl von Kondensator-Gate-Stapeln, durch die sich die Kondensatoren vertikal erstrecken. Jeder der Kondensator-Gate-Stapel umfasst eine Leiterschicht, die sich seitlich erstreckt und in Kontakt mit einer der zweiten Elektroden steht, eine erste dielektrische Schicht, die unterhalb der Leiterschicht angeordnet ist, und eine zweite dielektrische Schicht, die oberhalb der Leiterschicht angeordnet ist. In einigen Ausführungsformen umfasst der ferroelektrische 3D-Speicher ferner eine Sperrschicht, die unter den Kondensator-Gate-Stapeln angeordnet ist. Ein unterer Teil der Kondensatoren ist in Kontakt mit der Sperrschicht.
In einigen Ausführungsformen umfasst die ferroelektrische 3D-Speichervorrichtung ferner eine Vielzahl von Bitleitungen und eine Vielzahl von Bitleitungskontakten. Jeder der Bitleitungskontakte steht in Kontakt mit einer der Bitleitungen und einem Source/Drain-Bereich eines der Transistoren.
In einigen Ausführungsformen weist die ferroelektrische Speicherzelle in der Draufsicht eine im Wesentlichen kreisförmige Form auf. In einigen Ausführungsformen sind die Kanalstruktur, die dielektrische Gate-Schicht und der Gate-Leiter in dieser Reihenfolge radial von einem Zentrum der ferroelektrischen Speicherzelle angeordnet. In einigen Ausführungsformen ist die ferroelektrische Schicht Teil einer durchgehenden Schicht über mindestens zwei der Kondensatoren.
In einigen Ausführungsformen umfasst die ferroelektrische Schicht Sauerstoff und mindestens eines von Hafnium (Hf), Zirkonium (Zr), Titan (Ti), Aluminium (Al), Magnesium (Mg), Calcium (Ca), Strontium (Sr), Barium (Ba), Radium (Ra), Vanadium (V), Niob (Nb), Tantal (Ta), Dubnium (Db), Lanthan (La), Cer (Ce), Gadolinium (Gd), Dysprosium (Dy), Erbium (Er) und Ytterbium (Yb). In einigen Ausführungsformen umfasst die erste Elektrode Silicium (Si), Titannitrid (TiN), Titansiliciumnitrid (TiSiNx), Titanaluminiumnitrid (TiAlNx), Titancarbonitrid (TiCNx), Tantalnitrid (TaNx), Tantalsiliciumnitrid (TaSiNx), Tantalaluminiumnitrid (TaAlNx), Wolframnitrid (WNx), Wolframsilicid (WSix), Wolframcarbonnitrid (WCNx), Ruthenium (Ru) und Rutheniumoxid (RuOx).
In einigen Ausführungsformen umfasst die erste oder die zweite Elektrode ein transparentes, leitfähiges Oxid (TCO). TCOs umfassen jedoch unter anderem dotierte TCOs auf ZnO-Basis, dotierte TCOs auf TiO₂-Basis, dotierte TCOs auf SnO₂-Basis und Perowskit-TCOs.
In einigen Ausführungsformen ist eine vertikale Abmessung von mindestens zwei der zweiten Elektroden nicht dieselbe.
In einigen Ausführungsformen umfasst die ferroelektrische 3D-Speicher-Vorrichtung ferner eine Peripherievorrichtung, die unterhalb der ferroelektrischen Speicherzelle angeordnet ist.
In einigen Ausführungsformen umfasst der ferroelektrische 3D-Speicher ferner eine Leiterschicht, die sich seitlich und in Kontakt mit einer der zweiten Elektroden erstreckt, wobei die Leiterschicht eine andere vertikale Abmessung als die zweite Elektrode aufweist.
In einem noch anderen Beispiel umfasst eine ferroelektrische 3D-Speichervorrichtung ein Substrat, eine erste ferroelektrische Speicherzelle, die sich vertikal oberhalb des Substrats erstreckt, eine zweite ferroelektrische Speicherzelle, die sich vertikal oberhalb der ersten ferroelektrischen Speicherzelle erstreckt, und eine Bitleitung, die vertikal zwischen dem ersten Transistor und dem zweiten Transistor angeordnet und mit diesen elektrisch verbunden ist. Die erste ferroelektrische Speicherzelle umfasst einen ersten ferroelektrischen Kondensator und einen ersten Transistor, der oberhalb des ersten ferroelektrischen Kondensators angeordnet und mit diesem elektrisch verbunden ist. Die zweite ferroelektrische Speicherzelle umfasst einen zweiten Transistor und einen zweiten ferroelektrischen Kondensator, der oberhalb des zweiten Transistors angeordnet und mit diesem elektrisch verbunden ist.
In einigen Ausführungsformen umfasst jeder der ersten und zweiten ferroelektrischen Kondensatoren eine erste Elektrode, eine zweite Elektrode und eine ferroelektrische Schicht, die seitlich zwischen der ersten Elektrode und der zweiten Elektrode angeordnet ist. In einigen Ausführungsformen umfasst jeder der ersten und zweiten Transistoren eine Kanalstruktur, einen Gate-Leiter und eine dielektrische Gate-Schicht, die seitlich zwischen der Kanalstruktur und dem Gate-Leiter angeordnet ist.
In einigen Ausführungsformen befindet sich bei der ersten ferroelektrischen Speicherzelle die entsprechende Kanalstruktur oberhalb und ist elektrisch mit der entsprechenden ersten Elektrode verbunden, und bei der zweiten ferroelektrischen Speicherzelle befindet sich die entsprechende Kanalstruktur unterhalb und ist elektrisch mit der entsprechenden ersten Elektrode verbunden.
In einigen Ausführungsformen umfasst die ferroelektrische 3D-Speichervorrichtung ferner einen ersten Kondensator-Gate-Stapel, durch den sich der erste ferroelektrische Kondensator vertikal erstreckt, und einen zweiten Kondensator-Gate-Stapel, durch den sich der zweite ferroelektrische Kondensator vertikal erstreckt. Der zweite Kondensator ist oberhalb des ersten Kondensator-Gate-Stapels angeordnet. Jeder der ersten und zweiten Kondensator-Gate-Stapel umfasst eine Leiterschicht, die sich seitlich erstreckt und in Kontakt mit der entsprechenden zweiten Elektrode steht, eine erste dielektrische Schicht, die unterhalb der Leiterschicht angeordnet ist, und eine zweite dielektrische Schicht, die oberhalb der Leiterschicht angeordnet ist. In einigen Ausführungsformen umfasst die ferroelektrische 3D-Speichervorrichtung ferner eine Sperrschicht, die unterhalb des ersten Kondensator-Gate-Stapels angeordnet ist. Ein unterer Teil des ersten ferroelektrischen Kondensators befindet sich in Kontakt mit der Sperrschicht.
In einigen Ausführungsformen ist ein erster Bitleitungskontakt in Kontakt mit der Bitleitung und einem Source/Drain-Bereich des ersten Transistors, und ein zweiter Bitleitungskontakt in Kontakt mit der Bitleitung und einem Source/Drain-Bereich des zweiten Transistors.
In einigen Ausführungsformen weist jede der ersten und zweiten ferroelektrischen Speicherzellen in der Draufsicht eine im Wesentlichen kreisförmige Form auf. In einigen Ausführungsformen sind die Kanalstruktur, die dielektrische Gate-Schicht und der Gate-Leiter in dieser Reihenfolge radial von einem Zentrum der ferroelektrischen Speicherzelle angeordnet.
In einigen Ausführungsformen umfasst die ferroelektrische Schicht Sauerstoff und mindestens eines von Hafnium (Hf), Zirkonium (Zr), Titan (Ti), Aluminium (Al), Magnesium (Mg), Calcium (Ca), Strontium (Sr), Barium (Ba), Radium (Ra), Vanadium (V), Niob (Nb), Tantal (Ta), Dubnium (Db), Lanthan (La), Cer (Ce), Gadolinium (Gd), Dysprosium (Dy), Erbium (Er) und Ytterbium (Yb). In einigen Ausführungsformen umfasst die erste Elektrode Silicium (Si), Titannitrid (TiN), Titansiliciumnitrid (TiSiNx), Titanaluminiumnitrid (TiAlNx), Titancarbonitrid (TiCNx), Tantalnitrid (TaNx), Tantalsiliciumnitrid (TaSiNx), Tantalaluminiumnitrid (TaAlNx), Wolframnitrid (WNx), Wolframsilicid (WSix), Wolframcarbonnitrid (WCNx), Ruthenium (Ru) und Rutheniumoxid (RuOx).
In einigen Ausführungsformen umfasst die erste oder zweite Elektrode ein transparentes, leitfähiges Oxid (TCO). TCOs umfassen jedoch unter anderem dotierte TCOs auf ZnO-Basis, dotierte TCOs auf TiO₂-Basis, dotierte TCOs auf SnO₂-Basis und Perowskit-TCOs.
In einigen Ausführungsformen umfasst jede der ersten und zweiten ferroelektrischen Speicherzellen eine Vielzahl von vertikal gestapelten ferroelektrischen Kondensatoren.
In einigen Ausführungsformen umfasst die ferroelektrische 3D-Speicher-Vorrichtung ferner eine Peripherievorrichtung, die unterhalb der ersten ferroelektrischen Speicherzelle angeordnet ist.
In einigen Ausführungsformen umfasst die ferroelektrische 3D-Speichervorrichtung ferner eine dritte ferroelektrische Speicherzelle, die sich vertikal oberhalb der zweiten ferroelektrischen Speicherzelle erstreckt, eine vierte ferroelektrische Speicherzelle, die sich vertikal oberhalb der dritten ferroelektrischen Speicherzelle erstreckt, und eine weitere Bitleitung, die vertikal zwischen dem dritten Transistor und dem vierten Transistor angeordnet und mit diesen elektrisch verbunden ist. Die dritte ferroelektrische Speicherzelle umfasst einen dritten ferroelektrischen Kondensator und einen dritten Transistor, der oberhalb des dritten ferroelektrischen Kondensators angeordnet und mit diesem elektrisch verbunden ist. Die vierte ferroelektrische Speicherzelle umfasst einen vierten Transistor und einen vierten ferroelektrischen Kondensator, der oberhalb des vierten Transistors angeordnet und mit diesem elektrisch verbunden ist.
In einigen Ausführungsformen umfasst der ferroelektrische 3D-Speicher ferner eine Leiterschicht, die sich seitlich erstreckt und in Kontakt mit der zweiten Elektrode des ersten ferroelektrischen Kondensators steht, wobei die Leiterschicht eine andere vertikale Abmessung als die zweite Elektrode des ersten ferroelektrischen Kondensators aufweist, wobei die zweite Elektrode seitlich zwischen der Leiterschicht und der ferroelektrischen Schicht angeordnet ist.
In einem weiteren Beispiel wird ein Verfahren zum Ausbilden einer ferroelektrischen 3D-Speichervorrichtung bereitgestellt. Es wird ein Kondensator-Gate-Stapel oberhalb eines Substrats ausgebildet. Der Kondensator-Gate-Stapel kann eine sich seitlich erstreckende Leiterschicht, eine erste dielektrische Gate-Schicht, die unterhalb der Leiterschicht angeordnet ist, und eine zweite dielektrische Schicht, die oberhalb der Leiterschicht angeordnet ist, umfassen. Es sind ein oder mehrere Kondensatoren, die sich vertikal durch den Kondensator-Gate-Stapel erstrecken, ausgebildet. Jeder Kondensator kann eine erste Elektrode, eine zweite Elektrode und eine ferroelektrische Schicht umfassen, die seitlich zwischen der ersten Elektrode und der zweiten Elektrode ausgebildet ist. Oberhalb der Kondensatoren ist ein Transistor ausgebildet und elektrisch mit diesen verbunden. Der Transistor kann eine Kanalstruktur, einen Gate-Leiter und eine dielektrische Gate-Schicht, die seitlich zwischen der Kanalstruktur und dem Gate-Leiter ausgebildet ist, umfassen. Oberhalb des Transistors sind ein Bitleitungskontakt und eine Bitleitung ausgebildet. Der Bitleitungskontakt kann in Kontakt mit der Bitleitung und einem Source/Drain-Bereich des Transistors stehen.
In einem weiteren Beispiel wird ein Verfahren zum Ausbilden einer ferroelektrischen 3D-Speichervorrichtung bereitgestellt. Es wird eine erste ferroelektrische Speicherzelle, die sich vertikal erstreckt, oberhalb eines Substrats ausgebildet. Die erste ferroelektrische Speicherzelle kann einen ersten ferroelektrischen Kondensator und einen ersten Transistor umfassen, der oberhalb des ersten ferroelektrischen Kondensators ausgebildet und elektrisch mit diesem verbunden ist. Oberhalb der ersten ferroelektrischen Speicherzelle ist eine Bitleitung ausgebildet und elektrisch mit ihr verbunden. Es wird eine zweite ferroelektrische Speicherzelle, die sich vertikal erstreckt, oberhalb der Bitleitung ausgebildet und elektrisch mit dieser verbunden. Die zweite ferroelektrische Speicherzelle umfasst einen zweiten Transistor und einen zweiten ferroelektrischen Kondensator, der oberhalb des zweiten Transistors ausgebildet und mit diesem elektrisch verbunden ist.
In einem weiteren Beispiel wird ein Verfahren zum Schreiben einer ferroelektrischen Speicherzelle bereitgestellt. Die ferroelektrische Speicherzelle umfasst einen Transistor und N Kondensatoren, wobei N eine positive ganze Zahl größer als 1 ist. Der Transistor ist elektrisch mit einer Bitleitung bzw. einer Wortleitung verbunden, und jeder der N Kondensatoren ist elektrisch mit einer entsprechenden von N parallelen Plattenleitungen verbunden. Ein Plattenleitungssignal, das zwischen 0 V und einer Versorgungsspannung (Vdd) der ferroelektrischen Speicherzelle gepulst ist, wird gemäß einer Plattenleitungs-Zeitsequenz an jede der N Plattenleitungen angelegt. Ein Bitleitungssignal, das zwischen 0 V und Vdd gepulst ist, wird gemäß einer Bitleitungszeitsequenz an die Bitleitung angelegt, um einen gültigen Datenzustand in die N Kondensatoren zu schreiben. Die Daten bestehen aus N+1 gültigen Zuständen, die in die N Kondensatoren geschrieben werden können. Die gültigen Zustände der Daten werden auf der Grundlage der Plattenleitungs-Zeitsequenz bestimmt. Die Bitleitungszeitsequenz wird auf der Grundlage des gültigen Zustands der in die N Kondensatoren geschriebenen Daten bestimmt.
In einigen Ausführungsformen ist die Bitleitungszeitsequenz von der Plattenleitungszeitsequenz verschieden.
In einigen Ausführungsformen bestehen die Daten aus 2^N - (N+1) ungültigen Zuständen, die nicht in die N Kondensatoren geschrieben werden können.
In einigen Ausführungsformen entspricht jeder der ungültigen Zustände einem Fall, in dem die Bitleitungs-Zeitsequenz mit der Plattenleitungs-Zeitsequenz übereinstimmt.
In einigen Ausführungsformen wird ein Wortleitungssignal, das größer als Vdd ist, an die Wortleitung angelegt, um die ferroelektrische Speicherzelle auszuwählen.
In einigen Ausführungsformen werden das Bitleitungssignal, das Wortleitungssignal und die Plattenleitungssignale in demselben Schreibzyklus angelegt.
In einigen Ausführungsformen wird die Bitleitungszeitsequenz durch Auswahl aus einer Vielzahl von Kandidaten-Bitleitungszeitsequenzen bestimmt, die dem gültigen Zustand der in die N Kondensatoren geschriebenen Daten entsprechen.
In einigen Ausführungsformen sind die N Kondensatoren vertikal gestapelt und umfassen jeweils eine erste Elektrode, eine zweite Elektrode und eine ferroelektrische Schicht, die seitlich zwischen der ersten Elektrode und der zweiten Elektrode angeordnet ist. Der Transistor ist elektrisch mit den N Kondensatoren verbunden und umfasst eine Kanalstruktur, einen Gate-Leiter und eine dielektrische Gate-Schicht, die seitlich zwischen der Kanalstruktur und dem Gate-Leiter angeordnet ist.
In einigen Ausführungsformen werden das Bitleitungssignal und die Plattenleitungssignale von einer Peripherievorrichtung, die elektrisch mit der ferroelektrischen Speicherzelle verbunden ist, über die Bitleitungs- und Plattenleitungen angelegt.
In einigen Ausführungsformen ist die Peripherievorrichtung unterhalb der ferroelektrischen Speicherzelle angeordnet.
In einem weiteren Beispiel wird ein Verfahren zum Schreiben einer ferroelektrischen Speicherzelle bereitgestellt. Die ferroelektrische Speicherzelle umfasst einen Transistor und N Kondensatoren, wobei N eine positive ganze Zahl größer als 1 ist. Der Transistor ist elektrisch mit einer Bitleitung bzw. einer Wortleitung verbunden, und jeder der N Kondensatoren ist elektrisch mit einer entsprechenden von N parallelen Plattenleitungen verbunden. Ein Plattenleitungssignal, das zwischen 0 V und einer Vorspannung, die größer als die Versorgungsspannung (Vdd) der ferroelektrischen Speicherzelle ist, gepulst ist, wird gemäß einer Plattenleitungs-Zeitsequenz an jede der N Plattenleitungen angelegt. Ein Bitleitungssignal, das zwischen 0 V und Vdd gepulst ist, wird gemäß einer Bitleitungszeitsequenz an die Bitleitung angelegt, um einen gültigen Datenzustand in die N Kondensatoren zu schreiben. Die Daten bestehen aus 2^N gültigen Zuständen, die in die N Kondensatoren geschrieben werden können. Die Bitleitungszeitsequenz wird auf der Grundlage des gültigen Zustands der in die N Kondensatoren geschriebenen Daten bestimmt.
In einigen Ausführungsformen beträgt die Vorspannung ungefähr 4/3 der Vdd.
In einigen Ausführungsformen unterscheidet sich das Bitleitungssignal von jedem der Plattenleitungssignale, wenn der gültige Zustand der Daten in die N Kondensatoren geschrieben wird.
In einigen Ausführungsformen wird ein Wortleitungssignal, das größer als Vdd ist, an die Wortleitung angelegt, um die ferroelektrische Speicherzelle auszuwählen.
In einigen Ausführungsformen werden das Bitleitungssignal, das Wortleitungssignal und die Plattenleitungssignale in demselben Schreibzyklus angelegt.
In einigen Ausführungsformen wird die Bitleitungszeitsequenz durch Auswahl aus einer Vielzahl von Kandidaten-Bitleitungszeitsequenzen bestimmt, die dem gültigen Zustand der in die N Kondensatoren geschriebenen Daten entsprechen.
In einigen Ausführungsformen sind die N Kondensatoren vertikal gestapelt und umfassen jeweils eine erste Elektrode, eine zweite Elektrode und eine ferroelektrische Schicht, die seitlich zwischen der ersten Elektrode und der zweiten Elektrode angeordnet ist. Der Transistor ist elektrisch mit den N Kondensatoren verbunden und umfasst eine Kanalstruktur, einen Gate-Leiter und eine dielektrische Gate-Schicht, die seitlich zwischen der Kanalstruktur und dem Gate-Leiter angeordnet ist.
In einigen Ausführungsformen werden das Bitleitungssignal und die Plattenleitungssignale von einer Peripherievorrichtung, die elektrisch mit der ferroelektrischen Speicherzelle verbunden ist, über die Bitleitungs- und Plattenleitungen angelegt.
In einigen Ausführungsformen ist die Peripherievorrichtung unterhalb der ferroelektrischen Speicherzelle angeordnet.
In einem weiteren Beispiel wird ein Verfahren zum Auslesen einer ferroelektrischen Speicherzelle bereitgestellt. Die ferroelektrische Speicherzelle umfasst einen Transistor und N Kondensatoren, wobei N eine positive ganze Zahl größer als 1 ist. Der Transistor ist elektrisch mit einer Bitleitung bzw. einer Wortleitung verbunden, und jeder der N Kondensatoren ist elektrisch mit einer entsprechenden von N parallelen Plattenleitungen verbunden. Ein Plattenleitungssignal, das von 0 V bis zu einer Vorspannung gepulst ist, wird nacheinander an jede der N Plattenleitungen angelegt. Nachdem die Plattenleitungssignale bei der Vorspannung an jede der N Plattenleitungen angelegt wurden, wird ein Bitleitungssignal auf der aus den N Kondensatoren ausgelesenen Bitleitung gleichzeitig mit N Referenzspannungen verglichen, um einen gültigen Zustand der in den N Kondensatoren gespeicherten Daten aus einer Vielzahl gültiger Zustände der Daten zu bestimmen.
In einigen Ausführungsformen wird, nachdem der gültige Zustand der Daten bestimmt wurde, der gültige Zustand der Daten in die N Kondensatoren zurückgeschrieben. In einigen Ausführungsformen wird, um den gültigen Zustand der Daten in die N Kondensatoren zurückzuschreiben, ein anderes Plattenleitungssignal, das zwischen 0 V und der Vorspannung gepulst ist, an jede der N Plattenleitungen gemäß einer Plattenleitungs-Zeitsequenz angelegt, und wird ein anderes Bitleitungssignal, das zwischen 0 V und einer Versorgungsspannung (Vdd) der ferroelektrischen Speicherzelle gepulst ist, an die Bitleitung gemäß einer Bitleitungs-Zeitsequenz angelegt, um den gültigen Zustand der Daten in die N Kondensatoren zu schreiben.
In einigen Ausführungsformen ist die Vorspannung Vdd, die Daten bestehen aus N+1 gültigen Zuständen, die in die N Kondensatoren geschrieben werden können, die N+1 gültigen Zustände der Daten werden auf der Grundlage der Plattenleitungs-Zeitsequenz bestimmt, und die Bitleitungs-Zeitsequenz wird auf der Grundlage des gültigen Zustands der in die N Kondensatoren geschriebenen Daten bestimmt.
In einigen Ausführungsformen ist die Vorspannung größer als die Vdd, die Daten bestehen aus 2^N gültigen Zuständen, die in die N Kondensatoren geschrieben werden können, und die Bitleitungszeitsequenz wird auf der Grundlage des gültigen Zustands der in die N Kondensatoren geschriebenen Daten bestimmt.
In einigen Ausführungsformen wird ein Wortleitungssignal, das größer als die Vdd ist, an die Wortleitung angelegt, um die ferroelektrische Speicherzelle auszuwählen. Das Wortleitungssignal und die Plattenleitungssignale werden in demselben Lesezyklus angelegt, in dem das Bitleitungssignal ausgelesen wird.
In einem weiteren Beispiel wird ein Verfahren zum Auslesen einer ferroelektrischen Speicherzelle bereitgestellt. Die ferroelektrische Speicherzelle umfasst einen Transistor und N Kondensatoren, wobei N eine positive ganze Zahl größer als 1 ist. Der Transistor ist elektrisch mit einer Bitleitung bzw. einer Wortleitung verbunden, und jeder der N Kondensatoren ist elektrisch mit einer entsprechenden von N parallelen Plattenleitungen verbunden. Ein Plattenleitungssignal, das von 0 V bis zu einer Vorspannung gepulst ist, wird nacheinander an jede der N Plattenleitungen angelegt. Nachdem jedes der Plattenleitungssignale mit der Vorspannung an eine entsprechende der N Plattenleitungen angelegt wurde, wird ein aus einem entsprechenden der N Kondensatoren ausgelesenes entsprechendes Bitleitungssignal auf der Bitleitung mit einer Referenzspannung verglichen, um einen gültigen Zustand der in den N Kondensatoren gespeicherten Daten aus einer Vielzahl gültiger Zustände der Daten zu bestimmen.
In einigen Ausführungsformen wird, nachdem der gültige Zustand der Daten bestimmt wurde, der gültige Zustand der Daten in die N Kondensatoren zurückgeschrieben. In einigen Ausführungsformen wird, um den gültigen Zustand der Daten in die N Kondensatoren zurückzuschreiben, ein anderes Plattenleitungssignal, das zwischen 0 V und der Vorspannung gepulst ist, an jede der N Plattenleitungen gemäß einer Plattenleitungs-Zeitsequenz angelegt, und wird ein anderes Bitleitungssignal, das zwischen 0 V und einer Versorgungsspannung (Vdd) der ferroelektrischen Speicherzelle gepulst ist, an die Bitleitung gemäß einer Bitleitungs-Zeitsequenz angelegt, um den gültigen Zustand der Daten in die N Kondensatoren zu schreiben.
In einigen Ausführungsformen ist die Vorspannung Vdd, bestehen die Daten aus N+1 gültigen Zuständen, die in die N Kondensatoren geschrieben werden können, werden die N+1 gültigen Zustände der Daten auf der Grundlage der Plattenleitungs-Zeitsequenz bestimmt und wird die Bitleitungs-Zeitsequenz auf der Grundlage des gültigen Zustands der in die N Kondensatoren geschriebenen Daten bestimmt.
In einigen Ausführungsformen ist die Vorspannung größer als die Vdd, bestehen die Daten aus 2^N gültigen Zuständen, die in die N Kondensatoren geschrieben werden können, und wird die Bitleitungszeitsequenz auf der Grundlage des gültigen Zustands der in die N Kondensatoren geschriebenen Daten bestimmt.
In einigen Ausführungsformen wird ein Wortleitungssignal, das größer als die Vdd ist, an die Wortleitung angelegt, um die ferroelektrische Speicherzelle auszuwählen. Das Wortleitungssignal und die Plattenleitungssignale werden in demselben Lesezyklus angelegt, in dem das Bitleitungssignal ausgelesen wird.
In einem weiteren Beispiel wird ein Verfahren zum Auslesen einer ferroelektrischen Speicherzelle bereitgestellt. Die ferroelektrische Speicherzelle umfasst einen Transistor und N Kondensatoren, wobei N eine positive ganze Zahl größer als 1 ist. Der Transistor ist elektrisch mit einer Bitleitung bzw. einer Wortleitung verbunden und jeder der N Kondensatoren ist elektrisch mit einer entsprechenden von N parallelen Plattenleitungen verbunden. Ein Plattenleitungssignal, das von 0 V bis zu einer Vorspannung gepulst ist, wird nacheinander an jede der N Plattenleitungen angelegt. Nachdem jedes der Plattenleitungssignale mit der Vorspannung an eine entsprechende der N Plattenleitungen angelegt wurde, wird ein aus einem entsprechenden der N Kondensatoren ausgelesenes entsprechendes Bitleitungssignal auf der Bitleitung mit einer Referenzspannung verglichen, um einen gültigen Zustand der in den N Kondensatoren gespeicherten Daten aus einer Vielzahl von gültigen Zuständen der Daten zu bestimmen.
In einigen Ausführungsformen wird, nachdem der gültige Zustand der Daten bestimmt wurde, der gültige Zustand der Daten in die N Kondensatoren zurückgeschrieben. In einigen Ausführungsformen wird, um den gültigen Zustand der Daten in die N Kondensatoren zurückzuschreiben, ein weiteres Plattenleitungssignal, das zwischen 0 V und der Vorspannung gepulst ist, an jede der N Plattenleitungen gemäß einer Plattenleitungs-Zeitsequenz, angelegt und wird ein weiteres Bitleitungssignal, das zwischen 0 V und einer Versorgungsspannung (Vdd) der ferroelektrischen Speicherzelle gepulst ist, an die Bitleitung gemäß einer Bitleitungs-Zeitsequenz angelegt, um den gültigen Zustand der Daten in die N Kondensatoren zu schreiben.
In einigen Ausführungsformen ist die Vorspannung Vdd, bestehen die Daten aus N+1 gültigen Zuständen, die in die N Kondensatoren geschrieben werden können, werden die N+1 gültigen Zustände der Daten auf der Grundlage der Plattenleitungs-Zeitsequenz bestimmt und wird die Bitleitungs-Zeitsequenz auf der Grundlage des gültigen Zustands der in die N Kondensatoren geschriebenen Daten bestimmt.
In einigen Ausführungsformen ist die Vorspannung größer als die Vdd, bestehen die Daten aus 2^N gültigen Zuständen, die in die N Kondensatoren geschrieben werden können und wird die Bitleitungszeitsequenz auf der Grundlage des gültigen Zustands der in die N Kondensatoren geschriebenen Daten bestimmt.
Kurze Beschreibung der Zeichnungen
Die beigefügten Zeichnungen, die hierin aufgenommen sind und einen Teil der Beschreibung bilden, veranschaulichen Ausführungsformen der vorliegenden Offenbarung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der vorliegenden Offenbarung zu erläutern und einen Fachmann in die Lage zu versetzen, die vorliegende Offenbarung herzustellen und zu verwenden.

1A veranschaulicht eine Draufsicht auf eine beispielhafte ferroelektrische 3D-Speichervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
1B veranschaulicht einen Querschnitt einer beispielhaften ferroelektrischen 3D-Speichervorrichtung in 1A, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
1C veranschaulicht einen weiteren Querschnitt einer beispielhaften ferroelektrischen 3D-Speichervorrichtung in 1A, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
1D veranschaulicht einen Querschnitt einer anderen beispielhaften 3D-ferroelektrischen Speichervorrichtung in 1A, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
1 E veranschaulicht einen Querschnitt einer weiteren anderen beispielhaften 3D-ferroelektrischen Speichervorrichtung in 1A, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
2 veranschaulicht einen Querschnitt einer anderen beispielhaften 3D-ferroelektrischen Speichervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
3 veranschaulicht einen Querschnitt einer weiteren beispielhaften 3D-ferroelektrischen Speichervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
Die 4A-4F veranschaulichen einen beispielhaften Herstellungsprozess zur Bildung einer ferroelektrischen 3D-Speichervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
Die 5A-5C veranschaulichen einen weiteren beispielhaften Herstellungsprozess zum Bilden einer ferroelektrischen 3D-Speichervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
Die 6A-6H veranschaulichen noch einen weiteren beispielhaften Herstellungsprozess zum Bilden einer ferroelektrischen 3D-Speichervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
7 ist ein Flussdiagramm eines beispielhaften Verfahrens zur Bildung einer ferroelektrischen 3D-Speichervorrichtung, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
8 ist ein Flussdiagramm noch eines weiteren beispielhaften Verfahrens zur Bildung einer ferroelektrischen 3D-Speichervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
9 veranschaulicht ein Schaltbild einer beispielhaften ferroelektrischen Speichervorrichtung, die mehrere ferroelektrische Speicherzellen aufweist, die jeweils mehrere Kondensatoren aufweisen, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
10 veranschaulicht ein beispielhaftes Timing-Diagramm des Schreibens einer ferroelektrischen Speicherzelle mit mehreren Kondensatoren, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
11A ist ein Diagramm, das beispielhafte Zustände von Daten und die entsprechenden Plattenleitungszeitsequenzen und Bitleitungszeitsequenzen gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
11B ist ein weiteres Diagramm, das beispielhafte Zustände von Daten und die entsprechenden Plattenleitungszeitsequenzen und Bitleitungszeitsequenzen gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
12A ist ein Flussdiagramm eines beispielhaften Verfahrens zum Schreiben einer ferroelektrischen Speicherzelle, die N Kondensatoren aufweist, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
12B ist ein Flussdiagramm eines anderen beispielhaften Verfahrens zum Schreiben einer ferroelektrischen Speicherzelle mit N Kondensatoren, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
13 veranschaulicht ein beispielhaftes Timing-Diagramm zum Auslesen einer ferroelektrischen Speicherzelle mit mehreren Kondensatoren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
14 ist ein Flussdiagramm eines beispielhaften Verfahrens zum Auslesen einer ferroelektrischen Speicherzelle mit N Kondensatoren, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
15 veranschaulicht ein weiteres beispielhaftes Timing-Diagramm zum Auslesen einer ferroelektrischen Speicherzelle mit mehreren Kondensatoren gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
16 ist ein Flussdiagramm eines anderen beispielhaften Verfahrens zum Auslesen einer ferroelektrischen Speicherzelle mit N Kondensatoren, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.

Ausführliche Beschreibung
Obwohl spezifische Konfigurationen und Anordnungen erörtert werden, sollte verstanden werden, dass dies nur zum Zweck der Veranschaulichung geschieht. Es wird für einen Fachmann offensichtlich sein, dass die vorliegende Erfindung des Weiteren in einer Vielzahl von anderen Anwendungen eingesetzt werden kann.
Es wird darauf hingewiesen, dass Verweise in der Beschreibung auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“, „einige Ausführungsformen“ usw. darauf hinweisen, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft aufweisen kann, jedoch nicht jede Ausführungsform notwendigerweise das bestimmte Merkmal, die bestimmte Struktur oder die bestimmte Eigenschaft aufweisen muss. Außerdem beziehen sich solche Ausdrücke nicht unbedingt auf dieselbe Ausführungsform. Wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, liegt es im Wissen eines Fachmanns, ein solches Merkmal, eine solche Struktur oder eine solche Eigenschaft in Verbindung mit anderen Ausführungsformen zu verwirklichen, unabhängig davon, ob diese ausdrücklich beschrieben sind oder nicht.
Im Allgemeinen kann die Terminologie zumindest teilweise aus der Verwendung im Kontext verstanden werden. Beispielweise kann der Begriff „ein oder mehrere“, wie er hier verwendet wird, je nach Kontext zumindest teilweise, verwendet werden, um ein beliebiges Merkmal, eine beliebige Struktur oder eine beliebige Eigenschaft im singulären Sinn zu beschreiben, oder er kann verwendet werden, um Kombinationen von Merkmalen, Strukturen oder Eigenschaften im pluralen Sinn zu beschreiben. Ebenso können Begriffe wie „ein“, „einer“, „eines“, „der“, „die“ oder „das“ je nach Kontext zumindest teilweise im Singular oder im Plural verstanden werden.
Es sollte leicht verständlich sein, dass die Bedeutung von „auf“, „über“ und „darüber“ in der vorliegenden Offenbarung so weit wie möglich ausgelegt werden sollte, so dass „auf“ nicht nur „direkt auf“ etwas bedeutet, sondern auch die Bedeutung von „auf“ etwas mit einem dazwischen liegenden Merkmal oder einer Schicht dazwischen einschließt, und dass „über“ oder „darüber“ nicht nur die Bedeutung von „über“ etwas oder „darüber“ bedeutet, sondern auch die Bedeutung „über“ etwas oder „darüber“ ohne dazwischen liegendem Merkmal oder einer Schicht dazwischen einschließen kann (d. h., direkt auf etwas).
Des Weiteren können hier zur einfacheren Beschreibung räumlich relative Begriffe wie „darunter“, „unterhalb“, „unterer“, „über“, „oberer“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
Der hier verwendete Begriff „Substrat“ bezieht sich auf ein Material, auf welches nachfolgende Materialschichten zugegeben sind. Das Substrat selbst kann gemustert sein. Die Materialien, die das Substrat zugegeben werden, können gemustert sein oder ungemustert bleiben. Darüber hinaus kann das Substrat eine breite Palette von Halbleitermaterialien einschließen, wie Silicium, Germanium, Galliumarsenid, Indiumphosphid usw. Alternativ kann das Substrat aus einem elektrisch nichtleitenden Material bestehen, wie Glas, Kunststoff oder einem Saphir-Wafer.
Wie hierin verwendet, bezieht sich der Begriff „Schicht“ auf einen Materialabschnitt, der einen Bereich mit einer bestimmten Dicke umfasst. Eine Schicht kann sich über die gesamte darunter oder darüber liegende Struktur erstrecken oder eine geringere Ausdehnung als die darunter oder darüber liegende Struktur aufweisen. Darüber hinaus kann eine Schicht ein Bereich einer homogenen oder inhomogenen zusammenhängenden Struktur sein, der eine geringere Dicke aufweist als die Dicke der zusammenhängenden Struktur. Beispielweise kann eine Schicht zwischen einem beliebigen Paar horizontaler Ebenen zwischen oder an einer Oberseite und einer Unterseite der kontinuierlichen Struktur liegen. Eine Schicht kann sich horizontal, vertikal und/oder entlang einer sich verjüngenden Oberfläche erstrecken. Ein Substrat kann eine Schicht sein, kann darin eine oder mehrere Schichten enthalten und/oder kann eine oder mehrere Schichten darauf, darüber und/oder darunter aufweisen. Eine Schicht kann mehrere Schichten umfassen. Beispielweise kann eine Verbindungsschicht eine oder mehrere Leiter- und Kontaktschichten (in denen Kontakte, Verbindungsleitungen und/oder VIAs gebildet werden) und eine oder mehrere dielektrische Schichten umfassen.
Der hier verwendete Begriff „nominal/nominell“ bezieht sich auf einen gewünschten Wert oder Zielwert einer Eigenschaft oder eines Parameters für ein Bauteil oder eine Prozessoperation (Prozessschritt), der in der Entwurfsphase eines Produkts oder eines Prozesses festgelegt wird, sowie auf einen Wertebereich über und/oder unter dem gewünschten Wert. Der Wertebereich kann auf geringfügige Abweichungen bei den Fertigungsprozessen oder Toleranzen zurückzuführen sein. Der hier verwendete Begriff „ungefähr“ bezeichnet den Wert einer bestimmten Größe, der je nach dem mit dem betreffenden Halbleiterbauelement verbundenen Technologieknoten variieren kann. Basierend auf dem speziellen Technologieknoten kann der Begriff „ungefähr“ einen Wert einer gegebenen Größe angeben, der beispielweise innerhalb von 10-30 % des Wertes variiert (z. B. ±10 %, ±20 % oder ±30 % des Wertes).
Wie hierin verwendet, bezieht sich der Begriff „3D-Speichervorrichtung“ auf eine Halbleitervorrichtung mit vertikal ausgerichteter Speicherzelle(n) (hier als „Speicherstring(s)“ bezeichnet) auf einem seitlich ausgerichteten Substrat, so dass sich die Speicherstrings in vertikaler Richtung in Bezug auf das Substrat erstrecken. Wie hier verwendet, bedeutet der Begriff „vertikal“ nominal senkrecht zur Seitenfläche eines Substrats.
Eine wesentliche Einschränkung der existierenden ferroelektrischen Speichervorrichtungen ist die relativ geringe Speicherzellendichte im Vergleich zu anderen Arten von Speichervorrichtungen. Planare ferroelektrische Speicherzellen können durch Verbesserung der Prozesstechnologie, des Schaltungsdesigns, des Programmieralgorithmus und des Herstellungsprozesses auf kleinere Größen skaliert werden. Da sich die Größe der ferroelektrischen Speicherzellen jedoch einer Untergrenze nähert, werden planare Prozesse und Herstellungstechniken schwierig und kostspielig. Das Ergebnis ist, dass sich die Speicherdichte für planare ferroelektrische Speichervorrichtungen einer Obergrenze nähert.
Verschiedene Ausführungsformen gemäß der vorliegenden Offenbarung bieten ferroelektrische 3D-Speicherarchitekturen, die die Dichtebeschränkung in den planaren ferroelektrischen Speichervorrichtungen angehen können, wodurch Gewinne bei der Leistung und dem Flächenverhältnis sowie eine Reduzierung der Kosten pro Byte für die Speicherung erreicht werden.
1A veranschaulicht eine Draufsicht auf eine beispielhafte ferroelektrische 3D-Speichervorrichtung 100, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wie in 1A gezeigt, kann die ferroelektrische 3D-Speichervorrichtung 100 eine Anordnung (Array) von ferroelektrischen Speicherzellen 102 und eine Vielzahl von Schlitzstrukturen 104 umfassen. Jede ferroelektrische Speicherzelle 102 kann in der Draufsicht eine im Wesentlichen kreisförmige Form aufweisen. Es versteht sich, dass die Form der ferroelektrischen Speicherzelle 102 in der Draufsicht nicht auf kreisförmig beschränkt ist und jede andere Form haben kann, wie z. B. rechteckig, quadratisch, oval, usw. Die Schlitzstrukturen 104 können die ferroelektrische 3D-Speichervorrichtung 100 in mehrere Bereiche unterteilen, wie z. B. Speicherblöcke und/oder mehrere Speicherfinger, von denen jeder mehrere ferroelektrische Speicherzellen 102 enthält. Es wird darauf hingewiesen, dass in 1A x- und y-Achsen enthalten sind, um die räumliche Beziehung der Komponenten in der ferroelektrischen 3D-Speichervorrichtung 100 weiter zu veranschaulichen. Es wird darauf hingewiesen, dass die x- und y-Achsen eine laterale Ebene der ferroelektrischen 3D-Speichervorrichtung 100 definieren, in der sich die Schlitzstrukturen 104 entlang der x-Richtung erstrecken. In einigen Ausführungsformen erstrecken sich die Wortleitungen der ferroelektrischen 3D-Speichervorrichtung 100 auch entlang der x-Richtung, und die Bitleitungen der ferroelektrischen 3D-Speichervorrichtung 100 erstrecken sich entlang der y-Richtung, die rechtwinklig zur x-Richtung ist. Es wird dieselbe Begrifflichkeit zur Beschreibung der räumlichen Beziehung in der gesamten vorliegenden Offenbarung verwendet. In einigen Ausführungsformen sind die Bitleitungs-Erstreckungsrichtung und die Wortleitungs-Erstreckungsrichtung nicht vertikal zueinander.
1 B veranschaulicht einen Querschnitt der ferroelektrischen 3D-Speichervorrichtung 100 in 1A entlang der x-Richtung, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wie in 1B gezeigt, kann die ferroelektrische 3D-Speichervorrichtung 100 ein Substrat 106 umfassen, das Silicium (z. B. einkristallines Silicium), Siliciumgermanium (SiGe), Galliumarsenid (GaAs), Germanium (Ge), Silicium auf Isolator (SOI), Germanium auf Isolator (GOI) oder andere geeignete Materialien umfassen kann.
In einigen Ausführungsformen sind eine oder mehrere Peripherievorrichtungen (nicht gezeigt) auf und/oder in dem Substrat 106 ausgebildet. Die Peripherievorrichtungen können alle geeigneten digitalen, analogen und/oder Mischsignal-Peripherieschaltungen umfassen, die zur Erleichterung des Betriebs der ferroelektrischen 3D-Speichervorrichtung 100 verwendet werden. Beispielsweise können die Peripherievorrichtungen einen oder mehrere Datenpuffer, einen Decoder (z. B. einen Zeilendecoder und einen Spaltendecoder), einen Leseverstärker, einen Treiber, eine Ladungspumpe, eine Strom- oder Spannungsreferenz oder beliebige aktive oder passive Komponenten der Schaltungen (z. B. Transistoren, Dioden, Widerstände oder Kondensatoren) umfassen.
Wie in 1B gezeigt, kann die ferroelektrische 3D-Speichervorrichtung 100 eine Verbindungsschicht 107 (hier als „periphere Verbindungsschicht“ bezeichnet) über den Peripherievorrichtungen enthalten, um elektrische Signale zu und von den Peripherievorrichtungen zu übertragen. Es wird darauf hingewiesen, dass die x- und z-Achsen in 1B zugegeben wurden, um die räumliche Beziehung der Komponenten in der ferroelektrischen 3D-Speichervorrichtung 100 zu veranschaulichen. Das Substrat 106 umfasst zwei Seitenflächen (z. B. eine Oberseite und eine Unterseite), die sich seitlich in x-Richtung (d. h. in eine der Seitenrichtungen) erstrecken. Ob eine Komponente (z. B. eine Schicht oder ein Bauelement) „auf“, „über“ oder „unter“ einer anderen Komponente (z. B. einer Schicht oder einem Bauelement) einer Halbleitervorrichtung (z. B. der ferroelektrischen 3D-Speichervorrichtung 100) liegt, wird hier relativ zum Substrat der Halbleitervorrichtung (z. B. dem Substrat 106) in der z-Richtung (d. h. der vertikalen Richtung) bestimmt, wenn das Substrat in der z-Richtung in der untersten Ebene der Halbleitervorrichtung angeordnet ist. Es wird dieselbe Begrifflichkeit zur Beschreibung der räumlichen Beziehung in der gesamten vorliegenden Offenbarung verwendet.
Die periphere Verbindungsschicht 107 kann eine Vielzahl von Zwischenverbindungen (des Weiteren hier als „Kontakte“ bezeichnet) enthalten, einschließlich seitlicher Verbindungsleitungen und Kontakte für einen vertikalen Verbindungszugang (VIA-Kontakt). Wie hier verwendet, kann der Begriff „Zwischenverbindungen“ im weitesten Sinne alle geeigneten Arten von Zwischenverbindungen umfassen, wie z. B. Middle-End-of-Line (MEOL)-Verbindungen und Back-End-of-Line (BEOL)-Verbindungen. Die periphere Zwischenverbindungsschicht 107 kann ferner eine oder mehrere dielektrische Zwischenschichten (ILD-Schichten, des Weiteren als „intermetal dielectric layers“ IMD-Schichten bezeichnet) enthalten, in denen sich die Zwischenverbindungsleitungen und die Durchkontaktierungen bilden können. Das heißt, die periphere Zwischenverbindungsschicht 107 kann Zwischenverbindungsleitungen und Durchkontaktierungen in einer oder mehreren ILD-Schichten enthalten. Die Zwischenverbindungsleitungen und Durchkontaktierungen in der peripheren Zwischenverbindungsschicht 107 können leitfähige Materialien wie Wolfram (W), Cobalt (Co), Kupfer (Cu), Aluminium (Al), Silicide, dotiertes Silicium, TCOs oder eine beliebige Kombination davon enthalten. Die ILD-Schichten in der peripheren Zwischenverbindungsschicht 107 können dielektrische Materialien, einschließlich, Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Dielektrika mit niedriger Dielektrizitätskonstante (low-k) oder eine beliebige Kombination davon enthalten, ohne darauf beschränkt zu sein.
Wie in 1B gezeigt, kann die ferroelektrische 3D-Speichervorrichtung 100 eine Sperrschicht 108 über der peripheren Zwischenverbindung 107 und einen Kondensator-Gate-Stapel 110 über der Sperrschicht 108 enthalten. In einigen Ausführungsformen ist die Sperrschicht 108 an dem Array angeordnet, um zu helfen, einen Ätzprozess während der Bildung von ferroelektrischen Speicherzellen 102 in dem Array zu stoppen (wie in der Draufsicht von 1A gezeigt). In einigen Ausführungsformen wird die Sperrschicht 108 an der Peripherie oder am Rand des Arrays der ferroelektrischen Speicherzellen 102 entfernt (wie in der Draufsicht von 1A gezeigt), um die Bitleitungen und die Kontakte zu den Peripherievorrichtungen unterhalb der ferroelektrischen Speicherzellen 102 zu platzieren. Wie in 1B gezeigt, kann die Sperrschicht 108 die Bodenposition der ferroelektrischen Speicherzelle 102 definieren, die sich zumindest teilweise vertikal durch den Kondensator-Gate-Stapel 110 erstreckt.
In einigen Ausführungsformen umfasst der Kondensator-Gate-Stapel 110 eine erste dielektrische Schicht 112, eine Leiterschicht 114 und eine zweite dielektrische Schicht 116, die in dieser Reihenfolge von unten nach oben angeordnet sind. Das heißt, die Leiterschicht 114 kann vertikal zwischen der ersten dielektrischen Schicht 112 und der zweiten dielektrischen Schicht 116 ausgebildet sein, die jeweils unterhalb bzw. oberhalb der Leiterschicht 114 angeordnet sind. Die Leiterschicht 114 kann leitfähige Materialien wie W, Co, Cu, Al, Silicide, dotiertes Silicium, TCOs oder eine beliebige Kombination davon enthalten. Die erste und zweite dielektrische Schicht 112 und 116 können aus dielektrischen Materialien gebildet werden, einschließlich, jedoch nicht beschränkt auf Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, low-k-Dielektrika oder eine beliebige Kombination davon. Die Sperrschicht 108 kann ein dielektrisches Material enthalten, das sich von den in der ersten dielektrischen Schicht 112 verwendeten dielektrischen Materialien unterscheidet, einschließlich, jedoch nicht beschränkt auf dielektrische Materialien mit hoher Dielektrizitätskonstante (high-k), wie Aluminiumoxid (Al₂O₃), Hafniumoxid (HfO₂), Tantaloxid (Ta₂O₅), Zirkoniumoxid (ZrO₂), Titanoxid (TiO₂) oder eine beliebige Kombination davon.
Wie in 1B gezeigt, kann die ferroelektrische 3D-Speichervorrichtung 100 eine Anordnung (Array) von ferroelektrischen Speicherzellen 102 umfassen, die sich jeweils vertikal oberhalb der Peripherievorrichtungen auf dem Substrat 106 erstrecken. In einigen Ausführungsformen ist die ferroelektrische Speicherzelle 102 eine „1T-1C“-Zelle, die einen Kondensator 118 und einen Transistor 120 über dem Kondensator 118 enthält und elektrisch mit diesem verbunden ist. Das heißt, die ferroelektrische 3D-Speichervorrichtung 100 kann eine „Peripherie-Kondensator-Transistor“-Architektur aufweisen, bei der die Peripherievorrichtungen, Kondensatoren 118 und Transistoren 120 in dieser Reihenfolge von unten nach oben angeordnet sind. In einigen Ausführungsformen kann die ferroelektrische 3D-Speichervorrichtung 100 eine „Peripherie-Transistor-Kondensator“-Architektur aufweisen, bei der die Peripherievorrichtungen, Transistoren und Kondensatoren in dieser Reihenfolge von unten nach oben angeordnet sind. Der Kondensator 118 der ferroelektrischen Speicherzelle 102 kann sich vertikal durch den Kondensator-Gate-Stapel 110 erstrecken und an seinem unteren Teil mit der Sperrschicht 108 in Kontakt stehen.
In einigen Ausführungsformen umfasst der Kondensator 118 eine erste Elektrode 122, eine zweite Elektrode 126 und eine ferroelektrische Schicht 124, die seitlich zwischen der ersten Elektrode 122 und der zweiten Elektrode 126 angeordnet ist. Die zweite Elektrode 126 kann in Kontakt mit der Leiterschicht 114 (im Kondensator-Gate-Stapel 110) stehen, die sich seitlich erstrecken kann und als Gate-Leitung des Kondensators 118 der ferroelektrischen Speicherzelle 102 fungiert. In einigen Ausführungsformen kann jede ferroelektrische Speicherzelle 102 (und ihr Kondensator 118) eine im Wesentlichen zylindrische Form aufweisen (z. B. eine Säulenform). Die erste Elektrode 122, die ferroelektrische Schicht 124 und die zweite Elektrode 126 können radial vom Zentrum der ferroelektrischen Speicherzelle 102 in dieser Reihenfolge angeordnet sein. Es versteht sich, dass die Form der ferroelektrischen Speicherzelle 102 (und ihres Kondensators 118) nicht auf die Form eines Zylinders beschränkt ist und jede andere geeignete Form aufweisen kann, wie z. B. die Form eines Grabens. In einigen Ausführungsformen ist die ferroelektrische Schicht 124 ein kontinuierlicher Film, der sich über mehrere Kondensatoren 118 erstreckt und von diesen gemeinsam genutzt wird.
Die erste Elektrode 122 und die zweite Elektrode 126 können leitfähiges Material enthalten, einschließlich, jedoch nicht beschränkt auf, W, Co, Cu, Al, Silicium, TCOs oder eine beliebige Kombination davon. In einigen Ausführungsformen enthält die erste Elektrode 122 Silicium, wie z. B. Polysilicium. In einigen Ausführungsformen enthalten die zweite Elektrode 126 und die Leiterschicht 114 des Kondensators 118 dasselbe leitfähige Material bzw. dieselben leitfähigen Materialien, wie W. Die Materialien der ersten Elektrode 122 und der zweiten Elektrode 126 können, ohne darauf beschränkt zu sein, ferner auch mindestens eines der folgenden Materialien enthalten: Titannitrid (TiN), Titansiliciumnitrid (TiSiNx), Titanaluminiumnitrid (TiAlNx), Titankohlenstoffnitrid (TiCNx), Tantalnitrid (TaNx), Tantalsiliciumnitrid (TaSiNx), Tantalalaluminiumnitrid (TaAlNx), Wolframnitrid (WNx), Wolframsilicid (WSix), Wolframkohlenstoffnitrid (WCNx), Ruthenium (Ru) und Rutheniumoxid (RuOx). In einigen Ausführungsformen enthalten die erste Elektrode 122 und die zweite Elektrode 126 dasselbe Material bzw. dieselben Materialien. In einigen Ausführungsformen enthalten die erste Elektrode 122 und die zweite Elektrode 126 unterschiedliche Materialien.
In einigen Ausführungsformen umfasst die erste oder die zweite Elektrode ein transparentes leitfähiges Oxid („transparent conductive oxide“ - TCO). TCOs umfassen, ohne darauf beschränkt zu sein, TCOs auf Basis von dotiertem ZnO, TCOs auf Basis von dotiertem TiO₂, TCOs auf Basis von dotiertem SnO₂ und Perowskit-TCOs.
Die ferroelektrische Schicht 124 kann ein ferroelektrisches binäres Mischoxid enthalten. In einigen Ausführungsformen enthält die ferroelektrische Schicht 124 Sauerstoff und mindestens ein ferroelektrisches Metall. Das ferroelektrische Metall kann, ohne darauf beschränkt zu sein, Zirkonium (Zr), Hafnium (Hf), Titan (Ti), Aluminium (Al), Magnesium (Mg), Calcium (Ca), Strontium (Sr), Barium (Ba) Radium (Ra), Vanadium (V), Niob (Nb), Tantal (Ta), Dubnium (Db), Lanthan (La), Cer (Ce), Gadolinium (Gd), Dysprosium (Dy), Erbium (Er), und Ytterbium (Yb) umfassen. In einigen Ausführungsformen enthält die ferroelektrische Schicht 124 Sauerstoff und zwei oder mehr ferroelektrische Metalle. Das Molverhältnis zwischen zwei der ferroelektrischen Metalle kann zwischen 0,1 und 10 liegen (z. B. 0,1, 0,2, 0,3, 0,4, 0,5, 0,6, 0,7, 0,8, 0,9, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, ein beliebiger Bereich, der am unteren Ende durch einen dieser Werte begrenzt ist, oder ein beliebiger Bereich, der durch zwei beliebige dieser Werte definiert ist). In einem Beispiel enthält die ferroelektrische Schicht 124 ZrHfOx, und das Molverhältnis zwischen Zr und Hf beträgt 1. In einem anderen Beispiel enthält die ferroelektrische Schicht 124 TiHfOx, und das Molverhältnis zwischen Ti und Hf beträgt 1. In einigen Ausführungsformen ist die ferroelektrische Schicht 124 eine Verbundschicht, die mehrere Unterschichten enthält, von denen zumindest einige ferroelektrische Metalle enthalten.
In einigen Ausführungsformen umfasst der Transistor 120 eine Kanalstruktur 128, einen Gate-Leiter 132 und eine dielektrische Gate-Schicht 130, die seitlich zwischen der Kanalstruktur 128 und dem Gate-Leiter 132 angeordnet ist. Die Kanalstruktur 128 kann Source-/Drain-Bereiche an ihren unteren und oberen Abschnitten und einen Kanal vertikal zwischen den Source-/Drain-Bereichen umfassen. Wie in 1B gezeigt, kann die Kanalstruktur 128 über der ersten Elektrode 122 angeordnet sein und über ihrem Source/Drain-Bereich am unteren Teil mit dieser elektrisch verbunden sein. Der Gate-Leiter 132 kann sich seitlich erstrecken und sowohl als Gate-Leitung des Transistors 120 als auch als Wortleitung der ferroelektrischen Speicherzelle 102 dienen. Der Gate-Leiter 132 und die dielektrische Gate-Schicht 130 (z. B. Gate-Oxid) können einen Gate-Stapel bilden, um die elektrischen Eigenschaften des Kanals in der Kanalstruktur 128 zu steuern. In einigen Ausführungsformen kann jede ferroelektrische Speicherzelle 102 (und deren Transistor 120) eine im Wesentlichen zylindrische Form aufweisen (z. B. eine Säulenform). Die Kanalstruktur 128, die dielektrische Gate-Schicht 130 und der Gate-Leiter 132 können in dieser Reihenfolge radial vom Zentrum der ferroelektrischen Speicherzelle 102 angeordnet sein. Es versteht sich, dass die Form der ferroelektrischen Speicherzelle 102 (und ihres Transistors 120) nicht auf die Zylinderform beschränkt ist und jede andere geeignete Form aufweisen kann, wie eine Grabenform.
In einigen Ausführungsformen enthält die Kanalstruktur 128 Halbleitermaterialien wie einkristallines Silicium, Polysilicium, amorphes Silicium, Ge, beliebige andere Halbleitermaterialien oder beliebige Kombinationen davon. Die Source-/Drain-Bereiche der Kanalstruktur 128 können eine Dotierung mit n- oder p-Dotierstoffen auf einem gewünschten Dotierungsniveau aufweisen. In einigen Ausführungsformen enthält die dielektrische Gate-Schicht 130 dielektrische Materialien wie Siliciumoxid, Siliciumnitrid oder high-k-dielektrische Materialien, einschließlich, jedoch nicht beschränkt auf Al₂O₃, HfO₂, Ta₂O₅, ZrO₂, TiO₂ oder beliebige Kombinationen davon. In einigen Ausführungsformen umfasst der Gate-Leiter 132 leitfähige Materialien, einschließlich, jedoch nicht beschränkt auf W, Co, Cu, Al, Polysilicium, Silicide oder eine beliebige Kombination davon. In einigen Ausführungsformen kann eine Sperr-/Haftschicht (nicht dargestellt) eine oder mehrere Schichten zur Erhöhung der Haftung und/oder zur Verhinderung der Metalldiffusion zwischen dem Gate-Leiter 132 und der dielektrischen Schicht 130 aufweisen. Die Materialien der Sperr-/Haftschicht können Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN) oder eine beliebige Kombination davon aufweisen, sind jedoch nicht darauf beschränkt.
Wie in 1B gezeigt, kann die ferroelektrische 3D-Speichervorrichtung 100 eine Zwischenverbindungsschicht 134 (hier als „BEOL-Zwischenverbindungsschicht“ bezeichnet) oberhalb der ferroelektrischen Speicherzellen 102 aufweisen, um elektrische Signale zu und von den ferroelektrischen Speicherzellen 102 zu übertragen. Die BEOL-Zwischenverbindungsschicht 134 kann lokale Zwischenverbindungen aufweisen, die in einer oder mehreren ILD-Schichten ausgebildet sind und in Kontakt mit Komponenten in der ferroelektrischen 3D-Speichervorrichtung 100 stehen, wie z. B. den Wortleitungen (z. B. Gate-Leitern 132) und den ferroelektrischen Speicherzellen 102. Die Zwischenverbindungen werden hier als „lokale Zwischenverbindungen“ bezeichnet, da sie für ein Fan-Out direkt mit den Komponenten der ferroelektrischen 3D-Speichervorrichtung 100 in Kontakt stehen. Jede lokale Zwischenverbindung kann eine Öffnung (z. B. ein Durchgangsloch oder einen Graben) aufweisen, die mit leitfähigen Materialien gefüllt ist, einschließlich, jedoch nicht beschränkt auf, W, Co, Cu, Al, dotiertes Silicium, Silicide, TCOs oder eine beliebige Kombination davon. Die lokalen Zwischenverbindungen können Bitleitungskontakte 136 aufweisen. In einigen Ausführungsformen ist der Bitleitungskontakt 136 in Kontakt mit dem Source/Drain-Bereich des Transistors 120 im oberen Teil der Kanalstruktur 128.
Die BEOL-Zwischenverbindungsschicht 134 kann oberhalb der lokalen Zwischenverbindungen weitere Zwischenverbindungsleitungen und Durchkontaktierungen aufweisen, wie z. B. die in einer oder mehreren ILD-Schichten gebildeten Bitleitungen 138. In einigen Ausführungsformen ist der Bitleitungskontakt 136 in Kontakt mit der Bitleitung 138 und verbindet die Bitleitung 138 elektrisch mit dem Transistor 120 der ferroelektrischen Speicherzelle 102. Die Bitleitungen 138 können leitfähige Materialien aufweisen, einschließlich, jedoch nicht beschränkt auf, W, Co, Cu, Al, dotiertes Silicium, Silicide, TCOs oder eine beliebige Kombination davon. Die ILD-Schichten können dielektrische Materialien aufweisen, einschließlich, jedoch nicht beschränkt auf Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Low-k-Dielektrika oder eine beliebige Kombination davon.
1C veranschaulicht einen weiteren Querschnitt der ferroelektrischen 3D-Speichervorrichtung 100 in 1A entlang der y-Richtung, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Im Unterschied zu 1B zeigt 1C des Weiteren den Querschnitt der Schlitzstruktur 104. Wie in 1C gezeigt, kann die Schlitzstruktur 104 durch den Gateleiter 132, die ferroelektrische Schicht 124, den Kondensator-Gate-Stapel 110 und die Sperrschicht 108 gebildet werden. Die Schlitzstruktur 104 kann bemustert und geätzt sein, um durch Nassätzen und/oder Trockenätzen einen Graben zu bilden. Der Graben kann mit dielektrischen Materialien wie Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Low-k-Dielektrika oder einer beliebigen Kombination davon gefüllt sein. Infolgedessen sind die Gate-Leitungen des Kondensators 118 und der Transistoren 120 (z. B. die Leiterschicht 114 und der Gate-Leiter 132), die sich entlang der y-Richtung (z. B. senkrecht zur Schlitzstruktur 104 in der Draufsicht in 1A) erstrecken, elektrisch isoliert, um getrennte Speicherblöcke und/oder Speicherfinger zu bilden. Es versteht sich, dass die Details anderer vergleichbarer Strukturen (z. B. Materialien, Abmessungen, Funktionen usw.) der ferroelektrischen 3D-Speichervorrichtung 100 (z. B. ferroelektrische Speicherzellen 102) in den beiden 1B und 1C im Folgenden nicht wiederholt werden müssen.
1D veranschaulicht einen Querschnitt einer anderen ferroelektrischen 3D-Speichervorrichtung 101, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Anders als die in 1B gezeigte ferroelektrische 3D-Speichervorrichtung 100 kann die ferroelektrische 3D-Speichervorrichtung 101 in 1D einen Kondensator 119 aufweisen, der eine erste Verbundelektrode 122 aufweist, die aus mehreren Elektroden 122-1 und 122-2 besteht. Zusätzlich zur Elektrode 122-1, die Halbleitermaterialien (z. B. Silicium) enthält, kann die erste Verbundelektrode 122 eine weitere Elektrode 122-2 aufweisen, die leitfähige Materialien enthält, einschließlich, jedoch nicht beschränkt auf, W, Co, Cu, Al, dotiertes Silicium, Silicide, TCOs oder eine beliebige Kombination davon. Die Elektrode 122-2 kann seitlich (z. B. radial) zwischen der Elektrode 122-1 und der ferroelektrischen Schicht 124 angeordnet sein. Es versteht sich, dass die Details anderer vergleichbarer Strukturen (z. B. Materialien, Abmessungen, Funktionen usw.) der ferroelektrischen 3D-Speichervorrichtung 100 (z. B. ferroelektrische Speicherzellen 102) in den beiden 1B und 1C im Folgenden nicht wiederholt werden müssen.
1E veranschaulicht einen Querschnitt einer weiteren anderen ferroelektrischen 3D-Speichervorrichtung 103, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Anders als die ferroelektrische 3D-Speichervorrichtung 100 in 1B kann die ferroelektrische 3D-Speichervorrichtung 103 in 1D eine Hohlkanalstruktur 128 aufweisen, die einen Hohlkanal 128-1 und einen Hohlkern 128-2 aufweist. Der Hohlkanal 128-1 kann so ausgebildet sein, dass er den Hohlkern 128-2 in der Querschnittsansicht von 1E umschließt, d. h. die Ober- und Unterseiten und die Seitenwände des Hohlkerns 128-2 bedeckt. In einigen Ausführungsformen enthält der Hohlkanal 128-1 Halbleitermaterialien wie einkristallines Silicium, Polysilicium, amorphes Silicium, Ge, beliebige andere Halbleitermaterialien oder beliebige Kombinationen davon. In einigen Ausführungsformen enthält der Hohlkern 128-2 dielektrische Materialien, einschließlich, jedoch nicht beschränkt auf Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Low-k-Dielektrika oder eine beliebige Kombination davon. Der Hohlkern 128-2 kann auch teilweise oder vollständig mit Luft gefüllt sein. Es versteht sich, dass die Details anderer vergleichbarer Strukturen (z. B. Materialien, Abmessungen, Funktionen usw.) der ferroelektrischen 3D-Speichervorrichtung 100 (z. B. ferroelektrische Speicherzellen 102) in den beiden 1B und 1C im Folgenden nicht wiederholt werden müssen.
2 veranschaulicht einen Querschnitt einer anderen beispielhaften ferroelektrischen 3D-Speichervorrichtung 200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Anders als die ferroelektrische 3D-Speichervorrichtung 100 oder 101, die in 1A-1D gezeigt sind, enthält die ferroelektrische 3D-Speichervorrichtung 200 in 2 ein Array von ferroelektrischen Speicherzellen 202, die jeweils mehrere vertikal gestapelte Kondensatoren 204-1 und 204-2 enthalten. Während jede ferroelektrische Speicherzelle 102 eine Single-Level-Zelle (SLC) sein kann, die ein einzelnes Informationsbit speichern kann, können die ferroelektrischen Speicherzellen 202 eine Multi-Level-Zelle (MLC) sein, die mehrere Informationsbits in mehreren Kondensatoren 204-1 und 204-2 speichern kann. Die Anzahl der in jeder Speicherzelle verwendeten Transistoren kann jedoch für beide ferroelektrischen Speicherzellen 102 und 202 gleich sein. Wie in 2 dargestellt, kann die ferroelektrische Speicherzelle 202 eine „1T-2C“-Zelle sein. Es versteht sich, dass die Anzahl der vertikal gestapelten Kondensatoren 204 in der ferroelektrischen Speicherzelle 202 nicht auf 2 beschränkt ist und 3, 4 oder mehr sein kann. Beispielweise kann die ferroelektrische Speicherzelle 202 eine „1T-3C“-Zelle sein, d. h. eine Zelle mit drei Ebenen („triple-level-cell“ - TLC). In einigen Ausführungsformen können mehrere Transistoren in der ferroelektrischen Speicherzelle 202 enthalten sein, um eine „nT-mC“-Zelle zu bilden, wobei n und m jeweils eine ganze Zahl sind. In einer solchen „nT-mC“-Zelle sind n Transistoren und m Kondensatoren in der Zelle enthalten. Es versteht sich, dass die Einzelheiten anderer vergleichbarer Strukturen (z. B. Materialien, Abmessungen, Funktionen usw.) von ferroelektrischen 3D-Speichervorrichtungen 100 und 200 in den beiden 1B und 2 im Folgenden nicht wiederholt werden müssen.
Wie in 2 gezeigt, kann die ferroelektrische 3D-Speichervorrichtung 200 ein Substrat 206, eine oder mehrere Peripherievorrichtungen (nicht gezeigt), die auf und/oder in dem Substrat 206 ausgebildet sind, und eine Zwischenverbindungsschicht 207 (hier als „periphere Zwischenverbindungsschicht“ bezeichnet) oberhalb der Peripherievorrichtungen aufweisen.
Wie in 2 gezeigt, kann die ferroelektrische 3D-Speichervorrichtung 200 des Weiteren eine Sperrschicht 208 oberhalb der peripheren Zwischenverbindungsschicht 207, einen unteren Kondensator-Gate-Stapel 210 oberhalb der Sperrschicht 208 und einen oberen Kondensator-Gate-Stapel 211 oberhalb des unteren Kondensator-Gate-Stapels 210 aufweisen. Anders als die ferroelektrische 3D-Speichervorrichtung 100 mit einem einzigen Kondensator-Gate-Stapel 110 kann die ferroelektrische Speichervorrichtung 200 zwei Kondensator-Gate-Stapel 210 und 211 aufweisen, die jeweils zwei Kondensatoren 204-1 bzw. 204-2 entsprechen.
In einigen Ausführungsformen umfasst der untere Kondensator-Gatestapel 210 eine erste untere dielektrische Schicht 212, eine untere Leiterschicht 214 und eine zweite untere dielektrische Schicht 216, die in dieser Reihenfolge von unten nach oben angeordnet sind; der obere Kondensator-Gatestapel 211 umfasst eine erste obere dielektrische Schicht 213, eine obere Leiterschicht 215 und eine zweite obere dielektrische Schicht 217, die in dieser Reihenfolge von unten nach oben angeordnet sind. Die unteren und oberen Leiterschichten 214 und 215 können leitfähige Materialien aufweisen, einschließlich, jedoch nicht beschränkt auf, W, Co, Cu, Al, dotiertes Silicium, Silicide, TCOs oder eine beliebige Kombination davon. Die oberen und unteren dielektrischen Schichten 212, 213, 216 und 217 können mit dielektrischen Materialien gebildet werden, einschließlich, jedoch nicht beschränkt auf Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Low-k-Dielektrika oder beliebige Kombinationen davon.
Wie in 2 gezeigt, kann die ferroelektrische 3D-Speichervorrichtung 200 ein Array von ferroelektrischen Speicherzellen 202 aufweisen, die sich jeweils vertikal oberhalb der Peripherievorrichtungen auf dem Substrat 206 erstrecken. In einigen Ausführungsformen ist die ferroelektrische Speicherzelle 202 eine „1T-2C“-Zelle, die einen unteren Kondensator 204-1, einen oberen Kondensator 204-2 und einen Transistor 220 oberhalb und elektrisch verbunden mit dem oberen Kondensator 204-2 und der unteren Elektrode 204-1 umfasst. Das heißt, die ferroelektrische 3D-Speichervorrichtung 200 kann eine „Peripherie-Kondensator-Kondensator-Transistor“-Architektur aufweisen, bei der die Peripherievorrichtungen, der untere Kondensator 204-1, der obere Kondensator 204-2 und die Transistoren 220 in dieser Reihenfolge von unten nach oben angeordnet sind. Der untere Kondensator 204-1 kann sich vertikal durch den unteren Kondensator-Gate-Stapel 210 erstrecken und an seinem unteren Teil in Kontakt mit der Sperrschicht 208 sein; der obere Kondensator 204-2 kann sich vertikal durch den oberen Kondensator-Gate-Stapel 211 erstrecken und an seinem unteren Teil in Kontakt mit dem oberen Teil des unteren Kondensators 204-1 sein. In einigen Ausführungsformen kann die ferroelektrische 3D-Speichervorrichtung 200 mehr als zwei Kondensatoren aufweisen. In einigen Ausführungsformen kann die ferroelektrische 3D-Speichervorrichtung 200 mehr als einen Transistor aufweisen. Die Vorrichtung 200 kann „n“ Kondensatoren und „m“ Transistoren aufweisen, wobei n und m jeweils ganze Zahlen sind.
In einigen Ausführungsformen umfasst der untere Kondensator 204-1 eine erste untere Elektrode 222-1, eine zweite untere Elektrode 226-1 und eine untere ferroelektrische Schicht 224-1, die seitlich zwischen der ersten unteren Elektrode 222-1 und der zweiten unteren Elektrode 226-1 angeordnet ist. Die zweite untere Elektrode 226-1 kann in Kontakt mit der unteren Leiterschicht 214 (im Gate-Stapel 210 des unteren Kondensators) sein, die sich seitlich erstrecken und als Gate-Leitung des unteren Kondensators 204-1 fungieren kann. In einigen Ausführungsformen umfasst der obere Kondensator 204-2 eine erste obere Elektrode 222-2, eine zweite obere Elektrode 226-2 und eine obere ferroelektrische Schicht 224-2, die seitlich zwischen der ersten oberen Elektrode 222-2 und der zweiten oberen Elektrode 226-2 angeordnet ist. Die zweite obere Elektrode 226-2 kann mit der oberen Leiterschicht 215 (im Gate-Stapel 211 des oberen Kondensators) in Kontakt sein, die sich seitlich erstrecken und als Gate-Leitung des oberen Kondensators 204-2 fungieren kann.
In einigen Ausführungsformen kann jede ferroelektrische Speicherzelle 202 (und können deren Kondensatoren 204-1 und 204-2) eine im Wesentlichen zylindrische Form aufweisen (z. B. eine Säulenform). Die erste untere Elektrode 222-1, die untere ferroelektrische Schicht 224-1 und die zweite untere Elektrode 226-1 können radial von der Mitte der ferroelektrischen Speicherzelle 202 in dieser Reihenfolge angeordnet sein; die erste obere Elektrode 222-2, die obere ferroelektrische Schicht 224-2 und die zweite obere Elektrode 226-2 können ebenfalls radial von der Mitte der ferroelektrischen Speicherzelle 202 in dieser Reihenfolge angeordnet sein. Es versteht sich, dass die Form der ferroelektrischen Speicherzelle 202 (und ihrer Kondensatoren 204-1 und 204-2) nicht auf einen Zylinder beschränkt ist und jede andere geeignete Form aufweisen kann, wie eine Grabenform.
In einigen Ausführungsformen sind die erste untere Elektrode 222-1 und die erste obere Elektrode 222-2 in jeder ferroelektrischen Speicherzelle 202 Teile einer durchgehenden Elektrode, die sich über die unteren und oberen Kondensatoren 204-1 und 204-2 erstreckt und von diesen gemeinsam genutzt wird. Ebenso sind in einigen Ausführungsformen die untere ferroelektrische Schicht 224-1 und die obere ferroelektrische Schicht 224-2 in jeder ferroelektrischen Speicherzelle 202 Teile einer durchgehenden ferroelektrischen Schicht, die sich über die unteren und oberen Kondensatoren 204-1 und 204-2 erstreckt und von diesen gemeinsam genutzt wird. Gemäß einiger Ausführungsformen ist die durchgehende ferroelektrische Schicht ein kontinuierlicher Film, der sich über mehrere ferroelektrische Speicherzellen 202 erstreckt und von diesen gemeinsam genutzt wird.
Wie in 2 dargestellt, können die zweite untere Elektrode 226-1 und die zweite obere Elektrode 226-2 in jeder ferroelektrischen Speicherzelle 202 voneinander elektrisch isoliert sein, beispielweise durch eine dielektrische Schicht. Die zweite untere Elektrode 226-1 und die zweite obere Elektrode 226-2 können jeweils einzeln mit der unteren Leiterschicht 214 (der Gate-Leitung des unteren Kondensators 204-1) bzw. der oberen Leiterschicht 215 (der Gate-Leitung des oberen Kondensators 204-2) elektrisch verbunden sein, so dass der untere Kondensator 204-1 und der obere Kondensator 204-2 jeweils unabhängig voneinander gesteuert werden können, um ein Informationsbit zu speichern. In einigen Ausführungsformen ist die vertikale Abmessung (z. B. in z-Richtung) der zweiten unteren Elektrode 226-1 und der zweiten oberen Elektrode 226-2 nicht die gleiche, um eine MLC-Ladungsverteilung zu erzeugen. Beispielweise kann die vertikale Ausrichtung der zweiten unteren Elektrode 226-1 größer sein als die der zweiten oberen Elektrode 226-2, oder umgekehrt. Des Weiteren kann die Fläche der zweiten unteren Elektrode 226-1 und der zweiten oberen Elektrode 226-2 nicht die gleiche sein, was verschiedene Zustände der MLC-Zelle mit sich bringen kann. Wenn beispielsweise die Fläche der zweiten unteren Elektrode 226-1 doppelt so groß ist wie die der zweiten oberen Elektrode 226-2 oder umgekehrt, kann die MLC-Zelle vier Zustände aufweisen: Q_L0+Q_U0, Q_L1+Q_U0, Q_L0+Q_U1, Q_L1+Q_U1, wobei Q_L0 und Q_L1 die Ladung darstellen, die im unteren Kondensator im Zustand 0 bzw. 1 gespeichert ist, und Q_U0 und Q_U1 die Ladung darstellen, die im oberen Kondensator im Zustand 0 bzw. 1 gespeichert ist.
Die ersten Elektroden 222-1 und 222-2 und die zweiten Elektroden 226-1 und 226-2 können leitfähiges Material aufweisen, einschließlich, jedoch nicht beschränkt auf, W, Co, Cu, Al, Silicium, Silicide, TCOs oder eine beliebige Kombination davon. In einigen Ausführungsformen enthalten die ersten Elektroden 222-1 und 222-2 Silicium, wie z. B. Polysilicium. In einigen Ausführungsformen enthalten die zweiten Elektroden 226-1 und 226-2 und die Leiterschichten 214 und 215 dasselbe leitfähige Material bzw. dieselben leitfähigen Materialien, wie W. Die Materialien der ersten Elektroden 222-1 und 222-2 und der zweiten Elektroden 226-1 und 226-2 können ferner mindestens eines der folgenden Materialien aufweisen, ohne darauf beschränkt zu sein: dotiertes Silicium, TCOs, TiN, TiSiNx, TiAlNx, TiCNx, TaNx, TaSiNx, TaAlNx, WNx, WSix, WCNx, Ru und RuOx. In einigen Ausführungsformen enthalten die ersten Elektroden 222-1 und 222-2 und die zweiten Elektroden 226-1 und 226-2 dasselbe Material bzw. dieselben Materialien. In einigen Ausführungsformen enthalten die ersten Elektroden 222-1 und 222-2 und die zweiten Elektroden 226-1 und 226-2 unterschiedliche Materialien.
In einigen Ausführungsformen umfasst die erste oder die zweite Elektrode ein transparentes leitfähiges Oxid („transparent conductive oxide“ - TCO). TCOs umfassen, ohne darauf beschränkt zu sein, dotierte TCOs auf ZnO-Basis, dotierte TCOs auf TiO₂-Basis, dotierte TCOs auf SnO₂-Basis und Perowskit-TCOs.
Die ferroelektrischen Schichten 224-1 und 224-2 können ein ferroelektrisches binäres Mischoxid enthalten. In einigen Ausführungsformen enthalten die ferroelektrischen Schichten 224-1 und 224-2 Sauerstoff und mindestens ein ferroelektrisches Metall, wie Zr, Hr, Ti, Al, Mg, Ca, Sr, Ba, Ra, V, Nb, Ta, Db, La, Ce, Gd, Dy, Er und Yb. In einigen Ausführungsformen enthalten die ferroelektrischen Schichten 224-1 und 224-2 Sauerstoff und zwei oder mehr ferroelektrische Metalle. Das Molverhältnis zwischen zwei der ferroelektrischen Metalle kann zwischen 0,1 und 10 liegen.
In einigen Ausführungsformen umfasst der Transistor 220 eine Kanalstruktur 228, einen Gate-Leiter 232 und eine dielektrische Gate-Schicht 230, die seitlich zwischen der Kanalstruktur 228 und dem Gate-Leiter 232 angeordnet ist. Die Kanalstruktur 228 kann an ihrem unteren und oberen Teil Source/Drain-Bereiche aufweisen und einen Kanal vertikal zwischen den Source/Drain-Bereichen. Wie in 2 dargestellt, kann die Kanalstruktur 228 oberhalb der durchgehenden Elektrode, die die ersten Elektroden 222-2 und 222-1 einschließt, angeordnet und durch ihren Source-/Drain-Bereich am unteren Teil elektrisch mit ihr verbunden sein. In einigen Ausführungsformen kann die Kanalstruktur 228 auch unterhalb der durchgehenden Elektrode, die die ersten Elektroden 222-2 und 222-1 einschließt, angeordnet und über ihren Source/Drain-Bereich elektrisch mit dieser verbunden sein. Der Gate-Leiter 232 kann sich seitlich erstrecken und sowohl als Gate-Leitung des Transistors 220 als auch als Wortleitung der ferroelektrischen Speicherzelle 202 fungieren. Der Gate-Leiter 232 und die dielektrische Gate-Schicht 230 (z. B. Gate-Oxid) können einen Gate-Stapel aufweisen, um die elektrischen Eigenschaften des Kanals in der Kanalstruktur 228 zu steuern. In einigen Ausführungsformen kann jede ferroelektrische Speicherzelle 202 (und deren Transistor 220) eine im Wesentlichen zylindrische Form aufweisen (z. B. eine Säulenform). Die Kanalstruktur 228, die dielektrische Gate-Schicht 230 und der Gate-Leiter 232 können in dieser Reihenfolge radial ausgehend vom Zentrum der ferroelektrischen Speicherzelle 202 angeordnet sein. Es versteht sich, dass die Form der ferroelektrischen Speicherzelle 202 (und ihres Transistors 220) nicht auf die Zylinderform beschränkt ist und jede andere geeignete Form aufweisen kann, wie eine Grabenform.
3 veranschaulicht einen Querschnitt einer weiteren anderen beispielhaften ferroelektrischen 3D-Speichervorrichtung 300 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Anders als die in 2 gezeigte ferroelektrische 3D-Speichervorrichtung 200 enthält die ferroelektrische 3D-Speichervorrichtung 300 in 3 mehrere Arrays ferroelektrischer Speicherzellen 304 und 306, die in verschiedenen Ebenen angeordnet sind und zwischen denen vertikal Bitleitungen verlaufen. Mit anderen Worten, jede Bitleitung kann vertikal zwischen einer unteren ferroelektrischen Speicherzelle 304 und einer oberen ferroelektrischen Speicherzelle 306 angeordnet sein und diese elektrisch verbinden. Eine derartige Struktur kann seitlich (in x-Richtung und/oder y-Richtung) und vertikal (in z-Richtung) wiederholt sein. Es versteht sich, dass die Details anderer vergleichbarer Strukturen (z. B. Materialien, Abmessungen, Funktionen usw.) von ferroelektrischen 3D-Speichervorrichtungen 200 und 300 in den beiden 2 und 3 im Folgenden nicht wiederholt werden.
Wie in 3 gezeigt, kann die ferroelektrische 3D-Speichervorrichtung 300 ein Array von unteren ferroelektrischen Speicherzellen 304 aufweisen, die sich jeweils vertikal oberhalb eines Substrats 302 erstrecken. Die ferroelektrische 3D-Speichervorrichtung 300 kann auch eine Bitleitung 308, die oberhalb der unteren ferroelektrischen Speicherzelle 304 angeordnet ist, und einen unteren Bitleitungskontakt 310, der mit der Bitleitung 308 und dem Source/Drain-Bereich des Transistors in der unteren ferroelektrischen Speicherzelle 304 in Kontakt steht, umfassen. In einigen Ausführungsformen umfasst die ferroelektrische 3D-Speichervorrichtung 300 ferner einen oberen Bitleitungskontakt 312 oberhalb der Bitleitung 308. Der obere Bitleitungskontakt 312 kann eine Zwischenverbindungsleitung und einen Durchgangskontakt aufweisen, der leitfähige Materialien enthält, einschließlich, jedoch nicht beschränkt auf W, Co, Cu, Al, Silicium, Silicide oder eine beliebige Kombination davon. In einigen Ausführungsformen enthält der obere Bitleitungskontakt 312 Silicium, wie z. B. Polysilicium. Es versteht sich, dass, obwohl die untere ferroelektrische Speicherzelle 304 in 3 als MLC-Zelle dargestellt ist, die untere ferroelektrische Speicherzelle 304 gemäß einigen Ausführungsformen eine SLC-Zelle sein kann (wie z. B. in Bezug auf 1B-1D beschrieben).
Wie in 3 dargestellt, kann die ferroelektrische Speichervorrichtung 300 ferner ein Array oberer ferroelektrischer Speicherzellen 306 aufweisen, die sich jeweils vertikal oberhalb eines Arrays unterer ferroelektrischer Speicherzellen 304 und Bitleitungen 308 erstrecken. Die obere ferroelektrische Speicherzelle 306 kann einen Transistor 314 und einen oder mehrere Kondensatoren 316 aufweisen, die oberhalb des Transistors 314 liegen und mit diesem elektrisch verbunden sind. Obwohl die obere ferroelektrische Speicherzelle 306 in 3 als MLC-Zelle dargestellt ist, kann die obere ferroelektrische Speicherzelle 306 gemäß einigen Ausführungsformen eine SLC-Zelle sein (wie z. B. in den 1B-1D beschrieben).
In einigen Ausführungsformen umfasst der Transistor 314 eine Kanalstruktur 318, einen Gate-Leiter 322 und eine dielektrische Gate-Schicht 320, die seitlich zwischen der Kanalstruktur 318 und dem Gate-Leiter 322 angeordnet ist. Die Kanalstruktur 318 kann an ihrem unteren und oberen Teil Source/Drain-Bereiche und einen Kanal aufweisen, der vertikal zwischen den Source/Drain-Bereichen liegt. Wie in 3 dargestellt, kann die Kanalstruktur 318 oberhalb des oberen Bitleitungskontakts 312 angeordnet und durch ihren Source/Drain-Bereich am unteren Teil elektrisch mit diesem verbunden sein. Der Gate-Leiter 322 kann sich seitlich erstrecken und sowohl als Gate-Leitung des Transistors 314 als auch als Wortleitung der oberen ferroelektrischen Speicherzelle 306 fungieren. Der Gate-Leiter 322 und die dielektrische Gate-Schicht 320 (z. B. Gate-Oxid) können einen Gate-Stapel aufweisen, um die elektrischen Eigenschaften des Kanals in der Kanalstruktur 318 zu steuern. In einigen Ausführungsformen kann jede obere ferroelektrische Speicherzelle 306 (und ihr Transistor 314) eine im Wesentlichen zylindrische Form aufweisen (z. B. eine Säulenform). Die Kanalstruktur 318, die dielektrische Gate-Schicht 320 und der Gate-Leiter 322 können in dieser Reihenfolge radial von der Mitte der oberen ferroelektrischen Speicherzelle 306 aus angeordnet sein. Es versteht sich, dass die Form der oberen ferroelektrischen Speicherzelle 306 (und ihres Transistors 314) nicht auf die Zylinderform beschränkt ist und jede andere geeignete Form aufweisen kann, wie eine Grabenform.
Wie in 3 gezeigt, kann die ferroelektrische 3D-Speichervorrichtung 300 auch einen unteren Kondensator-Gate-Stapel 324 oberhalb des Transistors 314 und einen oberen Kondensator-Gate-Stapel 325 unter dem unteren Kondensator-Gate-Stapel 324 aufweisen. In einigen Ausführungsformen enthält der untere Kondensator-Gate-Stapel 324 eine erste untere dielektrische Schicht 326, eine untere Leiterschicht 328 und eine zweite untere dielektrische Schicht 330, die in dieser Reihenfolge von unten nach oben angeordnet sind; der obere Kondensator-Gate-Stapel 325 enthält eine erste obere dielektrische Schicht 327, eine obere Leiterschicht 329 und eine zweite obere dielektrische Schicht 331, die in dieser Reihenfolge von unten nach oben angeordnet sind.
Wie in 3 gezeigt, kann jede obere ferroelektrische Speicherzelle 306 ferner einen unteren Kondensator 316-2, der sich vertikal durch den unteren Kondensator-Gate-Stapel 324 erstreckt, und einen oberen Kondensator 316-1, der sich vertikal durch den oberen Kondensator-Gate-Stapel 325 erstreckt, aufweisen. Transistor 314, unterer Kondensator 316-2 und oberer Kondensator 316-1 können in dieser Reihenfolge vertikal gestapelt sein. In einigen Ausführungsformen umfasst der untere Kondensator 316-2 eine erste Elektrode 332, eine zweite untere Elektrode 336-2 und eine ferroelektrische Schicht 334, die seitlich zwischen der ersten Elektrode 332 und der zweiten unteren Elektrode 336-2 angeordnet ist. Die zweite untere Elektrode 336-2 kann in Kontakt mit der unteren Leiterschicht 328 (im unteren Kondensator-Gate-Stapel 324) stehen, die sich seitlich erstrecken und als Gate-Leitung des unteren Kondensators 316-2 fungieren kann. In einigen Ausführungsformen umfasst der obere Kondensator 316-1 eine erste Elektrode 332, eine zweite obere Elektrode 336-1 und eine ferroelektrische Schicht 334, die seitlich zwischen der ersten Elektrode 332 und der zweiten oberen Elektrode 336-1 angeordnet ist. Die zweite obere Elektrode 336-1 kann in Kontakt mit der oberen Leiterschicht 329 (im oberen Kondensator-Gate-Stapel 325) stehen, die sich seitlich erstrecken und als Gate-Leitung des oberen Kondensators 316-1 fungieren kann.
In einigen Ausführungsformen ist die erste Elektrode 332 eine kontinuierliche Elektrode, die sich über die unteren und oberen Kondensatoren 316-2 und 316-1 erstreckt und von diesen gemeinsam genutzt wird. Ebenso ist in einigen Ausführungsformen die ferroelektrische Schicht 334 eine durchgehende ferroelektrische Schicht, die sich über den unteren und oberen Kondensator 316-2 und 316-1 erstreckt und von diesen geteilt wird. Wie in 3 dargestellt, kann der untere Teil der ersten Elektrode 332 am Boden des unteren Kondensators 316 durch die ferroelektrische Schicht 334 hindurchragen und an seinem oberen Teil in Kontakt mit dem Source/Drain-Bereich der Kanalstruktur 318 des Transistors 314 stehen. Die Kanalstruktur 318 kann somit unterhalb der ersten Elektrode 332 liegen und mit dieser elektrisch verbunden sein.
Wie in 3 dargestellt, können die zweite untere Elektrode 336-2 und die zweite obere Elektrode 336-1 in jeder unteren ferroelektrischen Speicherzelle 306 beispielweise durch eine dielektrische Schicht elektrisch voneinander isoliert sein. Die zweite untere Elektrode 336-2 und die zweite obere Elektrode 336-1 können jeweils einzeln mit der unteren Leiterschicht 328 (der Gate-Leitung des unteren Kondensators 316-2) und der oberen Leiterschicht 329 (der Gate-Leitung des oberen Kondensators 316-1) elektrisch verbunden sein, so dass der untere Kondensator 316-2 und der obere Kondensator 316-1 jeweils unabhängig voneinander gesteuert werden können, um ein Informationsbit zu speichern.
Wie in 3 dargestellt, kann die ferroelektrische 3D-Speichervorrichtung 300 ferner lokale Zwischenverbindungen aufweisen, wie z. B. Gate-Leitungskontakte 338 und Wort-Leitungskontakte 340 zum Fan-Out der Gate-Leitungen der Kondensatoren (z. B. die Leiterschichten 328 und 329 der Kondensatoren 316-2 und 316-1) und der Wort-Leitungen (z. B. der Gate-Leiter 322 des Transistors 314). In einigen Ausführungsformen umfasst die ferroelektrische 3D-Speichervorrichtung 300 einen Kernbereich, in dem ein Array ferroelektrischer Speicherzellen 304 und 306 ausgebildet ist, und treppenförmige Bereiche, die den Kernbereich umschließen. Wenigstens einige der lokalen Zwischenverbindungen, wie Gate-Leitungskontakte 338 und Wort-Leitungskontakte 340, können auf den Gate-Leitungen und Wort-Leitungen in den treppenförmigen Bereichen landen. Jeder der Gate-Leitungskontakte 338 und der Wort-Leitungskontakte 340 kann eine Öffnung (z. B. ein Durchgangsloch oder einen Graben) aufweisen, die mit leitfähigen Materialien gefüllt ist, einschließlich, jedoch nicht beschränkt auf W, Co, Cu, Al, dotiertes Silicium, Silicide oder eine beliebige Kombination davon.
Die 4A-4F veranschaulichen einen beispielhaften Herstellungsprozess zur Bildung einer ferroelektrischen 3D-Speichervorrichtung gemäß einigen Beispielen, die für das Verständnis der vorliegenden Offenbarung hilfreich sind. Die 5A-5C veranschaulichen einen weiteren beispielhaften Herstellungsprozess zur Bildung einer ferroelektrischen 3D-Speichervorrichtung, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 7 ist ein Flussdiagramm eines beispielhaften Verfahrens zur Bildung einer ferroelektrischen 3D-Speichervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Beispiele für die ferroelektrische 3D-Speichervorrichtung, die in den 4A-4F, 5A-5C und 7 dargestellt sind, umfassen ferroelektrischen 3D-Speichervorrichtungen 100 und 200, die in den 1-2 dargestellt sind. Die 4A-4F, 5A-5C und 7 werden zusammen beschrieben. Es versteht sich, dass die in Verfahren 700 dargestellten Operationen nicht abschließend sind und dass andere Operationen auch vor, nach oder zwischen den veranschaulichten Operationen durchgeführt werden können. Außerdem können einige der Operationen gleichzeitig oder in einer anderen Reihenfolge als in 7 dargestellt durchgeführt werden.
Unter Bezugnahme auf 7 beginnt das Verfahren 700 mit der Operation 702, bei der oberhalb eines Substrats ein Kondensator-Gate-Stapel gebildet wird. In einigen Ausführungsformen wird vor dem Bilden des Kondensator-Gate-Stapels eine Peripherievorrichtung auf und/oder in dem Substrat ausgebildet, und eine Zwischenverbindungsschicht (z. B. eine periphere Zwischenverbindungsschicht) oberhalb der Peripherievorrichtung. Das Substrat kann ein Silicium-Substrat sein.
Wie in 4A veranschaulicht, kann eine periphere Zwischenverbindungsschicht 404 auf einem Silicium-Substrat 402 ausgebildet sein. Die periphere Zwischenverbindungsschicht 404 kann Zwischenverbindungen, wie Zwischenverbindungsleitungen und Durchkontaktierungen von MEOL und/oder BEOL, in einer Vielzahl von ILD-Schichten aufweisen. In einigen Ausführungsformen umfasst die periphere Zwischenverbindungsschicht 404 mehrere ILD-Schichten und darin durch mehrere Prozesse gebildet Zwischenverbindungen. Beispielsweise können die Zwischenverbindungen leitfähige Materialien umfassen, die durch einen oder mehrere Prozesse der Dünnschichtabscheidung abgeschieden wurden, einschließlich, jedoch nicht beschränkt auf, chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), Elektroplattieren, stromloses Plattieren oder eine Kombination davon. Herstellungsprozesse zur Bildung der Zwischenverbindungen können auch Photolithographie, chemisch-mechanisches Polieren (CMP), Nass-/Trockenätzung oder andere geeignete Prozesse umfassen. Die ILD-Schichten können dielektrische Materialien umfassen, die durch einen oder mehrere Prozesse der Dünnschichtabscheidung abgeschieden werden, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD oder eine beliebige Kombination davon.
In einigen Ausführungsformen wird eine Peripherievorrichtung (nicht gezeigt) in und/oder auf dem Siliciumsubstrat 402 gebildet, bevor die periphere Zwischenverbindungsschicht 404 gebildet wird. Die Peripherievorrichtung kann eine Vielzahl von Transistoren umfassen, die durch eine Vielzahl von Prozessen gebildet werden, einschließlich, jedoch nicht beschränkt auf Photolithographie, Trocken-/Nassätzen, Dünnschichtabscheidung, thermisches Wachstum, Implantation, CMP und andere geeignete Prozesse. In einigen Ausführungsformen werden im Siliciumsubstrat 402 durch Ionenimplantation und/oder thermische Diffusion dotierte Bereiche (nicht gezeigt) gebildet, die beispielweise als Source-Bereiche und/oder Drain-Bereiche der Transistoren fungieren. In einigen Ausführungsformen sind im Siliciumsubstrat 402 auch Isolationsbereiche (nicht dargestellt) durch Nass-/Trockenätzen und Dünnschichtabscheidung ausgebildet.
Wie in 4A veranschaulicht, kann oberhalb der peripheren Zwischenverbindungsschicht 404 eine Sperrschicht 406 gebildet sein. Die Sperrschicht 406 kann dielektrische Materialien aufweisen, einschließlich, jedoch nicht beschränkt auf High-k-dielektrische Materialien wie Al₂O₃, HfO₂, Ta₂O₅, ZrO₂, TiO₂ oder eine Kombination davon. Die Sperrschicht 406 kann durch einen oder mehrere Prozesse zur Abscheidung von Dünnschichten gebildet werden, die CVD, PVD, ALD oder eine beliebige Kombination davon umfassen, jedoch nicht darauf beschränkt sind. In einigen Ausführungsformen wird die Sperrschicht 406 durch Photolithografie und Nass-/Trockenätzung bemustert, um an der Peripherie oder am Rand des ferroelektrischen Speicherzellen-Arrays gebildet zu werden, um die Bitleitungen und die Kontakte zu den Peripherievorrichtungen anzubringen.
Wie in 4A veranschaulicht, kann oberhalb der Sperrschicht 406 ein Kondensator-Gate-Stapel 408 ausgebildet sein. In einigen Ausführungsformen wird zunächst eine erste dielektrische Schicht 410 auf der Sperrschicht 406 gebildet. Die erste dielektrische Schicht 410 kann ein dielektrisches Material umfassen, das sich von den in der Sperrschicht 406 verwendeten dielektrischen Materialien unterscheidet, einschließlich, jedoch nicht beschränkt auf, Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Low-k-Dielektrika oder eine beliebige Kombination davon. In einigen Ausführungsformen wird dann auf der ersten dielektrischen Schicht 410 eine Leiterschicht 412 gebildet, die leitfähige Materialien wie W, Co, Cu, Al, dotiertes Silicium, Silicide, TCOs oder eine beliebige Kombination davon umfasst. In einigen Ausführungsformen wird dann eine zweite dielektrische Schicht 414 auf der Leiterschicht 412 gebildet. Die zweite dielektrische Schicht 414 kann ein dielektrisches Material umfassen, das dasselbe wie das der ersten dielektrischen Schicht 410 ist, einschließlich, jedoch nicht beschränkt auf Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Low-k-Dielektrika oder eine beliebige Kombination davon. Die erste und die zweite dielektrische Schicht 410 und 414 sowie die Leiterschicht 412 können durch einen oder mehrere Prozesse der Dünnschichtabscheidung, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD, elektrochemische Abscheidungen oder eine beliebige Kombination davon, gebildet werden.
Das Verfahren 700 geht über zur Operation 704, wie in 7 veranschaulicht, bei der ein oder mehrere Kondensatoren gebildet werden, die sich vertikal durch den Kondensator-Gate-Stapel erstrecken. In einigen Ausführungsformen umfasst der Kondensator-Gate-Stapel mehrere Kondensator-Gate-Stapel, und es werden mehrere Kondensatoren gebildet, so dass sich jeder der Kondensatoren vertikal durch einen entsprechenden Kondensator-Gate-Stapel erstreckt. Die Bildung eines Kondensators kann das Ätzen einer Öffnung durch den Kondensator-Gate-Stapel bis zur Sperrschicht, Ausbilden einer zweiten Elektrode in der Öffnung, Ausbilden einer ferroelektrischen Schicht in Kontakt mit der zweiten Elektrode und Ausbilden einer ersten Elektrode in Kontakt mit der ferroelektrischen Schicht umfassen.
Wie in 4B veranschaulicht, kann eine Öffnung 416 durch den Kondensator-Gate-Stapel 408 (der die ersten und zweiten dielektrischen Schichten 410 und 414 sowie die Leiterschicht 412 umfasst) bis zur Sperrschicht 406 geätzt werden. Die Öffnung 416 kann durch Nassätzen und/oder Trockenätzen von dielektrischen Materialien (z. B. Siliciumoxid und Siliciumnitrid) und leitfähigen Materialien (z. B. W) ausgebildet werden, was an der Sperrschicht 406 gestoppt wird. Das Ätzen des Kondensator-Gate-Stapels 408 zum Ausbilden der Öffnung 416 kann durch einen Ätzstopp an einem anderen Material gesteuert werden. Beispielweise kann die Sperrschicht 406, die Al₂O₃ umfasst, ein weiteres Ätzen in die periphere Zwischenverbindungsschicht 404 verhindern.
Eine zweite Elektrode 418 kann durch Abscheiden eines leitfähigen Films (z. B. eines Metallfilms) auf den Seitenwänden und der Bodenfläche der Öffnung 416 unter Verwendung eines oder mehrerer Dünnschichtabscheidungsprozesse, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD, elektrochemische Abscheidungen oder eine beliebige Kombination davon, ausgebildet werden. Der resultierende leitfähige Film der zweiten Elektrode 418 kann elektrisch mit der Leiterschicht 412 im Kondensator-Gate-Stapel 408 verbunden sein. In einigen Ausführungsformen ist die zweite Elektrode 418 nicht auf der oberen Oberfläche des Kondensator-Gate-Stapels 408 ausgebildet. Jeglicher Teil des leitfähigen Films, der auf der oberen Oberfläche des Kondensator-Gate-Stapels 408 ausgebildet ist, kann durch Bemustern einer Opfer-/Schutzschicht und Ätzen der Opfer-/Schutzschicht und des leitfähigen Films entfernt werden.
Wie in 4C veranschaulicht, kann eine ferroelektrische Schicht 420 entlang und in Kontakt mit der zweiten Elektrode 418 und auf der oberen Fläche des Kondensator-Gate-Stapels 408 ausgebildet sein. Die ferroelektrische Schicht 420 kann die zweite Elektrode 418 abdecken, die in der Öffnung 416 ausgebildet ist, z. B. an den Seitenwänden und der Bodenfläche der Öffnung 416. Gemäß einigen Ausführungsformen ist die ferroelektrische Schicht 420 als kontinuierlicher Film ausgebildet, der sich über mehrere Öffnungen 416 erstreckt. Die ferroelektrische Schicht 420 kann eine ferroelektrische binäre Mischoxid-Schicht umfassen, die durch einen oder mehrere Prozesse zur Dünnschichtabscheidung abgeschieden wurde, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD, elektrochemische Abscheidungen oder eine Kombination davon. In einigen Ausführungsformen wird die ferroelektrische Schicht 420 durch aufeinanderfolgende Abscheidung mehrerer dielektrischer Schichten aus verschiedenen Materialien unter Verwendung von Prozessen zur Dünnschichtabscheidung ausgebildet.
Wie in 4D veranschaulicht, kann eine erste Elektrode 422 ausgebildet werden, um den verbleibenden Raum in der Öffnung 416 zu füllen und in Kontakt mit der ferroelektrischen Schicht 420 zu stehen. In einigen Ausführungsformen wird zunächst eine Halbleiterschicht (z. B. eine Siliciumschicht) abgeschieden, um den verbleibenden Raum in der Öffnung 416 auszufüllen und die ferroelektrische Schicht 420 sowohl innerhalb der Öffnung 416 als auch außerhalb der Öffnung 416 (d. h. in den Feldbereichen) zu bedecken, wobei ein oder mehrere Prozesse zur Dünnschichtabscheidung verwendet werden, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD, elektrochemische Abscheidungen oder eine beliebige Kombination davon. Die Halbleiterschicht wird dann bemustert und geätzt, wie z. B. durch Nass-/Trockenätzen und/oder CMP, um zumindest einen Teil außerhalb der Öffnung 416 (d. h. in den Feldbereichen) zu entfernen und die erste Elektrode 422 auszubilden, wie in 4D gezeigt. In einigen Ausführungsformen ist die erste Elektrode 422 eine Komposit-Elektrode, die eine leitfähige Schicht (z. B. eine Metallschicht) umfasst, die vor dem Ausbilden der Halbleiterschicht, die den verbleibenden Raum in der Öffnung 416 ausfüllt, in Kontakt mit der ferroelektrischen Schicht 420 innerhalb der Öffnung 416 ausgebildet wird.
Das Verfahren 700 geht über zur Operation 706, wie in 7 veranschaulicht, in der ein Transistor oberhalb des einen oder der mehreren Kondensatoren ausgebildet und elektrisch mit diesen verbunden wird. Das Ausbilden des Transistors kann das Ausbilden einer Kanalstruktur oberhalb und in elektrischer Verbindung mit der ersten Elektrode, das Ausbilden einer dielektrischen Gateschicht in Kontakt mit der Kanalstruktur und das Ausbilden eines Gateleiters in Kontakt mit der dielektrischen Gateschicht umfassen.
Wie in 4D veranschaulicht, kann oberhalb der ersten Elektrode 422 eine Kanalstruktur 424 ausgebildet und auf diese ausgerichtet werden. In einigen Ausführungsformen wird zunächst eine Siliciumschicht auf der Halbleiterschicht ausgebildet, die die erste Elektrode 422 bildet. Die Siliciumschicht kann Polysilicium oder amorphes Silicium umfassen, das mit einem oder mehreren Prozessen zur Dünnschichtabscheidung abgeschieden wird, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD oder eine Kombination davon. Alternativ kann die Siliciumschicht einkristallines Silicium umfassen, das an die Halbleiterschicht gebunden ist, die die erste Elektrode 422 ausbildet (z. B. durch Ausbilden einer kovalenten Silicium-Silicium-Bindung). In einigen Ausführungsformen wird nach der Bindung des einkristallinen Siliciums an die erste Elektrode 422 das gebundene einkristalline Silicium dünner gemacht. In einigen Ausführungsformen wird die Siliciumschicht dann bemustert und geätzt, wie z. B. durch Nass-/Trockenätzen und/oder CMP, um zumindest einen Teil außerhalb der Öffnung 416 (d. h. in den Feldbereichen) zu entfernen und eine Kanalstruktur 424 auszubilden, wie in 4D gezeigt. In einigen Ausführungsformen sind der obere Teil und/oder der untere Teil der Kanalstruktur 424 mit n- oder p-Dotierstoff dotiert, um Source/Drain-Bereiche auszubilden.
Wie in 4E veranschaulicht, kann eine dielektrische Gate-Schicht 426 ausgebildet sein, um die Seitenwände der Kanalstruktur 424 zu bedecken. In einigen Ausführungsformen bedeckt die dielektrische Gate-Schicht 426 auch die obere Fläche der Kanalstruktur 424. In einigen Ausführungsformen wird die Kanalstruktur 424 zunächst (z. B. an den Seitenwänden und der Oberseite) durch Nassätzung und/oder Trockenätzung getrimmt. In einigen Ausführungsformen wird dann die dielektrische Gate-Schicht 426 durch Oxidation eines Teils der Seitenwände und der Oberseite der getrimmten Kanalstruktur 424 ausgebildet, beispielweise durch thermische Oxidation. Der Gate-Leiter 428 kann so ausgebildet sein, dass er den Raum zwischen den von der dielektrischen Gate-Schicht 426 bedeckten Kanalstrukturen 424 ausfüllt und bündig mit der Oberseite der dielektrischen Gate-Schicht 426 abschließt. In einigen Ausführungsformen wird zunächst eine Sperr-/Haftschicht (z. B. Ti/TiN) entlang der Seitenwände der dielektrischen Gate-Schicht 426 mit Hilfe eines oder mehrerer Prozesse zur Dünnschichtabscheidung ausgebildet, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD oder eine Kombination davon. In einigen Ausführungsformen wird dann eine leitfähige Schicht auf der Sperr-/Haftschicht durch einen oder mehrere Prozesse der Dünnschichtabscheidung abgeschieden, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD, elektrochemische Abscheidungen oder eine beliebige Kombination davon, gefolgt von CMP, um die abgeschiedene leitfähige Schicht zu planarisieren, damit sie bündig mit der Oberseite der dielektrischen Gate-Schicht 426 abschließt.
Das Verfahren 700 geht zur Operation 708 über, wie in 7 veranschaulicht, bei der eine Zwischenverbindungsschicht (z. B. eine BEOL-Zwischenverbindungsschicht) oberhalb des Transistors ausgebildet wird. Das Ausbilden der BEOL-Zwischenverbindungsschicht kann das Ausbilden eines Bitleitungskontakts oberhalb und in Kontakt mit dem Transistor und das Ausbilden einer Bitleitung oberhalb und in Kontakt mit dem Bitleitungskontakt umfassen.
Wie in 4F veranschaulicht, kann eine BEOL-Zwischenverbindungsschicht 430 oberhalb der von der dielektrischen Gate-Schicht 426 bedeckten Kanalstruktur 424 ausgebildet sein. Die BEOL-Zwischenverbindungsschicht 430 kann Zwischenverbindungen umfassen, wie z. B. einen Bitleitungskontakt 432 und eine Bitleitung 434, die in einer Vielzahl von ILD-Schichten ausgebildet sind. In einigen Ausführungsformen umfasst die BEOL-Zwischenverbindungsschicht 430 mehrere ILD-Schichten, und der Bitleitungskontakt 432 und die Bitleitung 434 werden darin durch mehrere Prozesse ausgebildet. Beispielweise können der Bitleitungskontakt 432 und die Bitleitung 434 leitfähige Materialien umfassen, die durch einen oder mehrere Prozesse zur Dünnschichtabscheidung abgeschieden werden, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD, Elektroplattieren, stromloses Plattieren oder eine Kombination davon. Herstellungsprozesse zum Ausbilden des Bitleitungskontakts 432 und der Bitleitung 434 können auch Photolithographie, CMP, Nass-/Trockenätzung oder andere geeignete Verfahren umfassen. Die ILD-Schichten können dielektrische Materialien umfassen, die durch einen oder mehrere Prozesse zur Dünnschichtabscheidung abgeschieden werden, einschließlich, jedoch nicht beschränkt auf, CVD, PVD, ALD oder eine beliebige Kombination davon.
Die 5A-5C veranschaulichen eine andere Ausführungsform des Operation 704 in 7, bei der mehrere Kondensatoren in einer MLC-Zelle ausgebildet werden. Es versteht sich, dass die Einzelheiten anderer vergleichbarer Operationen (z. B. Prozesse, Materialien usw.) in den beiden 4 und 5 im Folgenden nicht wiederholt werden müssen. Wie in 5A veranschaulicht, kann eine ferroelektrische MLC-Speicherzelle 501 ausgebildet werden, die sich vertikal oberhalb eines Siliciumsubstrats 502 erstreckt. Eine periphere Zwischenverbindungschicht 504, eine Sperrschicht 506, ein unterer Kondensator-Gate-Stapel 508, eine Opferschicht 510 (z. B. eine Siliciumnitridschicht oder beliebige Dielektrika, die sich von den dielektrischen Schichten in den Kondensator-Gate-Stapeln 508 und 512 unterscheiden) und ein oberer Kondensator-Gate-Stapel 512 können nacheinander in dieser Reihenfolge von unten nach oben durch einen oder mehrere Prozesse zur Dünnschichtabscheidung, einschließlich, jedoch nicht beschränkt auf, CVD, PVD, ALD, Elektroplattieren, stromloses Plattieren oder eine beliebige Kombination davon, abgeschieden werden. Die ferroelektrische MLC-Speicherzelle 501 kann zumindest teilweise vertikal durch den unteren Kondensator-Gate-Stapel 508, die Opferschicht 510 und den oberen Kondensator-Gate-Stapel 512 ausgebildet sein und an der Sperrschicht 506 enden, wie oben im Detail mit Bezug auf die 4A-4F beschrieben.
Wie in 5B veranschaulicht, kann ein Schlitz 516 vertikal durch die Sperrschicht 506, den unteren Kondensator-Gate-Stapel 508, die Opferschicht 510 und den oberen Kondensator-Gate-Stapel 512 geätzt werden. Der Schlitz 516 kann durch Nassätzung und/oder Trockenätzung von dielektrischen Materialien (z. B. Siliciumoxid, Siliciumnitrid und Al₂O₃) und leitfähigen Materialien (z. B. W) ausgebildet werden. Der Schlitz 516 dient als Weg zur Entfernung der Opferschicht 510, durchgeführt durch Nassätzen der Opferschicht 510 (z. B. Siliciumnitrid) selektiv zu den dielektrischen Schichten (z. B. Siliciumoxid) in den Kondensator-Gate-Stapeln 508 und 512. Infolgedessen kann eine seitliche Aussparung 518 ausgebildet werden, die die zweite Elektrode in zwei elektrisch voneinander getrennte untere Elektroden und obere Elektroden für die beiden Kondensatoren trennt. Wie in 5C veranschaulicht, können dielektrische Materialien (z. B. Siliciumoxid) in den Schlitz 516 und die seitliche Aussparung 518 mit Hilfe von PVD, CVD, ALD, einem anderen geeigneten Prozess oder einer beliebigen Kombination gefüllt sein. Beispielweise kann die Opferschicht 510 (z. B. Siliciumnitrid) durch Siliciumoxid ersetzt werden. Infolgedessen können nicht nur die untere Elektrode und die obere Elektrode der zweiten Elektrode jeder ferroelektrischen MLC-Speicherzelle 501 elektrisch isoliert werden, sondern auch die Gate-Leitungen der Kondensatoren und die Wortleitung des Transistors können durch einen mit dielektrischen Materialien gefüllten Schlitz 516 durchtrennt werden, wodurch mehrere Speicherblöcke und/oder Speicherfinger ausgebildet werden.
Die 6A-6H veranschaulichen noch einen weiteren beispielhaften Herstellungsprozess zum Ausbilden einer ferroelektrischen 3D-Speichervorrichtung, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 8 ist ein Flussdiagramm eines weiteren beispielhaften Verfahrens zum Ausbilden einer ferroelektrischen 3D-Speichervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Beispiele für die in den 6A-6H und 8 dargestellten ferroelektrische 3D-Speichervorrichtung, umfassen die in 3 dargestellte ferroelektrische 3D-Speichervorrichtung 300. Die 6A-6H und 8 werden gemeinsam beschrieben. Es versteht sich, dass die in Verfahren 800 dargestellten Operationen nicht abschließend sind und dass auch andere Operationen vor, nach oder zwischen jedem der dargestellten Operationen durchgeführt werden können. Außerdem können einige der Operationen gleichzeitig oder in einer anderen Reihenfolge als in 8 dargestellt durchgeführt werden.
Unter Bezugnahme auf 8 beginnt das Verfahren 800 mit der Operation 802, bei der eine erste ferroelektrische Speicherzelle, die sich vertikal oberhalb eines Substrats erstreckt, ausgebildet wird. Die erste ferroelektrische Speicherzelle kann ausgebildet werden, wie oben in Bezug auf die 4 und 5 beschrieben.
Verfahren 800 geht über zur Operation 804, wie in 8 veranschaulicht, bei der eine Bitleitung oberhalb der ersten ferroelektrischen Speicherzelle ausgebildet und mit dieser elektrisch verbunden wird. In einigen Ausführungsformen wird ein unterer Bitleitungskontakt oberhalb der ersten ferroelektrischen Speicherzelle ausgebildet und elektrisch mit dieser verbunden, bevor die Bitleitung ausgebildet wird, und ein oberer unterer Bitleitungskontakt wird oberhalb der Bitleitung ausgebildet und elektrisch mit dieser verbunden, nachdem die Bitleitung ausgebildet wurde. Wie in 6A veranschaulicht, kann eine Bitleitung 602 in einer oder mehreren ILD-Schichten ausgebildet sein, wie oben in Bezug auf 4F beschrieben.
Wie in 6A veranschaulicht, kann ein oberer Bitleitungskontakt 604 oberhalb und in Kontakt mit der Bitleitung 602 ausgebildet sein. Der obere Bitleitungskontakt 604 kann einen Durchkontakt durch die ILD-Schichten und eine Zwischenverbindungsleitung auf der Oberseite der ILD-Schichten umfassen. In einigen Ausführungsformen wird zunächst durch Nassätzung und/oder Trockenätzung eine Durchgangsöffnung durch die ILD-Schichten geätzt, um die Bitleitung 602 zu erreichen. In einigen Ausführungsformen wird innerhalb der Via-Öffnung und außerhalb der Via-Öffnung (auf der Oberseite der ILD-Schichten) eine leitfähige Schicht (z. B. eine Metallschicht) oder eine Halbleiterschicht (z. B. eine Polysilicium-Schicht) unter Verwendung eines oder mehrerer Prozesse zur Dünnschichtabscheidung abgeschieden, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD, elektrochemische Abscheidungen oder eine beliebige Kombination davon. In einigen Ausführungsformen wird die leitfähige oder Halbleiterschicht dann bemustert und geätzt, wie z. B. durch Nass-/Trockenätzen und/oder CMP, um zumindest einen Teil außerhalb der Via-Öffnung zu entfernen, um einen oberen Bitleitungskontakt 604 auszubilden, wie in 6A gezeigt.
Das Verfahren 800 geht über zur Operation 806, wie in 8 veranschaulicht, in der eine zweite ferroelektrische Speicherzelle ausgebildet wird, die sich vertikal oberhalb der Bitleitung erstreckt und elektrisch mit dieser verbunden ist. Wie in 6A veranschaulicht, kann oberhalb des oberen Bitleitungskontakts 604 eine Kanalstruktur 606 ausgebildet und mit diesem ausgerichtet werden. In einigen Ausführungsformen wird zunächst eine Siliciumschicht auf der leitfähigen Schicht oder Halbleiterschicht ausgebildet, die den oberen Bitleitungskontakt 604 ausbildet. Die Siliciumschicht kann Polysilicium oder amorphes Silicium aufweisen, das mit einem oder mehreren Prozessen zur Dünnschichtabscheidung abgeschieden wird, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD oder eine Kombination davon. Alternativ kann die Siliciumschicht einkristallines Silicium umfassen, das an die Halbleiterschicht, die den oberen Bitleitungskontakt 604 ausbildet, gebunden ist (z. B. durch Ausbilden einer kovalenten Silicium-Silicium-Bindung), gefolgt von einem Dünnermachen des gebundenen einkristallinen Siliciums. In einigen Ausführungsformen wird die Siliciumschicht dann bemustert und geätzt, wie z. B. durch Nass-/Trockenätzen und/oder CMP, um zumindest einen Teil außerhalb der Durchgangsöffnung zu entfernen und eine Kanalstruktur 606 auszubilden, wie in 6A gezeigt. In einigen Ausführungsformen sind der obere Teil und/oder der untere Teil der Kanalstruktur 606 mit n- oder p-Dotierstoff dotiert, um Source-/Drain-Bereiche auszubilden.
Wie in 6B veranschaulicht, kann eine dielektrische Gate-Schicht 608 ausgebildet werden, um die Seitenwände und die Oberseite der Kanalstruktur 606 zu bedecken. In einigen Ausführungsformen wird die Kanalstruktur 606 zunächst (z. B. an ihren Seitenwänden und ihrer Oberseite) durch Nassätzen und/oder Trockenätzen getrimmt. In einigen Ausführungsformen wird die dielektrische Gate-Schicht 608 dann durch Oxidation eines Teils der Seitenwände und der Oberseite der getrimmten Kanalstruktur 606 ausgebildet, beispielweise durch thermische Oxidation. Der Gate-Leiter 610 kann ausgebildet sein, um den Raum zwischen den von der dielektrischen Gate-Schicht 608 bedeckten Kanalstrukturen 606 auszufüllen und bündig mit der Oberseite der dielektrischen Gate-Schicht 608 abzuschließen. In einigen Ausführungsformen wird zunächst eine Sperr-/Haftschicht (z. B. Ti/TiN) entlang der Seitenwände der dielektrischen Gate-Schicht 608 mit einem oder mehreren Prozessen zur Dünnschichtabscheidung ausgebildet, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD oder eine Kombination davon. In einigen Ausführungsformen wird dann ein leitfähiger Film auf der Sperr-/Haftschicht durch einen oder mehrere Prozesse zur Dünnschichtabscheidung abgeschieden, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD, elektrochemische Abscheidungen oder eine beliebige Kombination davon, gefolgt von CMP, um den abgeschiedenen leitfähigen Film zu planarisieren, damit er bündig mit der Oberseite der dielektrischen Gate-Schicht 608 abschließt.
Wie in 6C veranschaulicht, können eine Trennschicht 612 (z. B. eine Siliciumnitridschicht), ein unterer Kondensator-Gate-Stapel 614, eine Opferschicht 616 (z. B. eine Siliciumnitridschicht oder beliebige Dielektrika, die sich von den dielektrischen Schichten in den Kondensator-Gate-Stapeln 614 und 618 unterscheiden), und ein oberer Kondensator-Gate-Stapel 618 nacheinander in dieser Reihenfolge von unten nach oben durch einen oder mehrere Prozesse zur Dünnschichtabscheidung abgeschieden werden, die unter anderem CVD, PVD, ALD, Elektroplattieren, stromloses Plattieren oder eine beliebige Kombination davon umfassen.
Wie in 6D veranschaulicht, kann eine Öffnung 620 durch den oberen Kondensator-Gate-Stapel 618, eine Opferschicht 616, den unteren Kondensator-Gate-Stapel 614, die Trennschicht 612 und die dielektrische Gate-Schicht 608 geätzt werden, bis der obere Teil der Kanalstruktur 606 (d. h. der Source/Drain-Bereich) erreicht ist. Die Öffnung 620 kann durch Nassätzen und/oder Trockenätzen von dielektrischen Materialien (z. B. Siliciumoxid, Siliciumnitrid und High-k-Dielektrika) und leitfähigen Materialien (z. B. W) ausgebildet sein. Eine zweite Elektrode 622 kann durch Abscheidung eines leitfähigen Films (z. B. eines Metallfilms) auf den Seitenwänden und der Bodenfläche der Öffnung 620 mittels eines oder mehrerer Prozesse zur Dünnschichtabscheidung ausgebildet werden, die CVD, PVD, ALD, elektrochemische Abscheidungen oder eine beliebige Kombination davon umfassen. Der resultierende leitfähige Film der zweiten Elektrode 622 kann elektrisch mit den Leiterschichten im Kondensator-Gate-Stapel 614 und 618 verbunden sein. Eine ferroelektrische Schicht 624 kann entlang und in Kontakt mit der zweiten Elektrode 622 ausgebildet sein. Die ferroelektrische Schicht 624 kann die zweite Elektrode 622 abdecken, die in der Öffnung 620 ausgebildet ist, z. B. an den Seitenwänden und der Bodenfläche der Öffnung 620. Die ferroelektrische Schicht 624 kann eine ferroelektrische binäre Mischoxid-Schicht umfassen, die durch einen oder mehrere Prozesse zur Dünnschichtabscheidung abgeschieden wurde, einschließlich, jedoch nicht beschränkt auf CVD, PVD, ALD, elektrochemische Abscheidungen oder eine Kombination davon.
Wie in 6E veranschaulicht, sind die zweite Elektrode 622 und die ferroelektrische Schicht 624 nicht auf der Oberseite des oberen Kondensator-Gate-Stapels 618 ausgebildet. Jeglicher Teil der leitfähigen Schicht und der ferroelektrischen binären Mischoxid-Schicht, die auf der Oberseite des oberen Kondensator-Gate-Stapels 618 ausgebildet sind, kann durch Bemustern einer Opfer-/Schutzschicht und Ätzen der Opfer-/Schutzschicht, der leitfähigen Schicht und der ferroelektrischen binären Mischoxid-Schicht entfernt werden. Wie in 6E veranschaulicht, sind die zweite Elektrode 622 und die ferroelektrische Schicht 624 nicht auf der Bodenfläche der Öffnung 620 ausgebildet. Der Teil der leitfähigen Schicht und der ferroelektrischen binären Mischoxid-Schicht, der auf der Bodenfläche der Öffnung 620 ausgebildet sein kann, kann durch einen Bodenstanzprozess entfernt werden, der Nassätzen und/oder Trockenätzen umfasst.
Wie in 6E veranschaulicht, kann eine erste Elektrode 626 ausgebildet werden, um den verbleibenden Raum in der Öffnung 620 zu füllen. Infolgedessen können die Seitenwände der ersten Elektrode 626 in Kontakt mit der ferroelektrischen Schicht 624 stehen, und der untere Teil der ersten Elektrode 626 kann in Kontakt mit dem Source/Drain-Bereich im oberen Teil der Kanalstruktur 606 stehen. In einigen Ausführungsformen wird zunächst eine Halbleiterschicht (z. B. eine Siliciumschicht) abgeschieden, um den verbleibenden Raum in der Öffnung 620 zu füllen und die ferroelektrische Schicht 624 sowohl innerhalb der Öffnung 620 als auch außerhalb der Öffnung 620 (d. h. in den Feldbereichen) zu bedecken, wobei ein oder mehrere Prozesse zur Dünnschichtabscheidung verwendet werden, einschließlich, jedoch nicht beschränkt auf, CVD, PVD, ALD, elektrochemische Abscheidungen oder eine beliebige Kombination davon. Die Halbleiterschicht wird dann bemustert und geätzt, wie z. B. durch Nass-/Trockenätzen und/oder CMP, für ein Entfernen an dem Teil außerhalb der Öffnung 620 (d. h. an den Feldbereichen), um die erste Elektrode 626 auszubilden, wie in 6E gezeigt.
Wie in 6F veranschaulicht, können die Trennschicht 612 und die Opferschicht 616 durch einen Schlitz (nicht gezeigt) entfernt werden, um laterale Aussparungen 628 auszubilden unter Verwenden von Nassätzen der Trennschicht 612 und der Opferschicht 616 (z. B. Siliciumnitrid) selektiv zu den dielektrischen Schichten (z. B. Siliciumoxid) in den Kondensator-Gate-Stapeln 614 und 618. Seitliche Aussparungen 628 können die zweite Elektrode 622 in zwei elektrisch voneinander getrennte untere Elektroden 622-2 und obere Elektroden 622-1 für die beiden Kondensatoren trennen. In einigen Ausführungsformen werden die seitlichen Aussparungen 628 mit dielektrischen Materialien (z. B. Siliciumoxid) gefüllt, wie in 6H gezeigt, wobei ein oder mehrere Prozesse zur Schichtabscheidung wie PVD, CVD, ALD, elektrochemische Abscheidungen, ein beliebiger anderer geeigneter Prozess oder eine beliebige Kombination davon verwendet werden. In einigen Ausführungsformen kann die seitliche Aussparung 628 ferner die ferroelektrische Schicht 624 trennen, so dass die ferroelektrische Schicht 624 in einen unteren Teil und einen oberen Teil getrennt sein kann. Das heißt, die ferroelektrische Schicht 624 kann diskontinuierlich werden.
Wie in 6G veranschaulicht, ist in einigen Ausführungsformen die erste Elektrode 626 eine Verbundelektrode, die eine leitfähige Schicht 626-2 (z. B. eine Metallschicht) umfasst, die innerhalb der Öffnung 620 in Kontakt mit der ferroelektrischen Schicht 624 ausgebildet wird, bevor eine Halbleiterschicht 626-1 gebildet wird, die den verbleibenden Raum in der Öffnung 620 füllt.
Wie in 6H veranschaulicht, können lokale Zwischenverbindungen, wie Gate-Leitungskontakte 630 und Wort-Leitungskontakte 632, durch eine oder mehrere ILD-Schichten und in Kontakt mit der jeweiligen Gate-Leitung und Wort-Leitung in dem treppenförmigen Bereich ausgebildet werden. In einigen Ausführungsformen werden die Durchgangsöffnungen zunächst bemustert und durch Nassätzung und/oder Trockenätzung geätzt. In einigen Ausführungsformen können die Via-Öffnungen mit leitfähigen Materialien gefüllt werden, wobei ein oder mehrere Prozesse zur Schichtabscheidung, wie PVD, CVD, ALD, elektrochemische Abscheidungen, ein beliebiger anderer geeigneter Prozess oder eine beliebige Kombination davon, zur Ausbildung von Gate-Leitungskontakten 630 und Wort-Leitungskontakten 632 eingesetzt werden.
Wie oben in Bezug auf die 2 und 3 beschrieben, kann eine ferroelektrische 3D-Speichervorrichtung ein Array von MLCs (z. B. „nT-mC“-Zellen) enthalten, die jeweils mehrere Datenbits in mehreren Kondensatoren speichern können. Anders als bei einer planaren ferroelektrischen Speichervorrichtung, deren planare Größe von dem/den Kondensator(en) dominiert wird, erhöhen die vertikal gestapelten Kondensatoren bei den hier offengelegten 3D-ferroelektrischen Speichervorrichtungen nicht die Größe der ferroelektrischen Speicherzelle, da die Gesamtkondensatorfläche in der Draufsicht unabhängig von der Anzahl der Kondensatoren ist. Wie weiter unten im Detail beschrieben, bieten verschiedene Ausführungsformen gemäß der vorliegenden Offenbarung außerdem verschiedene Betriebsverfahren für eine ferroelektrische Speicherzelle mit mehreren Kondensatoren (z. B. ein MLC), wie z. B. Schreiboperationen und Leseoperationen, die die hierin offengelegten 3D-ferroelektrischen Speicherbauelemente für großvolumige Anwendungen ermöglichen. Es versteht sich, dass die hierin offengelegten Betriebsverfahren durch beliebige ferroelektrische Speichervorrichtungen implementiert werden können, die ein Array von MLCs enthalten, wie die hierin in Bezug auf die 2 und 3 offenbarten 3D-ferroelektrischen Speichervorrichtungen. Mit anderen Worten, die 3D-ferroelektrischen Speichervorrichtungen 200 und 300 können alle hier offenbarten Schreib- oder Leseoperationen durchführen.
9 veranschaulicht ein Schaltbild einer beispielhaften ferroelektrischen Speichervorrichtung 900, die mehrere ferroelektrische Speicherzellen 902 aufweist, die jeweils mehrere Kondensatoren 904 aufweisen, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wie in 9 gezeigt, umfasst die ferroelektrische Speichervorrichtung 900, wie die ferroelektrischen 3D-Speichervorrichtungen 200 und 300, ein Array ferroelektrischer Speicherzellen 902, die in Zeilen und Spalten angeordnet sind. Jede ferroelektrische Speicherzelle 902 kann ein MLC sein, der eine Vielzahl von Kondensatoren 904 aufweisen kann, wie einen ersten Kondensator C00 und einen zweiten Kondensator C01, wie in 9 dargestellt. „C00“ bedeutet, dass der erste Kondensator der ferroelektrischen Speicherzelle 902 elektrisch mit einer ersten Bitleitung BL[0] und einer ersten Plattenleitung PL0 verbunden ist, während „C01“ bedeutet, dass der zweite Kondensator der ferroelektrischen Speicherzelle 902 elektrisch mit der ersten Bitleitung BL[0] und einer zweiten Plattenleitung PL1 verbunden ist. Ebenso stellt „C10“ einen Kondensator dar, der elektrisch mit einer zweiten Bitleitung BL[1] und der ersten Plattenleitung PL0 verbunden ist, während „C11“ einen Kondensator darstellt, der elektrisch mit der zweiten Bitleitung BL[1] und der zweiten Plattenleitung PL1 verbunden ist. Jede ferroelektrische Speicherzelle 902 kann ferner einen Transistor 906 umfassen, der elektrisch mit jedem der ersten und zweiten Kondensatoren 904 verbunden ist. Zur Vereinfachung der Beschreibung wird die ferroelektrische Speicherzelle 902, auf der die verschiedenen hier offenbaren Operationen implementiert werden können, allgemein als „1T-nC“-MLC bezeichnet, die einen Transistor und N Kondensatoren umfasst. Die N Kondensatoren (z. B. der erste und der zweite Kondensator 904) sind gemäß einiger Ausführungsformen in den ferroelektrischen 3D-Speichervorrichtungen 200 und 300 vertikal gestapelt. In einem Beispiel kann die ferroelektrische Speicherzelle 902 die ferroelektrische Speicherzelle 202 sein, der Transistor 906 kann der Transistor 220 sein, und der erste und zweite Kondensator 904 können die Kondensatoren 204-1 und 204-2 sein, wie in 2 gezeigt. In einem anderen Beispiel kann die ferroelektrische Speicherzelle 902 die ferroelektrische Speicherzelle 304 oder 306 sein, der Transistor 906 kann der Transistor 314 sein, und der erste und zweite Kondensator 904 können die Kondensatoren 316-1 und 316-2 sein, wie in 3 gezeigt.
Wie in 9 gezeigt, ist jede Wortleitung WL[0] oder WL[1] elektrisch mit den Gates der Transistoren 906 in jeder ferroelektrischen Speicherzelle 902 in derselben Zeile des Arrays verbunden, und jede Bitleitung BL[0] oder BL[1] ist elektrisch mit den Sources/Drains der Transistoren 906 in jeder ferroelektrischen Speicherzelle 902 in derselben Spalte des Arrays verbunden. Die N Plattenleitungen können parallel angeordnet und elektrisch mit den ersten Knotenpunkten der N Kondensatoren 904 in jeder ferroelektrischen Speicherzelle 902 in derselben Zeile des Arrays verbunden sein. Beispielweise ist, wie in 9 gezeigt, die erste Plattenleitung PL0 elektrisch mit dem ersten Knoten des ersten Kondensators C00 verbunden, und die zweite Plattenleitung PL1 ist elektrisch mit dem ersten Knoten des zweiten Kondensators C01 verbunden. In jeder ferroelektrischen Speicherzelle 902 sind die Drain/Source der Transistoren 906 elektrisch mit den zweiten Knoten jedes der N Kondensatoren 904 verbunden, z. B. mit dem ersten und zweiten Kondensator C00 und C01.
In einigen Ausführungsformen umfasst die ferroelektrische Speichervorrichtung 900 auch eine Peripherievorrichtung 908, die mit den ferroelektrischen Speicherzellen 902 über die Bitleitungen, Wortleitungen und Plattenleitungen elektrisch verbunden ist. Die Peripherievorrichtung 908 kann die Peripherievorrichtung in der ferroelektrischen 3D-Speichervorrichtung 200 sein, die elektrisch mit den ferroelektrischen Speicherzellen 202 über die periphere Zwischenverbindungsschicht 207 verbunden ist, in der die Bitleitungen, Wortleitungen und Plattenleitungen ausgebildet sind. In einigen Ausführungsformen ist die Peripherievorrichtung 908 unterhalb der ferroelektrischen Speicherzelle 902 angeordnet. Die Peripherievorrichtung 908 kann alle geeigneten digitalen, analogen und/oder Mischsignal-Schaltungen umfassen, die zur Erleichterung der Operationen der ferroelektrischen Speicherzellen 902 verwendet werden. Beispielsweise kann die Peripherievorrichtung 908 einen oder mehrere Datenpuffer (z. B. einen Bitleitungs-Seitenpuffer (bit line page buffer)), einen Decoder (z. B. einen Zeilendecoder oder einen Spaltendecoder), einen Leseverstärker, einen Treiber (z. B. einen Wortleitungstreiber), eine Ladungspumpe, eine Strom- oder Spannungsreferenz oder beliebige aktive oder passive Komponenten der Schaltungen (z. B. Transistoren, Dioden, Widerstände oder Kondensatoren) umfassen.
In einigen Ausführungsformen umfasst die Peripherievorrichtung 908 eine Wortleitungs-Treiberschaltung, eine Plattenleitungs-Treiberschaltung und eine Bitleitungs-Treiberschaltung. Die Wortleitungs-Treiberschaltung kann so ausgebildet sein, dass sie eine Vielzahl von Wortleitungssignalen erzeugt und die Vielzahl von Wortleitungssignalen entsprechend an jede Wortleitung anlegt, um ferroelektrische Speicherzellen 902 auszuwählen, die elektrisch mit derselben Wortleitung (z. B. WL[0] in 9) verbunden sind, an die das Wortleitungssignal angelegt ist. In einigen Ausführungsformen ist das Wortleitungssignal ein Spannungssignal, das zwischen 0 V und einer Vorspannung gepulst wird, die größer ist als die Versorgungsspannung Vdd der ferroelektrischen Speicherzelle 902. Beispielweise kann das Wortleitungssignal die Vdd plus die Schwellenspannung Vth des Transistors 906 sein, um den Transistor 906 einzuschalten.
Die Plattenleitungs-Treiberschaltung kann so ausgebildet sein, dass sie N Plattenleitungssignale erzeugt und jedes Plattenleitungssignal an eine entsprechende der N Plattenleitungen (z. B. PL0 und PL1 in 9) gemäß einer Plattenleitungs-Zeitsequenz (d. h. einer Plattenleitungskodierung) anlegt. In einigen Ausführungsformen ist jedes Plattenleitungssignal ein Spannungssignal, das zwischen 0 V und einer Vorspannung gepulst wird. Gemäß einigen Ausführungsformen ist das Plattenleitungssignal ein binäres Signal von entweder 0 V oder der Vorspannung. In einer Beispielweise ist die Vorspannung die Vdd. In einem Beispiel ist die Vorspannung die Vdd. In einem anderen Beispiel ist die Vorspannung größer als die Vdd, wie etwa 4/3 der Vdd. Jedes Plattenleitungssignal kann über die jeweilige Plattenleitung an den jeweiligen Kondensator 904 angelegt werden, um die jeweilige ferroelektrische Speicherzelle 902 zu polarisieren. Die Plattenleitungs-Zeitsequenz kann durch verschiedene Faktoren bestimmt werden, die die Art der Operationen (z. B. Auslesen oder Schreiben), die Anordnung der ferroelektrischen Speicherzellen 902 (z. B. ob auf alle Bitleitungen für die ausgewählte Wortleitung gleichzeitig zugegriffen wird), die gültigen Zustände der Daten, die in die Kondensatoren 904 geschrieben werden können, usw. umfassen, die im Folgenden im Detail beschrieben werden.
Wie in 9 gezeigt, befinden sich gemäß einigen Ausführungsformen die Wortleitungen und Plattenleitungen in einer parallelen Architektur, wobei der Page-Betrieb die einzige funktionierende Konfiguration ist, um Störungen der Zellen im Betrieb zu verhindern. Alle ferroelektrischen Speicherzellen 902 einer Seite (Page) auf derselben Wortleitung können gleichzeitig in einer Auslese- oder Schreiboperation zugänglich sein. Die Plattenleitungen sind gemäß einigen Ausführungsformen einer einzelnen Wortleitung zugeordnet, und eine Plattenleitung wird nicht von mehreren Wortleitungen gemeinsam genutzt.
Die Bitleitungs-Treiberschaltung kann so ausgebildet sein, dass sie Bitleitungssignale erzeugt und ein Bitleitungssignal an die jeweilige Bitleitung (z. B. BL[0] in 9) gemäß einer Bitleitungs-Zeitsequenz (d. h. einer Bitleitungscodierung) anlegt, um während der Schreiboperation einen gültigen Datenzustand in die Kondensatoren 904 in der jeweiligen ferroelektrischen Speicherzelle 902 zu schreiben. Gemäß einigen Ausführungsformen ist jedes Bitleitungssignal ein Spannungssignal, das zwischen 0 V und Vdd gepulst wird. Gemäß einigen Ausführungsformen ist das Bitleitungssignal ein Binärsignal von entweder 0 V oder Vdd. Während der Operation des Auslesens kann das Bitleitungssignal über die jeweilige Bitleitung (z. B. BL[0] in 9) von der Bitleitungs-Treiberschaltung ausgelesen und mit einer oder mehreren Referenzspannungen verglichen werden, um einen gültigen Zustand der in den Kondensatoren 904 gespeicherten Daten zu bestimmen. Die zeitliche Abfolge der Bitleitungen kann durch verschiedene Faktoren bestimmt werden, die die Art der Operationen (z. B. Lesen oder Schreiben), die Anordnung der ferroelektrischen Speicherzellen 902 (z. B. ob auf alle Bitleitungen für die ausgewählte Wortleitung gleichzeitig zugegriffen wird), den gültigen Zustand der Daten, die aus den Kondensatoren 904 ausgelesen oder in sie geschrieben werden sollen, usw. umfassen, die im Folgenden im Einzelnen beschrieben werden.
10 veranschaulicht ein beispielhaftes Timing-Diagramm des Schreibens einer ferroelektrischen Speicherzelle, die mehrere Kondensatoren aufweist, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 11A ist ein Diagramm, das beispielhafte Zustände von Daten und die entsprechenden Plattenleitungs-Zeitsequenzen und Bitleitungs-Zeitsequenzen gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt. 12A ist ein Flussdiagramm eines beispielhaften Verfahrens 1200 zum Schreiben einer ferroelektrischen Speicherzelle mit N Kondensatoren gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die ferroelektrischen Speicherzellen, die in den 10, 11A und 12A dargestellten ferroelektrischen Speicherzellen können einen Transistor und N Kondensatoren aufweisen, wobei N eine positive ganze Zahl größer als 1 ist (z. B. 2, 3, 4, 5, 6 usw.). Gemäß einigen Ausführungsformen ist der Transistor elektrisch mit einer Bitleitung bzw. einer Wortleitung verbunden, und jeder der N Kondensatoren ist elektrisch mit einer entsprechenden der N Plattenleitungen parallel verbunden. Beispiele für in den 10, 11A und 12A (mit N = 2) dargestellte ferroelektrische Speicherzellen umfassen die in 9 dargestellte ferroelektrische Speicherzelle 902, die in 2 dargestellte ferroelektrische Speicherzelle 202 und die in 3 dargestellten ferroelektrischen Speicherzellen 304 und 306. Die 10, 11A, und 12A werden gemeinsam beschrieben. Es versteht sich, dass die im Verfahren 1200 dargestellten Operationen nicht abschließend sind und dass auch andere Operationen vor, nach oder zwischen den dargestellten Operationen durchgeführt werden können. Außerdem können einige der Operationen gleichzeitig oder in einer anderen Reihenfolge als in 12A dargestellt durchgeführt werden.
Unter Bezugnahme auf 12 beginnt das Verfahren 1200 mit der Operation 1202, bei der ein Wortleitungssignal, das größer als eine Versorgungsspannung (Vdd) der ferroelektrischen Speicherzelle ist, an die Wortleitung angelegt wird, um die ferroelektrische Speicherzelle auszuwählen. Gemäß einigen Ausführungsformen ist das Wortleitungssignal die Vdd plus die Schwellenspannung des Transistors. Beispielsweise kann das Wortleitungs-Signal durch die Wortleitungs-Treiberschaltung der Peripherievorrichtung 908 über die erste Wortleitung WL[0] an das Gate des Transistors 906 angelegt werden, um die ferroelektrische Speicherzelle 902 für die Schreiboperation auszuwählen. Wie im Timing-Diagramm in 10 veranschaulicht, kann das Wortleitungssignal WL über einen vollen Schreibzyklus (T0, T1, T2 und T3) auf einem hohen Pegel (z. B. „1“) angelegt und gehalten werden, um die ferroelektrische Speicherzelle auszuwählen, die elektrisch mit der entsprechenden Wortleitung verbunden ist. Gemäß einigen Ausführungsformen ist der hohe Pegel des Wortleitungssignals WL größer als die Vdd.
Das Verfahren 1200 fährt mit der Operation 1204 fort, wie in 12A veranschaulicht, bei der ein zwischen 0 V und Vdd gepulstes Plattenleitungssignal an jede der N Plattenleitungen gemäß einer Plattenleitungs-Zeitsequenz angelegt wird. Beispielsweise kann ein erstes Plattenleitungssignal an einen Knoten des ersten Kondensators C00 durch die Plattenleitungstreiberschaltung der Peripherievorrichtung 908 über die erste Plattenleitung PL0 angelegt werden, und ein zweites Plattenleitungssignal kann an einen Knoten des zweiten Kondensators C01 durch die Plattenleitungstreiberschaltung der Peripherievorrichtung 908 über die zweite Plattenleitung PL1 angelegt werden. Jedes der ersten und zweiten Plattenleitungs-Signale kann in Übereinstimmung mit der Plattenleitungs-Zeitsequenz vorliegen. Gemäß einigen Ausführungsformen werden die ersten und zweiten Plattenleitungssignale im selben Schreibzyklus koordiniert (z. B. synchronisiert). Jedes Plattenleitungssignal kann zwischen 0 V und Vdd gepulst sein, um Ladungen auf der ferroelektrischen Speicherzelle anzuzeigen.
Wie im Timing-Diagramm in 10 veranschaulicht, kann in dem Schreibzyklus (T0, T1, T2 und T3), in dem das Wortleitungssignal WL auf dem hohen Pegel gehalten wird, das erste Plattenleitungs-Signal PL0, das zwischen einem niedrigen Pegel (z. B. „0“) und einem hohen Pegel (z. B. „1“) gepulst wird, gemäß der Plattenleitungs-Zeitsequenz angelegt werden (z. B. ist PL0 gleich 1, 0, 0 und 1 in T0, T1, T2 bzw. T3). Im selben Schreibzyklus kann das zweite Plattenleitungs-Signal PL1, das zwischen dem niedrigen Pegel (z. B. „0“) und dem hohen Pegel (z. B. „1“) gepulst wird, entsprechend der Plattenleitungs-Zeitsequenz angelegt werden (z. B. ist PL1 gleich 0, 0, 1 und 1 in T0, T1, T2 bzw. T3). Mit anderen Worten, die Plattenleitungscodierung PL[1:0] in jedem Schreibzyklus ist 01, 00, 10, 11. Gemäß einigen Ausführungsformen ist der hohe Pegel des Plattenleitungssignals PL gleich Vdd.
Das Verfahren 1200 fährt mit der Operation 1206 fort, wie in 12A veranschaulicht, bei der ein Bitleitungssignal, das zwischen 0 V und Vdd gepulst wird, an die Bitleitung gemäß einer Bitleitungszeitsequenz angelegt wird, um einen gültigen Datenzustand in die N Kondensatoren zu schreiben. Die Daten bestehen aus N+1 gültigen Zuständen, die in die N Kondensatoren geschrieben werden können. Beispielsweise kann ein Bitleitungssignal durch die Bitleitungstreiberschaltung der Peripherievorrichtung 908 über die erste Bitleitung BL[0] an die Source/Drain des Transistors 906 angelegt werden, um einen gültigen Datenzustand (z. B. zwei Bits) in den ersten und zweiten Kondensator C00 und C01 der ausgewählten ferroelektrischen Speicherzelle 902 zu schreiben. Das Bitleitungssignal kann entsprechend der Bitleitungszeitsequenz angelegt werden. Gemäß einigen Ausführungsformen werden das Bitleitungssignal und das erste und zweite Plattenleitungssignal im selben Schreibzyklus koordiniert (z. B. synchronisiert).
Wie im Timing-Diagramm in 10 veranschaulicht, kann in dem Schreibzyklus (T0, T1, T2 und T3), in dem das Wortleitungssignal WL auf dem hohen Pegel gehalten wird, das Bitleitungssignal BL, das zwischen einem niedrigen Pegel (z. B. „0“) und einem hohen Pegel (z. B. „1“) gepulst wird, entsprechend der Bitleitungszeitsequenz angelegt werden. Gemäß einigen Ausführungsformen ist der hohe Pegel des Bitleitungssignals BL gleich Vdd. Die Plattenleitungs-Zeitsequenz kann in Kombination mit der Plattenleitungs-Codierung PL[1:0] den Zustand der Daten aufweisen, die in den ersten und zweiten Kondensator C00 und C01 der ferroelektrischen Speicherzelle geschrieben werden sollen. Es versteht sich, dass für ein in N Kondensatoren gespeichertes Multilevel-Bit die Anzahl der Gesamtzustände der Daten 2^N beträgt. Beispielweise kann ein 2-Bit-Datenwert, der in zwei Kondensatoren gespeichert ist, vier Zustände aufweisen (00, 01, 10 und 11), und ein 3-Bit-Datenwert, der in drei Kondensatoren gespeichert ist, kann acht Zustände aufweisen (000, 001, 010, 011, 100, 101, 110 und 111). Aufgrund der Beschaffenheit der Schreiboperation für ferroelektrische Speicherzellen können jedoch nicht alle Zustände der Daten in die N Kondensatoren geschrieben werden. Insbesondere in dem Fall, dass jedes der Bitleitungs-Signale und Plattenleitungs-Signale zwischen den gleichen Pegeln gepulst wird (z. B. zwischen 0 V und Vdd), wenn die Bitleitungs-Zeitsequenz die gleiche ist wie die Plattenleitungs-Zeitsequenz (z. B. die Timing-Wellenform eines der Plattenleitungs-Signale), dann wird der resultierende Zustand bzw. werden die resultierenden Zustände ungültig und können daher nicht in die N Kondensatoren geschrieben werden.
Gemäß einigen Ausführungsformen besteht ein N-Bit-Datenwert aus N+1 gültigen Zuständen, die in N Kondensatoren geschrieben werden können. Beispielsweise können 2-Bit-Daten aus 3 gültigen Zuständen bestehen, die in 2 Kondensatoren geschrieben werden können, 3-Bit-Daten können 4 gültige Zustände aufweisen, die in 3 Kondensatoren geschrieben werden können, und 4-Bit-Daten können aus 5 gültigen Zuständen bestehen, die in 4 Kondensatoren geschrieben werden können. Gemäß einigen Ausführungsformen tritt jeder der N+1 gültigen Zustände der Daten auf, wenn sich die Bitleitungs-Zeitsequenz von der Plattenleitungs-Zeitsequenz unterscheidet. Die übrigen Zustände sind dagegen ungültig. Gemäß einigen Ausführungsformen besteht ein N-Bit-Datenwert aus 2^N - (N+1) ungültigen Zuständen, die nicht in die N Kondensatoren geschrieben werden können. Beispielweise können 2-Bit-Daten aus 1 ungültigen Zustand, 3-Bit-Daten aus 4 ungültigen Zuständen und 4-Bit-Daten aus 11 ungültigen Zuständen bestehen. Gemäß einigen Ausführungsformen tritt jeder der 2^N - (N+1) ungültigen Zustände der Daten auf, wenn die Bitleitungs-Zeitsequenz dieselbe ist wie die Plattenleitungs-Zeitsequenz.
Wie in 11A gezeigt, können die 2-Bit-Daten für 2 Kondensatoren C01 und C00 für eine gegebene Plattenleitungs-Zeitsequenz (z. B. die Plattenleitungs-Codierung PL[1:0] in 10) durch die Permutationen der Bitleitungs-Zeitsequenz in einem Schreibzyklus (T0, T1, T2 und T3) nur 3 Zustände (00, 01 und 11) aufweisen, die in die Kondensatoren C01 und C00 geschrieben werden können. Die 3 gültigen Zustände treten auf, wenn sich die Plattenleitungs-Zeitsequenz von der Bitleitungs-Zeitsequenz unterscheidet, vorausgesetzt, die Standardvorspannungen 0 V/Vdd werden von jedem der Plattenleitungs- und Bitleitungssignale verwendet. Im Gegensatz dazu werden in den beiden Fällen, in denen die Bitleitungs-Zeitsequenz mit der Plattenleitungs-Zeitsequenz übereinstimmt (z. B. 0011 für PL1 und 1001 für PL0), die resultierenden Datenzustände ungültig (z. B. X1 und 0X). Es versteht sich, dass die Anzahl der gültigen Zustände (und der ungültigen Zustände) der Daten zwar durch die Anzahl der Datenbits N (die auch die Anzahl der Kondensatoren ist) bestimmt wird, die spezifischen gültigen Zustände jedoch je nach der spezifischen Plattenleitungs-Zeitsequenz variieren können. Das heißt, die gültigen Zustände der Daten können auf der Grundlage der Plattenleitungssequenz bestimmt werden. Beispielweise sind die drei gültigen Zustände der Daten in 11A zwar 00, 01 und 11, sie können jedoch geändert werden, wenn sich die Plattenleitungs-Zeitsequenz ändert. Gemäß einigen Ausführungsformen sind, da für Schreiboperationen einer ferroelektrischen Speichervorrichtung die Plattenleitungs-Zeitsequenz ein vorgegebener Wert ist (z. B. eine voreingestellte Plattenleitungs-Codierung), auch die Anzahl der gültigen Zustände und die spezifischen gültigen Zustände der Daten bekannt.
Es versteht sich weiter, dass es mehr als eine Kandidaten-Bitleitungszeitsequenz geben kann, die denselben gültigen Zustand der Daten aufweisen kann. Beispielsweise kann, wie in 11 gezeigt, der gültige Zustand 00 durch zwei Kandidaten-Bitleitungszeitsequenzen (0000 und 0001) und der gültige Zustand 11 durch drei Kandidaten-Bitleitungszeitsequenzen (0111, 1011 und 1111) nachgewiesen werden. Infolgedessen kann gemäß einigen Ausführungsformen für jeden gültigen Zustand der Daten eine bestimmte Kandidaten-Bitleitungszeitsequenz bestimmt werden (z. B. ausgewählt aus mehreren Kandidaten-Bitleitungszeitsequenzen), um den gültigen Zustand der Daten in die N Kondensatoren zu schreiben. Mit anderen Worten, die Bitleitungszeitsequenz wird auf der Grundlage des gültigen Zustands der in die N Kondensatoren geschriebenen Daten bestimmt. Beispielweise kann die Bitleitungszeitsequenz durch Auswahl aus einer Vielzahl von Kandidaten-Bitleitungszeitsequenzen bestimmt werden, die dem gültigen Zustand der in die N Kondensatoren geschriebenen Daten entsprechen. Zurückkommend auf 10 wird die spezifische Bitleitungszeitsequenz des Bitleitungssignals BL in einem Schreibzyklus auf der Grundlage des gültigen Zustands der in die Kondensatoren C01 und C00 in diesem Schreibzyklus zu schreibenden Daten bestimmt und ändert sich, wenn sich der gültige Zustand der Daten beispielsweise im nächsten Schreibzyklus ändert. Wenn der gleiche gültige Zustand der Daten in verschiedenen Schreibzyklen geschrieben wird, bleiben die Bitleitungszeitsequenzen des Bitleitungssignals BL in jedem dieser Schreibzyklen gleich.
Durch Ändern der Vorspannung der Plattenleitungssignale (z. B. größer als Vdd) kann die Anzahl der gültigen Zustände der Multilevel-Bitdaten, die in die N Kondensatoren einer ferroelektrischen Speicherzelle geschrieben werden können, erhöht werden. In dem Fall, dass die Bitleitungs-Zeitsequenz die gleiche ist wie die Plattenleitungs-Zeitsequenz, da die Vorspannung des Plattenleitungs-Signals größer wird als das Bitleitungs-Signal, das noch bei Vdd liegt, kann der resultierende Zustand der Daten in die N Kondensatoren geschrieben werden (d. h., er wird zu einem gültigen Zustand) aufgrund der Natur der Schreiboperation der ferroelektrischen Speicherzellen. 12B ist ein Flussdiagramm eines weiteren beispielhaften Verfahrens 1201 zum Schreiben einer ferroelektrischen Speicherzelle, die N Kondensatoren aufweist, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 11B ist ein weiteres Diagramm, das gemäß einigen Ausführungsformen der vorliegenden Offenbarung beispielhafte Zustände von Daten und die entsprechenden Plattenleitungs-Zeitsequenzen und Bitleitungs-Zeitsequenzen darstellt. Die 11B und 12B werden zusammen beschrieben. Das Verfahren 1201 ist vergleichbar mit dem Verfahren 1200, mit der Ausnahme, dass in 1205 anstelle des Anlegens eines Plattenleitungs-Signals, das zwischen 0 V und Vdd gepulst wird, wie in 1204 von 12A, ein Plattenleitungs-Signal, das zwischen 0 V und einer Vorspannung, die größer als Vdd der ferroelektrischen Speicherzelle ist, gepulst wird, an jede der N Plattenleitungen gemäß einer Plattenleitungs-Zeitsequenz angelegt wird. Gemäß einigen Ausführungsformen beträgt die Vorspannung ungefähr 4/3 der Vdd.
Das Verfahren 1201 geht über zu Operation 1207, wie in 12B veranschaulicht, in der ein Bitleitungssignal, das zwischen 0 V und Vdd gepulst wird, an die Bitleitung gemäß einer Bitleitungszeitsequenz angelegt wird, um einen gültigen Zustand von Daten in die N Kondensatoren zu schreiben. Die Daten bestehen aus 2^N gültigen Zuständen, die in die N Kondensatoren geschrieben werden können. Beispielsweise kann ein Bitleitungssignal durch die Bitleitungstreiberschaltung der Peripherievorrichtung 908 über die erste Bitplattenleitung BL[0] an die Source/Drain des Transistors 906 angelegt werden, um einen gültigen Datenzustand (z. B. zwei Bits) in den ersten und zweiten Kondensator C00 und C01 der ausgewählten ferroelektrischen Speicherzelle 902 zu schreiben. Das Bitleitungssignal kann entsprechend der Bitleitungszeitsequenz vorliegen. Gemäß einigen Ausführungsformen werden das Bitleitungssignal und das erste und zweite Plattenleitungssignal im selben Schreibzyklus koordiniert (z. B. synchronisiert). Gemäß einigen Ausführungsformen besteht ein N-Bit-Datensatz aus 2^N gültigen Zuständen, die in N Kondensatoren geschrieben werden können, was auf die zusätzliche Vorspannung für das Plattenleitungssignal im Vergleich zu Vdd am Bitleitungssignal zurückzuführen ist. Mit anderen Worten, alle Zustände der Daten werden auch dann gültig, wenn die Bitleitungszeitsequenz mit der Plattenleitungszeitsequenz übereinstimmt. Beispielweise können 2-Bit-Daten aus 4 gültigen Zuständen bestehen, die in 2 Kondensatoren geschrieben werden können, 3-Bit-Daten können 8 gültige Zustände aufweisen, die in 3 Kondensatoren geschrieben werden können, und 4-Bit-Daten können aus 16 gültigen Zuständen bestehen, die in 4 Kondensatoren geschrieben werden können.
Wie in 11B gezeigt, wird eine bestimmte Plattenleitungs-Zeitsequenz (z. B. die Plattenleitungscodierung PL[1:0] gleich 00, 10, 0,66/1,33) in einem Schreibzyklus (T1, T2 und T3) bereitgestellt. Im Unterschied zu dem in 11A gezeigten Beispiel betragen die Vorspannungen in T3 2/3 Vdd und 4/3 Vdd für PL1 bzw. PL0, im Gegensatz zu 0 und Vdd. Durch die Permutationen der Bitleitungszeitsequenz im Schreibzyklus (T1, T2 und T3) können die 2-Bit-Daten für zwei Kondensatoren (z. B. C01 und C00 oder C11 und C10) in jeder ferroelektrischen Speicherzelle alle 2² (4) gültigen Zustände (00, 01, 10 und 11) aufweisen, die in die beiden Kondensatoren geschrieben werden können. Die Bitleitungssignale BL[0] und BL[1] werden zwischen 0 V und Vdd (z. B. 0, 1/3 Vdd oder Vdd) gepulst, was nicht dasselbe ist wie die Plattenleitungssignale PL0 und PL1 in T3, da das Plattenleitungssignal in T3 eine Vorspannung von 4/3 Vdd aufweisen kann. 11B entspricht zwei benachbarten ferroelektrischen Speicherzellen in derselben Reihe, die z. B. vier Kondensatoren C00, C01, C10 und C11 umfassen, die elektrisch mit denselben zwei Plattenleitungen PL0 und PL1 verbunden sind, wie in 9 gezeigt. Die Schreiboperationen der beiden benachbarten ferroelektrischen Speicherzellen dürfen nicht gestört werden. Insgesamt können 2⁴ (16) gültige Zustände in die vier Kondensatoren C00, C01, C10 und C11 in die beiden benachbarten ferroelektrischen Speicherzellen geschrieben werden.
13 veranschaulicht ein beispielhaftes Timing-Diagramm des Auslesens einer ferroelektrischen Speicherzelle mit mehreren Kondensatoren gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 14 ist ein Flussdiagramm eines beispielhaften Verfahrens 1400 zum Auslesen einer ferroelektrischen Speicherzelle mit N Kondensatoren gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in den 13 und 14 dargestellten ferroelektrischen Speicherzellen können einen Transistor und N Kondensatoren umfassen, wobei N eine positive ganze Zahl größer als 1 ist. Gemäß einigen Ausführungsformen ist der Transistor elektrisch mit einer Bitleitung bzw. einer Wortleitung verbunden, und jeder der N Kondensatoren ist elektrisch mit einer entsprechenden von N Plattenleitungen parallel verbunden. Beispiele für die in den 13 und 14 dargestellten ferroelektrischen Speicherzellen (mit N = 2) umfassen die in 9 dargestellte ferroelektrische Speicherzelle 902, die in 2 dargestellte ferroelektrische Speicherzelle 202 und die in 3 dargestellten ferroelektrischen Speicherzellen 304 und 306. Die 13 und 14 werden zusammen beschrieben. Es versteht sich von selbst, dass die im Verfahren 1400 dargestellten Operationen nicht abschließend sind und dass auch andere Operationen vor, nach oder zwischen den dargestellten Operationen durchgeführt werden können. Außerdem können einige der Operationen gleichzeitig oder in einer anderen Reihenfolge als in 14 dargestellt durchgeführt werden.
Die in den 13 und 14 offenbarte Leseoperation implementiert ein schrittweises Erfassungsschema (step-sensing scheme), das eine schnelle Lesegeschwindigkeit aufweist, indem mehrere Referenzspannungen gleichzeitig für das Erfassen verwendet werden, und das weniger langfristige Störungen aufweist, indem alle Zustände der Daten durch eine Rückschreiboperation nach der Leseoperation verstärkt werden. Unter Bezugnahme auf 14 beginnt das Verfahren 1400 mit der Operation 1402, bei der ein Wortleitungssignal, das größer als Vdd ist, an die Wortleitung angelegt wird, um die ferroelektrische Speicherzelle auszuwählen. Gemäß einigen Ausführungsformen ist das Wortleitungssignal die Vdd plus die Schwellenspannung des Transistors. Beispielsweise kann das Wortleitungssignal durch die Wortleitungs-Treiberschaltung der Peripherievorrichtung 908 über die erste Wortleitung WL[0] an das Gate des Transistors 906 angelegt werden, um die ferroelektrische Speicherzelle 902 für die Leseoperation auszuwählen. Wie im Timing-Diagramm in 13 veranschaulicht, kann das Wortleitungssignal WL über einen vollen Lesezyklus (t0 bis t3) auf einem hohen Pegel (z. B. „1“) angelegt und gehalten werden, um die ferroelektrische Speicherzelle auszuwählen, die elektrisch mit der entsprechenden Wortleitung verbunden ist. Gemäß einigen Ausführungsformen ist der hohe Pegel des Wortleitungssignals WL größer als Vdd.
Das Verfahren 1400 geht über zu Operation 1404, wie in 14 veranschaulicht, bei der ein von 0 V bis eine Vorspannung gepulstes Plattenleitungssignal nacheinander an jede der N Plattenleitungen angelegt wird. In einem Beispiel ist die Vorspannung die Vdd. In einem anderen Beispiel ist die Vorspannung größer als Vdd, wie z. B. 4/3 von Vdd. Wie im Timing-Diagramm in 13 veranschaulicht, kann im ersten Teil des Lesezyklus (t0 bis t1) das erste Plattenleitungssignal PL0, das von einem niedrigen Pegel (z. B. „0“) auf einen hohen Pegel (z. B., „1“) gepulst wird, an die erste Plattenleitung angelegt werden und kann dann im zweiten Teil des Lesezyklus (t1 bis t2) das zweite Plattenleitungssignal PL1, das von einem niedrigen Pegel (z. B. „0“) auf einen hohen Pegel (z. B. „1“) gepulst wird, an die zweite Plattenleitung angelegt werden. Gemäß einigen Ausführungsformen ist der hohe Pegel des Plattenleitungssignals PL gleich oder größer als Vdd. Gemäß einigen Ausführungsformen wird jedes Plattenleitungssignal von 0 V bis zu Vdd oder 4/3 von Vdd nacheinander an eine entsprechende der N Plattenleitungen im Auslesezyklus gepulst. Das erste Plattenleitungssignal PL0 kann im zweiten Teil des Auslesezyklus (t1 bis t2) auf dem hohen Pegel (z. B. „1“) gehalten werden. Gemäß einigen Ausführungsformen können das erste und das zweite Plattenleitungssignal von der Plattenleitungstreiberschaltung der Peripherievorrichtung 908 über die erste bzw. zweite Plattenleitung PL0 bzw. PL1 angelegt werden.
Nachdem die Plattenleitungssignale mit der Vorspannung (z. B. Vdd oder 4/3 Vdd) an jede der N Plattenleitungen angelegt wurden, kann ein Bitleitungssignal durch die Plattenleitungssignale auf einen von N+1 Pegeln gezogen werden, basierend auf dem gültigen Zustand der in den N Kondensatoren gespeicherten Daten. Gemäß einigen Ausführungsformen entspricht jeder der N+1 Pegel, die das Bitleitungssignal erreichen kann, einem der N+1 gültigen Zustände der Daten. Beispielsweise kann, wie in 13 gezeigt, bei t3, wenn das zweite Plattenleitungssignal PL1 auf den hohen Pegel gepulst wird, das Bitleitungssignal BL[0] auf einen von drei Pegeln gezogen werden, die jeweils einem der drei gültigen Zustände 00, 01 und 11 entsprechen, die in den ersten und zweiten Kondensator C00 und C01 geschrieben und gespeichert werden können.
Das Verfahren 1400 geht über zur Operation 1406, wie in 14 veranschaulicht, in der, nachdem die Plattenleitungssignale mit der Vorspannung an jede der N Plattenleitungen angelegt wurden, ein aus den N Kondensatoren ausgelesenes Bitleitungssignal auf der Bitleitung gleichzeitig mit N Referenzspannungen verglichen wird, um einen gültigen Zustand der in den N Kondensatoren gespeicherten Daten aus einer Vielzahl von gültigen Zuständen der Daten zu bestimmen. In einem Beispiel, in dem die Vorspannung gleich Vdd ist, bestehen die Daten aus N+1 gültigen Zuständen. In einem anderen Beispiel, in dem die Vorspannung größer als Vdd ist, wie z. B. 4/3 von Vdd, bestehen die Daten aus 2^N gültigen Zuständen. Wie im Timing-Diagramm in 13 veranschaulicht, wird im dritten Teil des Lesezyklus (t2 bis t3, d. h. die Erfassungsperiode) das Bitleitungssignal BL[0] gleichzeitig aus den ersten und zweiten Kondensatoren C00 und C01 ausgelesen, und sein Pegel wird gleichzeitig mit zwei Referenzspannungen verglichen, um einen gültigen Zustand der in den ersten und zweiten Kondensatoren C00 und C01 gespeicherten Daten aus 3 gültigen Zuständen (z. B. 00, 10 und 11) der Daten zu bestimmen. Gemäß einigen Ausführungsformen liegt die erste der beiden Referenzspannungen zwischen dem niedrigen Pegel und dem mittleren Pegel des Bitleitungssignals, und die zweite der beiden Referenzspannungen liegt zwischen dem mittleren Pegel und dem hohen Pegel des Bitleitungssignals, um den gültigen Zustand aus 3 möglichen gültigen Zuständen durch Vergleich zu unterscheiden. Das erste und das zweite Plattenleitungssignal PL0 und PL1 können während der Erfassungsperiode zu dem niedrigen Pegel (z. B. „0“) zurückkehren. Gemäß einigen Ausführungsformen wird das Bitleitungssignal von der Peripherievorrichtung 908 über die Bitleitung BL(0) ausgelesen, die beiden Referenzspannungen werden von der Peripherievorrichtung 908 erzeugt und das Bitleitungssignal wird gleichzeitig mit den beiden Referenzspannungen unter Verwendung zweier Leseverstärker in der Peripherievorrichtung 908 verglichen.
Wie oben beschrieben, kann das schrittweise Erfassungsschema angewandt werden, um gleichzeitig das aus N Kondensatoren ausgelesene Bitleitungssignal mit N Referenzspannungen zu vergleichen, um N+1 gültige Zustände von Daten zu unterscheiden, um den einen der gültigen Zustände der in den N Kondensatoren gespeicherten Daten zu bestimmen. Die N Referenzspannungen können auf der Grundlage der N+1 Pegel voreingestellt werden, auf die das Bitleitungssignal zu Beginn der Erfassungsperiode durch die N Plattenleitungssignale, die nacheinander auf das Vorspannungssignal (z. B. Vdd) gepulst wurden, hochgezogen werden.
Gemäß einigen Ausführungsformen werden das Wortleitungssignal und die Plattenleitungssignale in demselben Lesezyklus angelegt, in dem das Bitleitungssignal ausgelesen wird. Gemäß einigen Ausführungsformen wird, nachdem der gültige Zustand der Daten ermittelt wurde, der gültige Zustand der Daten in die N Kondensatoren zurückgeschrieben. Um den gültigen Zustand der Daten in die N Kondensatoren zurückzuschreiben, kann ein weiteres Plattenleitungs-Signal, das zwischen 0 V und der Vorspannung gepulst wird, an jede der N Plattenleitungen gemäß einer Plattenleitungs-Zeitsequenz angelegt werden, und ein weiteres Bitleitungs-Signal, das zwischen 0 V und Vdd gepulst wird, kann an die Bitleitung gemäß einer Bitleitungs-Zeitsequenz angelegt werden, um den gültigen Zustand der Daten in die N Kondensatoren zu schreiben. Beispielsweise wird, wie in 13 gezeigt, nach dem Lesezyklus (z. B. nach t3) in einer Rückschreibperiode der gültige Zustand der Daten gleichzeitig in den ersten und zweiten Kondensator C00 und C01 zurückgeschrieben, um die Speicherung des gültigen Zustands der Daten im ersten und zweiten Kondensator C00 und C01 zu verstärken. Die Operation des Zurückschreibens kann dieselbe sein wie die oberhalb beschriebene Operation des Schreibens, und ihre Einzelheiten werden daher nicht wiederholt.
15 veranschaulicht ein weiteres beispielhaftes Timing-Diagramm des Auslesens einer ferroelektrischen Speicherzelle mit mehreren Kondensatoren gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 16 ist ein Flussdiagramm eines anderen beispielhaften Verfahrens 1600 zum Auslesen einer ferroelektrischen Speicherzelle mit N Kondensatoren, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in den 15 und 16 dargestellten ferroelektrischen Speicherzellen können einen Transistor und N Kondensatoren umfassen, wobei N eine positive ganze Zahl größer als 1 ist. Gemäß einigen Ausführungsformen ist der Transistor elektrisch mit einer Bitleitung bzw. einer Wortleitung verbunden und jeder der N Kondensatoren ist elektrisch mit einer entsprechenden von N Plattenleitungen parallel verbunden. Beispiele für die in den 15 und 16 dargestellten ferroelektrischen Speicherzellen (mit N = 2) umfassen die in 9 dargestellte ferroelektrische Speicherzelle 902, die in 2 dargestellte ferroelektrische Speicherzelle 202 und die in 3 dargestellten ferroelektrischen Speicherzellen 304 und 306. Die 15 und 16 werden zusammen beschrieben. Es versteht sich, dass die im Verfahren 1600 dargestellten Operationen nicht abschließend sind und dass andere Operationen ebenso vor, nach oder zwischen den dargestellten Operationen durchgeführt werden können. Außerdem können einige der Operationen gleichzeitig oder in einer anderen Reihenfolge als in 16 dargestellt durchgeführt werden.
Die in den 15 und 16 beschriebene Leseoperation implementiert ein Impulsabtastschema (pulse-sensing scheme), das durch die Verwendung eines gepulsten Plattenleitungssignals keinen nachteiligen Kopplungseffekt aufweist. Unter Bezugnahme auf 16 beginnt das Verfahren 1600 mit der Operation 1602, bei der ein Wortleitungssignal, das größer als Vdd ist, an die Wortleitung angelegt wird, um die ferroelektrische Speicherzelle auszuwählen. Gemäß einigen Ausführungsformen ist das Wortleitungssignal die Vdd plus die Schwellenspannung des Transistors. Beispielsweise kann das Wortleitungssignal durch die Wortleitungs-Treiberschaltung der Peripherievorrichtung 908 über die erste Wortleitung WL[0] an das Gate des Transistors 906 angelegt werden, um die ferroelektrische Speicherzelle 902 für die Leseoperation auszuwählen. Wie im Timing-Diagramm in 15 veranschaulicht, kann über einen vollen Lesezyklus (t0 bis t6) das Wortleitungssignal WL auf einem hohen Pegel (z. B. „1“) angelegt und gehalten werden, um die ferroelektrische Speicherzelle auszuwählen, die elektrisch mit der entsprechenden Wortleitung verbunden ist. Gemäß einigen Ausführungsformen ist der hohe Pegel des Wortleitungssignals WL größer als die Vdd.
Das Verfahren 1600 geht über zu Operation 1604, wie in 16 veranschaulicht, in der ein Plattenleitungssignal, das von 0 V zu einer Vorspannung gepulst wird, nacheinander an jede der N Plattenleitungen angelegt wird. In einem Beispiel ist die Vorspannung die Vdd. In einem anderen Beispiel ist die Vorspannung größer als Vdd, wie etwa 4/3 von Vdd. Das Verfahren 1600 fährt mit der Operation 1606 fort, wie in 16 veranschaulicht, in der, nachdem jedes der Plattenleitungssignale bei der Vorspannung an eine jeweilige der N Plattenleitungen angelegt wurde, ein jeweiliges Bitleitungssignal auf der Bitleitung, das von einem jeweiligen der N Kondensatoren ausgelesen wurde, mit einer Referenzspannung verglichen wird, um einen gültigen Zustand der in den N Kondensatoren gespeicherten Daten aus einer Vielzahl gültiger Zustände der Daten zu bestimmen. In einem Beispiel, in dem die Vorspannung gleich Vdd ist, bestehen die Daten aus N+1 gültigen Zuständen. In einem anderen Beispiel, in dem die Vorspannung größer als Vdd ist, wie z. B. 4/3 von Vdd, bestehen die Daten aus 2^N gültigen Zuständen.
Wie im Timing-Diagramm in 15 veranschaulicht, kann im ersten Teil des Lesezyklus (t0 bis t1) das erste Plattenleitungssignal PL0, das von einem niedrigen Pegel (z. B. „0“) auf einen hohen Pegel (z. B. „1“) gepulst wird, an die erste Plattenleitung angelegt werden, und das zweite Plattenleitungssignal PL1 mit dem niedrigen Pegel (z. B. „0“) kann an die zweite Plattenleitung angelegt werden. Nachdem das erste Plattenleitungssignal PL0 mit dem hohen Pegel (z. B. „1“) an die erste Plattenleitung angelegt wurde, kann im zweiten Teil des Lesezyklus (t1 bis t2, d. h. die erste Erfassungsperiode) ein aus dem ersten Kondensator C00 ausgelesenes erstes Bitleitungssignal BL[0] mit einer ersten Referenzspannung verglichen werden, um ein erstes Bit eines gültigen Zustands der im ersten Kondensator C00 gespeicherten Daten zu bestimmen. In der ersten Erfassungsperiode kann das erste Plattenleitungssignal PL0 auf dem hohen Pegel (z. B. „1“) gehalten werden, und das zweite Plattenleitungssignal PL1 kann auf dem niedrigen Pegel (z. B. „0“) gehalten werden. Die erste Referenzspannung kann zwischen dem niedrigen und dem hohen Pegel des ersten Bitleitungssignals bei t1 liegen.
Dieselbe Operation kann zum Auslesen des zweiten Bits des gültigen Zustands der im zweiten Kondensator C1 gespeicherten Daten wiederholt werden. Beispielsweise kann nach der ersten Erfassungsperiode und im vierten Teil des Lesezyklus (t3 bis t4) das zweite Plattenleitungssignal PL1, das vom niedrigen Pegel (z. B. „0“) zum hohen Pegel (z. B. „1“) gepulst wird, an die zweite Plattenleitung angelegt werden, und das erste Plattenleitungssignal PL0 auf dem niedrigen Pegel (z. B. „0“) kann an die erste Plattenleitung angelegt werden. Nachdem das zweite Plattenleitungssignal PL1 mit dem hohen Pegel (z. B. „1“) an die zweite Plattenleitung angelegt wurde, kann im fünften Teil des Lesezyklus (t4 bis t5, d. h. die zweite Erfassungsperiode) ein aus dem zweiten Kondensator C1 ausgelesenes zweites Bitleitungssignal BL[0] mit einer zweiten Referenzspannung verglichen werden, um ein zweites Bit des gültigen Zustands der im zweiten Kondensator C01 gespeicherten Daten zu bestimmen. In der zweiten Erfassungsperiode kann das zweite Plattenleitungssignal PL1 auf dem hohen Pegel (z. B. „1“) gehalten werden, und das erste Plattenleitungssignal PL0 kann auf dem niedrigen Pegel (z. B. „0“) gehalten werden. Die zweite Referenzspannung kann zwischen dem niedrigen und dem hohen Pegel des zweiten Bitleitungssignals bei t4 liegen. Gemäß einigen Ausführungsformen können die ersten und zweiten Plattenleitungssignale von der Plattenleitungstreiberschaltung der Peripherievorrichtung 908 über die erste bzw. zweite Plattenleitung PL0 bzw. PL1 angelegt werden. In einigen Ausführungsformen werden die Bitleitungssignale von der Peripherievorrichtung 908 über die erste Bitleitung BL(0) ausgelesen, werden die erste und die zweite Referenzspannung von der Peripherievorrichtung 908 erzeugt und wird unter Verwendung eines Leseverstärkers in der Peripherievorrichtung 908 nacheinander jedes der Bitleitungssignale mit einer entsprechenden der Referenzspannungen verglichen. In einigen Ausführungsformen ist die erste Referenzspannung dieselbe wie die zweite Referenzspannung.
Wie oben beschrieben, kann das Impulsabtastschema angewendet werden, um sequentiell jedes Bitleitungssignal, das aus einem jeweiligen der N Kondensatoren ausgelesen wird, mit einer jeweiligen von N Referenzspannungen zu vergleichen, um N+1 gültige Zustände der Daten zu unterscheiden, um den einen der gültigen Zustände der in den N Kondensatoren gespeicherten Daten zu bestimmen. Nacheinander kann jede der N Referenzspannungen voreingestellt werden auf der Grundlage der niedrigen und hohen Pegel, auf die das jeweilige Bitleitungssignal zu Beginn der jeweiligen Erfassungsperiode durch die auf das Vorspannungssignal (z. B. Vdd) gepulsten N Plattenleitungssignale hochgezogen werden kann. In einigen Ausführungsformen sind die N Referenzspannungen dieselben.
In einigen Ausführungsformen wird, nachdem der gültige Zustand der Daten bestimmt wurde, der gültige Zustand der Daten in die N Kondensatoren zurückgeschrieben. Um den gültigen Zustand der Daten in die N Kondensatoren zurückzuschreiben, kann ein weiteres Plattenleitungs-Signal, das zwischen 0 V und der Vorspannung gepulst wird, an jede der N Plattenleitungen gemäß einer Plattenleitungs-Zeitsequenz angelegt werden, und kann ein weiteres Bitleitungs-Signal, das zwischen 0 V und Vdd gepulst wird, an die Bitleitung gemäß einer Bitleitungs-Zeitsequenz angelegt werden, um den gültigen Zustand der Daten in die N Kondensatoren zu schreiben. Beispielsweise wird, wie in 15 gezeigt, nach dem Lesezyklus (z. B. nach t6) in einer Rückschreibperiode der gültige Zustand der Daten gleichzeitig in den ersten und zweiten Kondensator C00 und C01 zurückgeschrieben, um die Speicherung des gültigen Zustands der Daten im ersten und zweiten Kondensator C00 und C01 zu verstärken. Die Rückschreiboperation kann im Wesentlichen mit der oben im Detail beschriebenen Schreiboperation vergleichbar sein, weshalb deren Einzelheiten nicht wiederholt werden.
Die vorstehende Beschreibung der spezifischen Ausführungsformen wird die allgemeine Natur der vorliegenden Offenbarung so vollständig offenbaren, dass Dritte durch die Anwendung von Kenntnissen im Rahmen des Fachwissens solche spezifische Ausführungsformen ohne weiteres modifizieren und/oder für verschiedene Anwendungen anpassen können, ohne unangemessenes Experimentieren und ohne von dem allgemeinen Konzept der vorliegenden Offenbarung abzuweichen. Daher sollen solche Anpassungen und Modifikationen innerhalb der Bedeutung und des Bereichs der Äquivalente der offenbaren Ausführungsformen auf der Grundlage der hier dargestellten Lehre und Anleitung liegen. Es versteht sich, dass die Phraseologie oder Terminologie hier zum Zweck einer Beschreibung und nicht einer Einschränkung dient, so dass die Terminologie oder Phraseologie der vorliegenden Beschreibung vom Fachmann im Lichte der Lehren und Anleitungen zu interpretieren ist.
Ausführungsformen der vorliegenden Offenbarung sind oben mit Hilfe von Funktionsbausteinen beschrieben worden, die die Implementierung bestimmter Funktionen und deren Beziehungen veranschaulichen. Die Grenzen dieser Funktionsbausteine wurden hier zur Vereinfachung der Beschreibung willkürlich definiert. Es können andere Grenzen definiert werden, solange die spezifizierten Funktionen und Beziehungen davon angemessen ausgeführt werden.
Die Abschnitte „Zusammenfassung“ und „Abstract“ können eine oder mehrere, jedoch nicht alle beispielhaften Ausführungsformen der vorliegenden Offenbarung, wie sie von dem/den Erfinder(n) erdacht wurden, darlegen und sollen daher die vorliegende Offenbarung und die beigefügten Ansprüche in keiner Weise einschränken.
Die Breite und der Umfang der vorliegenden Offenbarung sollte nicht durch eine der oben beschriebenen beispielhaften Ausführungsformen eingeschränkt werden, sondern sollte nur gemäß den folgenden Ansprüchen definiert werden.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 16450973 [0001]

Claims

Dreidimensionale, 3D, ferroelektrische Speichervorrichtung, umfassend: ein Substrat (106); und eine Vielzahl von ersten ferroelektrischen Speicherzellen (304), die sich jeweils vertikal über dem Substrat (106) erstrecken, und umfassend: einen ersten ferroelektrischen Kondensator (118), der eine erste Elektrode (122), eine zweite Elektrode (126) und eine ferroelektrische Schicht (124), die seitlich zwischen der ersten Elektrode (122) und der zweiten Elektrode (126) angeordnet ist, umfasst; und einen ersten Transistor (120), der mit dem ersten ferroelektrischen Kondensator (118) elektrisch verbunden ist und eine Kanalstruktur (128), die mit der ersten Elektrode (122) elektrisch verbunden ist, einen Gate-Leiter (132) und eine dielektrische Gate-Schicht (130), die seitlich zwischen der Kanalstruktur (128) und dem Gate-Leiter (132) angeordnet ist, umfasst; dadurch gekennzeichnet, dass eine erste Leiterschicht (114) bereitgestellt wird, die sich seitlich und in Kontakt mit der zweiten Elektrode (126) erstreckt, und die erste Leiterschicht (114) eine andere vertikale Abmessung als die zweite Elektrode (126) aufweist, wobei die zweite Elektrode (126) seitlich zwischen der ersten Leiterschicht (114) und der ferroelektrischen Schicht (124) angeordnet ist, wobei jede der ferroelektrischen Speicherzellen eine Vielzahl von ferroelektrischen Kondensatoren (204-1, 204-2), die den ersten ferroelektrischen Kondensator umfassen und vertikal gestapelt sind, umfasst, wobei die Vielzahl von ferroelektrischen Kondensatoren (204-1, 204-2) mindestens einen oberen ferroelektrischen Kondensator (204-2), der vertikal über einem jeweiligen unteren ferroelektrischen Kondensator (204-1) gestapelt ist, umfasst, wobei jeder der ferroelektrischen Kondensatoren (204-1, 204-2) eine jeweilige erste Elektrode (222-1, 222-2), eine jeweilige zweite Elektrode (226-1, 226-2) und eine jeweilige ferroelektrische Schicht (224-1, 224-2), die seitlich zwischen der jeweiligen ersten Elektrode (222-1, 222-2) und der jeweiligen zweiten Elektrode (226-1, 226-2) angeordnet sind, umfasst, und die zweite Elektrode (226-1) jedes unteren ferroelektrischen Kondensators (204-1) und die zweite Elektrode (226-2) eines jeweiligen oberen ferroelektrischen Kondensators (204-2) voneinander elektrisch isoliert sind.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 1, wobei der erste Transistor (120) über dem ersten ferroelektrischen Kondensator (118) angeordnet ist, und die Kanalstruktur (128) über der ersten Elektrode (122) liegt und damit elektrisch verbunden ist.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 1, ferner umfassend einen ersten ferroelektrischen Kondensatorstapel (110), durch den hindurch sich der erste ferroelektrische Kondensator (118) vertikal erstreckt, wobei der erste ferroelektrische Kondensatorstapel (110) umfasst: die erste Leiterschicht (114); eine erste dielektrische Schicht (112), die unter der ersten Leiterschicht (114) angeordnet ist; und eine zweite dielektrische Schicht (116), die über der ersten Leiterschicht (114) angeordnet ist.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 3, ferner umfassend eine Sperrschicht (108), die unter dem ersten ferroelektrischen Kondensatorstapel (110) angeordnet ist, wobei ein unterer Abschnitt des ersten ferroelektrischen Kondensators (118) mit der Sperrschicht (108) in Kontakt steht.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 1, ferner umfassend eine Vielzahl von Bitleitungen (138) und eine Vielzahl von Bitleitungskontakten (136), wobei jeder der Bitleitungskontakte (136) mit einer der Bitleitungen (138) und einem Source-/Drain-Bereich eines der ersten Transistoren (120) in Kontakt steht.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 1, wobei die erste Elektrode (222-1) jedes unteren ferroelektrischen Kondensators (204-1) und die erste Elektrode (222-2) eines jeweiligen oberen ferroelektrischen Kondensators (204-2) Teile einer durchgehenden ersten Elektrode sind.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 6, wobei die Kanalstruktur (128) über der durchgehenden ersten Elektrode liegt und damit elektrisch verbunden ist.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 1, wobei die ferroelektrische Schicht (224-1) jedes unteren ferroelektrischen Kondensators (204-1) und die ferroelektrische Schicht (224-2) eines jeweiligen oberen ferroelektrischen Kondensators (204-2) Teile einer durchgehenden ferroelektrischen Schicht quer über den unteren ferroelektrische Kondensator (204-1) und den oberen ferroelektrische Kondensator (204-2) sind.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 1, ferner umfassend eine Vielzahl von oberen ferroelektrischen Kondensatorstapeln (211), durch die hindurch sich die oberen ferroelektrischen Kondensatoren (204-2) vertikal erstrecken, wobei jeder der zweiten ferroelektrischen Kondensatorstapeln (211) umfasst: eine jeweilige zweite Leiterschicht (215), die sich seitlich erstreckt und in Kontakt mit einer der zweiten Elektroden (226-2) des oberen ferroelektrischen Kondensators (204-2) steht; eine jeweilige dritte dielektrische Schicht (213), die unter der zweiten Leiterschicht (215) angeordnet ist; und eine jeweilige vierte dielektrische Schicht (217), die über der zweiten Leiterschicht (215) angeordnet ist.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 1, wobei eine vertikale Abmessung der zweiten Elektrode (226-1) des unteren ferroelektrischen Kondensators (204-1) und eine vertikale Abmessung der zweiten Elektrode (226-2) des oberen ferroelektrischen Kondensators (204-2) nicht gleich sind.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 1, ferner umfassend: eine zweite ferroelektrische Speicherzelle (306), die sich vertikal über der ersten ferroelektrischen Speicherzelle (304) erstreckt, wobei die zweite ferroelektrische Speicherzelle (306) einen zweiten Transistor (314) und einen zweiten ferroelektrischen Kondensator (316-2), der über dem zweiten Transistor (314) angeordnet und damit elektrisch verbunden ist, und eine Bitleitung, die vertikal zwischen dem ersten Transistor und dem zweiten Transistor angeordnet und damit elektrisch verbunden ist, umfasst, wobei der zweite ferroelektrische Kondensator (316-2) (i) eine weitere erste Elektrode (332), die mit dem zweiten Transistor (314) elektrisch verbunden ist, (ii) eine weitere zweite Elektrode (336-2) und (iii) eine ferroelektrische Schicht, die seitlich zwischen der weiteren ersten Elektrode (332) des zweiten ferroelektrischen Kondensators (316-2) und der weiteren zweiten Elektrode (336-2) des zweiten ferroelektrischen Kondensators (316-2) angeordnet ist, umfasst; eine zweite Leiterschicht, die sich seitlich und in Kontakt mit der weiteren zweiten Elektrode (336-2) des zweiten ferroelektrischen Kondensators (316-2) erstreckt, wobei die zweite Leiterschicht eine andere vertikale Abmessung als die weitere zweite Elektrode (336-2) des zweiten ferroelektrischen Kondensators (316-2) aufweist, wobei die weitere zweite Elektrode (336-2) des zweiten ferroelektrischen Kondensators (316-2) seitlich zwischen der zweiten Leiterschicht und der ferroelektrischen Schicht des zweiten ferroelektrischen Kondensators (316-2) angeordnet ist.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 11, wobei der zweite Transistor (314) eine weitere Kanalstruktur (318), einen weiteren Gate-Leiter (322) und eine weitere dielektrische Gate-Schicht, die seitlich zwischen der weiteren Kanalstruktur (318) und dem weiteren Gate-Leiter (322) des zweiten Transistors (314) angeordnet ist, umfasst.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 12, wobei: für die erste ferroelektrische Speicherzelle (304) die entsprechende Kanalstruktur (128) über der entsprechenden ersten Elektrode (122) des ersten ferroelektrischen Kondensators (118) liegt und damit elektrisch verbunden ist; und für die zweite ferroelektrische Speicherzelle (306) die entsprechende weitere Kanalstruktur (318) unter der entsprechenden weiteren ersten Elektrode (332) des zweiten ferroelektrischen Kondensators (316-2) liegt und damit elektrisch verbunden ist.
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 11, ferner umfassend: einen ersten Bitleitungskontakt (310) in Kontakt mit der Bitleitung (308) und einem Source-/Drain-Bereich des ersten Transistors (120); und einen zweiten Bitleitungskontakt (312) in Kontakt mit der Bitleitung (308) und einem Source-/Drain-Bereich des zweiten Transistors (314).
Dreidimensionale ferroelektrische Speichervorrichtung nach Anspruch 11, wobei jede der ersten und zweiten ferroelektrischen Speicherzellen (304, 306) eine Vielzahl von ferroelektrischen Kondensatoren umfasst, die vertikal gestapelt sind.