DE112020000956T5 - Hochdichte nichtflüchtige niederspannungs-differentialspeicher-bitzelle mit gemeinsamer plattenleitung - Google Patents

Hochdichte nichtflüchtige niederspannungs-differentialspeicher-bitzelle mit gemeinsamer plattenleitung Download PDF

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Rajeev Kumar Dokania
Ramamoorthy Ramesh
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Abstract

Beschrieben wird eine nichtflüchtige Differentialspeicher-Bitzelle mit geringer Leistung und hoher Dichte. Die Transistoren der Differentialspeicher-Bitzelle können planar oder nicht-planar sein und können im Frontend oder Backend eines Chips hergestellt werden. Eine Bit-Zelle der nichtflüchtigen Differentialspeicher-Bit-Zelle umfasst eine erste nichtflüchtige Transistorstruktur, die so gesteuert wird, dass sie Daten eines ersten Wertes speichert. Eine andere Bitzelle der nichtflüchtigen Differentialspeicher-Bitzelle umfasst einen zweiten Transistor und eine zweite nichtflüchtige Struktur, die so gesteuert werden, dass sie Daten eines zweiten Wertes speichern, wobei der erste Wert ein Kehrwert des zweiten Wertes ist. Die erste und die zweite flüchtige Struktur bestehen aus ferroelektrischem Material (z. B. Perowskit, hexagonales Ferroelektrikum, unechtes Ferroelektrikum).

Description

  • BEANSPRUCHUNG EINER PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der am 27. Februar 2019 eingereichten US-Patentanmeldung Nr. 16/287,876 mit dem Titel „High-Density Low Voltage Non-Volatile Differential Memory Bit-Cell with Shared Plate-line“, die durch Bezugnahme in vollem Umfang einbezogen wird.
  • HINTERGRUND
  • Der in Prozessoren verwendete Standardspeicher ist ein statischer Direktzugriffsspeicher (SRAM) oder dynamischer Direktzugriffsspeicher (DRAM) sowie deren Derivate. Diese Speicher sind flüchtige Speicher. Wenn beispielsweise die Stromzufuhr zu den Speichern abgeschaltet wird, verlieren die Speicher ihre gespeicherten Daten. Nichtflüchtige Speicher werden jetzt auch häufig in Computerplattformen verwendet, um magnetische Festplatten zu ersetzen. Nichtflüchtige Speicher behalten ihre gespeicherten Daten über längere Zeiträume (z. B. Monate, Jahre oder für immer), selbst wenn die Stromzufuhr zu diesen Speichern unterbrochen wird. Beispiele für nichtflüchtige Speicher sind magnetische Direktzugriffsspeicher (MRAM), NAND- oder NOR-Flash-Speicher. Diese Speicher eignen sich möglicherweise nicht für stromsparende und kompakte Computergeräte, da sie eine hohe Schreibenergie, eine geringe Dichte und einen hohen Stromverbrauch aufweisen.
  • Die hier gegebene Hintergrundbeschreibung dient dazu, den Kontext der Offenbarung allgemein darzustellen. Sofern hier nicht anders angegeben, ist das in diesem Abschnitt beschriebene Material nicht Stand der Technik für die Ansprüche in dieser Anmeldung und wird durch die Aufnahme in diesen Abschnitt nicht als Stand der Technik anerkannt.
  • Figurenliste
  • Die Ausführungsformen der Offenbarung werden anhand der nachstehenden detaillierten Beschreibung und der beigefügten Zeichnungen verschiedener Ausführungsformen der Offenbarung besser verstanden, die jedoch nicht als Beschränkung der Offenbarung auf die spezifischen Ausführungsformen zu verstehen sind, sondern lediglich der Erläuterung und dem Verständnis dienen.
    • 1A zeigt eine Vorrichtung, die einen Speicher und eine entsprechende Logik umfasst, wobei der Speicher in Übereinstimmung mit einigen Ausführungsformen differentielle ferroelektrische (FE) Speicher-Bitzellen umfasst.
    • 1B zeigt ein Zeitdiagramm für das Schreiben einer logischen 1 und einer logischen 0 in die differentielle Bit-Zelle gemäß einigen Ausführungsformen.
    • 2A zeigt eine dreidimensionale (3D) Ansicht einer halben Bit-Zelle des Differential-FE-Speicher-Bit-Zelle, die einen planaren Transistor umfasst, in Übereinstimmung mit einigen Ausführungsformen.
    • 2B zeigt eine Querschnittsansicht der halben Bit-Zelle der differentiellen FE-Speicher-Bit-Zelle von 2A, gemäß einigen Ausführungsformen.
    • 2C zeigt eine Querschnittsansicht der differentiellen FE-Speicher-Bitzelle aus 1, wobei die kapazitive FE-Struktur gemäß einigen Ausführungsformen oberhalb der Bitleitung angeordnet ist.
    • 2D zeigt eine Querschnittsansicht der differentiellen FE-Speicher-Bitzelle von 1 gemäß einigen Ausführungsformen.
    • 2E zeigt ein Layout der differentiellen FE-Speicher-Bitzelle von 2C gemäß einigen Ausführungsformen.
    • 3 zeigt eine 3D-Ansicht der kapazitiven FE-Struktur in Übereinstimmung mit einigen Ausführungsformen.
    • 4A zeigt eine 3D-Ansicht einer halben Bit-Zelle des differentiellen FE-Speicher-Bit-Zelle, die einen nicht-planaren Transistor umfasst, in Übereinstimmung mit einigen Ausführungsformen.
    • 4B zeigt einen Querschnitt der halben Bit-Zelle der differentiellen FE-Speicher-Bit-Zelle von 4A, gemäß einigen Ausführungsformen.
    • 4C zeigt einen Querschnitt der halben Bit-Zelle der differentiellen FE-Speicher-Bit-Zelle aus 4A, wobei die kapazitive FE-Struktur gemäß einigen Ausführungsformen oberhalb der Bit-Leitung angeordnet ist.
    • 5 zeigt eine 3D-Ansicht einer halben Bit-Zelle des Differential-FE-Speicher-Bit-Zelle mit einem nicht-planaren Transistor in einem Backend eines Chips, in Übereinstimmung mit einigen Ausführungsformen.
    • 6 zeigt ein Flussdiagramm eines Verfahrens zur Bildung einer differentiellen FE-Speicher-Bitzelle gemäß einigen Ausführungsformen.
    • 7 zeigt ein Flussdiagramm eines Verfahrens zur Bildung der kapazitiven FE-Struktur für die differentielle FE-Speicher-Bitzelle gemäß einigen Ausführungsformen
    • 8 zeigt einen intelligenten Speicherchip mit einem Array von differenziellen FE-Speicher-Bitzellen und einem Prozessor für künstliche Intelligenz (AI) gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Typische ferroelektrische (FE) Kondensatoren leiden unter Asymmetrie bei den Schaltspannungen für positive und negative Polarität. Dies ist auf die räumliche Migration der Atome von/zur Elektrode aus den Ferroelektrika zurückzuführen, wenn die Population von 1en und 0en unausgewogen ist. Dies macht die Verwendung typischer FE-Kondensatoren für Speicher-Bitzellen schwierig, da für das Schreiben von 0s oder 1s in den FE-Kondensator unterschiedliche Energien erforderlich sein können, was einen Mehraufwand beim Schaltungsentwurf bedeutet.
  • Einige Ausführungsformen beschreiben eine nichtflüchtige Differentialspeicher-Bitzelle mit geringem Stromverbrauch und hoher Dichte, die die Asymmetrie typischer ferroelektrischer Kondensatoren kompensiert. Die Transistoren der Differenzspeicher-Bitzelle können planar oder nicht-planar sein und können im Frontend oder Backend eines Chips hergestellt werden. Eine Bit-Zelle des nichtflüchtigen Differenzspeichers umfasst einen ersten Transistor und eine erste nichtflüchtige Struktur, die so gesteuert werden, dass sie Daten eines ersten Wertes speichern. Eine andere Bitzelle der nichtflüchtigen Differentialspeicher-Bitzelle umfasst einen zweiten Transistor und eine zweite nichtflüchtige Struktur, die so gesteuert werden, dass sie Daten eines zweiten Wertes speichern, wobei der erste Wert ein Kehrwert des zweiten Wertes ist. Die erste und die zweite flüchtige Struktur bestehen aus ferroelektrischem Material mit niedriger Spannung (z. B. Perowskit, hexagonales Ferroelektrikum oder falsches Ferroelektrikum), das seinen Zustand durch eine kleine Spannungsänderung (z. B. 100 mV) ändern kann.
  • In einigen Ausführungsformen umfasst jede der ersten und zweiten nichtflüchtigen Strukturen: eine erste Schicht mit einem ersten brechenden Intermetall, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt. Beispiele für ein erstes brechendes Zwischenmetall sind: Ti-Al wie Ti3Al, TiAl, TiAl3; Ni-Al wie Ni3Al, NiA13, NiAl; Ni-Ti, Ni-Ga, Ni2MnGa; FeGa, Fe3Ga; Boride, Carbide oder Nitride. In einigen Ausführungsformen ist das brechende Zwischenmetall Teil einer Sperrschicht, die ein Supergitter aus einem ersten Material und einem zweiten Material ist, wobei das erste Material Ti und A1 (z. B. TiAl) und das zweite Material Ta, W und Co (z. B. Schichten aus Ta, W und Co zusammen) enthält. In verschiedenen Ausführungsformen sind die Gitterparameter der Sperrschicht an die Gitterparameter der leitenden Oxide und/oder des FE-Materials angepasst. In einigen Ausführungsformen umfassen die ersten und zweiten nichtflüchtigen Strukturen eine zweite Schicht, die ein erstes leitfähiges Oxid enthält, wobei die zweite Schicht an die erste Schicht angrenzt. Die erste und die zweite nichtflüchtige Struktur umfassen eine dritte Schicht, die ein FE-Material umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt.
  • Das FE-Material kann ein beliebiges geeignetes Niederspannungs-FE-Material sein, das es ermöglicht, seinen Zustand durch eine niedrige Spannung (z. B. 100 mV) zu ändern. In einigen Ausführungsformen umfasst das FE-Material ein Perowskit des Typs ABO3, wobei „A“ und „B“ zwei Kationen unterschiedlicher Größe sind und „O“ Sauerstoff ist, der ein Anion darstellt, das an beide Kationen bindet. Im Allgemeinen ist die Größe der Atome von A größer als die der Atome von B. In einigen Ausführungsformen kann das Perowskit dotiert sein (z. B. mit La oder Lanthaniden). In verschiedenen Ausführungsformen, wenn das FE-Material ein Perowskit ist, sind die leitfähigen Oxide vom Typ AA'BB'O3. A' ist ein Dotiermittel für den Atomplatz A, es kann ein Element aus der Reihe der Lanthaniden sein. B' ist ein Dotierungsmittel für den Atomplatz B, es kann ein Element aus der Reihe der Übergangsmetalle sein, insbesondere Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn. A' kann die gleiche Wertigkeit wie A haben, mit einer anderen ferroelektrischen Polarisierbarkeit.
  • In einigen Ausführungsformen umfasst das FE-Material hexagonale Ferroelektrika des Typs h-RMnO3, wobei R ein Seltenerdelement ist, nämlich Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb) und Yttrium (Y). Die ferroelektrische Phase ist gekennzeichnet durch ein Ausbeulen der geschichteten MnO5-Polyeder, begleitet von Verschiebungen der Y-Ionen, die zu einer elektrischen Nettopolarisation führen. In verschiedenen Ausführungsformen, wenn das FE-Material hexagonale Ferroelektrika umfasst, sind die leitfähigen Oxide vom Typ A2O3 (z. B. In2O3, Fe2O3) und ABO3, wobei A ein seltenes Element ist.
  • In einigen Ausführungsformen umfasst das FE-Material ein unechtes FE-Material. Ein unzulässiges Ferroelektrikum ist ein Ferroelektrikum, bei dem der primäre Ordnungsparameter ein Ordnungsmechanismus ist, wie z. B. eine Verformung oder ein Knicken der atomaren Ordnung. Beispiele für unzulässige FE-Materialien sind die LuFeO3-Materialien oder das Supergitter der ferroelektrischen und paraelektrischen Materialien PbTiO3 (PTO) und SnTiO3 (STO) bzw. LaAlO3 (LAO) und STO. Zum Beispiel ein Supergitter aus [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt. Obwohl verschiedene Ausführungsformen hier mit Bezug auf ferroelektrisches Material zur Speicherung des Ladungszustands beschrieben werden, sind die Ausführungsformen auch für paraelektrisches Material anwendbar. Zum Beispiel kann der Säulenkondensator verschiedener Ausführungsformen unter Verwendung von paraelektrischem Material anstelle von ferroelektrischem Material gebildet werden.
  • In einigen Ausführungsformen umfassen die erste und die zweite nichtflüchtige Struktur eine vierte Schicht, die ein zweites leitendes Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt. Die erste und die zweite nichtflüchtige Struktur umfassen eine fünfte Schicht, die ein zweites brechendes Intermetall umfasst, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt. In einigen Ausführungsformen umfassen die erste und die zweite nichtflüchtige Struktur eine sechste Schicht, die an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt. Die ersten und zweiten nichtflüchtigen Strukturen umfassen auch eine siebte Schicht, die an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt, wobei die sechste und die siebte Schicht ein Seitenwandsperrmaterial (z. B. Ti-Al-O, Al2O3 oder MgO) umfassen. Das Material der Seitenwandbarriere ist ein isolierendes Material.
  • Die verschiedenen Ausführungsformen haben zahlreiche technische Auswirkungen. Zum Beispiel kompensiert die differenzielle FE-Speicher-Bitzelle die inhärente Asymmetrie des FE-Materials. Im Laufe der Betriebszeit kommt es bei FE-Speicherzellen zu einer Asymmetrie der Schaltspannungen für positive und negative Polarität. Dies ist auf die räumliche Wanderung der Atome von/zur Elektrode des FE zurückzuführen, wenn die Population von 1en und 0en unausgeglichen ist. Indem die erste und die zweite kapazitive FE-Struktur so betrieben werden, dass die in der ersten kapazitiven FE-Struktur gespeicherten Daten das Komplement der in der zweiten kapazitiven FE-Struktur gespeicherten Daten sind, wird die Asymmetrie in den FE-Zellen ausgeglichen. Die differentielle FE-Speicher-Bitzelle ergibt ein kompaktes Layout für die Realisierung von Speichern mit hoher Dichte. Die differentielle FE-Speicher-Bitzelle mit kompensierter FE-Asymmetrie ermöglicht eine hochintegrierte Verarbeitung künstlicher Intelligenz (KI) bei geringem Stromverbrauch. Weitere technische Effekte werden aus den verschiedenen Ausführungsformen und Figuren ersichtlich.
  • In der folgenden Beschreibung werden zahlreiche Details erörtert, um eine gründlichere Erläuterung der Ausführungsformen der vorliegenden Offenbarung zu geben. Einem Fachmann wird jedoch klar sein, dass Ausführungsformen der vorliegenden Offenbarung auch ohne diese spezifischen Details praktiziert werden können. In anderen Fällen werden bekannte Strukturen und Vorrichtungen in Form von Blockdiagrammen und nicht im Detail dargestellt, um zu vermeiden, dass Ausführungsformen der vorliegenden Offenbarung unklar werden.
  • Man beachte, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale durch Linien dargestellt werden. Einige Linien können dicker sein, um mehrere Signalpfade anzuzeigen, und/oder Pfeile an einem oder mehreren Enden haben, um die primäre Informationsflussrichtung anzuzeigen. Solche Angaben sind nicht als einschränkend zu verstehen. Vielmehr werden die Linien in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen verwendet, um das Verständnis einer Schaltung oder einer logischen Einheit zu erleichtern. Jedes dargestellte Signal kann, je nach den Erfordernissen oder Vorlieben des Entwurfs, ein oder mehrere Signale umfassen, die sich in beide Richtungen bewegen können, und kann mit jeder geeigneten Art von Signalschema implementiert werden.
  • Der Begriff „Vorrichtung“ kann sich im Allgemeinen auf einen Apparat beziehen, je nach dem Kontext, in dem dieser Begriff verwendet wird. So kann sich eine Vorrichtung beispielsweise auf einen Stapel von Schichten oder Strukturen, eine einzelne Struktur oder Schicht, eine Verbindung verschiedener Strukturen mit aktiven und/oder passiven Elementen usw. beziehen. Im Allgemeinen handelt es sich bei einer Vorrichtung um eine dreidimensionale Struktur mit einer Ebene in x-y-Richtung und einer Höhe in z-Richtung eines kartesischen x-y-z-Koordinatensystems. Die Ebene der Vorrichtung kann auch die Ebene eines Geräts sein, das die Vorrichtung umfasst.
  • In der gesamten Beschreibung und in den Ansprüchen bedeutet der Begriff „verbunden“ eine direkte Verbindung, wie z. B. eine elektrische, mechanische oder magnetische Verbindung zwischen den Dingen, die verbunden sind, ohne irgendwelche Zwischeneinrichtungen.
  • Der Begriff „gekoppelt“ bedeutet eine direkte oder indirekte Verbindung, z. B. eine direkte elektrische, mechanische oder magnetische Verbindung zwischen den Dingen, die verbunden sind, oder eine indirekte Verbindung über eine oder mehrere passive oder aktive Zwischeneinrichtungen.
  • Der Begriff „benachbart“ bezieht sich hier im Allgemeinen auf die Position einer Sache, die sich neben einer anderen Sache befindet (z. B. unmittelbar neben oder nahe bei einer oder mehreren anderen Sachen) oder an eine andere Sache angrenzt (z. B. an sie angrenzt).
  • Der Begriff „Schaltkreis“ oder „Modul“ kann sich auf eine oder mehrere passive und/oder aktive Komponenten beziehen, die so angeordnet sind, dass sie miteinander zusammenwirken, um eine gewünschte Funktion zu erfüllen.
  • Der Begriff „Signal“ kann sich auf mindestens ein Stromsignal, Spannungssignal, magnetisches Signal oder Daten-/Taktsignal beziehen. Die Bedeutung von „ein“, „ein“ und „die“ schließt Pluralbezüge ein. Die Bedeutung von „in“ schließt „in“ und „ein“ ein.
  • Der Begriff „Skalierung“ bezieht sich im Allgemeinen auf die Umwandlung eines Entwurfs (Schaltplan und Layout) von einer Prozesstechnologie in eine andere Prozesstechnologie und die anschließende Verkleinerung der Layoutfläche. Der Begriff „Skalierung“ bezieht sich im Allgemeinen auch auf die Verkleinerung des Layouts und der Bauelemente innerhalb desselben Technologieknotens. Der Begriff „Skalierung“ kann sich auch auf die Anpassung (z. B. Verlangsamung oder Beschleunigung - d. h. Verkleinerung bzw. Vergrößerung) einer Signalfrequenz in Bezug auf einen anderen Parameter, z. B. den Stromversorgungspegel, beziehen.
  • Die Begriffe „im Wesentlichen“, „nahe“, „ungefähr“, „nahe“ und „ungefähr“ beziehen sich im Allgemeinen auf eine Abweichung von +/- 10 % von einem Zielwert. So bedeuten beispielsweise die Begriffe „im Wesentlichen gleich“, „annähernd gleich“ und „ungefähr gleich“, sofern im expliziten Kontext ihrer Verwendung nichts anderes angegeben ist, dass zwischen den so beschriebenen Dingen nicht mehr als eine zufällige Abweichung besteht. In der Praxis beträgt eine solche Abweichung in der Regel nicht mehr als +/-10 % eines vorgegebenen Zielwertes.
  • Sofern nicht anders angegeben, bedeutet die Verwendung der Ordnungsadjektive „erster“, „zweiter“, „dritter“ usw. zur Beschreibung eines gemeinsamen Gegenstands lediglich, dass verschiedene Instanzen gleichartiger Gegenstände gemeint sind, und soll nicht implizieren, dass die so beschriebenen Gegenstände in einer bestimmten Reihenfolge stehen müssen, sei es zeitlich, räumlich, in der Rangfolge oder in sonstiger Weise.
  • Für die Zwecke der vorliegenden Offenbarung bedeuten die Ausdrücke „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet die Formulierung „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
  • Die Begriffe „links“, „rechts“, „vorne“, „hinten“, „oben“, „unten“, „über“, „unter“ und ähnliche Begriffe in der Beschreibung und in den Ansprüchen werden zu beschreibenden Zwecken verwendet und nicht notwendigerweise zur Beschreibung von permanenten relativen Positionen. Die Begriffe „über“, „unter“, „Vorderseite“, „Rückseite“, „oben“, „unten“, „über“, „unter“ und „auf“, wie sie hier verwendet werden, beziehen sich beispielsweise auf eine relative Position einer Komponente, einer Struktur oder eines Materials in Bezug auf andere Komponenten, Strukturen oder Materialien innerhalb einer Vorrichtung, wenn solche physikalischen Beziehungen bemerkenswert sind. Diese Begriffe werden hier nur zu beschreibenden Zwecken und vorwiegend im Zusammenhang mit der z-Achse einer Vorrichtung verwendet und können sich daher auf die Ausrichtung einer Vorrichtung beziehen. Daher kann ein erstes Material, das sich im Kontext einer der hier dargestellten Abbildungen „über“ einem zweiten Material befindet, auch „unter“ dem zweiten Material liegen, wenn das Gerät im Kontext der dargestellten Abbildung verkehrt herum ausgerichtet ist. Im Zusammenhang mit Materialien kann ein Material, das über oder unter einem anderen angeordnet ist, in direktem Kontakt stehen oder ein oder mehrere dazwischen liegende Materialien haben. Außerdem kann ein Material, das zwischen zwei Materialien angeordnet ist, direkt mit den beiden Schichten in Kontakt stehen oder eine oder mehrere Zwischenschichten aufweisen. Im Gegensatz dazu steht ein erstes Material „auf“ einem zweiten Material in direktem Kontakt mit diesem zweiten Material. Ähnliche Unterscheidungen sind im Zusammenhang mit Bauteilgruppen zu treffen.
  • Der Begriff „zwischen“ kann im Zusammenhang mit der z-Achse, x-Achse oder y-Achse einer Vorrichtung verwendet werden. Ein Material, das sich zwischen zwei anderen Materialien befindet, kann mit einem oder beiden dieser Materialien in Kontakt sein, oder es kann von den beiden anderen Materialien durch ein oder mehrere dazwischen liegende Materialien getrennt sein. Ein Material, das sich „zwischen“ zwei anderen Materialien befindet, kann also mit einem der beiden anderen Materialien in Kontakt stehen oder durch ein dazwischenliegendes Material mit den beiden anderen Materialien verbunden sein. Eine Vorrichtung, die sich zwischen zwei anderen Vorrichtungen befindet, kann direkt mit einer oder beiden dieser Vorrichtungen verbunden sein, oder sie kann von den beiden anderen Vorrichtungen durch eine oder mehrere dazwischenliegende Vorrichtungen getrennt sein.
  • Hier können mehrere Schichten aus Nicht-Silizium-Halbleitermaterial innerhalb einer einzigen Rippenstruktur gestapelt werden. Die mehrfachen Nicht-Silizium-Halbleiterschichten können eine oder mehrere „P-Typ“-Schichten enthalten, die für P-Typ-Transistoren geeignet sind (z. B. eine höhere Lochbeweglichkeit als Silizium bieten). Die Mehrfachschichten aus Nicht-Silizium-Halbleitermaterial können ferner eine oder mehrere „N-Typ“-Schichten enthalten, die für N-Typ-Transistoren geeignet sind (z. B. eine höhere Elektronenbeweglichkeit als Silizium bieten). Die mehrfachen Nicht-Silizium-Halbleitermaterialschichten können außerdem eine oder mehrere Zwischenschichten enthalten, die die N-Typ- von den P-Typ-Schichten trennen. Die Zwischenschichten können zumindest teilweise geopfert werden, um beispielsweise zu ermöglichen, dass ein oder mehrere Gate-, Source- oder Drain-Schichten einen Kanalbereich eines oder mehrerer N-Typ- und P-Typ-Transistoren vollständig umhüllen. Die mehreren Schichten aus Nicht-Silizium-Halbleitermaterial können zumindest teilweise mit selbstausrichtenden Techniken hergestellt werden, so dass ein gestapeltes CMOS-Bauelement sowohl einen hochbeweglichen N-Typ- als auch einen P-Typ-Transistor mit der Grundfläche eines einzelnen FET (Feldeffekttransistor) enthalten kann.
  • Hier bezieht sich der Begriff „Backend“ im Allgemeinen auf einen Abschnitt eines Chips, der dem „Frontend“ gegenüberliegt und in dem ein IC-Gehäuse (integrierter Schaltkreis) mit IC-Die-Bumps verbunden ist. So werden z. B. hochrangige Metallschichten (z. B. Metallschicht 6 und darüber in einem Zehn-Metall-Stapel) und entsprechende Durchkontaktierungen, die sich näher an einem Chipgehäuse befinden, als Teil des Backends des Chips betrachtet. Umgekehrt bezieht sich der Begriff „Frontend“ im Allgemeinen auf einen Abschnitt des Chips, der den aktiven Bereich (z. B. den Bereich, in dem die Transistoren hergestellt werden) und die Metallschichten auf niedriger Ebene und die entsprechenden Durchkontaktierungen, die sich näher am aktiven Bereich befinden (z. B. Metallschicht 5 und darunter in einem Zehn-Metall-Stapelchip), umfasst.
  • Es wird darauf hingewiesen, dass die Elemente der Figuren, die dieselben Referenznummern (oder Namen) wie die Elemente einer anderen Figur haben, in jeder ähnlichen Weise wie beschrieben arbeiten oder funktionieren können, aber nicht darauf beschränkt sind.
  • 1A zeigt eine Vorrichtung 100 mit einem Speicher 101 und einer entsprechenden Logik 102 und 103, wobei der Speicher gemäß einigen Ausführungsformen differenzielle FE-Speicher-Bitzellen umfasst. Die Logik 102 umfasst Adressdecoder zur Auswahl einer Reihe von Bitzellen und/oder einer bestimmten Bitzelle aus einem MxN-Array, wobei M und N ganze Zahlen mit gleichen oder unterschiedlichen Werten sind. Logik 103 umfasst Leseverstärker zum Lesen der Werte aus der ausgewählten Bitzelle, während Schreibtreiber verwendet werden, um einen bestimmten Wert in eine ausgewählte Differenz-Bitzelle zu schreiben. Hier ist eine schematische Darstellung der Differenz-Bitzelle 1010,0 zu sehen. Die gleichen Ausführungen gelten für andere Bitzellen des MxN-Arrays.
  • In einigen Ausführungsformen umfasst die Differenz-Bitzelle 1010,0 eine Wortleitung (WL), eine Plattenleitung (PL), eine Bitleitung (BL), eine komplementäre Bitleitung (BLB) und zwei Halb-Bitzellen 1010,0_A und 1010,0 B . In einigen Ausführungsformen umfasst die erste Halb-Bitzelle 1010,0_A einen n-Typ-Transistor MN1 und eine kapazitive FE-Struktur Cfe1. In einigen Ausführungsformen umfasst die zweite Halb-Bitzelle 1010,0 Beinen n-Typ-Transistor MN2 und eine kapazitive FE-Struktur Cfe2. Die Gates der Transistoren MN1 und MN2 teilen sich eine gemeinsame WL. In verschiedenen Ausführungsformen ist ein Anschluss der ersten und zweiten kapazitiven FE-Struktur (Cfe1 und Cf2) mit einem gemeinsamen PL gekoppelt. Der zweite Anschluss der ersten und zweiten kapazitiven FE-Strukturen (Cfe1 und Cf2) ist mit den Source- oder Drain-Anschlüssen der jeweiligen Transistoren gekoppelt.
  • So ist beispielsweise der zweite Anschluss von Cfe1 mit dem Drain- oder Source-Anschluss des Transistors MN1 verbunden, während der zweite Anschluss von Cfe2 mit dem Drain- oder Source-Anschluss des Transistors MN2 verbunden ist. In verschiedenen Ausführungsformen ist BL mit dem Source- oder Drain-Anschluss des ersten Transistors MN1 der ersten Halbzelle 1010,0_A verbunden, während BLB mit dem Source- oder Drain-Anschluss des zweiten Transistors MN2 der ersten Halbzelle 1010,0 B verbunden ist. In einigen Ausführungsformen ist ein erster BL-Kondensator CB11 mit dem Source- oder Drain-Anschluss des ersten Transistors MN1 und mit einem Referenzknoten (z. B. Masse) gekoppelt, während ein zweiter BL-Kondensator CB12 mit dem Source- oder Drain-Anschluss des zweiten Transistors MN2 und mit dem Referenzknoten gekoppelt ist, so dass der FE-Kondensator nicht mit demselben Source- oder Drain-Anschluss gekoppelt ist.
  • In verschiedenen Ausführungsformen sind die Halb-Bitzellen 1010,0_A und 1010,0 B aufgrund ihrer räumlichen Nähe zueinander selbstreferenzierte Zellen. Beispielsweise sind die statischen räumlichen Prozessvariationen für Cfe1 und Cfe2 der Halb-Bitzellen 1010,0_A bzw. 1010,0 B Gleichtakt. Hier erzeugen BL und BLB Abtastsignale mit entgegengesetzter Polarität. Bei der ersten Verwendung der Differenzspeicher-Bitzelle wird davon ausgegangen, dass die kritischen Spannungen an den FE-Kondensatoren Cfe1 und Cfe2 der folgenden Reihenfolge entsprechen: +VFe1, +VFe2, - VFe1, -VFe2 kritische Schaltspannungen, wobei +VFe1 =+VFe2, -Vfe1=-vfe2 beim ersten Betrieb des Speichers. Wenn der Betrieb des Speichers zu den symmetrischen Schaltspannungen +VFe1+DF1, - VFe1+DF1, +VFe2+DF1, -VFe2+DF1 führt, ist die Gesamtschaltspannung der halben Bit-Zellen 1010,0_A und 1010,0 B , bleibt (+VFe1+DF1)-( -VFe2+DF1)= VFe1+VFe2, was eine Selbstkompensation der Asymmetrie ermöglicht, wobei DF1 der Offset aufgrund der Asymmetrie ist. Dieser Offset wird zur Hysterese des Verhaltens des FE-Materials addiert.
  • 1B zeigt das Zeitdiagramm 200 für das Schreiben einer logischen 1 und einer logischen 0 in die differentielle Bit-Zelle gemäß einigen Ausführungsformen. Um Daten in die Differenz-Bitzelle zu schreiben, erzeugen BL, PL und BLB eine Signalsequenz, um eine entgegengesetzte Polarität in die Halb-Bitzellen 1010,0_A und 1010,0_B zu schreiben. Wenn zum Beispiel eine logische 1 in die Halb-Bitzellen 101 0,0_A geschrieben wird, wird eine logische 0 in die Halb-Bitzellen 1010,0_B geschrieben, wie im Zeitdiagramm 200 dargestellt. Das Signalschema für die Abfrage der Daten in der Differenz-Bitzelle ähnelt einem Abfrageschema für einen SRAM (statischer Direktzugriffsspeicher). Während die verschiedenen Ausführungsformen unter Verwendung von n-Typ-Transistoren dargestellt sind, kann die differentielle Bit-Zelle auch mit p-Typ-Transistoren implementiert werden.
  • 2A zeigt die 3D-Ansicht 2200 einer halben Bit-Zelle des Differential-FE-Speicher-Bit-Cells mit einem planaren Transistor gemäß einigen Ausführungsformen. Die Speicher-Bitzelle umfasst einen planaren Transistor MN mit Substrat 201, Source 202, Drain 203, Kanalbereich 204, Gate mit Gate-Dielektrikum 205, Gate-Abstandshaltern 206a und 206b, Gate-Metall 207, Source-Kontakt 208a und Drain-Kontakt 208b.
  • Das Substrat 201 besteht aus einem geeigneten Halbleitermaterial, wie z. B. einkristallinem Silizium, polykristallinem Silizium und Silizium auf Isolator (SOI). In einer Ausführungsform umfasst das Substrat 201 andere Halbleitermaterialien wie: Si, Ge, SiGe oder eine geeignete Gruppe III-V- oder Gruppe III-N-Verbindung. Das Substrat 201 kann auch Halbleitermaterialien, Metalle, Dotierstoffe und andere Materialien enthalten, die üblicherweise in Halbleitersubstraten vorkommen.
  • In einigen Ausführungsformen werden der Source-Bereich 202 und der Drain-Bereich 203 innerhalb des Substrats 201 angrenzend an den Gate-Stapel des Transistors gebildet. Der Source-Bereich 202 und der Drain-Bereich 203 werden im Allgemeinen entweder durch einen Ätz-/Abscheidungsprozess oder einen Implantations-/Diffusionsprozess gebildet.
  • Beim Ätz-/Abscheidungsprozess kann das Substrat 201 zunächst geätzt werden, um Vertiefungen an den Stellen des Source-Bereichs 202 und des Drain-Bereichs 203 zu bilden. Anschließend kann ein epitaktischer Abscheidungsprozess durchgeführt werden, um die Vertiefungen mit Material zu füllen, das zur Herstellung des Source-Bereichs 202 und des Drain-Bereichs 203 verwendet wird. Beim Implantations-/Diffusionsverfahren können Dotierstoffe wie Bor, Aluminium, Antimon, Phosphor oder Arsen durch Ionenimplantation in das Substrat eingebracht werden, um den Source-Bereich 202 und den Drain-Bereich 203 zu bilden. Auf den Ionenimplantationsprozess folgt in der Regel ein Ausglühprozess, der die Dotierstoffe aktiviert und sie dazu bringt, weiter in das Substrat 201 zu diffundieren.
  • In einigen Ausführungsformen werden eine oder mehrere Schichten aus Metall und/oder Metalllegierungen verwendet, um den Source-Bereich 202 und den Drain-Bereich 203 zu bilden. In einigen Ausführungsformen werden der Source-Bereich 202 und der Drain-Bereich 203 unter Verwendung eines oder mehrerer alternativer Halbleitermaterialien wie Germanium oder einer geeigneten Gruppe III-V-Verbindung hergestellt. In einigen Ausführungsformen werden der Source-Bereich 202 und der Drain-Bereich 203 unter Verwendung einer Siliziumlegierung wie Siliziumgermanium oder Siliziumkarbid hergestellt. In einigen Ausführungsformen wird die epitaktisch abgeschiedene Siliziumlegierung in-situ mit Dotierstoffen wie Bor, Arsen oder Phosphor dotiert.
  • Das Halbleitermaterial für den Kanalbereich 204 kann gemäß einigen Ausführungsformen aus demselben Material bestehen wie das Substrat 201. In einigen Ausführungsformen enthält der Kanalbereich 204 eines der folgenden Materialien: Si, SiGe, Ge, und GaAs.
  • Die dielektrische Gate-Schicht 205 kann eine Schicht oder einen Stapel von Schichten umfassen. Die eine oder mehrere Schichten können ein High-k-Dielektrikum, Siliziumoxid und/oder Siliziumdioxid (SiO2) enthalten. Das High-k-dielektrische Material kann Elemente wie Zink, Niob, Scandium, mageres Yttrium, Hafnium, Silizium, Strontium, Sauerstoff, Barium, Titan, Zirkonium, Tantal, Aluminium und Lanthan enthalten. Beispiele für High-k-Materialien, die in der dielektrischen Gate-Schicht verwendet werden können, sind: Blei-Zink-Niobat, Hafniumoxid, Blei-Scandium-Tantaloxid, Hafnium-Siliziumoxid, Yttriumoxid, Aluminiumoxid, Lanthanoxid, Barium-Strontium-Titanoxid, Lanthan-Aluminiumoxid, Titanoxid, Zirkoniumoxid, Tantaloxid und Zirkonium-Siliziumoxid. In einigen Ausführungsformen wird bei Verwendung eines High-k-Materials die dielektrische Gate-Schicht 205 geglüht, um ihre Qualität zu verbessern.
  • In einigen Ausführungsformen wird ein Paar von Abstandsschichten (Seitenwandabstandshalter) 206a/b auf gegenüberliegenden Seiten des Gatestapels gebildet, die den Gatestapel umklammern. Das Paar von Abstandsschichten 206a/b wird aus einem Material wie Siliziumoxynitrid, Siliziumnitrid, mit Kohlenstoff dotiertem Siliziumnitrid oder Siliziumkarbid gebildet. Verfahren zur Bildung von Seitenwandabstandshaltern sind in der Technik bekannt und umfassen im Allgemeinen Abscheidungs- und Ätzvorgänge. In einigen Ausführungsformen kann eine Vielzahl von Abstandshalterpaaren verwendet werden. So können beispielsweise zwei, drei oder vier Paare von Seitenwandabstandshaltern auf gegenüberliegenden Seiten des Gatestapels gebildet werden.
  • Die Gate-Metallschicht 207 kann mindestens ein P-Typ-Arbeitsfunktionsmetall oder ein N-Typ-Arbeitsfunktionsmetall umfassen, je nachdem, ob der Transistor ein P-Typ- oder ein N-Typ-Transistor sein soll. Die Gate-Metallschicht 207 kann aus einem Stapel von zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und mindestens eine Metallschicht eine leitende Füllschicht ist.
  • Für einen n-Typ-Transistor können folgende Metalle für die Gate-Metallschicht 207 verwendet werden: Aluminiumkarbid, Tantalkarbid, Zirkoniumkarbid und Hafniumkarbid. In einigen Ausführungsformen gehören zu den Metallen für die Gate-Metallschicht 207 für n-Typ-Transistoren: Aluminium, Hafnium, Zirkonium, Titan, Tantal und deren Legierungen. Eine n-Typ-Metallschicht ermöglicht die Bildung einer n-Typ-Gate-Metallschicht 207 mit einer Austrittsarbeit, die zwischen etwa 3,9 eV und etwa 4,2 eV liegt. In einigen Ausführungsformen umfasst das Metall der Schicht 207 eines der folgenden Metalle: TiN, TiSiN, TaN, Cu, Al, Au, W, TiSiN oder Co. In einigen Ausführungsformen umfasst das Metall der Schicht 107 eines oder mehrere von: Ti, N, Si, Ta, Cu, Al, Au, W oder Co.
  • Für einen p-Typ-Transistor werden als Gate-Metallschicht 207 unter anderem Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide verwendet. Ein Beispiel für ein leitfähiges Oxid ist Rutheniumoxid. Eine p-Typ-Metallschicht ermöglicht die Bildung einer p-Typ-Gate-Metallschicht 207 mit einer Austrittsarbeit, die zwischen etwa 4,9 eV und etwa 5,2 eV liegt.
  • Der Drain-Kontakt 208b ist mit dem Via 209 verbunden, das wiederum mit der Metallschicht 110 verbunden ist. Die Metallschicht 210 ist die Bit-Leitung, die sich entlang der x-Achse erstreckt. Der Source-Kontakt 208a ist mit dem Durchgang 209b verbunden. Für die Drain- und Source-Kontakte 208a/n und das Via 209a/b kann jedes geeignete Material verwendet werden. Beispielsweise kann eines oder mehrere der Materialien Ti, N, Si, Ta, Cu, Al, Au, W oder Co für die Drain- und Source-Kontakte 208a/n und das Via 209a/b verwendet werden. Via 209b ist mit dem FE-Kondensator Cfe1 gekoppelt, der brechendes Intermetall 211a/b als Barrierematerial, leitende Oxide 212a/bb und FE-Material 213 umfasst.
  • Das brechende Zwischenmetall 211a/b erhält die FE-Eigenschaften des FE-Kondensators Cfe1 aufrecht. Fehlt das brechende Zwischenmetall 211a/b, kann das ferroelektrische Material oder das paraelektrische Material 213 des Kondensators seine Wirkung verlieren. In einigen Ausführungsformen besteht das brechende Zwischenmetall 211a/b aus Ti und Al (z. B. aus einer TiAl-Verbindung). In einigen Ausführungsformen umfasst das brechende intermetallische Material 211a/b eines oder mehrere der Elemente Ta, W und/oder Co.
  • Beispielsweise umfasst das brechende Zwischenmetall 211a/b ein Gitter aus Ta, W und Co. In einigen Ausführungsformen umfasst das brechende intermetallische 211a/b eines der folgenden Elemente: Ti-Al wie Ti3Al, TiAl, TiAl3; Ni-Al wie Ni3Al, NiA13, NiAl; Ni-Ti, Ni-Ga, Ni2MnGa; FeGa, Fe3Ga; Boride, Carbide oder Nitride. In einigen Ausführungsformen umfasst das TiAl-Material Ti-(45-48)Al-(1-10)M (in X-Spurenprozent), wobei M mindestens ein Element aus der Gruppe V, Cr, Mn, Nb, Ta, W und Mo ist, und mit Spurenmengen von 0,1-5 % an Si, B und/oder Mg. In einigen Ausführungsformen ist TiAl eine einphasige Legierung γ(TiAl). In einigen Ausführungsformen ist TiAl eine zweiphasige Legierung γ(TiAl) + α2(Ti3Al). Einphasige γ-Legierungen enthalten dritte Legierungselemente wie Nb oder Ta, die die Festigkeit erhöhen und die Oxidationsbeständigkeit zusätzlich verbessern. Die Rolle der dritten Legierungselemente in den Zweiphasenlegierungen besteht darin, die Duktilität (V, Cr, Mn), die Oxidationsbeständigkeit (Nb, Ta) oder kombinierte Eigenschaften zu erhöhen. Zusätze wie Si, B und Mg können andere Eigenschaften deutlich verbessern. Die Barriereschicht 211a ist mit der Plattenleitung oder Powerline (PL) 215 verbunden.
  • In verschiedenen Ausführungsformen erstreckt sich der PL 215 entlang der x-Richtung und parallel zum BL 110. Dadurch, dass die BL und die PL parallel zueinander verlaufen, wird die Dichte des Speichers weiter verbessert, da der Speicher-Bitzellen-Footprint im Vergleich zu dem Fall, dass BL und PL orthogonal zueinander sind, reduziert wird. Das Gate-Metall 207 ist mit einem Gate-Kontakt 216 verbunden, der wiederum mit einer Metallleitung 217 verbunden ist. Die Metallleitung 217 wird als Wortleitung (WL) verwendet. In einigen Ausführungsformen erstreckt sich WL 217 orthogonal zu BL 110 und PL 115. In einigen Ausführungsformen ist WL 217 auch parallel zu BL 210 und PL 215. Jedes geeignete Metall kann für BL 210, PL 215 und WL 217 verwendet werden. So können beispielsweise Al, Cu, Co, Au oder Ag für BL 210, PL 215 und WL 217 verwendet werden.
  • In einigen Ausführungsformen ist das FE-Material 213 ein Perowskit, das eines oder mehrere der folgenden Elemente enthält: La, Sr, Co, Sr, Ru, Y, Ba, Cu, Bi, Ca, und Ni. Zum Beispiel metallische Perowskite wie: (La,Sr)CoO3, SrRuO3, (La,Sr)MnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, LaNiO3 usw. können für FE-Material 213 verwendet werden. Perowskite können in geeigneter Weise dotiert werden, um eine spontane Verzerrung in einem Bereich von 0,3 bis 2 % zu erreichen. Bei chemisch substituiertem Bleititanat, z. B. Zr in der Ti-Stelle, La, Nb in der Ti-Stelle, ist die Konzentration dieser Substitute so, dass die spontane Verzerrung im Bereich von 0,3-2 % liegt. Bei chemisch substituierten BiFeO3-, BrCrO3- und BuCoO3-Materialien kann die spontane Verzerrung durch La- oder Ratenerde-Substitution in der Bi-Stelle eingestellt werden.
  • Wenn metallische Perowskite für das FE-Material 213 verwendet werden, können die leitfähigen Oxide 112a/b eines oder mehrere der folgenden Elemente enthalten: IrO2, RuO2, PdO2, OsO2 oder ReO3. In einigen Ausführungsformen ist das Perowskit mit La oder Lanthaniden dotiert. In einigen Ausführungsformen werden als leitfähige Oxide 212a/b dünne Schichten (z. B. etwa 10 nm) von Perowskit-Template-Leitern wie SrRuO3 verwendet, die auf IrO2, RuO2, PdO2 oder PtO2 aufgetragen sind und eine Nicht-Perowskit-Struktur, aber eine höhere Leitfähigkeit aufweisen, um einen Keim oder ein Template bzw. eine Schablone für das Wachstum von reinem ferroelektrischem Perowskit bei niedrigen Temperaturen bereitzustellen.
  • In einigen Ausführungsformen umfasst das FE-Material 213 hexagonale Ferroelektrika des Typs AMnO3. Wenn FE-Material 213 hexagonale Ferroelektrika umfasst, sind die leitfähigen Oxide in verschiedenen Ausführungsformen vom Typ ABO3, wobei A ein Seltenerdmetall ist. Beispiele für hexagonale Metalle, die als leitende Oxide 212a/b verwendet werden, sind eines oder mehrere der folgenden: PtCoO2, PdCoO2 und andere hexagonale Metalloxide mit Delafossitstruktur wie Al-dotiertes ZnO.
  • In einigen Ausführungsformen umfasst das FE-Material 213 ein ungeeignetes FE-Material. Beispiele für ungeeignetes FE-Material sind die LuFeO3-Materialklasse oder ein Übergitter aus den ferroelektrischen und paraelektrischen Materialien PbTiO3 (PTO) und SnTiO3 (STO) bzw. LaAlO3 (LAO) und STO. Zum Beispiel ein Supergitter aus [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt. Weitere Beispiele für leitfähige Oxide sind Spinelle wie Fe3O4, LiV2O4 und kubische Metalloxide wie ITO (Indiumzinnoxid) und Sn-dotiertes In2O3. In einigen Ausführungsformen ist BL 210 breit und hoch genug, um eine mit Cbl1 vergleichbare parasitäre Kapazität zu bieten. In verschiedenen Ausführungsformen wird entlang der Seiten der FE-Kondensatorstruktur ein Seitenwand-Sperrschichtmaterial 221a/b (z. B. Ti-Al-O, Al2O3 oder MgO) gebildet. Das Seitenwandsperrmaterial ist ein isolierendes Material (z. B. ein nichtleitendes Material).
  • Obwohl verschiedene Ausführungsformen hier mit Bezug auf ferroelektrisches Material zur Speicherung des Ladungszustands beschrieben werden, sind die Ausführungsformen auch für paraelektrisches Material anwendbar. Zum Beispiel kann das Material 213 verschiedener Ausführungsformen unter Verwendung von paraelektrischem Material anstelle von ferroelektrischem Material gebildet werden.
  • 2B zeigt eine Querschnittsansicht 2200 der halben Bit-Zelle der differentiellen FE-Speicher-Bit-Zelle von 2B, gemäß einigen Ausführungsformen.
  • 2C zeigt eine Querschnittsansicht 2300 der differentiellen FE-Speicher-Bitzelle aus 1, bei der die kapazitive FE-Struktur gemäß einigen Ausführungsformen oberhalb der Bitleitung angeordnet ist. Bei dieser Ausführungsform kann der Raum zwischen BL und PL für die Bildung der FE-Kondensatorstruktur genutzt werden.
  • 2D zeigt die Querschnittsansicht 2400 der differentiellen FE-Speicher-Bitzelle aus 1 gemäß einigen Ausführungsformen. In einigen Ausführungsformen sind die beiden Bit-Halbzellen 1010,0_A und 1010,0_B spiegelbildlich zueinander, um eine Anpassung der Geräteeigenschaften zu erreichen und ein differentielles Verhalten der Bit-Zelle zu erzielen, um die Asymmetrie des FE-Materials auszugleichen. PL 215 und WL 217 werden von den beiden Bit-Zellen gemeinsam genutzt. BLB wird hier als 218 bezeichnet.
  • 2E zeigt das Layout 2500 der differentiellen FE-Speicher-Bitzelle von 2C gemäß einigen Ausführungsformen. Der Abstand des Bitzellen-Layouts 2400 entspricht ungefähr dem Abstand von zwei Transistorbereichen. Dabei bezieht sich der Abstand auf die x- und y-Abmessungen der Bit-Zelle. Aufgrund des geringen Abstands können viele Bitzellen in einem Array gepackt werden, was zu einem Speicherarray mit hoher Dichte führt, das die FE-Asymmetrie ausgleicht.
  • Während die kapazitive Struktur verschiedener Ausführungsformen als rechteckige Struktur dargestellt ist, kann sie auch andere Formen haben. Zum Beispiel kann die kapazitive Struktur verschiedener Ausführungsformen eine zylindrische Form mit ähnlichen Abmessungen haben wie die, die unter Bezugnahme auf die rechteckige kapazitive Struktur beschrieben wurde.
  • 3 zeigt eine 3D-Ansicht 300 der kapazitiven FE-Struktur in Übereinstimmung mit einigen Ausführungsformen. Die Materialien für die verschiedenen Schichten werden unter Bezugnahme auf 2A erläutert. In einigen Ausführungsformen liegt die Dicke t111 der brechenden intermetallischen Schicht 211a/b in einem Bereich von 1 nm bis 20 nm. In einigen Ausführungsformen liegt die Dicke t112 der leitenden Oxidschichten 212a/b in einem Bereich von 1 nm bis 20 nm. In einigen Ausführungsformen liegt die Dicke t113 des FE-Materials (z. B. Perowskit, hexagonales Ferroelektrikum oder unechtes Ferroelektrikum) 213a/b in einem Bereich von 1 nm bis 20 nm. In einigen Ausführungsformen liegt die laterale Dicke t121 der Seitenwand-Sperrschicht 221a/b (Isoliermaterial) im Bereich von 0,1 nm bis 20 nm. In einigen Ausführungsformen liegt die laterale Dicke LCfe der kapazitiven Struktur (ohne Seitenwandbarriere) in einem Bereich von 5 nm bis 200 nm. In einigen Ausführungsformen liegt die Höhe HCfe der kapazitiven Struktur in einem Bereich von 10 nm bis 200 nm. In einigen Ausführungsformen weist die kapazitive FE-Struktur keine brechenden metallischen Zwischenschichten 211a/b auf. In diesem Fall stehen die leitfähigen Oxidschichten 212a/b in direktem Kontakt mit den Kontakten, Durchkontaktierungen oder Metallen (z. B. PL, Source-/Drain-Bereichskontakt des Transistors MN). In einigen Ausführungsformen ist keine Seitenwand-Barrieredichtung 221a/b vorhanden. In einer solchen Ausführungsform stehen die Seitenwände der Schichten 211a/b, 212a/n und 213 in direktem Kontakt mit ILD (Interlayer-Dielektrikum) wie SiO2.
  • 4A zeigt eine 3D-Ansicht 400 einer halben Bit-Zelle der differentiellen FE-Speicher-Bit-Zelle, die einen nicht-planaren Transistor umfasst, gemäß einigen Ausführungsbeispielen. 4B zeigt einen Querschnitt der halben Bit-Zelle der differentiellen FE-Speicher-Bit-Zelle von 4A, gemäß einigen Ausführungsformen. Die Speicher-Bitzelle der 4A-B ähnelt der Speicher-Bitzelle der 2A-B, jedoch für einen nicht-planaren Transistor. FinFET ist ein Beispiel für einen nichtplanaren Transistor. Der FinFET besteht aus einer Rippe, die einen Source-Bereich 402 und einen Drain-Bereich 403 umfasst. Ein Kanal befindet sich zwischen der Source und den Bereichen 402 und 403. Der Transistor MN kann mehrere parallel zueinander angeordnete Rippen aufweisen, die mit demselben Gatestapel verbunden sind. Die Rippen gehen durch den Gatestapel und bilden die Source- und Drain-Bereiche 402 und 403. 4C zeigt einen Querschnitt 430 der halben Bit-Zelle der differentiellen FE-Speicher-Bit-Zelle von 4A, wobei die kapazitive FE-Struktur gemäß einigen Ausführungsformen oberhalb der Bit-Leitung angeordnet ist. Bei dieser Ausführungsform kann der Bereich über BL 210 zur Bildung der kapazitiven FE-Struktur Cfe1 verwendet werden.
  • 5 zeigt eine 3D-Ansicht 500 einer halben Bit-Zelle des differentiellen FE-Speicher-Bit-Cells, die einen nicht-planaren Transistor in einem Backend eines Chips umfasst, in Übereinstimmung mit einigen Ausführungsformen. Obwohl ein FinFet dargestellt ist, kann jeder Backend-Transistor, der mit der FE-Kondensatorstruktur gekoppelt werden kann, verwendet werden.
  • 6 zeigt das Flussdiagramm 600 zur Bildung einer nichtflüchtigen Differenzspeicher-Bitzelle gemäß einigen Ausführungsformen. Obwohl die Blöcke im Flussdiagramm 600 in einer bestimmten Reihenfolge dargestellt sind, ist die Reihenfolge nicht zwingend. So können beispielsweise einige Blöcke oder Prozesse vor anderen ausgeführt werden, und einige können parallel oder gleichzeitig ausgeführt werden.
  • In Block 601 umfasst das Verfahren die Herstellung eines ersten Transistors MN1 mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist. Der Transistor MN1 kann planar oder nicht-planar sein.
  • In Block 602 umfasst das Verfahren die Herstellung eines zweiten Transistors MN2, dessen Gate-Anschluss mit WL gekoppelt ist und dessen Source- oder Drain-Anschluss mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB ein Signal liefern soll, das invers zu einem Signal auf BL ist. In Block 603 umfasst das Verfahren das Bilden einer ersten ferroelektrischen Struktur Cfe1, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und außerdem mit einer Plattenleitung (PL) 215 gekoppelt ist. In Block 604 umfasst das Verfahren die Bildung einer zweiten ferroelektrischen Struktur Cfe2, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist und außerdem mit der PL verbunden ist. Die verschiedenen Materialien für die kapazitive FE-Struktur, die BL-Kondensatoren und andere Schichten werden unter Bezugnahme auf die 2A-B beschrieben.
  • 7 zeigt das Flussdiagramm 700 für ein Verfahren zur Herstellung der ersten oder zweiten ferroelektrischen Struktur für die differentielle Bitzelle in Übereinstimmung mit einigen Ausführungsformen. Obwohl die Blöcke im Flussdiagramm 900 in einer bestimmten Reihenfolge dargestellt sind, ist die Reihenfolge nicht zwingend. Zum Beispiel können einige Blöcke oder Prozesse vor anderen ausgeführt werden, und einige können parallel oder gleichzeitig ausgeführt werden.
  • In Block 701 umfasst das Verfahren die Bildung einer ersten Schicht 211b, die ein erstes brechendes Intermetall umfasst, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt. In Block 702 umfasst das Verfahren die Bildung einer zweiten Schicht 212b, die ein erstes leitendes Oxid umfasst, wobei die zweite Schicht an die erste Schicht 211b angrenzt. In Block 703 umfasst das Verfahren die Bildung einer dritten Schicht 213, die ein Perowskit umfasst, wobei die dritte Schicht 213 an die zweite Schicht angrenzt. In einigen Ausführungsformen ist der Perowskit mit La oder Lanthaniden dotiert.
  • In Block 704 umfasst das Verfahren die Bildung einer vierten Schicht 212a, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt. Die ersten oder zweiten leitfähigen Oxide umfassen Oxide von einem oder mehreren der folgenden Stoffe: Ir, Ru, Pd, Ps, oder Re. In Block 705 umfasst das Verfahren die Bildung einer fünften Schicht 211a, die ein zweites brechendes Intermetall umfasst, wobei die fünfte Schicht an PL 210 und an die vierte Schicht angrenzt. Das erste und zweite brechende Zwischenmetall enthält eines oder mehrere der folgenden Elemente: Ti, Al, Ta, W, oder Co.
  • In Block 706 umfasst das Verfahren die Bildung einer sechsten Schicht 221a angrenzend an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht. In Block 707 umfasst das Verfahren: Bilden einer siebten Schicht 221b angrenzend an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen. Das Barrierematerial umfasst ein oder mehrere Oxide von: Ti, Al, oder Mg. Die verschiedenen Materialien für die FE-Kapazitätsstruktur werden unter Bezugnahme auf 2A-B beschrieben.
  • 8 zeigt einen intelligenten Speicherchip 800 mit einem Array von nichtflüchtigen ferroelektrischen Differenz-Bitzellen und Logik gemäß einigen Ausführungsformen. Chip 800 umfasst ein Speichermodul 801 mit einem nichtflüchtigen differentiellen ferroelektrischen DRAM (FE-DRAM) Array 802, wobei das Array differentielle Bitzellen umfasst, wie sie hier unter Bezugnahme auf verschiedene Ausführungsformen beschrieben sind. Das Speichermodul 801 umfasst ferner CMOS-Logik 803 wie Decoder, Multiplexer und Treiber zur Ansteuerung von BL, WL, PL. Das Speichermodul 804 umfasst ferner eine Eingangs-/Ausgangsschnittstelle (IO) 804, die zur Kommunikation mit einem anderen Gerät wie einem Prozessor für künstliche Intelligenz (AI) 805 (z. B. einem dedizierten AI-Prozessor, einem als AI-Prozessor konfigurierten Grafikprozessor) verwendet wird.
  • Wenn in der Beschreibung von „einer Ausführungsform“, „einer Ausführungsform“, „einigen Ausführungsformen“ oder „anderen Ausführungsformen“ die Rede ist, bedeutet dies, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, die im Zusammenhang mit den Ausführungsformen beschrieben wird, zumindest in einigen Ausführungsformen, aber nicht unbedingt in allen Ausführungsformen enthalten ist. Die verschiedenen Bezeichnungen „eine Ausführungsform“, „eine Ausführungsform“ oder „einige Ausführungsformen“ beziehen sich nicht unbedingt alle auf dieselben Ausführungsformen. Wenn in der Spezifikation angegeben wird, dass eine Komponente, ein Merkmal, eine Struktur oder ein Charakteristikum enthalten sein „kann“, „könnte“ oder „könnte“, muss diese bestimmte Komponente, dieses Merkmal, diese Struktur oder dieses Charakteristikum nicht enthalten sein. Wenn in der Spezifikation oder im Anspruch auf „ein“ oder „ein“ Element verwiesen wird, bedeutet dies nicht, dass nur eines der Elemente vorhanden ist. Wenn in der Beschreibung oder den Ansprüchen auf „ein zusätzliches“ Element verwiesen wird, schließt dies nicht aus, dass es mehr als ein zusätzliches Element gibt.
  • Darüber hinaus können die besonderen Merkmale, Strukturen, Funktionen oder Charakteristika in jeder geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden. Zum Beispiel kann eine erste Ausführungsform mit einer zweiten Ausführungsform kombiniert werden, wo immer die besonderen Merkmale, Strukturen, Funktionen oder Eigenschaften, die mit den beiden Ausführungsformen verbunden sind, sich nicht gegenseitig ausschließen.
  • Obwohl die Offenbarung in Verbindung mit bestimmten Ausführungsformen beschrieben wurde, werden viele Alternativen, Modifikationen und Variationen solcher Ausführungsformen für den Fachmann im Lichte der vorangehenden Beschreibung offensichtlich sein. Die Ausführungsformen der Offenbarung sollen alle derartigen Alternativen, Modifikationen und Variationen umfassen, so dass sie in den breiten Anwendungsbereich der beigefügten Ansprüche fallen.
  • Darüber hinaus können bekannte Stromversorgungs- und Erdungsverbindungen zu integrierten Schaltkreisen (ICs) und anderen Komponenten in den dargestellten Figuren der Einfachheit halber und um die Offenlegung nicht zu verschleiern, gezeigt werden oder auch nicht. Ferner können Anordnungen in Form von Blockdiagrammen gezeigt werden, um die Offenbarung nicht zu verdecken, und auch im Hinblick auf die Tatsache, dass die Einzelheiten der Umsetzung solcher Blockdiagramm-Anordnungen in hohem Maße von der Plattform abhängen, auf der die vorliegende Offenbarung umgesetzt werden soll (d. h., solche Einzelheiten sollten für einen Fachmann durchaus nachvollziehbar sein). Wo spezifische Details (z.B. Schaltungen) dargelegt werden, um beispielhafte Ausführungsformen der Offenbarung zu beschreiben, sollte es für einen Fachmann offensichtlich sein, dass die Offenbarung ohne oder mit Variation dieser spezifischen Details praktiziert werden kann. Die Beschreibung ist daher als illustrativ und nicht als einschränkend zu betrachten.
  • Die folgenden Beispiele veranschaulichen die verschiedenen Ausführungsformen. Jedes einzelne Beispiel kann mit anderen hier beschriebenen Beispielen kombiniert werden.
  • Beispiel 1: Differentielle Bitzelle, umfassend: einen ersten Transistor mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; einen zweiten Transistor mit einem Gate-Anschluss, der mit der WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB dazu dient, ein Signal bereitzustellen, das invers zu einem Signal auf BL ist; eine erste nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und ferner mit einer Plattenleitung (PL) gekoppelt ist; und eine zweite nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist und ferner mit der PL gekoppelt ist; wobei die erste und die zweite nichtflüchtige Struktur jeweils Folgendes umfassen: eine erste Schicht, die ein erstes brechendes Intermetall umfasst, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; eine zweite Schicht, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; eine dritte Schicht, die einen Perowskit umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; eine vierte Schicht, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und eine fünfte Schicht, die ein zweites brechendes Intermetall umfasst, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt.
  • Beispiel 2: Differentielle Bitzelle gemäß Beispiel 1, bei der jede der ersten und zweiten nichtflüchtigen Strukturen umfasst: eine sechste Schicht, die an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt; und eine siebte Schicht, die an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen.
  • Beispiel 3: Differentielle Bitzelle gemäß Beispiel 1, bei der der erste und der zweite Transistor vom gleichen Leitfähigkeitstyp sind.
  • Beispiel 4: Differentielle Bitzelle gemäß Beispiel 1, bei der der erste und der zweite Transistor entweder planare Transistoren oder nicht-planare Transistoren sind.
  • Beispiel 5: Differentielle Bitzelle gemäß Beispiel 2, wobei: das Barrierematerial eines oder mehrere der folgenden Materialien enthält: ein Oxid von: Ti, Al oder Mg enthält; der Perowskit mit La oder Lanthaniden dotiert ist; oder das brechende Zwischenmetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W oder Co.
  • Beispiel 6: Differentielle Bitzelle gemäß Beispiel 1, bei der der erste und der zweite Transistor in einem Backend eines Chips angeordnet sind, oder bei der der Transistor in einem Frontend des Chips angeordnet ist.
  • Beispiel 7: Differentielle Bitzelle gemäß Beispiel 1, bei der die ersten oder zweiten leitfähigen Oxide Oxide von einem oder mehreren der folgenden Elemente umfassen: Ir, Ru, Pd, Ps, oder Re.
  • Beispiel 8: Differentielle BitZelle gemäß Beispiel 1, bei der der Perowskit eines der folgenden Elemente enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, oder LaNiO3.
  • Beispiel 9: Differentielle Bitzelle gemäß Beispiel 1, bei der der Perowskit eines der folgenden Elemente enthält: La, Sr, Co, Ru, Mn, Y, Na, Cu, oder Ni.
  • Beispiel 10: Differentielle Bitzelle gemäß Beispiel 1, bei der die kapazitive Struktur eine zylindrische Form hat.
  • Beispiel 11: Differentielle Bitzelle gemäß Beispiel 1, bei der das Perowskit mit Sc oder Mn dotiert ist, um Leckagen durch die dritte Schicht zu kontrollieren.
  • Beispiel 12: Differentielle Bitzelle gemäß Beispiel 1, bei der die Referenzversorgungsleitung Masse ist.
  • Beispiel 13: Differentielle Bitzelle gemäß Beispiel 1, bei der der erste Transistor und die erste nichtflüchtige Struktur so gesteuert werden, dass sie Daten eines ersten Wertes speichern, und wobei der zweite Transistor und die zweite nichtflüchtige Struktur so gesteuert werden, dass sie Daten eines zweiten Wertes speichern, wobei der erste Wert eine Umkehrung des zweiten Wertes ist.
  • Beispiel 14: System mit: einem Prozessor für künstliche Intelligenz; und einem nichtflüchtigen Speicher, der mit dem KI-Prozessor gekoppelt ist, wobei der nichtflüchtige Speicher differentielle Bitzellen enthält, wobei eine der differentiellen Bitzellen enthält: einen ersten Transistor mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; einen zweiten Transistor mit einem Gate-Anschluss, der mit der WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB dazu dient, ein Signal bereitzustellen, das invers zu einem Signal auf BL ist; eine erste nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und ferner mit einer Plattenleitung (PL) gekoppelt ist; und eine zweite nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist und ferner mit der PL gekoppelt ist; wobei die erste und die zweite nichtflüchtige Struktur jeweils Folgendes umfassen: eine erste Schicht, die ein erstes brechendes Intermetall umfasst, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; eine zweite Schicht, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; eine dritte Schicht, die einen Perowskit umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; eine vierte Schicht, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und eine fünfte Schicht, die ein zweites brechendes Intermetall umfasst, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt.
  • Beispiel 15: System gemäß Beispiel 14, bei dem jede der ersten und zweiten nichtflüchtigen Strukturen umfasst: eine sechste Schicht, die an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt; und eine siebte Schicht, die an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen.
  • Beispiel 16: System gemäß Beispiel 14, bei dem der erste und der zweite Transistor vom gleichen Leitfähigkeitstyp sind, und bei dem der erste und der zweite Transistor entweder planare Transistoren oder nicht-planare Transistoren sind.
  • Beispiel 17: System gemäß Beispiel 14, bei dem: das Barrierematerial eines oder mehrere der folgenden Materialien enthält: ein Oxid von: Ti, Al oder Mg enthält; der Perowskit mit La oder Lanthaniden dotiert ist; das brechende Zwischenmetall eines oder mehrere der folgenden enthält: Ti, Al, Ta, W oder Co; und die ersten oder zweiten leitfähigen Oxide umfassen Oxide von einem oder mehreren der folgenden Elemente: Ir, Ru, Pd, Ps oder Re.
  • Beispiel 18: System gemäß Beispiel 14, bei dem der erste und der zweite Transistor in einem Backend eines Chips angeordnet sind, oder bei dem der Transistor in einem Frontend des Chips angeordnet ist.
  • Beispiel 19: System gemäß Beispiel 14, bei dem der Perowskit eines der folgenden Elemente enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, oder LaNiO3.
  • Beispiel 20: System gemäß Beispiel 14, bei dem der Perowskit eines der folgenden Elemente enthält: La, Sr, Co, Ru, Mn, Y, Na, Cu, oder Ni.
  • Beispiel 21: Verfahren zum Bilden einer differentiellen Bitzelle, wobei das Verfahren umfasst: Herstellen eines ersten Transistors mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; Herstellen eines zweiten Transistors mit einem Gate-Anschluss, der mit der WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB ein Signal bereitstellen soll, das invers zu einem Signal auf BL ist; Bilden einer ersten ferroelektrischen Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und ferner mit einer Plattenleitung (PL) gekoppelt ist; und Bilden einer zweiten ferroelektrischen Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist und ferner mit der PL gekoppelt ist, wobei die erste und die zweite ferroelektrische Struktur Perowskit umfassen.
  • Beispiel 22: Verfahren gemäß Beispiel 21, bei dem das Bilden der ersten oder zweiten ferroelektrischen Strukturen umfasst: Ausbilden einer ersten Schicht, die ein erstes brechendes Intermetall umfasst, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; Ausbilden einer zweiten Schicht, die ein erstes leitendes Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; Ausbilden einer dritten Schicht, die ein Perowskit umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; Ausbilden einer vierten Schicht, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und Ausbilden einer fünften Schicht, die ein zweites lichtbrechendes Intermetall umfasst, wobei die fünfte Schicht an das PL und an die vierte Schicht angrenzt.
  • Beispiel 23: Verfahren von Beispiel 22, bei dem das Bilden der ersten oder zweiten ferroelektrischen Strukturen umfasst: Bilden einer sechsten Schicht angrenzend an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht; und Bilden einer siebten Schicht angrenzend an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen.
  • Beispiel 24: Verfahren gemäß Beispiel 23, bei dem: das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al oder Mg; der Transistor ein planarer oder nicht-planarer Transistor ist; der Perowskit mit La oder Lanthaniden dotiert ist; das brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W oder Co; und die ersten oder zweiten leitfähigen Oxide umfassen Oxide von einem oder mehreren der folgenden Elemente: Ir, Ru, Pd, Ps oder Re.
  • Beispiel 25: Differentielle Bitzelle mit: einen ersten Transistor mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; einen zweiten Transistor mit einem Gate-Anschluss, der mit der WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB dazu dient, ein Signal bereitzustellen, das invers zu einem Signal auf BL ist; eine erste nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und ferner mit einer Plattenleitung (PL) gekoppelt ist; und eine zweite nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist und ferner mit der PL gekoppelt ist; wobei die erste und die zweite nichtflüchtige Struktur jeweils Folgendes umfassen: eine erste Schicht, die ein erstes brechendes Intermetall umfasst, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; eine zweite Schicht, die ein erstes leitendes Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; eine dritte Schicht, die ein hexagonales Ferroelektrikum umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; eine vierte Schicht, die ein zweites leitendes Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und eine fünfte Schicht, die ein zweites brechendes Intermetall umfasst, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt.
  • Beispiel 26: Differentielle Bitzelle gemäß Beispiel 25, bei der jede der ersten und zweiten nichtflüchtigen Strukturen umfasst: eine sechste Schicht, die an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt; und eine siebte Schicht, die an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen.
  • Beispiel 27: Differentielle Bitzelle gemäß Beispiel 26, bei der der erste und der zweite Transistor vom gleichen Leitfähigkeitstyp sind.
  • Beispiel 28: Differentielle Bitzelle gemäß Beispiel 25, bei der der erste und der zweite Transistor entweder planare Transistoren oder nicht-planare Transistoren sind.
  • Beispiel 29: Differentielle Bitzelle gemäß Beispiel 26, wobei das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 30: Differentielle Bitzelle gemäß Beispiel 26, bei der das brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W, oder Co.
  • Beispiel 31: Differentielle Bitzelle gemäß Beispiel 26, bei der der erste und der zweite Transistor in einem Backend eines Chips positioniert sind, oder wobei der Transistor in einem Frontend des Chips positioniert ist.
  • Beispiel 32: Differentielle Bitzelle gemäß Beispiel 26, bei der das erste oder zweite leitfähige Oxid Folgendes umfasst: In2O3, Fe2O3, Fe3O4; PtCoO3, PdCoO2, Al-dotiertes ZnO, oder Sn-dotiertes In2O3.
  • Beispiel 33: Differentielle Bitzelle gemäß Beispiel 26, bei der das hexagonale Ferroelektrikum eines der folgenden Elemente enthält: YMNO3 oder LuFeO3.
  • Beispiel 34: Differentielle Bitzelle des Beispiels 26, bei der das hexagonale Ferroelektrikum vom Typ h-RMnO3 ist, wobei R ein Seltenerdelement ist, einschließlich eines der folgenden Elemente: Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb) oder Yttrium (Y).
  • Beispiel 35: Differentielle Bitzelle gemäß Beispiel 26, bei der die kapazitive Struktur eine zylindrische Form hat.
  • Beispiel 36: Differentielle Bitzelle gemäß Beispiel 26, bei der die Referenzversorgungsleitung Masse ist.
  • bei der Beispiel 38: System mit: einem Prozessor für künstliche Intelligenz; und einem nichtflüchtigen Speicher, der mit dem KI-Prozessor verbunden ist, wobei der nichtflüchtige Speicher differentielle Bitzellen enthält, wobei eine der differentiellen Bitzellen enthält: einen ersten Transistor mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; einen zweiten Transistor mit einem Gate-Anschluss, der mit der WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB dazu dient, ein Signal bereitzustellen, das invers zu einem Signal auf BL ist; eine erste nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und ferner mit einer Plattenleitung (PL) gekoppelt ist; und eine zweite nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist und ferner mit der PL gekoppelt ist; wobei die erste und die zweite nichtflüchtige Struktur jeweils Folgendes umfassen: eine erste Schicht, die ein erstes brechendes Intermetall umfasst, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; eine zweite Schicht, die ein erstes leitendes Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; eine dritte Schicht, die ein hexagonales Ferroelektrikum umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; eine vierte Schicht, die ein zweites leitendes Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und eine fünfte Schicht, die ein zweites brechendes Intermetall umfasst, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt.
  • Beispiel 39: System gemäß Beispiel 38, bei dem jede der ersten und zweiten nichtflüchtigen Strukturen umfasst: eine sechste Schicht, die an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt; und eine siebte Schicht, die an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen.
  • Beispiel 40: System gemäß Beispiel 38, bei dem der erste und der zweite Transistor vom gleichen Leitfähigkeitstyp sind, und bei dem der erste und der zweite Transistor entweder planare Transistoren oder nicht-planare Transistoren sind.
  • Beispiel 41: System gemäß Beispiel 39, bei dem das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 42: System gemäß Beispiel 38, bei dem das brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W, oder Co.
  • Beispiel 43: System gemäß Beispiel 38, bei dem die ersten oder zweiten leitfähigen Oxide Oxide von einem oder mehreren der folgenden umfassen: In2O3, Fe2O3, Fe3O4; PtCoO3, PdCoO2, Al-dotiertes ZnO, oder Sn-dotiertes In2O3.
  • Beispiel 44: System gemäß Beispiel 38, bei dem der erste und der zweite Transistor in einem Backend eines Chips angeordnet sind, oder bei dem der Transistor in einem Frontend des Chips angeordnet ist.
  • Beispiel 45: System gemäß Beispiel 38, bei dem das hexagonale Ferroelektrikum eines der folgenden Elemente enthält: YMNO3 oder LuFeO3.
  • Beispiel 46: System gemäß Beispiel 38, bei dem das hexagonale Ferroelektrikum vom Typ h-RMnO3 ist, wobei R ein Seltenerdelement ist, einschließlich eines der folgenden Elemente: Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb) oder Yttrium (Y).
  • Beispiel 47: Verfahren zur Bildung einer Differentielle Bitzelle, wobei das Verfahren umfasst: Herstellen eines ersten Transistors mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; Herstellen eines zweiten Transistors mit einem Gate-Anschluss, der mit der WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB ein Signal bereitstellen soll, das invers zu einem Signal auf BL ist; Bilden einer ersten ferroelektrischen Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und ferner mit einer Plattenleitung (PL) gekoppelt ist; und Bilden einer zweiten ferroelektrischen Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist und ferner mit der PL gekoppelt ist, wobei die erste und die zweite ferroelektrische Struktur hexagonales Ferroelektrikum umfasst.
  • Beispiel 48: Verfahren gemäß Beispiel 47, bei dem das Bilden der ersten oder zweiten ferroelektrischen Strukturen umfasst: Bilden einer ersten Schicht, die ein erstes brechendes Intermetall umfasst, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; Bilden einer zweiten Schicht, die ein erstes leitendes Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; Ausbilden einer dritten Schicht, die ein hexagonales Ferroelektrikum umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; Ausbilden einer vierten Schicht, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und Ausbilden einer fünften Schicht, die ein zweites lichtbrechendes Intermetall umfasst, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt.
  • Beispiel 49: Verfahren gemäß Beispiel 48, bei dem das Bilden der ersten oder zweiten ferroelektrischen Strukturen umfasst: Bilden einer sechsten Schicht benachbart zu einer ersten Seite der ersten, zweiten, dritten, vierten und fünften Schicht; und Bilden einer siebten Schicht benachbart zu einer zweiten Seite der ersten, zweiten, dritten, vierten und fünften Schicht, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen.
  • Beispiel 50: Differentielle Bitzelle mit: einen ersten Transistor mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; einen zweiten Transistor mit einem Gate-Anschluss, der mit der WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB dazu dient, ein Signal bereitzustellen, das invers zu einem Signal auf BL ist; eine erste nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und ferner mit einer Plattenleitung (PL) gekoppelt ist; und eine zweite nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist und ferner mit der PL gekoppelt ist; wobei die erste und die zweite nichtflüchtige Struktur jeweils Folgendes umfassen: eine erste Schicht, die ein erstes brechendes Intermetall umfasst, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; eine zweite Schicht, die ein erstes leitendes Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; eine dritte Schicht, die ein ungeeignetes Ferroelektrikum umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; eine vierte Schicht, die ein zweites leitendes Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und eine fünfte Schicht, die ein zweites brechendes Intermetall umfasst, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt.
  • Beispiel 51: Differentielle Bitzelle gemäß Beispiel 50, bei der jede der ersten und zweiten nichtflüchtigen Strukturen umfasst: eine sechste Schicht, die an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt; und eine siebte Schicht, die an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen.
  • Beispiel 52: Differentielle Bitzelle gemäß Beispiel 51, bei der der erste und der zweite Transistor vom gleichen Leitfähigkeitstyp sind.
  • Beispiel 53: Die Differenz-Bitzelle gemäß Beispiel 51, bei der der erste und der zweite Transistor entweder planare Transistoren oder nicht-planare Transistoren sind.
  • Beispiel 54: Differentielle Bitzelle gemäß Beispiel 53, bei der das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 55: Differentielle Bitzelle gemäß Beispiel 51, bei der das brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W, oder Co.
  • Beispiel 56: Differentielle Bitzelle gemäß Beispiel 51, bei der der erste und der zweite Transistor in einem Backend eines Chips positioniert sind, oder bei der der Transistor in einem Frontend des Chips positioniert ist.
  • Beispiel 57: Differentielle Bitzelle gemäß Beispiel 51, bei der das erste oder zweite leitfähige Oxid Folgendes umfasst: In2O3, Fe2O3, Fe3O4; PtCoO3, PdCoO2, Al-dotiertes ZnO, oder Sn-dotiertes In2O3.
  • Beispiel 58: Differentielle Bitzelle gemäß Beispiel 51, bei der ein falsches Ferroelektrikum eines der folgenden Elemente enthält: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  • Beispiel 59: Differentielle Bitzelle gemäß Beispiel 51, bei der die kapazitive Struktur eine zylindrische Form hat.
  • Beispiel 60: Differentielle Bitzelle gemäß Beispiel 51, bei der die Referenzversorgungsleitung Masse ist.
  • Beispiel 61: Differentielle Bitzelle gemäß Beispiel 51, bei der der erste Transistor, der erste Kondensator und die erste nicht-flüchtige Struktur so gesteuert werden, dass sie Daten eines ersten Wertes speichern, und wobei der zweite Transistor, der zweite Kondensator und die zweite nicht-flüchtige Struktur so gesteuert werden, dass sie Daten eines zweiten Wertes speichern, wobei der erste Wert ein Kehrwert des zweiten Wertes ist.
  • Beispiel 62: System mit: einem Prozessor für künstliche Intelligenz; und einem nichtflüchtigen Speicher, der mit dem KI-Prozessor verbunden ist, wobei der nichtflüchtige Speicher differentielle Bitzellen enthält, wobei eine der differentiellen Bitzellen enthält: einen ersten Transistor mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; einen zweiten Transistor mit einem Gate-Anschluss, der mit der WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB dazu dient, ein Signal bereitzustellen, das invers zu einem Signal auf BL ist; eine erste nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und ferner mit einer Plattenleitung (PL) gekoppelt ist; und eine zweite nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist und ferner mit der PL gekoppelt ist; wobei die erste und die zweite nichtflüchtige Struktur jeweils Folgendes umfassen: eine erste Schicht, die ein erstes brechendes Intermetall umfasst, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; eine zweite Schicht, die ein erstes leitendes Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; eine dritte Schicht, die ein ungeeignetes Ferroelektrikum umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; eine vierte Schicht, die ein zweites leitendes Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und eine fünfte Schicht, die ein zweites brechendes Intermetall umfasst, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt.
  • Beispiel 63: System gemäß Beispiel 62, bei dem jede der ersten und zweiten nichtflüchtigen Strukturen umfasst: eine sechste Schicht, die an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt; und eine siebte Schicht, die an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen.
  • Beispiel 64: System gemäß Beispiel 63, bei dem der erste und der zweite Transistor vom gleichen Leitfähigkeitstyp sind, und bei dem der erste und der zweite Transistor entweder planare Transistoren oder nicht-planare Transistoren sind.
  • Beispiel 65: System gemäß Beispiel 63, bei dem das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 66: System gemäß Beispiel 63, bei dem das brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W, oder Co.
  • Beispiel 67: System gemäß Beispiel 63, bei dem die ersten oder zweiten leitfähigen Oxide Oxide aus einem oder mehreren der folgenden Elemente umfassen: In2O3, Fe2O3, Fe3O4; PtCoO3, PdCoO2, Al-dotiertes ZnO, oder Sn-dotiertes In2O3.
  • Beispiel 68: System gemäß Beispiel 63, bei dem der erste und der zweite Transistor in einem Backend eines Chips positioniert sind, oder wobei der Transistor in einem Frontend des Chips positioniert ist.
  • Beispiel 69: System gemäß Beispiel 63, bei dem das unzulässige Ferroelektrikum eines der folgenden Elemente enthält: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  • Beispiel 70: Verfahren zum Bilden einer differentielle Bitzelle, bei dem das Verfahren umfasst: Herstellen eines ersten Transistors mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; Herstellen eines zweiten Transistors mit einem Gate-Anschluss, der mit der WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB ein Signal bereitstellen soll, das invers zu einem Signal auf BL ist; Ausbilden einer ersten ferroelektrischen Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und ferner mit einer Plattenleitung (PL) gekoppelt ist; und Ausbilden einer zweiten ferroelektrischen Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist und ferner mit der PL gekoppelt ist, wobei die erste und die zweite ferroelektrische Struktur ein ungeeignetes Ferroelektrikum umfassen.
  • Beispiel 71: Verfahren gemäß Beispiel 70, bei dem die Bildung der ersten oder zweiten ferroelektrischen Strukturen Folgendes umfasst: Bilden einer ersten Schicht, die ein erstes brechendes Intermetall umfasst, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; Bilden einer zweiten Schicht, die ein erstes leitendes Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; Ausbilden einer dritten Schicht, die ein hexagonales Ferroelektrikum umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; Ausbilden einer vierten Schicht, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und Ausbilden einer fünften Schicht, die ein zweites lichtbrechendes Intermetall umfasst, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt.
  • Beispiel 72: Verfahren gemäß Beispiel 71, bei dem das Bilden der ersten oder zweiten ferroelektrischen Strukturen umfasst: Bilden einer sechsten Schicht angrenzend an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht; und Bilden einer siebten Schicht angrenzend an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen.
  • Beispiel 73: Kapazitive Struktur, umfassend: eine erste Struktur, die ein brechendes Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst; eine dritte Struktur, die ein ferroelektrisches Material umfasst, wobei die dritte Struktur an die zweite Struktur angrenzt; eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Struktur an die dritte Struktur angrenzt, und wobei die dritte Struktur zwischen der zweiten und der vierten Struktur liegt; eine fünfte Struktur, die ein brechendes intermetallisches Material umfasst, wobei die fünfte Struktur an die vierte Struktur angrenzt; eine sechste Struktur, die an erste Seiten der ersten, zweiten, dritten, vierten und fünften Struktur angrenzt; und eine siebte Struktur, die an zweite Seiten der ersten, zweiten, dritten, vierten und fünften Struktur angrenzt, wobei die sechste und die siebte Struktur ein Barrierematerial umfassen.
  • Beispiel 74: Kapazitive Struktur gemäß Beispiel 73, wobei das ferroelektrische Material eines der folgenden ist: Perowskit, hexagonales Ferroelektrikum oder unechtes Ferroelektrikum.
  • Beispiel 75: Kapazitive Struktur gemäß Beispiel 74, wobei: das ferroelektrische Material eines der folgenden Materialien enthält: Perowskit, das eines der folgenden Materialien enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8 oder LaNiO3; das hexagonale Ferroelektrikum umfasst eines von: YMnO3 oder LuFeO3; hexagonale Ferroelektrika des Typs h-RMnO3, wobei R ein Seltenerdelement ist, nämlich. Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb), oder Yttrium (Y); oder ein falsches Ferroelektrikum enthält eines der folgenden Elemente: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  • Beispiel 76: Kapazitive Struktur gemäß Beispiel 73, wobei das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 77: Kapazitive Struktur gemäß Beispiel 73, wobei das erste oder zweite brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W, oder Co.
  • Beispiel 78: Kapazitive Struktur gemäß Beispiel 73, wobei die ersten und zweiten leitfähigen Oxide Oxide aus einem der folgenden Stoffe umfassen: Ir, Ru, Pd, Ps oder Re, wenn das ferroelektrische Material ein Perowskit ist; PtCo, PdCo, delafossitstrukturiertes hexagonales Metall, wenn das ferroelektrische Material ein hexagonales Ferroelektrikum ist; Fe, LiV; oder InTi.
  • Beispiel 79: Kapazitive Struktur gemäß Beispiel 73, bei der das ferroelektrische Material mit Sc oder Mn dotiert ist, um Leckagen durch das ferroelektrische Material zu kontrollieren.
  • Beispiel 80: Verfahren zur Herstellung einer kapazitiven Struktur, wobei das Verfahren umfasst: Ausbilden einer ersten Struktur, die ein refraktives Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; Ausbilden einer zweiten Struktur, die ein erstes leitfähiges Oxid umfasst; Ausbilden einer dritten Struktur, die ein ferroelektrisches Material umfasst, wobei die dritte Struktur an die zweite Struktur angrenzt; Ausbilden einer vierten Struktur, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Struktur an die dritte Struktur angrenzt, und wobei die dritte Struktur zwischen der zweiten und der vierten Struktur liegt; Bilden einer fünften Struktur, die ein brechendes intermetallisches Material umfasst, wobei die fünfte Struktur an die vierte Struktur angrenzt; Bilden einer sechsten Struktur, die an erste Seiten der ersten, zweiten, dritten, vierten und fünften Struktur angrenzt; und Bilden einer siebten Struktur, die an zweite Seiten der ersten, zweiten, dritten, vierten und fünften Struktur angrenzt, wobei die sechste und die siebte Struktur ein Barrierematerial umfassen.
  • Beispiel 81: Verfahren gemäß Beispiel 80, bei dem das ferroelektrische Material eines der folgenden ist: Perowskit, hexagonales Ferroelektrikum oder unechtes Ferroelektrikum.
  • Beispiel 82: Verfahren von Beispiel 81, bei dem: das ferroelektrische Material eines der folgenden Materialien enthält: Perowskit, das eines der folgenden Materialien enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8 oder LaNiO3; hexagonales Ferroelektrikum, das eines von: YMnO3 oder LuFeO3; hexagonale Ferroelektrika des Typs h-RMnO3, wobei R ein Seltenerdelement ist, nämlich. Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb), oder Yttrium (Y); oder ein falsches Ferroelektrikum enthält eines der folgenden Elemente: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  • Beispiel 83: Verfahren gemäß Beispiel 81, bei dem das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 84: Verfahren gemäß Beispiel 80, bei dem das erste oder zweite brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W, oder Co.
  • Beispiel 85: Verfahren gemäß Beispiel 80, bei dem die ersten und zweiten leitfähigen Oxide Oxide von einem der folgenden umfassen: Ir, Ru, Pd, Ps oder Re, wenn das ferroelektrische Material ein Perowskit ist; PtCo, PdCo, delafossitstrukturiertes hexagonales Metall, wenn das ferroelektrische Material ein hexagonales Ferroelektrikum ist; Fe, LiV; oder InTi.
  • Beispiel 86: Verfahren gemäß Beispiel 80, bei dem das ferroelektrische Material mit Sc oder Mn dotiert ist, um Leckagen durch das ferroelektrische Material zu kontrollieren.
  • Beispiel 87: System mit: einem Speicher mit einer kapazitiven Struktur; und einem Prozessor für künstliche Intelligenz (AI), der mit dem Speicher gekoppelt ist, wobei die kapazitive Struktur umfasst: eine erste Struktur, die ein refraktives Intermetall umfasst, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid umfasst; eine dritte Struktur, die ein ferroelektrisches Material umfasst, wobei die dritte Struktur an die zweite Struktur angrenzt; eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Struktur an die dritte Struktur angrenzt, und wobei die dritte Struktur zwischen der zweiten und der vierten Struktur liegt; eine fünfte Struktur, die ein brechendes intermetallisches Material umfasst, wobei die fünfte Struktur an die vierte Struktur angrenzt; eine sechste Struktur, die an erste Seiten der ersten, zweiten, dritten, vierten und fünften Struktur angrenzt; und eine siebte Struktur, die an zweite Seiten der ersten, zweiten, dritten, vierten und fünften Struktur angrenzt, wobei die sechste und die siebte Struktur ein Barrierematerial umfassen.
  • Beispiel 88: System gemäß Beispiel 87, bei dem das ferroelektrische Material eines der folgenden ist: Perowskit, hexagonales Ferroelektrikum oder unechtes Ferroelektrikum.
  • Beispiel 89: System gemäß Beispiel 88, bei dem: das ferroelektrische Material eines der folgenden Materialien enthält: Perowskit, das eines der folgenden Materialien enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8 oder LaNiO3; hexagonales Ferroelektrikum, das eines der folgenden einschließt: YMnO3 oder LuFeO3; hexagonale Ferroelektrika des Typs h-RMnO3, wobei R ein Seltenerdelement ist, nämlich. Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb), oder Yttrium (Y); oder ein falsches Ferroelektrikum enthält eines der folgenden Elemente: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  • Beispiel 90: System gemäß Beispiel 88, bei dem das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  • Beispiel 91: System gemäß Beispiel 88, bei dem das erste oder zweite brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W, oder Co.
  • Beispiel 92: System gemäß Beispiel 88, bei dem die ersten und zweiten leitfähigen Oxide Oxide aus einem der folgenden Stoffe umfassen: Ir, Ru, Pd, Ps oder Re, wenn das ferroelektrische Material ein Perowskit ist; PtCo, PdCo, delafossitstrukturiertes hexagonales Metall, wenn das ferroelektrische Material ein hexagonales Ferroelektrikum ist; Fe, LiV; oder InTi.
  • Es wird eine Zusammenfassung vorgelegt, die es dem Leser ermöglicht, die Art und den Kern der technischen Offenbarung zu erfassen. Die Zusammenfassung wird mit der Maßgabe vorgelegt, dass sie nicht dazu verwendet wird, den Umfang oder die Bedeutung der Ansprüche einzuschränken. Die folgenden Ansprüche werden hiermit in die ausführliche Beschreibung aufgenommen, wobei jeder Anspruch für sich genommen eine separate Ausführungsform darstellt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 16/287876 [0001]

Claims (25)

  1. Differentielle Bitzelle, die Folgendes umfasst: einen ersten Transistor mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; einen zweiten Transistor mit einem Gate-Anschluss, der mit WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB ein Signal bereitstellen soll, das invers zu einem Signal auf BL ist; eine erste nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und außerdem mit einer Plattenleitung (PL) verbunden ist; und eine zweite nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist, und die außerdem mit dem PL verbunden ist; wobei die erste und die zweite nichtflüchtige Struktur jeweils Folgendes umfassen: eine erste Schicht mit einem ersten brechenden Intermetall, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; eine zweite Schicht, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; eine dritte Schicht, die ein Perowskit umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; eine vierte Schicht, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und eine fünfte Schicht, die ein zweites brechendes Intermetall umfasst, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt.
  2. Differentielle Bitzelle nach Anspruch 1, bei der jede der ersten und zweiten nichtflüchtigen Strukturen umfasst: eine sechste Schicht, die an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt; und eine siebte Schicht, die an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht angrenzt, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen.
  3. Differentielle Bitzelle nach Anspruch 1, bei der der erste und der zweite Transistor vom gleichen Leitfähigkeitstyp sind.
  4. Differentielle Bitzelle nach Anspruch 1, bei der der erste und der zweite Transistor entweder planare Transistoren oder nicht-planare Transistoren sind.
  5. Differentielle Bitzelle nach Anspruch 2, bei der: das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg; der Perowskit mit La oder Lanthaniden dotiert ist; oder das brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W oder Co.
  6. Differentielle Bitzelle nach Anspruch 1, bei der der erste und der zweite Transistor in einem Backend eines Chips angeordnet sind, oder wobei der Transistor in einem Frontend des Chips angeordnet ist.
  7. Differentielle Bitzelle nach Anspruch 1, bei der die ersten oder zweiten leitfähigen Oxide Oxide von einem oder mehreren der folgenden Elemente umfassen: Ir, Ru, Pd, Ps oder Re.
  8. Differentielle Bitzelle nach Anspruch 1, bei der: der Perowskit einen der folgenden Stoffe enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, oder LaNiO3; oder der Perowskit eines der folgenden Elemente enthält: La, Sr, Co, Ru, Mn, Y, Na, Cu oder Ni.
  9. Differentielle Bitzelle nach Anspruch 1, bei der die kapazitive Struktur eine zylindrische Form hat.
  10. Differentielle Bitzelle nach Anspruch 1, bei der das Perowskit mit Sc oder Mn dotiert ist, um Leckagen durch die dritte Schicht zu kontrollieren.
  11. Differentielle Bitzelle nach Anspruch 1, bei der die Referenzversorgungsleitung Masse ist.
  12. Differentielle Bitzelle nach einem der Ansprüche 1 bis 11, bei der der erste Transistor und die erste nichtflüchtige Struktur so gesteuert werden, dass sie Daten eines ersten Wertes speichern, und wobei der zweite Transistor und die zweite nichtflüchtige Struktur so gesteuert werden, dass sie Daten eines zweiten Wertes speichern, wobei der erste Wert ein Kehrwert des zweiten Wertes ist.
  13. System, umfassend: einen Prozessor für künstliche Intelligenz; und einen nichtflüchtigen Speicher, der mit dem KI-Prozessor gekoppelt ist, wobei der nichtflüchtige Speicher differentielle Bit-Zellen enthält, wobei eine der differentiellen Bit-Zellen enthält: einen ersten Transistor mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; einen zweiten Transistor mit einem Gate-Anschluss, der mit WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB ein Signal bereitstellen soll, das invers zu einem Signal auf BL ist; eine erste nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist und außerdem mit einer Plattenleitung (PL) verbunden ist; und eine zweite nichtflüchtige Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist, und die außerdem mit dem PL verbunden ist; wobei die erste und die zweite nichtflüchtige Struktur jeweils Folgendes umfassen: eine erste Schicht, die ein erstes brechendes Intermetall umfasst, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; eine zweite Schicht, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; eine dritte Schicht, die ein Perowskit umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; eine vierte Schicht, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und eine fünfte Schicht, die ein zweites brechendes Intermetall umfasst, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt.
  14. System nach Anspruch 13 und nach einem der Ansprüche 2 bis 12.
  15. Verfahren zur Bildung einer differentiellen Bitzelle, wobei das Verfahren umfasst: Herstellen eines ersten Transistors mit einem Gate-Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer ersten Bitleitung (BL) gekoppelt ist; Herstellen eines zweiten Transistors mit einem Gate-Anschluss, der mit WL gekoppelt ist, und entweder einem Source- oder einem Drain-Anschluss, der mit einer zweiten Bitleitung (BLB) gekoppelt ist, wobei die BLB ein Signal bereitstellen soll, das invers zu einem Signal auf BL ist; Bilden einer ersten ferroelektrischen Struktur, die entweder mit dem Drain oder der Source des ersten Transistors gekoppelt ist, und ferner mit einer Plattenleitung (PL) gekoppelt ist; und Bilden einer zweiten ferroelektrischen Struktur, die entweder mit dem Drain oder der Source des zweiten Transistors gekoppelt ist und außerdem mit dem PL gekoppelt ist, wobei die erste und die zweite ferroelektrische Struktur Perowskitmaterial umfassen.
  16. Verfahren nach Anspruch 15, bei dem das Bilden der ersten oder zweiten ferroelektrischen Strukturen umfasst: Bilden einer ersten Schicht, die ein erstes brechendes Intermetall enthält, wobei die erste Schicht an den Drain oder die Source des ersten oder zweiten Transistors angrenzt; Bilden einer zweiten Schicht, die ein erstes leitfähiges Oxid umfasst, wobei die zweite Schicht an die erste Schicht angrenzt; Bilden einer dritten Schicht, die ein Perowskit umfasst, wobei die dritte Schicht an die zweite Schicht angrenzt; Bilden einer vierten Schicht, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Schicht an die dritte Schicht angrenzt; und Bilden einer fünften Schicht, die ein zweites brechendes Intermetall enthält, wobei die fünfte Schicht an den PL und an die vierte Schicht angrenzt.
  17. Verfahren nach Anspruch 16, bei dem die Bildung der ersten oder zweiten ferroelektrischen Strukturen umfasst: Bilden einer sechsten Schicht angrenzend an eine erste Seite der ersten, zweiten, dritten, vierten und fünften Schicht; und Bilden einer siebten Schicht angrenzend an eine zweite Seite der ersten, zweiten, dritten, vierten und fünften Schicht, wobei die sechste und die siebte Schicht ein Barrierematerial umfassen.
  18. Verfahren nach Anspruch 17, bei dem: das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg; der Transistor entweder ein planarer oder ein nicht-planarer Transistor ist; der Perowskit mit La oder Lanthaniden dotiert ist; das brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W oder Co; und die ersten oder zweiten leitfähigen Oxide Oxide von einem oder mehreren der folgenden Elemente umfassen: Ir, Ru, Pd, Ps oder Re.
  19. Kapazitive Struktur, umfassend: eine erste Struktur mit brechendem Intermetall, wobei die erste Struktur an die Source oder den Drain des Transistors angrenzt; eine zweite Struktur, die ein erstes leitfähiges Oxid enthält; eine dritte Struktur, die ein ferroelektrisches Material umfasst, wobei die dritte Struktur an die zweite Struktur angrenzt; eine vierte Struktur, die ein zweites leitfähiges Oxid umfasst, wobei die vierte Struktur an die dritte Struktur angrenzt und wobei die dritte Struktur zwischen der zweiten und der vierten Struktur liegt; eine fünfte Struktur, die ein brechendes Intermetall enthält, wobei die fünfte Struktur der vierten Struktur benachbart ist; eine sechste Struktur, die an erste Seiten der ersten, zweiten, dritten, vierten und fünften Struktur angrenzt; und eine siebte Struktur, die an zweite Seiten der ersten, zweiten, dritten, vierten und fünften Struktur angrenzt, wobei die sechste und die siebte Struktur ein Sperrmaterial umfassen.
  20. Kapazitive Struktur nach Anspruch 19, bei der das ferroelektrische Material eines der folgenden ist: Perowskit, hexagonales Ferroelektrikum oder unechtes Ferroelektrikum.
  21. Kapazitive Struktur nach Anspruch 20, bei der: das ferroelektrische Material einen der folgenden Stoffe enthält: Perowskit, der einen der folgenden Stoffe enthält: LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, oder LaNiO3; hexagonales Ferroelektrikum enthält eines der folgenden Elemente: YMnO3 oder LuFeO3; hexagonale Ferroelektrika des Typs h-RMnO3, wobei R ein Element der Seltenen Erden ist, und zwar. Cer (Ce), Dysprosium (Dy), Erbium (Er), Europium (Eu), Gadolinium (Gd), Holmium (Ho), Lanthan (La), Lutetium (Lu), Neodym (Nd), Praseodym (Pr), Promethium (Pm), Samarium (Sm), Scandium (Sc), Terbium (Tb), Thulium (Tm), Ytterbium (Yb) oder Yttrium (Y); oder das ungeeignete Ferroelektrikum einen der folgenden Stoffe umfasst: [PTO/STO]n oder [LAO/STO]n, wobei „n“ zwischen 1 und 100 liegt.
  22. Kapazitive Struktur nach Anspruch 19, bei der das Barrierematerial eines oder mehrere der folgenden Oxide enthält: Ti, Al, oder Mg.
  23. Kapazitive Struktur nach Anspruch 19, bei der das erste oder zweite brechende Intermetall eines oder mehrere der folgenden Elemente enthält: Ti, Al, Ta, W, oder Co.
  24. Kapazitive Struktur nach Anspruch 19, bei der die ersten und zweiten leitfähigen Oxide Oxide von einem der folgenden umfassen: Ir, Ru, Pd, Ps oder Re, wenn das ferroelektrische Material ein Perowskit ist; PtCo, PdCo, Delafossit mit hexagonaler Metallstruktur, wenn das ferroelektrische Material hexagonale Ferroelektrika sind; Fe, LiV; oder InTi.
  25. Kapazitive Struktur nach Anspruch 19, bei der das ferroelektrische Material mit Sc oder Mn dotiert ist, um Leckagen durch das ferroelektrische Material zu kontrollieren.
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