JP2008078390A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ＭＯＣＶＤ法により、表面モフォロジの優れた強誘電体膜を所望の結晶配向で、歩留まり良く製造する方法の提供。
【解決手段】強誘電体キャパシタを有する半導体装置の製造方法は、シリコン基板上にＭＯＳトランジスタを形成する工程と、ＭＯＳトランジスタを覆うように層間絶縁膜を堆積する工程と、ＭＯＳトランジスタの拡散領域にコンタクトするビアプラグを形成する工程と、ビアプラグ上に、自己配向性を有する配向規制膜４２を形成する工程と、導電性酸素拡散バリア膜４３を形成する工程と、Ｐｂの拡散を抑制する金属酸化膜４４を拡散バリア膜として形成する工程と、Ｐｔを主成分とする金属よりなる下部電極膜４５を（１１１）配向で形成する工程と、スパッタ法またはゾルゲル法により、Ｐｂを含む第１の強誘電体膜４６を形成する工程と、Ｐｂを含む第２の強誘電体膜４７をＭＯＣＶＤ法により形成する工程と、上部電極４８を形成する工程と、を含む。
【選択図】図５

Description

本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
強誘電体メモリは電圧駆動される不揮発性半導体メモリ素子であり、高速で動作し、消費電力が小さく、しかも電源を遮断しても保持している情報が消失しない好ましい特性を有している。強誘電体メモリは、すでにＩＣカードや携帯電子機器に使われている。
図１は、いわゆるスタック型とよばれる強誘電体メモリ装置１０の構成を示す断面図である。
図１を参照するに、強誘電体メモリ装置１０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板１１上に素子分離領域１１Ｉにより画成された素子領域中１１Ａに二つのメモリセルトランジスタが、ビット線を共有して形成されている。
より具体的には、前記シリコン基板１１中には前記素子領域１１Ａとしてｎ型ウェルが形成されており、前記素子領域１１Ａ上には、ポリシリコンゲート電極１３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極１３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜１２Ａおよび１２Ｂを介して形成されている。
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａの両側壁面に対応してｐ−型のＬＤＤ領域１１ａ，１１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域１１ｃ，１１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域１１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、ＬＤＤ領域１１ｂとＬＤＤ領域１１ｃとして共用されている。
前記ポリシリコンゲート電極１３Ａ上には、シリサイド層１４Ａが、またポリシリコンゲート電極１３Ｂ上にはシリサイド層１４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極１３Ａの両側壁面および前記ポリシリコンゲート電極１３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域１１ｅおよび１１ｆが形成されており、また前記ゲート電極１３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域１１ｇおよび１１ｈが形成されている。ただし、前記拡散領域１１ｆと１１ｇは、同一のｐ＋型拡散領域より構成されている。
さらに前記シリコン基板１１上には、前記シリサイド層１４Ａおよび側壁絶縁膜を含めて前記ゲート電極１３Ａを覆うように、また前記シリサイド層１４Ｂおよび側壁絶縁膜を含めて前記ゲート電極１３Ｂを覆うように、ＳｉＯＮ膜１５が形成されており、前記ＳｉＯＮ膜１５上にはＳｉＯ２よりなる層間絶縁膜１６が形成されている。さらに前記層間絶縁膜１６中には、前記拡散領域１１ｅ，１１ｆ（従って拡散領域１１ｇ），１１ｈをそれぞれ露出するようにコンタクトホール１６Ａ，１６Ｂ，１６Ｃが形成され、前記コンタクトホール１６Ａ，１６Ｂ，１６Ｃには、Ｔｉ膜とＴｉＮ膜を積層した密着層１７ａ，１７ｂ，１７ｃを介して、Ｗ（タングステン）よりなるビアプラグ１７Ａ，１７Ｂ，１７Ｃが形成される。
さらに前記層間絶縁膜１６上には、前記タングステンプラグ１７Ａにコンタクトして、下部電極１８Ａと多結晶強誘電体膜１９Ａと上部電極２０Ａを積層した第１の強誘電体キャパシタＣ１が、また前記前記タングステンプラグ１７Ｃにコンタクトして、下部電極１８Ｃと多結晶強誘電体膜１９Ｃと上部電極２０Ｃを積層した第２の強誘電体キャパシタＣ２が形成されている。
さらに前記層間絶縁膜１６上には前記強誘電体キャパシタＣ１，Ｃ２を覆うようにＡｌ２Ｏ３よりなる水素バリア膜２１が形成され、さらに前記水素バリア膜２１上には次の層間絶縁膜２２が形成されている。
さらに前記層間絶縁膜２２中には、前記強誘電体キャパシタＣ１の上部電極２０Ａを露出するコンタクトホール２２Ａと、前記ビアプラグ１７Ｂを露出するコンタクトホール２２Ｂと、前記強誘電体キャパシタＣ２の上部電極２０Ｃを露出するコンタクトホール２２Ｃが形成され、前記コンタクトホール２２Ａ〜２２ＣにはＴｉ膜とＴｉＮ膜を積層した密着層２３ａ，２３ｂ，２３ｃをそれぞれ介してタングステンプラグ２３Ａ，２３Ｂ，２３Ｃがそれぞれ形成される。
さらに前記層間絶縁膜２２上には、前記タングステンプラグ２３Ａ，２３Ｂ，２３Ｃにそれぞれ対応して、Ｔｉ／ＴｉＮ積層構造のバリアメタル膜を伴って、Ａｌ配線パターン２４Ａ，２４Ｂ，２４Ｃが形成されている。
特開２００３−９２３９１号公報 特開２００４−１５３００６号公報 特開２００３−３１８３７１号公報 特開２００３−２０９１７９号公報 特開２００３−５１５８２号公報 特開平６−３２６２７０号公報 特開平８−２８８２３９号公報
ところで図１のような強誘電体メモリでは、強誘電体キャパシタ絶縁膜となる多結晶強誘電体膜１９Ａ，１９Ｃの結晶配向が非常に重要である。ＰＺＴなどの強誘電体は正方晶系のペロブスカイト構造を有し、ＴｉやＺｒなどの金属原子がペロブスカイト構造中でｃ軸方向に変位することで強誘電性が発現する。そこで、図１の強誘電体メモリ１０のように、強誘電体膜を上下電極間に挟持した構成の強誘電体キャパシタでは、電界方向が強誘電体のｃ軸方向に平行になるように強誘電体膜は（００１）配向を有するのが理想的で、前記強誘電体膜が（１００）配向を有する場合には、強誘電性は発現しない。
しかし、ペロブスカイト膜では、正方晶系とは言っても、ｃ軸とａ軸の差はわずかであり、このため通常の製法で形成したＰＺＴ膜では、（００１）配向した結晶粒と（１００）配向した結晶粒がほぼ同数発生し、その他の方位のものも発生することを考えると、実際に強誘電体キャパシタの動作に寄与する結晶の割合はわずかであった。このような事情から、従来、強誘電体メモリの技術分野では、強誘電体膜１９Ａ，１９Ｃを、全体として（１１１）配向膜として形成し、配向方位を<１１１>方向にそろえることで、大きなスイッチング電荷量ＱSWを確保することが行われている。
このような事情で強誘電体メモリでは、強誘電体キャパシタの下部電極としてＰｔ膜を自己配向Ｔｉ膜などの配向制御膜上に、ＴｉＡｌＮ膜などの導電性酸素拡散バリア膜を（１１１）配向で形成し、その上にＰＺＴなどの強誘電体膜を（１１１）配向で形成している。ここで自己配向Ｔｉ膜は、（００２）配向を示す。また前記ＴｉＡｌＮ酸素拡散バリア膜は、強誘電体膜中の酸素がＷプラグ中に侵入するのを抑制する。
一方、このような強誘電体メモリにおいても微細化および集積密度を向上させる要請が課せられており、このため強誘電体膜をステップカバレッジに優れたＭＯＣＶＤ法により形成する試みがなされている。
ＭＯＣＶＤ法では、強誘電体膜は一般的に６００℃以上の高温で成膜される。
ところが、このようなＭＯＣＶＤ法により形成される強誘電体膜では、特にＡｒ雰囲気中で昇温を行った場合、強誘電体結晶の配向性が不良となり、例えば（１１１）配向したＰＺＴ結晶の割合が著しく低く、得られる強誘電体キャパシタのスイッチング電荷量などの電気特性が著しく低下する問題が生じる。
この問題を回避するため、ＭＯＣＶＤ法による強誘電体膜の成膜を、酸素雰囲気中で昇温を行うことにより実行すること提案されているが、このように酸素雰囲気中で昇温を行った強誘電体膜、特にＰｂを含むＰＺＴ膜やＰＬＺＴ膜などでは、前記下部電極としてＰｔを使った場合、強誘電体膜中のＰｂが下部電極中を通過し、その下のＴｉＡｌＮ酸素拡散バリア膜と反応することで、前記ＴｉＡｌＮ膜と下部電極との界面ではがれが生じやすい問題が生じる。
このため、このような下部電極のはがれを抑制するためにはＩｒやＲｕを使う必要があるが、下部電極にＩｒやＲｕを使った場合、図２（Ａ），（Ｂ）に示すように、形成される強誘電体膜、例えばＰＺＴ膜の配向が不良になり、かつウェハ毎のばらつきが増大してしまう問題が生じる。ただし図２（Ａ）は、前記強誘電体膜を構成するＰＺＴ膜における、ＰＺＴ（１１１）面配向の積分強度を、また図２（Ｂ）は、（２２２）／（（１００）＋（１０１）＋（２２２））で定義されるＰＺＴ（２２２）面配向率を示す。
図２（Ａ），（Ｂ）は、基板中心部についての結果であるが、基板周辺部ではさらに積分強度および面配向率とも、劣化してしまう。
さらにこのようにＩｒ下部電極上にＭＯＣＶＤ法で形成されたＰＺＴ膜は、図３Ａに示すように不規則な表面モフォロジを有しており、前記ＰＺＴ膜下のＩｒ膜表面において、ＰＺＴ膜成膜時の酸化雰囲気の作用などにより、ＩｒＯｘ結晶の異常成長が生じていることを示唆している。このようにＰＺＴ膜表面にモフォロジの異常が生じた場合、その上に上部電極を形成するとリーク電流が増大するなどの問題が発生し、また強誘電体メモリの製造工程においてキャパシタ特性が著しく劣化する問題が生じる。さらにこのような表面モフォロジの異常は、先に図２（Ａ），（Ｂ）で説明した強誘電体キャパシタの配向ばらつきの原因となっていると考えられる。
これに対し、前記下部電極上にＰＺＴなどの強誘電体下地膜を、スパッタ法あるいはゾルゲル法により形成し、その上にＭＯＣＶＤ法により強誘電体膜を形成する技術が提案されている。
図３Ｂは、このようなスパッタ法により形成されたＰＺＴ下地膜上にＭＯＣＶＤ法により形成されたＰＺＴ膜の表面モフォロジを示す。
図３Ｂを参照するに、ＰＺＴ膜は平坦な、満足しうる表面モフォロジを有することがわかる。
図３ＢのＰＺＴ膜では、下部電極としてＰｔを使っているため、形成されたＰＺＴ膜を（１１１）配向に規制することが可能であるが、ＭＯＣＶＤ法では成膜温度が高いため、ＰＺＴ膜からＰｂが拡散しやすく、下部電極を構成するＰｔと反応してＰｂＰｔ2などの化合物が形成される恐れがある。またＰｔ下部電極を通過したＰｂがＴｉＡｌＮ酸素拡散バリア膜と反応する場合もあり、図４に示すような剥離が、Ｐｔ下部電極とＴｉＡｌＮ酸素拡散バリア膜の間において生じることがある。
一の側面によれば本発明は、基板上方に形成された導電性酸素拡散バリア膜と、前記導電性酸素拡散バリア膜上に形成された、Ｐｂの拡散を抑制する金属酸化膜と、前記金属酸化膜上に形成されたＰｔを含む下部電極と、前記下部電極上に形成されたＰｂを含む強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有することを特徴とする半導体装置を提供する。
他の側面によれば本発明は、強誘電体キャパシタを有する半導体装置の製造方法であって、シリコン基板上にＭＯＳトランジスタを形成する工程と、前記シリコン基板上に、前記ＭＯＳトランジスタを覆うように層間絶縁膜を堆積する工程と、前記層間絶縁膜中に、前記ＭＯＳトランジスタの拡散領域にコンタクトするビアプラグを形成する工程と、前記ビアプラグ上方に導電性酸素拡散バリア膜を形成する工程と、前記導電性酸素拡散バリア膜上に、Ｐｂの拡散を抑制する金属酸化膜を形成する工程と、前記金属酸化膜上にＰｔを主成分とする下部電極膜を形成する工程と、前記下部電極膜上に、Ｐｂを含む強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、基板上方に形成された導電性酸素拡散バリア膜と、前記導電性酸素拡散バリア膜上に形成された、Ｐｂの拡散を抑制する金属酸化膜と、前記金属酸化膜上に形成されたＰｔを含む下部電極と、前記下部電極上に形成されたＰｂを含む強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有することを特徴とする半導体装置により、あるいは強誘電体キャパシタを有する半導体装置の製造方法であって、シリコン基板上にＭＯＳトランジスタを形成する工程と、前記シリコン基板上に、前記ＭＯＳトランジスタを覆うように層間絶縁膜を堆積する工程と、前記層間絶縁膜中に、前記ＭＯＳトランジスタの拡散領域にコンタクトするビアプラグを形成する工程と、前記ビアプラグ上方に導電性酸素拡散バリア膜を形成する工程と、前記導電性酸素拡散バリア膜上に、Ｐｂの拡散を抑制する金属酸化膜を形成する工程と、前記金属酸化膜上にＰｔを主成分とする下部電極膜を形成する工程と、前記下部電極膜上に、Ｐｂを含む強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法により、前記酸素拡散バリア膜と下部電極の界面におけるはがれを抑制でき、また同時に、Ｐｔ下部電極の使用により、前記強誘電体膜の配向を、所望の（１１１）配向に規制することができる。また前記強誘電体膜を、スパッタ法またはゾルゲル法により形成された第１の膜部分と、ＭＯＣＶＤ法により形成された第２の膜部分とより形成することにより、前記強誘電体膜は優れた表面モフォロジを示し、強誘電体キャパシタは優れた電気特性を示す。
［第１の実施形態］
図５（Ａ）〜（Ｅ）は、本発明の第１の実施形態による強電体キャパシタの製造工程を示す。
図５（Ａ）を参照するに、図示しないシリコン基板を覆うシリコン酸化膜４１上には、（００２）配向を有するＴｉ膜４２が配向制御膜としてスパッタ法により形成されており、前記配向制御膜４２上には、ＴｉＡｌＮ膜４３が、導電性酸素拡散バリア膜として、反応性スパッタ法により形成されている。なお前記シリコン酸化膜４１は、その表面にＡｌ2Ｏ3膜を担持していてもよい。
例えば前記Ｔｉ膜４２は、ＤＣスパッタ装置中において被処理基板とターゲット間の距離を６０ｍｍに設定し、圧力が０．１５ＰａのＡｒ雰囲気中、２０℃の基板温度で２．６ｋＷのスパッタパワーを５秒間供給することにより形成される。また前記ＴｉＡｌＮ膜４３は、同じＤＣスパッタ装置中、ＴｉおよびＡｌの合金ターゲットを使い、圧力が２５３．３ＰａのＡｒ／Ｎ2雰囲気中、Ａｒガスを４０ｓｃｃｍ、窒素ガスを１０ｓｃｃｍの流量で供給しながら４００℃の基板温度で、１．０ｋＷのスパッタパワーを供給することにより、１００ｎｍの膜厚に形成される。
前記Ｔｉ膜４２は、成膜後、一度窒化させるのが好ましい。Ｔｉ膜４２をこのように窒化させることにより、後で行われる強誘電体膜の回復熱処理の際に、膜側面からのＴｉの酸化を抑制することができる。
ここで前記導電性酸素拡散バリア膜４３はＴｉＡｌＮに限定されるものではなく、ＩｒあるいはＲｕ膜を使うことも可能である。前記配向制御膜４２は、ＴｉあるいはＴｉＮに限定されるものではなく、他にＰｔ，Ｉｒ，Ｒｅ，Ｒｕ，Ｐｄ，Ｏｓ、あるいはこれらの合金を使うことも可能である。また前記配向制御膜４２を、Ｔｉ，Ａｌ，Ｉｒ，Ｐｔ，Ｒｕ，Ｐｄ，Ｏｓ，Ｒｈ，ＰｔＯｘ，ＩｒＯｘ，ＲｕＯｘ，ＰｄＯｘなどの単層膜あるいは積層膜として形成することも可能である。
図５（Ａ）の工程では、さらにこのようにして形成されたＴｉＡｌＮ膜４３上に、Ａｌ2Ｏ3膜４４が、スパッタ法あるいはＡＬＤ法により、０．１ｎｍ以上、好ましく１ｎｍ以上で、５ｎｍ以下の厚さに形成される。
例えば前記Ａｌ2Ｏ3膜４４をスパッタ法により形成する場合は、ＲＦスパッタ技術を使い、１０〜１００℃、例えば２０℃の基板温度でＡｒ流量を１０〜５０ｓｃｃｍ、例えば２０ｓｃｃｍに設定したＡｒガス雰囲気中、アルミナターゲットを使って０．２〜４．０ｋＷのスパッタパワーを投入する。このようにして形成されたＡｌ2Ｏ3膜４４は、Ｐｂの拡散バリア膜として機能し、後で説明するＰＺＴ膜など、Ｐｂを含む強誘電体キャパシタ絶縁膜中のＰｂが、拡散により前記ＴｉＡｌＮ酸素拡散バリア膜４３に到達し、反応を生じるのを阻止する。その結果、前記Ａｌ2Ｏ3膜４４は前記ＴｉＡｌＮ膜４３に対して優れた密着性を示す。
前記Ａｌ2Ｏ3膜４３は、その膜厚が０．１ｎｍを下回るとＰｂ拡散バリアとしての効果が失われ、有効なＰｂ拡散バリア層を構成するためには、１ｎｍ以上の膜厚を有するのが好ましい。また前記Ａｌ2Ｏ3膜は絶縁膜であるため、その膜厚が５ｎｍを超えると、キャリアのトンネル効率が減少し、強誘電体キャパシタの抵抗が増大してしまう。
なお、前記Ｐｂ拡散バリア膜４３は、このようなＡｌ2Ｏ3膜、すなわち酸化アルミニウム膜に限定されるものではなく、酸化チタニウム膜，酸化ジルコニウム膜，酸化ハフニウム膜，酸化タンタル膜により構成することも可能である。
一方、前記Ｐｂ拡散バリア膜４３を導電性金属酸化膜により形成することも可能である。この場合には、例えば酸化レニウム、酸化ロジウム、酸化オスミウム、酸化プラチナ、酸化イリジウム、酸化ルテニウム、酸化バナジウム、酸化ネオジム、酸化ユウロピウム、酸化サマリウム、ＳｒＲｕＯ3、ＬＡＣＯ（（Ｌａ，Ｓｒ）ＣｏＯ3）などを使うことができる。前記Ｐｂ拡散バリア膜４３が導電性金属酸化膜よりなる場合には、特に膜厚の上限がキャリアのトンネリングにより制限されることはないが、製造スループットを考慮すると１００ｎｍ以下とするのが好ましい。また膜厚の下限については、絶縁性金属酸化膜を使う場合と同様に、少なくとも０．１ｎｍの膜厚は必要であるが、有効なＰｂ拡散バリア作用を得るためには、１ｎｍ以上の膜厚に形成されるのが好ましい。
また前記Ａｌ2Ｏ3膜は、前記ＴｉＡｌＮ酸素拡散バリア膜４３の表面を、例えば６００〜６５０℃の酸化雰囲気中の急速熱処理により酸化処理し、ＡｌおよびＴｉの金属酸化物、すなわちＡｌ2Ｏ3あるいはＴｉＯｘを生じさせることにより、形成することもできる。このような方法によれば、前記Ｐｂ拡散バリア膜４４は前記ＴｉＡｌＮ酸素拡散バリア膜４３の表面に、３〜５ｎｍの膜厚で形成される。
次に図５（Ｂ）の工程において、前記Ｐｂ拡散バリア膜４４上に、厚さが約１００ｎｍのＰｔ膜よりなる下部電極膜４５が、例えば圧力が０．２ＰａのＡｒ雰囲気中、４００℃の基板温度で０．５ｋＷのスパッタパワーを投入するスパッタ法により形成される。なお前記下部電極４５は、純粋なＰｔに限定されるものではなく、Ｐｔを含む貴金属合金、あるいはＰｔ、もしくはＰｔを含む貴金属合金と酸化プラチナ（ＰｔＯ）を積層した積層膜であってもよい。
このようにして形成されたＰｔ下部電極膜４５は（１１１）配向を有し、その上に形成される強誘電体膜の配向を（１１１）配向に効果的に規制する。
次に図５（Ｂ）の構造は、Ａｒ雰囲気中、６５０℃の温度で６０秒間の急速熱処理を行われ、前記Ｐｔ膜４５が緻密化され、さらに図５（Ｃ）の工程において、前記下部電極４５上に、スパッタ法またはゾルゲル法により、第１の強誘電体膜４６が、１〜５０ｎｍ、好ましくは２０〜３０ｎｍの膜厚に形成される。
前記第１の強誘電体膜４６としては、ＡＢＯ3型ペロブスカイト構造を有し、Ａ席がＢｉ，Ｐｂ、Ｂａ，Ｓｒ，Ｃａ，Ｎａ，Ｋあるいは希土類元素から選ばれる少なくとも一つの金属元素により占有され、Ｂ席がＴｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｗ，Ｍｎ，Ｆｅ，Ｃｏ，Ｃｒから選ばれる少なくとも一つの元素により占有された強誘電体膜、例えばＰＺＴ膜を使うことができる。また前記第1の強誘電体膜４６としては、前記ＰＺＴ膜のかわりに、Ｌａ，Ｃａ，Ｓｒ，Ｓｉの少なくとも一つがドープされたＰＺＴ膜あるいはＰＬＺＴ膜、ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12）膜、ＳＢＴ膜、及びＢｉ層状構造化合物、例えば（Ｂｉ１−ｘＲｘ）Ｔｉ3Ｏ12（Ｒは希土類元素、０<ｘ<１）、ＳｒＢｉ2Ｔａ2Ｏ9，ＳｒＢｉ4Ｔｉ4Ｏ15などを使うことも可能である。
前記強誘電体膜４６としてスパッタ法により形成されたＰＺＴ膜を使う場合には、キャパシタの耐疲労特性、インプリント特性を向上させ、さらにリーク電流を低減し、低電圧駆動を可能にするため、先に述べたように、Ｌａ，Ｃａ，Ｓｒ，Ｎｂなどを添加するのが好ましい。その際、強誘電体キャパシタのスイッチング電荷量ＱSWを考慮して、Ｃａの濃度をモル比で５％、Ｌａの濃度をモル比で２％，Ｓｒの濃度をモル比で２％に設定するのが好ましい。
また前記強誘電体膜４６上に、図示はしないが、酸化ジルコニウムあるいは酸化鉛などの高誘電体材料を堆積してもよい。
また前記強誘電体膜４６をゾルゲル法で形成する場合は、前記下部電極４５上に、ゾルゲルＰＺＴ溶液をスピンコートし、ＰＺＴ塗布膜を形成する。かかるゾルゲルＰＺＴ溶液のスピンコートは、例えば所望のＰＺＴ膜の構成元素の前駆体を所定のモル比で混合した有機溶媒、例えば１０重量％ブタノール溶液からなる強誘電体薄膜形成用ゾルゲル溶液を使い、これを湿度４０％の大気中、室温で被処理基板を５０００ｒｐｍの回転数で３０秒間スピンコートすることにより形成される。例えばこのようなゾルゲルＰＺＴ溶液として、Ｐｂ，Ｌａ，Ｚｒ，Ｔｉを、モル比で１．１０：２：４０：６０の割合（Ｐｂ，Ｌａ，Ｚｒ，Ｔｉ＝１．１０：２：４０：６０）で含む溶液を使うことができる。このようにして形成されたＰＺＴ塗布膜は、例えば常圧の酸素雰囲気中、ＰＺＴの結晶化が生じないような２００〜４５０℃の温度、例えば２４０℃において熱処理され、前記ＰＺＴ塗布膜４５ａに含まれるブタノールなどの溶媒が気化される。その結果、前記下部電極４５上に、図５（Ｃ）の段階で、アモルファス相あるいは微結晶状態のＰＺＴ膜が、前記ＰＺＴ膜４６として得られる。
前記強誘電体膜４６がＰＺＴ膜の場合、図５（Ｃ）の構造は、引き続き酸素を含む雰囲気、例えば酸素ガスとＡｒガスなどの不活性ガスの混合雰囲気中、５５０〜８００℃、例えば５８０℃の温度で、例えば酸素ガスを０〜２５ｓｃｃｍ、Ａｒガスを２０００ｓｃｃｍの流量で供給しながら３０〜１２０秒間、例えば９０秒間熱処理され、前記ＰＺＴ膜４６が結晶化される。
この結晶化熱処理では、最適な熱処理温度は強誘電体膜４６を構成する材料により異なり、ＰＺＴでは６００℃以下であるが、例えばＢＬＴを使う場合には７００℃以下、ＳＢＴを使う場合には８００℃以下であるのが好ましい。
このような強誘電体膜４６の結晶化熱処理を、下部電極４５がＰｔよりなり、かつ前記Ｐｂ拡散バリア膜４４が設けられていない構造について行うと、膜４６中のＰｂが前記下部電極４５中を拡散により通過してその下のＴｉＡｌＮ酸素拡散バリア膜４３に到達してしまい、界面での反応により前記図４で説明したような下部電極膜４５のはがれが発生する。
これに対し、本発明では、前記Ｐｂ拡散バリア膜４４を形成することにより、このようなはがれの問題を回避することができる。
次に、図５（Ｄ）の工程において、前記第１の強誘電体膜４６上に第２の強誘電体膜４７が、ＭＯＣＶＤ法により形成される。
より具体的には、前記第２の強誘電体膜４７をＰＺＴ膜により形成する場合には、Ｐｂの原料としてＰｂ（ＤＰＭ）2を、Ｚｒの原料としてＺｒ（ｄｍｈｄ）4を、Ｔｉの原料としてＴｉ（Ｏ−ｉＯｒ）2（ＤＰＭ）2を、いずれもＴＨＦ溶媒中に３モル％の濃度で溶解し、このようにして形成されたそれぞれの液体原料を、ＭＯＣＶＤ装置の原料気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒とともに、それぞれ０．３２６ｍｌ／分，０．２００ｍｌ／分、および０．２００ｍｌ／分の流量で供給し、Ｐｂ，ＺｒおよびＴｉの原料ガスを形成する。
さらにこのようにして形成された原料ガスを前記ＭＯＣＶＤ装置中に導入し、ＰＺＴ膜４７を、前記下部電極層７１上に６６５Ｐａの圧力下、６２０℃の基板温度で例えば８０ｎｍの膜厚に形成する。
次に図５（Ｅ）の工程において、前記ＰＺＴ膜４７上に、ＰＺＴとの間に良好な界面を形成するＩｒＯｘを使って、上部電極４８が、スパッタ法により形成される。本実施形態では前記上部電極４８として触媒作用にあるＰｔの使用を避けており、これにより活性化された水素によるＰＺＴ膜４６，４７の還元が抑制される。
より具体的に説明すると、前記図５（Ｄ）の工程の後、前記ＰＺＴ膜４７上には、最初に厚さが５０ｎｍのＩｒＯｘ膜がスパッタ法により、例えば３００℃の基板温度でＡｒガスおよび酸素ガスを、それぞれ１２０ｓｃｃｍおよび８０ｓｃｃｍの流量で供給し、１〜２ｋＷのスパッタパワーを投入することで、例えば５０ｎｍの膜厚に、また成膜時点ですでに結晶化した状態で、形成される。
次にこのようにして形成されたＩｒＯｘ膜は、酸素ガスを２０ｓｃｃｍ，Ａｒガスを２０００ｓｃｃｍの流量で供給しながら７２５℃の温度で６０秒間急速熱処理され、完全に結晶化される。またこの急速熱処理により、前記ＰＺＴ膜４６，４７中に上部電極４８の形成に伴って生じた酸素欠損が補償される。
次に、このようにして形成された第１の酸化イリジウム膜（前記ＩｒＯｘ膜）上に、第２の酸化イリジウム膜（ＩｒＯｙ膜）がスパッタ法により、０．８ＰａのＡｒ雰囲気中、１．０ｋＷのスパッタパワーで１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成される。このようにして形成された前記第２の酸化イリジウム膜は、ＩｒＯ2の化学量論組成に近い組成を有し、水素あるいは水に対してＰｔのような触媒作用を生じることがなく、図５（Ｅ）の構造上に多層配線構造を形成した場合にも、ＰＺＴ膜４６，４７が、水分を含む層間絶縁膜から放出される水素により還元されてしまう問題が抑制され、強誘電体キャパシタの水素耐性が向上する。
前記上部電極４８をこのように二層構造とすることにより、前記下層のＩｒＯｘ膜とその下のＰＺＴ膜４７との間に優れた密着性が確保され、前記上層のＩｒＯｙ膜により、上に述べたように強誘電体キャパシタの水素耐性が向上する。
なお本実施形態において前記上部電極４８として、ＩｒＯｘの代りにＩｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、あるいはこれらの酸化物、さらにＳｒＲｕＯ3などの導電性酸化物を使うことも可能である。また前記上部電極４８を、これらの金属または導電性酸化物層の積層構造とすることも可能である。
本実施例では、さらに前記上部電極４８の表面部分に、図示は省略するがＩｒ膜を形成してもよい。これにより、前記上部電極４８を介したＨ2Ｏの強誘電体膜４６，４７への侵入が抑制され、また配線パターンとのコンタクト特性が向上する。

［第２の実施形態］
以下、本発明の第２の実施形態による強誘電体メモリの製造工程を、図６Ａ〜６Ｖを参照しながら説明する。
図６Ａを参照するに、シリコン基板６１中には素子領域６１Ａとしてｎ型ウェルが形成されており、前記素子領域６１Ａ上には、ポリシリコンゲート電極６３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極６３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜６２Ａおよび６２Ｂを介して形成されている。
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａの両側壁面に対応してｐ−型のＬＤＤ領域６１ａ，６１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域６１ｃ，６１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域６１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、前記ＬＤＤ領域６１ｂとＬＤＤ領域６１ｃとして共用されている。
前記ポリシリコンゲート電極６３Ａ上には、シリサイド層６４Ａが、またポリシリコンゲート電極６３Ｂ上にはシリサイド層６４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極６３Ａの両側壁面および前記ポリシリコンゲート電極６３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域６１ｅおよび６１ｆが形成されており、また前記ゲート電極６３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域６１ｇおよび６１ｈが形成されている。ただし、前記拡散領域６１ｆと６１ｇは、同一のｐ＋型拡散領域より構成されている。
さらに前記シリコン基板６１上には、前記シリサイド層６４Ａおよび側壁絶縁膜を含めて前記ゲート電極６３Ａを覆うように、また前記シリサイド層６４Ｂおよび側壁絶縁膜を含めて前記ゲート電極６３Ｂを覆うように、ＳｉＯＮ膜６５が例えば２００ｎｍの厚さに形成されており、前記ＳｉＯＮ膜６５上にはＳｉＯ２よりなる層間絶縁膜６６が、ＴＥＯＳを原料としたプラズマＣＶＤ法により、例えば１０００ｎｍの厚さに形成されている。さらに前記層間絶縁膜６６はＣＭＰ法により平坦化され、さらに前記層間絶縁膜６６中に、前記拡散領域６１ｅ，６１ｆ（従って拡散領域６１ｇ），６１ｈをそれぞれ露出するようにコンタクトホール６６Ａ，６６Ｂ，６６Ｃが形成される。前記コンタクトホール６６Ａ，６６Ｂ，６６Ｃには、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を積層した密着層６７ａ，６７ｂ，６７ｃを介して、Ｗ（タングステン）よりなるビアプラグ６７Ａ，６７Ｂ，６７Ｃが形成される。
さらに図６Ａの構造では前記層間絶縁膜６６上に、厚さが例えば１３０ｎｍの別のＳｉＯＮ膜６７を介してシリコン酸化膜よりなる次の層間絶縁膜６８が、前記層間絶縁膜６６と同様にしてＴＥＯＳを原料とするプラズマＣＶＤ法により、例えば３００ｎｍの厚さに形成されている。ここで前記ＳｉＯＮ膜６７に代わりにＳｉＮ膜あるいはＡｌ2Ｏ3膜を使うことも可能である。
次に図６Ｂの工程において前記層間絶縁膜６８中に、前記ビアプラグ６７Ａ，６７Ｃを露出するビアホール６８Ａ，６８Ｃがそれぞれ形成され、前記ビアホール６８Ａにはタングステンよりなり前記ビアプラグ６７Ａとコンタクトするように、ビアプラグ６９Ａが、前記密着層６７ａと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ａを介して形成される。また前記ビアホール６８Ｃにはタングステンよりなり前記ビアプラグ６７Ｃとコンタクトするようにビアプラグ６９Ｃが、前記密着層６７ｃと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ｃを介して形成される。
次に図６Ｃの工程において、前記層間絶縁膜６８の表面をＮＨ3プラズマで処理し、ＮＨ基を前記層間絶縁膜６８表面の酸素原子に結合させ、次いでＴｉ膜７０がスパッタ法により、前記層間絶縁膜６８上に前記ビアプラグ６９Ａ，６９Ｂを覆うように、例えば先の図３（Ａ）のＴｉ膜４２と同様な条件で、例えば２０ｎｍの厚さに形成される。前記層間絶縁膜６８の表面をこのようにＮＨ3プラズマで処理しておくことにより、前記層間絶縁膜６８表面の酸素原子はＮＨ基により終端され、Ｔｉ原子と優先的に結合してその配向を規制することがないため、前記Ｔｉ膜７０は理想的な（００２）配向を有する。
さらに図６Ｃでは、前記Ｔｉ膜７０を窒素雰囲気中、６５０℃の温度で急速熱処理し、（１１１）配向のＴｉＮ膜７０に変換する。
次に図６Ｄの工程において、前記ＴｉＮ膜７０上にＴｉＡｌＮ膜７１を、酸素拡散バリアとして、前記図５（Ａ）のＴｉＡｌＮ膜４３と同様な条件で形成し、さらに図６Ｅの工程で、前記ＴｉＡｌＮ膜７１上にＡｌ2Ｏ3膜７２よりなるＰｂ拡散バリア膜が、やはり先の図５（Ａ）の工程におけるＡｌ2Ｏ3膜４４と同様にして形成される。
次に図６Fの工程において、前記Ａｌ2Ｏ3膜７２上に、前記図５（Ｂ）の下部電極４５と同様に、厚さが約１００ｎｍのＰｔ膜がスパッタ法により積層され、下部電極層７３が形成される。
次に前記図６Ｆの構造を先の実施形態と同様にＡｒ雰囲気中、６５０℃以上の温度で６０秒間熱処理し、引き続き、図６Ｇの工程において、前記下部電極層７３上に第１のＰＺＴ膜７４が、前記図５（Ｃ）のＰＺＴ膜４６と同様に、スパッタ法により、１〜５０ｎｍ、好ましくは２０〜３０ｎｍの膜厚に形成される。
次に図６Ｈの工程において、前記ＰＺＴ膜７４上に第２のＰＺＴ膜７５が、ＭＯＣＶＤ法により、先の図５（Ｄ）の工程における強誘電体膜４７と同様にして、例えば８０ｎｍの膜厚に形成される。
さらに図６Ｉの工程において、ＰＺＴ膜７４，７５は、酸素を含む雰囲気、例えば酸素ガスとＡｒガスなどの不活性ガスの混合雰囲気中、５５０〜８００℃、例えば５８０℃の温度で、例えば酸素ガスを０〜２５ｓｃｃｍ、Ａｒガスを２０００ｓｃｃｍの流量で供給しながら３０〜１２０秒間、例えば９０秒間熱処理され、結晶化される。このＰＺＴ膜７３の結晶化熱処理の結果、前記ＰＺＴ膜７４，７５中には、（１１１）配向の柱状ＰＺＴ結晶が、前記下部電極７３の表面から上方に向かって成長する。
次に図６Ｈの工程において、前記ＰＺＴ膜７４上には先の実施形態の図５（Ｅ）の上部電極層４８と同様にして上部電極膜７６がスパッタ法により形成され、図６Ｋの工程において前記上部電極膜７６上に、ＴｉＡｌＮ膜７７とシリコン酸化膜７８が、それぞれ反応性スパッタ法およびＴＥＯＳ原料を使ったプラズマＣＶＤ法により、ハードマスク層として形成される。
さらに図６Ｌの工程で前記シリコン酸化膜７８およびその下のＴｉＡｌＮ膜７７がパターニングされ、所望の強誘電体キャパシタＣ１，Ｃ２に対応したハードマスクパターン７８Ａ，７８Ｂが形成される。
さらに次の図６Ｍの工程において、前記ハードマスクパターン７８Ａ，７８Ｂをマスクに、その下のＴｉＡｌＮ膜７７，上部電極層７６，ＰＺＴ膜７４，７５、下部電極層７３、およびＡｌ2Ｏ3膜が、前記ＴｉＡｌＮ膜７１が露出するまで、ＨＢｒ，Ｏ2，ＡｒおよびＣ4Ｆ8を使ったドライエッチングによりパターニングされ、前記ハードマスクパターン７８Ａの下に前記強誘電体キャパシタＣ１に対応して、Ａｌ2Ｏ3パターン７２Ａ，下部電極パターン７３Ａ，ＰＺＴパターン７４Ａ，７５Ａ，上部電極パターン７６ＡおよびＴｉＡｌＮマスクパターン７７Ａを積層した構造が、また前記ハードマスクパターン７６Ｃの下に前記強誘電体キャパシタＣ２に対応して、Ａｌ2Ｏ3パターン７２Ｃ，下部電極パターン７３Ｃ，ＰＺＴパターン７４Ｃ，７５Ｃ，上部電極パターン７６ＣおよびＴｉＡｌＮマスクパターン７７Ｃを積層した構造が得られる。ここで前記下部電極パターン７３Ａ，ＰＺＴパターン７４Ａ，７５Ａ，上部電極パターン７６Ａが強誘電体キャパシタＣ１を構成し、下部電極パターン７３Ｃ，ＰＺＴパターン７４Ｃ，７５Ｃ，上部電極パターン７６Ｃが強誘電体キャパシタＣ２を構成する。
次に図６Ｎの工程で、前記ハードマスクパターン７８Ａ，７８Ｃがドライエッチングまたはウェットエッチングにより除去され、図６Ｏの工程において前記強誘電体キャパシタＣ１，Ｃ２をマスクに、前記層間絶縁膜６８上のＴｉＮ膜７０およびその上のＴｉＡｌＮ膜７１がドライエッチングにより除去され、前記キャパシタＣ１では前記Ａｌ2Ｏ3パターン７２Ａの下に、ＴｉＮパターン７０ＡおよびＴｉＡｌＮパターン７１Ａを積層した構造が、また前記キャパシタＣ２では前記Ａｌ2Ｏ3パターン７２Ｃの下に、ＴｉＮパターン７０ＣおよびＴｉＡｌＮパターン７１Ｃを積層した構造が形成される。
さらに図６Ｐの工程で、前記図６Ｏの工程で露出した前記層間絶縁膜６８上に、前記強誘電体キャパシタＣ１およびＣ２の側壁面および上面を連続して覆うように非常に薄い、膜厚が２０ｎｍ以下のＡｌ2Ｏ3膜７９が、水素バリア膜としてスパッタ法あるいはＡＬＤ法により形成され、次いで図６Ｑの工程で、酸素雰囲気中、５５０〜７５０℃、例えば６５０℃で熱処理を行うことにより、前記強誘電体キャパシタＣ１，Ｃ２中のＰＺＴ膜７４Ａ，７５Ａ、および７４Ｃ，７５Ｃにおいて、図６Ｏのドライエッチング工程などで生じたダメージを回復させる。
さらに図６Ｒの工程において前記図６ＰのＡｌ2Ｏ3膜７９上に次のＡｌ2Ｏ3膜８０がＭＯＣＶＤ法により例えば２０ｎｍの膜厚に、やはり水素バリア膜として形成され、さらに図６Ｓの工程において、このようにして形成されたＡｌ2Ｏ3水素バリア膜７９，８０を覆うように、シリコン酸化膜よりなる層間絶縁膜８１が、ＴＥＯＳと酸素とヘリウムの混合ガスを原料としたプラズマＣＶＤ法により１５００ｎｍの膜厚に形成される。図６Ｓの工程では、このようにして形成された層間絶縁膜８１の表面をＣＭＰ法により平坦化した後、Ｎ2Ｏまたは窒素ガスを用いたプラズマ中で熱処理し、前記層間絶縁膜８１中の水分を除去する。さらに図６Ｓの工程では、前記層間絶縁膜８１上にＡｌ2Ｏ3膜８２が水素バリア膜として、スパッタまたはＭＯＣＶＤ法により２０〜１００ｎｍの厚さに形成される。図６Ｓの工程では前記層間絶縁膜８１は、ＣＭＰ法による平坦化工程の結果、例えば７００ｎｍの膜厚を有する。
次に図６Ｔの工程において前記水素バリア膜８２上には、シリコン酸化膜よりなる層間絶縁膜８３が、ＴＥＯＳ原料のプラズマＣＶＤ法により３００〜５００ｎｍの膜厚に形成され、図６Ｕの工程において、前記層間絶縁膜８３中に前記強誘電体キャパシタＣ１の上部電極７６Ａを露出するビアホール８３Ａおよび前記強誘電体キャパシタＣ２の上部電極７６Ｃを露出するビアホール８３Ｃが形成される。
さらに図６Ｕの工程では、このようにして形成されたビアホール８３Ａおよび８３Ｃを介して酸化雰囲気中で熱処理を行い、前記ＰＺＴ膜７４Ａ，７５Ａ，および７４Ｃ，７５Ｃに、かかるビアホール形成工程に伴って生じた酸素欠損を補償する。
次いで前記ビアホール８３Ａ，８３Ｃの底面および内壁面を、ＴｉＮの単層膜よりなるバリアメタル膜８４ａ，８４ｃによりそれぞれ覆い、さらに前記ビアホール８３Ａをタングステンプラグ８４Ａにより、また前記ビアホール８３Ｃをタングステンプラグ８４Ｃにより充填する。
さらに前記タングステンプラグ８４Ａ，８４Ｃの形成の後、前記層間絶縁膜８３中に前記ビアプラグ６７Ｂを露出するビアホール８３Ｂを形成し、これをタングステンビアプラグ８４Ｂで充填する。なお前記タングステンビアプラグ８４Ｂは通常のように、Ｔｉ／ＴｉＮ積層構造の密着膜８４ｂを伴っている。
さらに図６Ｖの工程において、前記層間絶縁膜８３上に、前記ビアプラグ８４Ａに対応してＡｌＣｕ合金よりなる配線パターン８５Ａが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ａ，８５ｄに挟持された形で、前記ビアプラグ８４Ｂに対応してＡｌＣｕ合金よりなる配線パターン８５Ｂが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｂ，８５ｅに挟持された形で、さらに前記ビアプラグ８５Ｃに対応してＡｌＣｕ合金よりなる配線パターン８５Ｃが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｃ，８５ｆに挟持された形で、形成される。
また前記図６Ｖの構造上に、必要に応じてさらなる配線層が形成される。
このようにして形成された強誘電体メモリでは、Ｐｔ電極の使用により、前記強誘電体キャパシタＣ１，Ｃ２を構成するＰＺＴ膜中が、一様な（１１１）配向の柱状ＰＺＴ結晶より構成されるため、先に図５（Ａ），（Ｂ）で説明したように優れた電気特性が得られる。またその際、前記Ｐｔ下部電極とその下のＴｉとＡｌとＮを含む導電性酸素拡散バリア層との間に薄いＡｌ2Ｏ3膜などよりなるＰｂ拡散バリア層２２Ａ，２２Ｃが形成されるため、ＰＺＴ膜からＰｂが前記導電性酸素拡散バリア層に拡散することにより生じる下部電極のはがれの問題が解消する。前記Ｐｂ拡散バリア層２２Ａ，２２ＣをＡｌ2Ｏ3などの絶縁材料より構成する場合は、膜厚が５ｎｍを超えるとキャリアのトンネリングが困難になるため、Ｐｂ拡散バリア層２２Ａ，２２Ｃの膜厚は、５ｎｍ以下にするのが好ましい。一方、前記Ｐｂ拡散バリア層２２Ａ，２２Ｃの下限については、少なくとも０．１ｎｍ以上必要であるが、膜厚が薄すぎるとＰｂ拡散バリアとしての機能が発現しないため、前記Ｐｂ拡散バリア層２２Ａ，２２Ｃは１ｎｍ以上の膜厚に形成するのが好ましい。
なお前記導電性拡散バリア層２２Ａ，２２Ｃとしては、Ａｌ2Ｏ3膜、すなわち酸化アルミニウム膜の他に、先の実施形態の場合と同様、酸化チタニウム膜，酸化ジルコニウム膜，酸化ハフニウム膜，酸化タンタル膜など、他の絶縁性金属酸化膜を使うことも可能である。
また前記導電性拡散バリア層２２Ａ，２２Ｃを導電性金属酸化膜により形成する場合には、少なくとも０．１ｎｍの膜厚は必要であるが、有効なＰｂ拡散バリアとして機能させるためには１ｎｍ以上の膜厚を有するのが好ましい。このような導電性金属酸化膜としては、先の実施形態と同様に、酸化レニウム，酸化ロジウム，酸化オスミウム，酸化プラチナ，酸化イリジウム，酸化ルテニウム，酸化バナジウム，酸化ネオジム，酸化ユウロピウム，酸化サマリウム，ＳｒＲｕＯ3，（Ｌａ，Ｓｒ）ＣｏＯ3などを使うことが可能である。
また本実施形態において強誘電体膜７４Ａ，７５Ａあるいは７４Ｃ，７５ＣはＰＺＴ膜としたが、先にも説明したように、下層の強誘電体膜７４Ａ，７４Ｃをスパッタにより形成する場合には、前記強誘電体膜７１Ａ，７４Ｃを構成するＰＺＴ膜は、ＣａやＳｒなどの元素を含んでいてもよい。またＰＺＴ膜７４Ａ，７５Ａ，７４Ｃ，７５ＣはＬａを含むＰＬＺＴ膜であってもよい。
さらに前記強誘電体膜７４Ａ，７５Ａ，７４Ｃ，７５ＣはＰＺＴ膜に限定されることはなく、Ｐｂを含むＡＢＯ3型ペロブスカイト構造を有する強誘電体膜より構成されていればよく、例えば前記Ａ席を占有する金属元素として、Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ，Ｋ、および希土類元素などを含み、前記Ｂ席を占有する金属元素として、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｗ，Ｍｎ，Ｆｅ，Ｃｏ，Ｃｒなどを含むものであってもよい。
さらに前記下部電極７３Ａ，７３Ｃは、Ｐｔ膜に限定されることはなく、Ｐｔを含む合金であってもよく、さらに酸化プラチナ（ＰｔＯ）とＰｔあるいはＰｔを含む合金の積層より構成されてもよい。
また前記導電性酸素バリア膜７１Ａ，７１ＣはＴｉＡｌＮ膜に限定されるものではなく、Ｉｒ膜あるいはＲｕ膜を使うことも可能である。
さらに前記配向制御膜７０Ａ，７０ＣはＴｉ膜あるいはＴｉＮ膜に限定されるものではなく、Ｐｔ膜、Ｉｒ膜、Ｒｅ膜、Ｒｕ膜、Ｐｄ膜、Ｏｓ膜、あるいはこれらの膜を構成する元素の合金より構成することも可能である。また前記配向制御膜７０Ａ，７０Ｃとしては、Ｔｉ，Ａｌ，Ｉｒ，Ｐｔ，Ｒｕ，Ｐｄ，Ｏｓ，Ｒｈ，ＰｔＯｘ，ＩｒＯｘ，ＲｕＯｘ，ＰｄＯｘのいずれかよりなる単層膜または積層膜を使うことが可能である。

［第３の実施形態］
図７は、本発明の第３の実施形態による強誘電体メモリの構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
先に説明した図６Ａ〜６Ｖの実施形態では、図６Ｂの工程において、前記ビアプラグ６９Ａ，６９Ｃの形成を、前記ビアホール６８Ａ，６８Ｃをタングステン膜で充填した後、前記層間絶縁膜６８上の余計なタングステン膜をＣＭＰ法で除去することにより形成しているが、このようなＣＭＰ法では、前記ビアプラグ６９Ａ，６９Ｂの表面を完全に平坦にすることは困難で、前記ビアプラグ６９Ａ，６９Ｃの上部には、一般に深さが２０〜５０ｎｍに達する凹部が形成されてしまう。
このような凹部は、その上に形成される強誘電体キャパシタの結晶配向に大きな影響を与えるため、本実施形態では、前記図６Ｂの工程の後、図６Ｃの工程の前に、前記層間絶縁膜６８上に（００２）配向のＴｉ膜を、かかる凹部を充填するように堆積し、窒化処理により（１１１）配向のＴｉＮ膜に変換した後、その表面をＣＭＰ法で平坦化することを行っている。
その結果、図７の強誘電体メモリでは、前記層間絶縁膜６８と前記ＴｉＮ膜７０Ａの間に、前記ビアプラグ６９Ａ上部の凹部を充填するように、（１１１）配向のＴｉＮ膜７０ａが介在し、また前記層間絶縁膜６８と前記ＴｉＮ膜７０Ｃの間に、前記ビアプラグ６９Ｃ上部の凹部を充填するように、（１１１）配向のＴｉＮ膜７０ｃが介在している。なおこのようなＴｉＮ膜７０ａ，７０ｃは、図６Ｋのパターニング工程において、強誘電体キャパシタＣ１，Ｃ２を構成する他の膜と共にパターニングされる。
本発明によれば、かかる構成により、前記ビアプラグ６９Ａ，６９Ｃの上部にＣＭＰ工程において凹部が形成されても、強誘電体膜７３Ａ，７３Ｃの配向を（１１１）方向に確実に規制することが可能である。
図８は、図７の一変形例により強誘電体メモリの構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図８を参照するに、本実施形態では、前記ＴｉＮ膜７０ａ，７０ｃをＣＭＰにより平坦化する際に、前記層間絶縁膜６８上の部分を除去しており、その結果、前記ＴｉＮ膜７０ａ，７０ｃは、ビアホール６８Ａ，６８Ｃ中にだけ残存している。
その他は図７と同様であり、説明を省略する。

［第４の実施形態］
図９は、本発明の第５の実施形態による強誘電体メモリの構成を示す。
図９を参照するに、本実施形態では前記図６Ｒの工程の後、図６Ｓの工程で層間絶縁膜８１を形成した後、直ちに前記層間絶縁膜８１中に、前記ビアプラグ６７Ｂを露出するビアホールを形成し、これをタングステンで充填して前記ビアプラグ８４Ｂを形成する。
さらに前記ビアプラグ８４Ｂが形成された後、前記層間絶縁膜８１上にＳｉＯＮ膜などの酸素バリア膜を形成し、この状態で前記層間絶縁膜８１中に、前記強誘電体キャパシタＣ１の上部電極７６Ａと前記強誘電体キャパシタＣ２の上部電極７６Ｃを露出するコンタクトホールを形成する。
さらに前記コンタクトホールを介して前記強誘電体キャパシタＣ１中のＰＺＴ膜７４Ａ，７５Ａおよび強誘電体キャパシタＣ２中のＰＺＴ膜７４Ｃ，７５Ｃを酸素雰囲気中で熱処理し、酸素欠損を補償した後、前記酸素バリア膜を除去し、前記層間絶縁膜８１上に、電極パターン８５Ａ，８５Ｂ，８５Ｃを、それぞれ前記強誘電体キャパシタＣ１の上部電極７６Ａ、ビアプラグ８４Ｂ，および前記強誘電体キャパシタＣ２の上部電極７６Ｃに対応して形成する。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
（付記１）
基板上方に形成された導電性酸素拡散バリア膜と、
前記導電性酸素拡散バリア膜上に形成された、Ｐｂの拡散を抑制する金属酸化膜と、
前記金属酸化膜上に形成されたＰｔを含む下部電極と、
前記下部電極上に形成されたＰｂを含む強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有することを特徴とする半導体装置。
（付記２）
前記強誘電体膜は、前記第下部電極表面に接する第１の膜部分と、前記第１の膜部分上に形成された第２の膜部分とよりなることを特徴とする付記１記載の半導体装置。
（付記３）
前記第１の膜部分は、さらにＣａあるいはＳｒを含むことを特徴とする付記１または２記載の半導体装置。
（付記４）
前記金属酸化膜は絶縁性金属酸化物よりなり、キャリアがトンネリング可能な厚さを有することを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記金属酸化膜は、酸化アルミニウム膜，酸化チタニウム膜，酸化ジルコニウム膜，酸化ハフニウム膜，酸化タンタル膜のいずれかよりなり、０．１ｎｍ以上、５ｎｍ以下の膜厚を有することを特徴とする付記４記載の半導体装置。
（付記６）
前記金属酸化膜は導電性金属酸化物よりなり、０．１ｎｍ以上、１００ｎｍ以下の膜厚を有することを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記７）
前記金属酸化膜は、酸化レニウム膜，酸化ロジウム膜，酸化オスミウム膜，酸化プラチナ膜，酸化イリジウム膜，酸化ルテニウム膜，酸化バナジウム膜，酸化ネオジム膜，酸化ユウロピウム膜，酸化サマリウム膜，ＳｒＲｕＯ3膜，（Ｌａ，Ｓｒ）ＣｏＯ3膜のいずれかよりなることを特徴とする付記６記載の半導体装置。
（付記８）
前記導電性酸素拡散バリア膜は配向制御膜上に形成されており、
前記配向制御膜はＴｉを含み、前記導電性酸素拡散バリア膜は、ＴｉとＡｌとＮを含むことを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９）
前記配向制御膜は、（００２）配向のＴｉ膜あるいは（１１１）配向のＴｉＮ膜よりなることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
（付記１０）
前記下部電極はＰｔ膜よりなることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１１）
さらに、前記基板上に形成されたＭＯＳトランジスタと、前記シリコン基板上に前記ＭＯＳトランジスタを覆うように形成された層間絶縁膜と、を有し、前記層間絶縁膜上方に前記導電性酸素拡散バリア膜が形成されていることを特徴とする付記１〜１０のうち、いずれか一項記載の半導体装置。
（付記１２）
前記下部電極は、前記層間絶縁膜中に、前記ＭＯＳトランジスタの拡散領域にコンタクトして形成されたビアプラグ上方に形成されていることを特徴とする付記１１記載の半導体装置。
（付記１３）
強誘電体キャパシタを有する半導体装置の製造方法であって、
シリコン基板上にＭＯＳトランジスタを形成する工程と、
前記シリコン基板上に、前記ＭＯＳトランジスタを覆うように層間絶縁膜を堆積する工程と、
前記層間絶縁膜中に、前記ＭＯＳトランジスタの拡散領域にコンタクトするビアプラグを形成する工程と、
前記ビアプラグ上方に導電性酸素拡散バリア膜を形成する工程と、
前記導電性酸素拡散バリア膜上に、Ｐｂの拡散を抑制する金属酸化膜を形成する工程と、
前記金属酸化膜上にＰｔを主成分とする下部電極膜を形成する工程と、
前記下部電極膜上に、Ｐｂを含む強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記１４）
前記強誘電体膜を形成する工程は、スパッタ法またはゾルゲル法により、Ｐｂを含む第１の強誘電体膜を形成する工程と、前記第１の強誘電体膜上に、Ｐｂを含む第２の強誘電体膜をＭＯＣＶＤ法により形成する工程と、を含むことを特徴とする付記１３記載の半導体装置の製造方法。
（付記１５）
前記金属酸化膜は、前記導電性拡散バリア膜上にスパッタ法またはＡＬＤ法により、アモルファス状態で形成されることを特徴とする付記１３又は１４記載の半導体装置の製造方法。
（付記１６）
前記金属酸化膜は、前記導電性酸素拡散バリア膜の表面を酸化することにより形成されることを特徴とする付記１３又は１４記載の半導体装置の製造方法。
（付記１７）
前記金属酸化膜は絶縁材料よりなり、前記金属酸化膜を形成する工程は、前記金属酸化膜を０．１ｎｍ以上、０．５ｎｍ以下の膜厚に形成することを特徴とする付記１３又は記載の半導体装置の製造方法。
（付記１８）
前記金属酸化膜は導電材料よりなり、前記金属酸化膜を形成する工程は、前記金属酸化膜を０．１ｎｍ以上、１００ｎｍ以下の膜厚に形成することを特徴とする付記１３又は１４記載の半導体装置の製造方法。
本発明の関連技術による強誘電体メモリの構成を示す図である。 （Ａ），（Ｂ）は、本発明の課題を説明する図である。 本発明の課題を説明する別の図である。 本発明の課題を説明する別の図である。 本発明の課題を説明するさらに別の図である。 （Ａ）〜（Ｅ）は、本発明の第1の実施形態による強誘電体キャパシタの製造工程を示す図である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その２）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その３）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その４）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その５）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その６）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その７）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その８）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その９）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１０）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１１）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１２）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１３）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１４）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１５）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１６）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１７）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１８）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１９）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その２０）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その２１）である。 本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その２２）である。 本発明の第３の実施形態による強誘電体メモリの構成を示す図である。 第３の実施形態の一変形例による強誘電体メモリの構成を示す図である。 本発明の第４の実施形態による強誘電体メモリの構成を示す図である。
符号の説明
４１ 絶縁層
４２，７０，７０Ａ，７０Ｃ Ｔｉ膜
４３，７１，７１Ａ，７１Ｃ７５ ＴｉＡｌＮ膜
４４ Ａｌ2Ｏ3Ｐｂ拡散防止層
４５，７３，７３Ａ，７３Ｃ 下部電極
４６，７４，７４Ａ，７４Ｃ スパッタＰＺＴ膜
４７，７５，７５Ａ，７５Ｃ ＭＯＣＶＤＰＺＴ膜
４８，７６，７６Ａ，７６Ｃ 上部電極
６１ 基板
６１Ａ 素子領域
６１Ｉ 素子分離構造
６１ａ〜６１ｆ 拡散領域
６２Ａ，６２Ｂ ゲート絶縁膜
６３Ａ，６３Ｂ ゲート電極
６４Ａ，６４Ｂ ゲートシリサイド層
６５，６７ ＳｉＯＮ膜
６６，６８，８１，８３ 層間絶縁膜
６６Ａ，６６Ｂ，６６Ｃ，６８Ａ，６８Ｃ，８３Ａ，８３Ｂ，８３Ｃ ビアホール
６７Ａ〜６７Ｃ，６９Ａ，６９Ｃ，８４Ａ〜８４Ｃ ビアプラグ
６７ａ，６７ｂ，６７ｃ，６９ａ，６９ｃ，８４ａ，８４ｂ，８４ｃ 密着膜
７８ ハードマスク膜
７８Ａ，７８Ｂ ハードマスクパターン
７９，８０ Ａｌ2Ｏ3水素バリア膜
８５Ａ，８５Ｂ，８５Ｃ 配線パタ―ン

Claims (10)

  1. 基板上方に形成された導電性酸素拡散バリア膜と、
    前記導電性酸素拡散バリア膜上に形成された、Ｐｂの拡散を抑制する金属酸化膜と、
    前記金属酸化膜上に形成されたＰｔを含む下部電極と、
    前記下部電極上に形成されたＰｂを含む強誘電体膜と、
    前記強誘電体膜上に形成された上部電極と、
    を有することを特徴とする半導体装置。
  2. 前記強誘電体膜は、前記第下部電極表面に接する第１の膜部分と、前記第１の膜部分上に形成された第２の膜部分とよりなることを特徴とする請求項１記載の半導体装置。
  3. 前記金属酸化膜は絶縁性金属酸化物よりなり、キャリアがトンネリング可能な厚さを有することを特徴とする請求項１又は２記載の半導体装置。
  4. 前記金属酸化膜は、酸化アルミニウム膜，酸化チタニウム膜，酸化ジルコニウム膜，酸化ハフニウム膜，酸化タンタル膜のいずれかよりなり、０．１ｎｍ以上、５ｎｍ以下の膜厚を有することを特徴とする請求項３記載の半導体装置。
  5. 前記導電性酸素拡散バリア膜は配向制御膜上に形成されており、
    前記配向制御膜はＴｉを含み、前記導電性酸素拡散バリア膜は、ＴｉとＡｌとＮを含むことを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
  6. 前記下部電極はＰｔ膜よりなることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
  7. さらに、前記基板上に形成されたＭＯＳトランジスタと、前記シリコン基板上に前記ＭＯＳトランジスタを覆うように形成された層間絶縁膜と、を有し、前記層間絶縁膜上方に前記導電性酸素拡散バリア膜が形成されていることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
  8. 強誘電体キャパシタを有する半導体装置の製造方法であって、
    シリコン基板上にＭＯＳトランジスタを形成する工程と、
    前記シリコン基板上に、前記ＭＯＳトランジスタを覆うように層間絶縁膜を堆積する工程と、
    前記層間絶縁膜中に、前記ＭＯＳトランジスタの拡散領域にコンタクトするビアプラグを形成する工程と、
    前記ビアプラグ上方に導電性酸素拡散バリア膜を形成する工程と、
    前記導電性酸素拡散バリア膜上に、Ｐｂの拡散を抑制する金属酸化膜を形成する工程と、
    前記金属酸化膜上にＰｔを主成分とする下部電極膜を形成する工程と、
    前記下部電極膜上に、Ｐｂを含む強誘電体膜を形成する工程と、
    前記強誘電体膜上に上部電極を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 前記強誘電体膜を形成する工程は、スパッタ法またはゾルゲル法により、Ｐｂを含む第１の強誘電体膜を形成する工程と、前記第１の強誘電体膜上に、Ｐｂを含む第２の強誘電体膜をＭＯＣＶＤ法により形成する工程と、を含むことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記金属酸化膜は、前記導電性拡散バリア膜上にスパッタ法またはＡＬＤ法により、アモルファス状態で形成されることを特徴とする請求項８又は９記載の半導体装置の製造方法。
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