JP5401779B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。

強誘電体メモリは電圧駆動される不揮発性半導体メモリ素子であり、高速で動作し、消費電力が小さく、しかも電源を遮断しても保持している情報が消失しない好ましい特性を有している。強誘電体メモリは、すでにＩＣカードや携帯電子機器に使われている。

図１は、いわゆるスタック型とよばれる強誘電体メモリ装置１０の構成を示す断面図である。

図１を参照するに、強誘電体メモリ装置１０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板１１上に素子分離領域１１Ｉにより画成された素子領域中１１Ａに二つのメモリセルトランジスタが、ビット線を共有して形成されている。

より具体的には、前記シリコン基板１１中には前記素子領域１１Ａとしてｎ型ウェルが形成されており、前記素子領域１１Ａ上には、ポリシリコンゲート電極１３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極１３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜１２Ａおよび１２Ｂを介して形成されている。

さらに前記シリコン基板１１中には、前記ゲート電極１３Ａの両側壁面に対応してｐ⁻型のＬＤＤ領域１１ａ，１１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ⁻型のＬＤＤ領域１１ｃ，１１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域１１Ａ中に共通に形成されているため、同一のｐ⁻型拡散領域が、ＬＤＤ領域１１ｂとＬＤＤ領域１１ｃとして共用されている。

前記ポリシリコンゲート電極１３Ａ上には、シリサイド層１４Ａが、またポリシリコンゲート電極１３Ｂ上にはシリサイド層１４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極１３Ａの両側壁面および前記ポリシリコンゲート電極１３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。

さらに前記シリコン基板１１中には、前記ゲート電極１３Ａのそれぞれの側壁絶縁膜の外側に、ｐ^＋型の拡散領域１１ｅおよび１１ｆが形成されており、また前記ゲート電極１３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ^＋型の拡散領域１１ｇおよび１１ｈが形成されている。ただし、前記拡散領域１１ｆと１１ｇは、同一のｐ^＋型拡散領域より構成されている。

さらに前記シリコン基板１１上には、前記シリサイド層１４Ａおよび側壁絶縁膜を含めて前記ゲート電極１３Ａを覆うように、また前記シリサイド層１４Ｂおよび側壁絶縁膜を含めて前記ゲート電極１３Ｂを覆うように、ＳｉＯＮ膜１５が形成されており、前記ＳｉＯＮ膜１５上にはＳｉＯ_２よりなる層間絶縁膜１６が形成されている。さらに前記層間絶縁膜１６中には、前記拡散領域１１ｅ，１１ｆ（従って拡散領域１１ｇ），１１ｈをそれぞれ露出するようにコンタクトホール１６Ａ，１６Ｂ，１６Ｃが形成され、前記コンタクトホール１６Ａ，１６Ｂ，１６Ｃには、Ｔｉ膜とＴｉＮ膜を積層した密着層１７ａ，１７ｂ，１７ｃを介して、Ｗ（タングステン）よりなるビアプラグ１７Ａ，１７Ｂ，１７Ｃが形成される。

さらに前記層間絶縁膜１６上には、前記タングステンプラグ１７Ａにコンタクトして、下部電極１８Ａと多結晶強誘電体膜１９Ａと上部電極２０Ａを積層した第１の強誘電体キャパシタＣ１が、また前記タングステンプラグ１７Ｃにコンタクトして、下部電極１８Ｃと多結晶強誘電体膜１９Ｃと上部電極２０Ｃを積層した第２の強誘電体キャパシタＣ２が形成されている。

さらに前記層間絶縁膜１６上には前記強誘電体キャパシタＣ１，Ｃ２を覆うようにＡｌ_２Ｏ_３よりなる水素バリア膜２１が形成され、さらに前記水素バリア膜２１上には次の層間絶縁膜２２が形成されている。

さらに前記層間絶縁膜２２中には、前記強誘電体キャパシタＣ１の上部電極２０Ａを露出するコンタクトホール２２Ａと、前記ビアプラグ１７Ｂを露出するコンタクトホール２２Ｂと、前記強誘電体キャパシタＣ２の上部電極２０Ｃを露出するコンタクトホール２２Ｃが形成され、前記コンタクトホール２２Ａ〜２２ＣにはＴｉ膜とＴｉＮ膜を積層した密着層２３ａ，２３ｂ，２３ｃをそれぞれ介してタングステンプラグ２３Ａ，２３Ｂ，２３Ｃがそれぞれ形成される。

さらに前記層間絶縁膜２２上には、前記タングステンプラグ２３Ａ，２３Ｂ，２３Ｃにそれぞれ対応して、Ｔｉ／ＴｉＮ積層構造のバリアメタル膜を伴って、Ａｌ配線パターン２４Ａ，２４Ｂ，２４Ｃが形成されている。

強誘電体メモリでは従来、前記多結晶強誘電体膜１９Ａ，１９Ｃとして、チタン酸ジルコン酸鉛（ＰＺＴ）や、ＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ₂（Ｔａ、Ｎｂ）₂Ｏ₉（ＳＢＴＮ、ＹＺ）、Ｂｉ₄Ｔｉ₃Ｏ₉，（Ｂｉ，Ｌａ）₄Ｔｉ₃Ｏ₁₂，ＢｉＦｅＯ₃などのビスマス層状構造化合物などが使われている。
特開２００３−３２４１０１号公報

ところで図１のような強誘電体メモリでは、強誘電体キャパシタ絶縁膜となる多結晶強誘電体膜１９Ａ，１９Ｃの結晶配向が非常に重要である。ＰＺＴなどの強誘電体は正方晶系のペロブスカイト構造を有し、ＴｉやＺｒなどの金属原子がペロブスカイト構造中でｃ軸方向に変位することで強誘電性が発現する。そこで、図１の強誘電体メモリ１０のように、強誘電体膜を上下電極間に挟持した構成の強誘電体キャパシタでは、電界方向が強誘電体のｃ軸方向に平行になるように強誘電体膜は（００１）配向を有するのが理想的で、前記強誘電体膜が（１００）配向を有する場合には、強誘電性は発現しない。

しかし、ペロブスカイト膜では、正方晶系とは言っても、ｃ軸とａ軸の差はそれほど大きくなく、このため通常の製法で形成したＰＺＴ膜では、（００１）配向した結晶粒と（１００）配向した結晶粒がほぼ同数発生し、その他の方位のものも発生することを考えると、実際に強誘電体キャパシタの動作に寄与する結晶の割合はわずかであった。このような事情から、従来、強誘電体メモリの技術分野では、強誘電体膜１９Ａ，１９Ｃを、全体として（１１１）配向膜として形成し、配向方位を<１１１>方向にそろえることで、大きなスイッチング電荷量Ｑ_SWを確保することが行われている。

このような事情で強誘電体メモリでは、強誘電体キャパシタの下部電極としてＰｔ膜を自己配向Ｔｉ膜などの配向制御膜上に、ＴｉＡｌＮ膜などの導電性酸素拡散バリア膜を介して（１１１）配向で形成し、その上にＰＺＴなどの強誘電体膜を（１１１）配向で形成している。ここで自己配向Ｔｉ膜は、（００２）配向を示す。また前記ＴｉＡｌＮ酸素拡散バリア膜は、強誘電体膜中の酸素がＷプラグ中に侵入するのを抑制する。

従来、強誘電体メモリにおいてはこのような多結晶強誘電体膜１９Ａ，１９Ｃがスパッタ法あるいはゾルゲル法で形成されていたが、このような強誘電体メモリにおいても微細化および集積密度を向上させる要請が課せられており、このため強誘電体膜をステップカバレッジに優れたＭＯＣＶＤ法により形成する試みがなされている。

ところがＭＯＣＶＤ法では、強い（１１１）配向を示す白金（Ｐｔ）やイリジウム（Ｉｒ）を下部電極１８Ａ，１８Ｃに用いて、その上に単純にＰＺＴ膜などの多結晶強誘電体膜を成膜しても、前記多結晶強誘電体膜１９Ａ，１９Ｃにおいて所望の（１１１）配向を得ることが出来ない。

ＭＯＣＶＤ法でＰＺＴなどの強誘電体膜を成膜する場合、少なくとも原料の分解温度以上の温度への加熱が必要であるため、一般的に高温で成膜がなされ、またこれに伴い、形成された強誘電体が成膜と同時に結晶化されるが、図１の構成においてＰｔ膜を下部電極１８Ａ，１８Ｃに用いた場合には、ＭＯＣＶＤ工程での熱により、下部電極１８Ａ，１８Ｃ中のＰｔと特にＰＺＴ膜１９Ａ，１９Ｃ中のＰｂが反応し、下部電極１８Ａ，１８Ｃ表面のモフォロジが悪化し、前記多結晶強誘電体膜１９Ａ，１９Ｃの（１１１）配向が妨げられる。

また、前記図１の構成において、上記の問題を回避するためＩｒ膜を下部電極１８Ａ，１８Ｃとして用いた場合には、Ｐｔ膜を使った場合に比べ下部電極１８Ａあるいは１８Ｃと多結晶強誘電体膜１９Ａあるいは１９Ｃとの界面での反応は抑制されるが、酸化剤として酸素ガス等を成膜チャンバーに導入するため、下部電極１８Ａ，１８Ｃを構成するＩｒ膜の表面が酸化してしまい、多結晶強誘電体膜１９Ａ，１９Ｃは、せっかくのＩｒ膜１９Ａ，１９Ｃ（１１１）配向を引き継ぐことが出来ない。そこで、特許文献１では、初期層(シード層)を用いて、Ｉｒ膜よりなる下部電極１８Ａ，１８Ｃ上にＭＯＣＶＤ法でＰＺＴ膜を成膜する際に、低い酸素分圧ないし酸素濃度を使い、前記シード層を優先的に（１１１）配向させている。かかるシード層を形成した後、ＰＺＴ膜１９Ａ，１９Ｃの主要部が、前記シード層の（１１１）配向を引き継いで、高い酸素分圧下、大きな成膜速度で成膜される。

これにより、得られる強誘電体キャパシタＣ１，Ｃ２の電気特性は大きく改善したものの、膜中のＰＺＴ膜１９Ａ，１９Ｃの配向性、すなわち配向の程度ないし配向率は、前記ＰＺＴ膜１９Ａ，１９Ｃをスパッタ法により形成した場合に比べまだ低く、また、ＭＯＣＶＤ法では、堆積しながら下部電極上に結晶膜を堆積していくため、（１１１）面の結晶成長速度とそれ以外の結晶面の成長速度が異なり、結果的に表面モフォロジが悪化する問題を有している。

図２は、このような、Ｉｒ膜上にＭＯＣＶＤ法で形成されたＰＺＴシード層上に、さらにＰＺＴ膜主要部をＭＯＣＶＤ法で成長した場合の、ＰＺＴ膜主要部の表面モフォロジおよび断面を示すＳＥＭ（走査型電子顕微鏡）像である。図２は、後で説明する本発明の比較例に相当する。

図２を参照するに、ＰＺＴ膜は全体としては（１１１）面を主面として形成されているが、前記主面上には数多くの突起構造が見られるのがわかる。後で本発明の実施形態に関連して説明するが、図２の構造を示す試料ではＰＺＴ膜の（１１１）配向率が９０％程度であり、１０％程度の非（１１１）配向を有する領域を含んでいることが示される。そこで、図２に見られるこれらの突起構造は、非（１１１）配向の、例えば（１１０）配向や（１００）配向などを有する領域に対応するものと考えられる。なお図２の成膜条件の詳細は、本発明の実施形態およびその効果と合わせて、後で詳細に説明する。

一の観点によれば半導体装置の製造方法は、Ｉｒを含む下部電極を形成する工程と、前記下部電極上に、０．５Å／ｓｅｃ以下の第１の成膜速度で、Ｉｒを１〜５０％含み、（１１１）配向を有する第１のＰＺＴ膜を第１のＭＯＣＶＤ法により形成する工程と、前記第１のＰＺＴ膜上に、前記第１の成膜速度より速い第２の成膜速度で、第２のＭＯＣＶＤ法により第２のＰＺＴ膜を形成する工程と、前記第２のＰＺＴ膜上に上部電極を形成する工程と、を含む。

他の側面によれば本発明は、貴金属を含む下部電極を形成する工程と、前記下部電極上に、１％以上の貴金属を含む第１の強誘電体層を形成する工程と、前記第１の強誘電体層上に第２の強誘電体層を形成する工程と、前記第２の強誘電体層上に上部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。

他の側面によれば本発明は、貴金属を含む下部電極を形成する工程と、前記下部電極上に、１％以上の貴金属を含む第１の強誘電体層を形成する工程と、前記第１の強誘電体層上に第２の強誘電体層を形成する工程と、前記第２の強誘電体層上に上部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。

さらに他の側面によれば本発明は、貴金属を含む下部電極と、前記下部電極上に形成され、１％以上の前記貴金属を含む第１の強誘電体層と、前記第１の強誘電体層上に形成された第２の強誘電体層と、前記第２の強誘電体層上に形成された上部電極とを含むことを特徴とする半導体装置を提供する。

本発明によれば、下部電極上に第１の強誘電体膜部分を形成し、前記第１の強誘電体膜部分上に第２の強誘電体膜部分を形成した構成の半導体装置において、前記第１の強誘電体膜部分に前記貴金属元素を元素含ませることにより、前記第１の強誘電体膜部分の結晶配向、および前記第１の強誘電体膜部分上に形成される第２の強誘電体膜部分の結晶配向を、（１１１）配向に揃えることが可能となり、また前記強誘電体膜の表面モフォロジを向上させることが可能となる。

［第１の実施形態］
以下、図３（Ａ）〜（Ｅ）を参照しながら、本発明の発明者が行ったＭＯＣＶＤ法による強誘電体キャパシタの作製実験を、本発明の第１の実施形態による強電体キャパシタの製造工程として、説明する。

図３（Ａ）を参照するに、図示しないシリコン基板を覆うシリコン酸化膜４１上には、（００２）配向を有するＴｉ膜４２が配向制御膜としてスパッタ法により形成されており、前記配向制御膜４２上には、ＴｉＡｌＮ膜４３が、導電性酸素拡散バリア膜として、反応性スパッタ法により形成されている。なお前記シリコン酸化膜４１は、その表面にＡｌ₂Ｏ₃膜を担持していてもよい。

例えば前記Ｔｉ膜４２は、ＤＣスパッタ装置中において被処理基板とターゲット間の距離を６０ｍｍに設定し、圧力が０．１５ＰａのＡｒ雰囲気中、２０℃の基板温度で２．６ｋＷのスパッタパワーを５秒間供給することにより形成される。また前記ＴｉＡｌＮ膜４３は、同じＤＣスパッタ装置中、ＴｉおよびＡｌの合金ターゲットを使い、圧力が２５３．３ＰａのＡｒ／Ｎ₂雰囲気中、Ａｒガスを４０ｓｃｃｍ、窒素ガスを１０ｓｃｃｍの流量で供給しながら４００℃の基板温度で、１．０ｋＷのスパッタパワーを供給することにより、１００ｎｍの膜厚に形成される。

前記Ｔｉ膜４２は、成膜後、一度窒化させるのが好ましい。Ｔｉ膜４２をこのように窒化させることにより、後で行われる強誘電体膜の回復熱処理の際に、膜側面からのＴｉの酸化を抑制することができる。例えばかかる窒化処理を窒素雰囲気中、温度が６５０℃の急速熱処理で６０秒間行うことにより、前記（００２）配向を有するＴｉ膜４２から（１１１）配向のＴｉＮ下地導電膜４２Ｎが得られる。

次に図３（Ｂ）の工程において、前記ＴｉＡｌＮ膜４３上に、厚さが約１００ｎｍのＩｒ膜よりなる下部電極膜４５が、例えば圧力が０．２ＰａのＡｒ雰囲気中、５５０℃の基板温度で０．５ｋＷのスパッタパワーを投入するスパッタ法により形成される。このようにして形成されたＩｒ下部電極膜４５は（１１１）配向を有する。

さらに図３（Ｂ）の構造は、Ａｒ雰囲気中、６５０℃の温度で６０秒間の急速熱処理を行われ、前記Ｉｒ膜４５の結晶性が改善され、さらに前記Ｉｒ膜４５とその下のＴｉＡｌＮ膜との間の密着性が改善される。

次に図３（Ｃ）の工程において、前記下部電極４５上に、ＭＯＣＶＤ法により、第１のＰＺＴ膜４６がシード層として、約１〜１０ｎｍ、好ましくは５ｎｍ程度の膜厚に形成される。

図４は、図３（Ｃ）の工程で使われるダウンフロー型のＭＯＣＶＤ装置１の概略的構成を示す。

図４を参照するに、ＭＯＣＶＤ装置１はポンプ２Ａを含む排気ライン２により排気される処理容器１Ａを含み、前記処理容器１Ａ中には前記図３（Ｂ）の状態の基板４１を被処理基板Ｗとして保持する基板保持台１Ｂが設けられている。前記基板保持台１Ｂは、図示はしないがその上の被処理基板Ｗを加熱する加熱手段を含んでいる。

さらに前記処理容器１Ａ中には前記基板保持台１Ｂ上の被処理基板Ｗに対面してシャワーヘッド１Ｃが設けられ、前記シャワーヘッド１Ｃには、酸素ガスとＰＺＴの各構成元素を含む原料ガスが供給され、前記各種原料ガスを前記処理容器中に放出することにより、前記ＰＺＴ膜４６の成膜がなされる。

また前記図４のＭＯＣＶＤ装置１では、Ｐｂ，Ｚｒ，Ｔｉの有機金属原料を有機溶媒中に溶解された液体状態で供給され、これを気化してそれぞれの気相原料を形成し、形成された気相原料をＡｒキャリアガスとともに前記シャワーヘッド１Ｃにライン４を介して供給する気化器３が設けられている。また前記気化器３での気相原料の発生を安定化するため、前記ライン４には切換バルブ４Ａが設けられ、前記処理容器１Ａに前記気相原料を供給しない場合には、前記気相原料は前記切換バルブ４Ａからプリフローライン４Ｂを介して前記排気ライン２に捨てられる。

より具体的には、Ｐｂの原料としてＰｂ（ＤＰＭ）₂を使い、Ｚｒの原料としてＺｒ（ｄｍｈｄ）₄を使い、Ｔｉの原料としてＴｉ（Ｏ−ｉＰｒ）₂（ＤＰＭ）₂やＴｉ（Ｏ−ｉＰｒ）₂（ＤＭＨＤ）₂を使い、これらの原料を酢酸ブチルやＴＨＦ（テトラヒドロフラン）などの溶媒により、いずれも０．１〜０．３ｍｏｌ／ｌの濃度に溶解し、Ｐｂ，Ｚｒ，Ｔｉの液体原料を形成する。

さらに、このようにして形成した液体原料は、気化器３にて気化されてＰｂ，Ｚｒ，Ｔｉの気相原料が形成され、これらがＡｒキャリアガスおよび酸素ガスとともに前記シャワーヘッド１Ｃを介して前記処理容器１Ａに供給され、前記ＰＺＴ膜４６の成膜がなされる。

その際、本実施形態では、最初に前記処理容器１Ａ中に被処理基板Ｗ、すなわち図３（Ｂ）の状態のシリコン基板４１を導入し、酸素ガスだけを５３３Ｐａの圧力下、２０００ＳＣＣＭの流量で導入し、前記被処理基板Ｗの温度を所定の成膜温度、例えば約６２０℃の温度まで昇温させる。

この間は、前記各気相原料は前記バルブ４Ａから前記プリフローライン４Ｂを介して排気ライン２へと捨てられているが、その後、前記バルブ４Ａが切り替えられ、それまでプリフローライン４Ｂを介して排気ライン２へと捨てていた前記Ｐｂ，Ｚｒ，Ｔｉの各気相原料を前記シャワーヘッド１Ｃへと供給し、前記処理容器１Ａに導入する。これにより、前記処理容器１Ａ中において前記被処理基板Ｗ上に、前記ＰＺＴ膜４６が、５３３Ｐａの圧力下、６２０℃の温度で成膜される。

その際、図３（Ｃ）の工程では、前記処理容器１Ａ中に供給される酸素ガス流量を、成膜前の２０００ＳＣＣＭから６２５ＳＣＣＭまで減少させ、前記ＰＺＴ膜４６の成膜を、低い酸素分圧において行う。またその際に、本実施形態では後で詳細に説明するように、前記ＰＺＴ膜４６の成膜速度を約０．５Å／秒以下に設定する。

図４のＭＯＣＶＤ装置１の構成は公知であり、さらなる説明は省略する。

次に、図３（Ｄ）の工程において、前記第１の強誘電体膜４６上に第２の強誘電体膜４７が、前記図４のＭＯＣＶＤ装置１を使ったＭＯＣＶＤ法により、５３３Ｐａの圧力下、６２０℃の成膜温度で、ただし酸素ガス流量を２０００ＳＣＣＭに増加して形成される。また図３（Ｄ）の工程では、前記ＰＺＴ膜４７の成膜速度には制限がなく、前記ＰＺＴ膜４７は例えば１Å／秒以上の成膜速度で、８０ｎｍ以上、例えば９５ｎｍ程度の膜厚に形成することができる。前記ＰＺＴ膜４７は、その下のシード層、すなわち前記ＰＺＴ膜４６の配向を受け継ぎ、同じ配向で成長する。すなわち、ＰＺＴ膜４６が（１１１）配向していた場合、ＰＺＴ膜４７も（１１１）配向を有する。

次に図３（Ｅ）の工程において、前記ＰＺＴ膜４７上に、ＰＺＴとの間に良好な界面を形成するＩｒＯｘを使って、上部電極４８が、スパッタ法により形成される。本実施形態では前記上部電極４８として触媒作用にあるＰｔの使用を避けており、これにより活性化された水素によるＰＺＴ膜４６，４７の還元が抑制される。

より具体的に説明すると、前記図３（Ｄ）の工程の後、前記ＰＺＴ膜４７上には、最初に厚さが５０ｎｍのＩｒＯｘ膜がスパッタ法により、例えば３００℃の基板温度でＡｒガスおよび酸素ガスを、それぞれ１２０ｓｃｃｍおよび８０ｓｃｃｍの流量で供給し、１〜２ｋＷのスパッタパワーを投入することで、例えば５０ｎｍの膜厚に、また成膜時点ですでに結晶化した状態で、形成される。

次にこのようにして形成されたＩｒＯｘ膜は、酸素ガスを２０ｓｃｃｍ，Ａｒガスを２０００ｓｃｃｍの流量で供給しながら７２５℃の温度で６０秒間急速熱処理され、完全に結晶化される。またこの急速熱処理により、前記ＰＺＴ膜４６，４７中に上部電極４８の形成に伴って生じた酸素欠損が補償される。

次に、このようにして形成された第１の酸化イリジウム膜（前記ＩｒＯｘ膜）上に、第２の酸化イリジウム膜（ＩｒＯｙ膜）がスパッタ法により、０．８ＰａのＡｒ雰囲気中、１．０ｋＷのスパッタパワーで１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成される。このようにして形成された前記第２の酸化イリジウム膜は、ＩｒＯ₂の化学量論組成に近い組成を有し（ｘ<ｙ≦２）、水素あるいは水に対してＩｒやＰｔのような触媒作用を生じることがなく、図３（Ｅ）の構造上に多層配線構造を形成した場合にも、ＰＺＴ膜４６，４７が、水分を含む層間絶縁膜から放出される水素により還元されてしまう問題が抑制され、強誘電体キャパシタの水素耐性が向上する。

前記上部電極４８をこのように二層構造とすることにより、前記下層のＩｒＯｘ膜とその下のＰＺＴ膜４７との間に優れた密着性が確保され、前記上層のＩｒＯｙ膜により、上に述べたように強誘電体キャパシタの水素耐性が向上する。

なお本実施形態において前記上部電極４８として、ＩｒＯｘの代りにＩｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、あるいはこれらの酸化物、さらにＳｒＲｕＯ₃などの導電性酸化物を使うことも可能である。また前記上部電極４８を、これらの金属または導電性酸化物層の積層構造とすることも可能である。

本実施例では、さらに前記上部電極４８の表面部分に、図示は省略するがＩｒ膜を形成してもよい。これにより、前記上部電極４８を介したＨ₂Ｏの強誘電体膜４６，４７への侵入が抑制され、また配線パターンとのコンタクト特性が向上する。

図５は、前記図３（Ｃ）の工程において、前記ＰＺＴ膜４６の成膜を、０．２Å／秒から１．５Å／秒の範囲の様々な成膜速度で行った場合の、図３（Ｄ）の工程で最終的に得られるＰＺＴ膜４７の（２２２）配向率を求めた結果を示す。また以下の表１は、前記図５の実験で、ＰＺＴ膜４６および４７の成膜に使われた成膜レシピの例を示す。当然のことながら、（２２２）配向率は（１１１）配向率と読み替えることができる。なお、図５の配向率は、ＰＺＴ膜上にＰＺＴ膜４７を形成した後、Ｘ線回折のθ−２θ法でＰＺＴ膜４７の（００１）／（１００），（１０１）／（１１０）、および（２２２）面に対応するＸ線回折ピーク強度を測定し、（２２２）強度／｛（００１）／（１００）強度＋（１０１）／（１１０）強度＋（２２２）強度｝×１００％、に従って計算した値であり、値が大きいほど、強い（１１１）配向が生じていることを意味する。

なお前記表１において、酢酸ブチル、Ｐｂ（ＤＰＭ）₂，Ｚｒ（ｄｍｈｄ）₄，Ｔｉ（Ｏ−ｉＰｒ）₂（ＤＰＭ）₂の流量は、図４の気化器３に供給される液体原料の流量で示している。また前記表１のレシピにおいて、有機溶媒として酢酸ブチルの他にＴＨＦ（テトラヒドロフラン）を使うことも可能である。

図５を参照するに、前記ＰＺＴ膜４６の成膜を、例えば１Å／秒未満の成膜速度で行った場合、最終的に得られるＰＺＴ膜４７の（２２２）配向率は８８％前後の値から増加し始めるが、約０．７Å／秒の成膜速度で９０％を超え、０．５Å／秒未満の成膜速度では９６％に達し、０．２Å／秒の成膜速度で９９％に達することがわかる。

図６は、このようにして得られたＰＺＴ膜４７の表面モフォロジおよび断面を示すＳＥＭ像である。ただし図６の例では、前記図３（Ｃ）の工程で前記ＰＺＴ膜４６の成膜を０．５Å／秒の成膜速度で行っている。

図６を参照するに、先の図２のＳＥＭ像と比較すると、ＰＺＴ膜４７表面の突起構造が大幅に減少しており、先の図２の考察を勘案すると、ＰＺＴ膜４７中における非（１１１）配向領域が大幅に減少しているものと考えられる。なお前記図２の試料は、図３（Ｃ）の工程において前記ＰＺＴ膜４６の成膜を、前記表１において成膜速度を１．５Å／秒に設定したレシピを使って行った場合に対応する。

図７は、このようにして得られたＰＺＴ膜４７の（２２２）配向率と成膜枚数の関係を示す。

図７を参照するに、上記本発明の比較例では、（２２２）配向率は９０％前後で±１％程度のばらつきを示すのに対し、本発明において前記ＰＺＴ膜４６の成膜を０．２Å／秒の成膜速度で行った場合、（２２２）配向率は９９％前後で、ばらつきも±０．５％程度に減少するのがわかる。

上記の知見を踏まえ、本発明の発明者は、ＰＺＴ膜４６の成膜速度がその上に成膜されるＰＺＴ膜４７の（１１１）配向に影響する理由について検討を行った。

図８は、前記図３（Ｄ）の構造における、Ｉｒ下部電極４３からＰＺＴ膜４７までの断面に沿ったＩｒの分布プロファイルを示す。また図９は、同じ断面におけるＩｒの分布をＥＤＸ（energy dispersion X-ray）分析により求めた結果を示す。図９はカラー図なので、以下では主に図８のプロファイル図について説明する。

図８を参照するに、前記ＰＺＴ膜４６上に形成されたＰＺＴ膜４７中にはほとんどＩｒが含まれていないのに対し、前記Ｉｒ電極膜４５上に形成されたＰＺＴ膜４６には、多量のＩｒが取り込まれていることがわかる。

このようなＰＺＴ膜４６中へのＩｒの取り込みは、その下のＩｒ下部電極４５をＩｒ供給源として生じていることは明らかであるが、これは、前記ＰＺＴ膜４６の成膜が、前記表１のレシピからわかるように比較的酸素流量の少ない、従って酸素分圧の低い条件で行われたことによるものと考えられる。

さらに本発明の発明者が、ＰＺＴ膜４６中のＩｒ量とＰＺＴ膜４６の成膜速度の関係を調べたところ、興味深い結果が得られた。

図１０は、前記ＰＺＴ膜４６中のＩｒ量とＰＺＴ膜４６の成膜速度の関係を示す。ただし図１０中、ＰＺＴ膜４６中のＩｒ量（％）は、ＰＺＴ膜中の金属元素Ｐｂ，Ｚｒ，Ｔｉ、Ｉｒの総量に対して規格化してある。

図１０を参照するに、成膜速度が１Å／秒以上の場合、ＰＺＴ膜４６中へのＩｒの取り込みはほとんど生じないが、成膜速度が１Å／秒を切るとＩｒの取り込みが増加し始め、０．５Å／秒以下になると急速に立ち上がることがわかる。

そこで、先に図５で説明した、ＰＺＴ膜４６の成膜速度とＰＺＴ膜４７の（２２２）配向率との関係を勘案すると、ＰＺＴ膜４７の（２２２）配向率、従って（１１１）配向率は、その下のＰＺＴ膜４６中におけるＩｒの取り込み量により支配されていることが推論される。本実施形態では、前記ＰＺＴ膜はＩｒを、図１１のようにＰｂ，Ｚｒ，Ｔｉ、Ｉｒの総量に対して規格化した値で、１−５０％の範囲で含むのが好ましい。

そこで本発明の発明者は、ＰＺＴ膜４６中におけるＩｒがその（１１１）配向、従ってその上のＰＺＴ膜４７の（１１１）配向を支配する機構について結晶化学的な検討を行った。

図１１は、ＡＢＯ₃組成を有するペロブスカイトの結晶構造を示す。

一般にＡＢＯ₃組成を有する化合物がペロブスカイト型の結晶構造をとるかどうかは、式１

で定義されるトレランスファクターｔにより決定され、ｔの値が０．７５以上で１．１以下の場合に、前記化合物はペロブスカイト構造をとり、ｔの値が０．７５未満では別の結晶構造（イルメナイト構造）をとると言われている。なお上記式１において、ｒ_AはペロブスカイトのＡ席を占有する陽イオンのイオン半径を、ｒ_BはペロブスカイトのＢ席を占有する陽イオンのイオン半径を、さらにｒ_Oは酸素のイオン半径を示す。前記トレランスファクターｔが１の場合には、理想的なペロブスカイト構造となる。

以下に、Shannonのイオン半径を、Ａ席を占有する、あるいはその可能性のある陽イオンＰｂ²⁺，Ｌａ³⁺およびＩｒ³⁺、およびＢ席を占有する、あるいはその可能性のある陽イオンＺｒ⁴⁺，Ｔｉ⁴⁺，Ｉｒ⁴⁺についてまとめて示す。

そこで、Ｉｒ³⁺がペロブスカイトのＡ席に入り、化合物Ｉｒ（Ｚｒ_0.45Ｔｉ_0.55）Ｏ₃を形成する場合を考えると、前記ｔファクターは、ｒ_Aが０．６８Å、ｒ_Bが０．６６Å、ｒ_Oが１．４Åであることから０．７１４となり、ペロブスカイト構造を保つことができないことがわかる。

これに対し、Ｉｒ⁴⁺がペロブスカイトのB席に入り、化合物ＰｂＩｒＯ₃を形成する場合を考えると、前記ｔファクターは、ｒ_Aが１．４９Å、ｒ_Bが０．６３Å、ｒ_Oが１．４Åであることから１．００７となり、理想に近いペロブスカイト構造を保つことができることがわかる。

図１２は、Ｂ席にＩｒ⁴⁺を３％ドープされたＰＺＴ膜の（００２）面および（２００）面の回折ピークを、このようなＩｒのドープをされないＰＺＴ膜の回折ピークと比較して示す図である。なお、図１２のＩｒ4+を３％ドープされたＰＺＴ膜とは、前記図１０のＩｒ／（Ｐｂ＋Ｚｒ＋Ｔｉ）比が３％の試料、表１における成膜速度が０．２Å／秒の試料を指す。

図１２を参照するに、ＰＺＴ（２００）面のピーク位置はドープされた場合とされない場合でほとんど変化していないのに対し、（００２）面のピーク位置は、ドープされた場合に高角度側にシフトしており、これは実際にもＩｒが、前記ＰＺＴ膜を構成するペロブスカイトのＢ席に入っていることを示している。

以下の表３は、このようにＢ席にＩｒを３％ドープしたＰＺＴ膜の格子定数を、Ｉｒドープを行わなかった場合のＰＺＴ膜の格子定数と比較して示す。

表３を参照委するに、Ｉｒを含まないＰＺＴ膜（non-doped）に比べＩｒを含むＰＺＴ膜は軸率（ｃ／ａ比）が１により近くなっており（ｃ／ａ＝１．０３）、ＰＺＴ膜を構成するＰＺＴは正方晶系ながら、より立方晶系に近づいていることがわかる。

図１３（Ａ）は、正方晶系の単位格子中における（１１１）面を示す。

周知のように、（１１１）面は、単位格子の（１００）面、（０１０）面および（００１）面と、それぞれの面の対角線で交差する面であり、単位格子内において前記対角線により、三角形を形成する。なお図１３（Ａ）中、ａはａ軸およびｂ軸方向の格子定数を、ｃはｃ軸方向の格子定数を示す。

そこで、仮に単位格子が立方晶系のものである場合（ａ＝ｃ）、前記（１１１）面は単位格子中において正三角形を形成し、このような（１１１）面を主面とする仮想的な立方晶系のＰＺＴ膜では、図１３（Ｂ）に示すようにその表面が、正三角形の（１１１）面により、隙間なく、換言すると欠陥を生じることなく、敷き詰められた状態となる。すなわち、仮にＰＺＴ膜が立方晶系のものであった場合には、（１１１）面を主面とする膜が成長しやすいと考えられる。

ところが、単位格子の対称性が立方晶系から正方晶系へと大きくはずれた場合（例えば）ａ≪ｃ）、単位格子内において（１１１）面は、図１３（Ｃ）に示すようにもはや正三角形は形成せず、そこで仮にこのようなＰＺＴ材料により（１１１）面を主面とする膜を成膜しようとすると、隣接する単位格子が連続することができず、欠陥が生じてしまう。このような場合には、（１１１）面を主面とする膜の成膜は困難であると考えられる。

先の表３の結果を見ると、ＰＺＴ膜中にＩｒが含まれることにより、ＰＺＴの結晶系は正方晶系ではあるものの、より立方晶系に近づいており、このため、先に図５で説明したように、ＰＺＴ膜４６中にＩｒが含まれることにより、まずＰＺＴ膜４６が（１１１）配向し、その上に成膜されるＰＺＴ膜４７が、ＰＺＴ膜４６の（１１１）配向を引き継いで（１１１）配向しているものと理解される。

また、先に図１０で説明した、ＰＺＴ膜４６中のＩｒ量が、ＰＺＴ膜４６の成膜速度が遅い場合に増大する現象は、ＰＺＴ膜４６の成膜が遅い場合、成膜に時間がかかるため、その下のＩｒ電極膜４５からのＰＺＴ膜４６へのＩｒの拡散が促進されているものと考えられる。

以上を勘案すると、前記ＰＺＴ膜４６に導入されてその（１１１）配向率、従ってその上に成膜されるＰＺＴ膜４７の（１１１）配向率をも向上させる元素は、Ｉｒには限定されるものではなく、Ｂ席に入ってもペロブスカイト構造が維持でき、かつＢ席に入った場合にＰＺＴ膜の軸率ｃ／ａを１に近づけることができる元素であればよく、例えば以下の表４に示すように、Ｐｔ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄなどの貴金属を使うことができる。

ただし表４においてＰＺＴ（ＺｒＴｉ＝４５／５５）は、Ｚｒ／Ｔｉ比が４５／５５で、Ｉｒや上記Ｐｔ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄなどの貴金属元素によりドープされていないＰＺＴ膜を示し、ＺｒＴｉのＢ席イオン半径は、Ｂ席におけるＺｒとＴｉの平均イオン半径を表している。これらのいずれの元素でも、ｔファクターは１．１以下であり、Ｂ席に入った場合、ペロブスカイト構造が維持されることがわかる。

［変形例］
以上の説明では、前記ＰＺＴ膜４６へのＩｒの導入は下部電極からの拡散によりなされたが、上記のＰＺＴ膜４６中におけるＩｒの作用を勘案すると、Ｉｒを含め、これらの元素は、他の方法、例えばイオン注入や成膜時にこれらの元素の原料ガスを添加したＭＯＣＶＤ法などにより形成してもよいことがわかる。

例えば第１のＰＺＴ膜４６を形成する前記図３（Ｃ）の工程で、前記表１のレシピを、前記Ｐｂ，ＺｒおよびＴｉのそれぞれの液体原料に加えて、Ｉｒの液体原料、例えばＩｒ（Ｃ₅Ｈ₄Ｃ₂Ｈ₅）（Ｃ₈Ｈ₁₂）を供給するように変更することができる。

このようにしてＩｒをドープしたＰＺＴ膜４６を成膜した後、その上に第２のＰＺＴ膜４７をより大きな、例えば１〜２Å／秒の成膜速度で、前記表１のレシピに従って成膜する。

このような方法によっても、ＰＺＴ膜４６中にＩｒが取り込まれることから、図５〜７で説明したのと同様に、ＰＺＴ膜４６、従ってその上のＰＺＴ膜４７において強い（１１１）配向を実現することができる。

［第２の実施形態］
以下、本発明の第２の実施形態による強誘電体メモリの製造工程を、図１４Ａ〜１４Ｖを参照しながら説明する。

図１４Ａを参照するに、シリコン基板６１中には素子領域６１Ａとしてｎ型ウェルが形成されており、前記素子領域６１Ａ上には、ポリシリコンゲート電極６３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極６３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜６２Ａおよび６２Ｂを介して形成されている。

さらに前記シリコン基板６１中には、前記ゲート電極６３Ａの両側壁面に対応してｐ⁻型のＬＤＤ領域６１ａ，６１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ⁻型のＬＤＤ領域６１ｃ，６１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域６１Ａ中に共通に形成されているため、同一のｐ⁻型拡散領域が、前記ＬＤＤ領域６１ｂとＬＤＤ領域６１ｃとして共用されている。

前記ポリシリコンゲート電極６３Ａ上には、シリサイド層６４Ａが、またポリシリコンゲート電極６３Ｂ上にはシリサイド層６４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極６３Ａの両側壁面および前記ポリシリコンゲート電極６３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。

さらに前記シリコン基板６１中には、前記ゲート電極６３Ａのそれぞれの側壁絶縁膜の外側に、ｐ^＋型の拡散領域６１ｅおよび６１ｆが形成されており、また前記ゲート電極６３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ^＋型の拡散領域６１ｇおよび６１ｈが形成されている。ただし、前記拡散領域６１ｆと６１ｇは、同一のｐ^＋型拡散領域より構成されている。

さらに前記シリコン基板６１上には、前記シリサイド層６４Ａおよび側壁絶縁膜を含めて前記ゲート電極６３Ａを覆うように、また前記シリサイド層６４Ｂおよび側壁絶縁膜を含めて前記ゲート電極６３Ｂを覆うように、ＳｉＯＮ膜６５が例えば２００ｎｍの厚さに形成されており、前記ＳｉＯＮ膜６５上にはＳｉＯ_２よりなる層間絶縁膜６６が、ＴＥＯＳを原料としたプラズマＣＶＤ法により、例えば１０００ｎｍの厚さに形成されている。さらに前記層間絶縁膜６６はＣＭＰ法により平坦化され、さらに前記層間絶縁膜６６中に、前記拡散領域６１ｅ，６１ｆ（従って拡散領域６１ｇ），６１ｈをそれぞれ露出するようにコンタクトホール６６Ａ，６６Ｂ，６６Ｃが形成される。前記コンタクトホール６６Ａ，６６Ｂ，６６Ｃには、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を積層した密着層６７ａ，６７ｂ，６７ｃを介して、Ｗ（タングステン）よりなるビアプラグ６７Ａ，６７Ｂ，６７Ｃが形成される。

さらに図１４Ａの構造では前記層間絶縁膜６６上に、厚さが例えば１３０ｎｍの別のＳｉＯＮ膜６７を介してシリコン酸化膜よりなる次の層間絶縁膜６８が、前記層間絶縁膜６６と同様にしてＴＥＯＳを原料とするプラズマＣＶＤ法により、例えば３００ｎｍの厚さに形成されている。ここで前記ＳｉＯＮ膜６７に代わりにＳｉＮ膜あるいはＡｌ₂Ｏ₃膜を使うことも可能である。

次に図１４Ｂの工程において前記層間絶縁膜６８中に、前記ビアプラグ６７Ａ，６７Ｃを露出するビアホール６８Ａ，６８Ｃがそれぞれ形成され、前記ビアホール６８Ａにはタングステンよりなり前記ビアプラグ６７Ａとコンタクトするように、ビアプラグ６９Ａが、前記密着層６７ａと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ａを介して形成される。また前記ビアホール６８Ｃにはタングステンよりなり前記ビアプラグ６７Ｃとコンタクトするようにビアプラグ６９Ｃが、前記密着層６７ｃと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ｃを介して形成される。

次に図１４Ｃの工程において、前記層間絶縁膜６８の表面をＮＨ₃プラズマで処理し、ＮＨ基を前記層間絶縁膜６８表面の酸素原子に結合させ、次いでＴｉ膜７０がスパッタ法により、前記層間絶縁膜６８上に前記ビアプラグ６９Ａ，６９Ｂを覆うように、例えば先の図３（Ａ）のＴｉ膜４２と同様な条件で、例えば２０ｎｍの厚さに形成される。前記層間絶縁膜６８の表面をこのようにＮＨ₃プラズマで処理しておくことにより、前記層間絶縁膜６８表面の酸素原子はＮＨ基により終端され、Ｔｉ原子と優先的に結合してその配向を規制することがないため、前記Ｔｉ膜７０は理想的な（００２）配向を有する。

さらに図１４Ｃでは、前記Ｔｉ膜７０を窒素雰囲気中、６５０℃の温度で急速熱処理し、（１１１）配向のＴｉＮ膜７０に変換する。

次に図１４Ｄの工程において、前記ＴｉＮ膜７０上にＴｉＡｌＮ膜７１を、酸素拡散バリアとして、前記図３（Ａ）のＴｉＡｌＮ膜４３と同様な条件で形成し、さらに図１４Ｅの工程で、前記ＴｉＡｌＮ膜７１上に前記図３（Ｂ）の下部電極４５と同様に、厚さが約１００ｎｍのＩｒ膜がスパッタ法により積層され、下部電極層７３が形成される。

次に前記図１４Ｆの工程において、前記図１４ＥのＩｒ下部電極７３上に、前記図３（Ｃ）の工程と同様にして第１のＰＺＴ膜７４ＡがＭＯＣＶＤ法により、５３３Ｐａの圧力下、６２０℃の成膜温度で、前記表1のレシピに従って、０．５Å／秒以下の成膜速度で、１〜５０ｎｍの膜厚に堆積される。

さらに図１４Ｇの工程において、前記第１のＰＺＴ膜７４Ａ上に第２のＰＺＴ膜７４Ｂが、前記図３（Ｄ）のＰＺＴ膜４７と同様にＭＯＣＶＤ法により、５３３Ｐａの圧力下、６２０℃の成膜温度で、前記表１のレシピに従って、１Å／秒以上、例えば約２Å／秒の成膜速度で、例えば８０ｎｍの膜厚に形成される。

先にも説明したように、このようにして形成されたＰＺＴ膜７４ＡはＩｒを含むため、強い（１１１）配向を示し、そのため、その上に形成されたＰＺＴ膜７４Ｂも前記ＰＺＴ膜７４Ａの強い（１１１）配向を継承する。

なお、先にも説明したように、前記下部電極層７３はＩｒ以外に、Ｐｔ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓなどの貴金属より形成されてもよく、その場合には、前記第１のＰＺＴ膜７４Ａ中には、前記下部電極膜７３を構成する金属元素が含まれる。

次に図１４Ｈの工程において、前記ＰＺＴ膜７４Ｂ上に、酸化イリジウムよりなる上部電極７６を形成する。

より具体的には、最初に前記ＰＺＴ膜７４Ｂ上に厚さが５０ｎｍで非化学量論組成ＩｒＯｘ膜を有する第１の酸化イリジウム膜を、成膜の時点で結晶化するように、スパッタ法により形成する。たとえば、前記第１の酸化イリジウム膜の成膜は、３００℃の成膜温度でＡｒガスおよび酸素ガスをそれぞれ１００ＳＣＣＭの流量で供給しながら、Ｉｒターゲットを１〜２ｋＷのパワーでスパッタすることにより実行される。前記第１の酸化イリジウム膜を非化学量論組成に形成することにより、その下のＰＺＴ膜７４Ｂ中の過剰なＰｂが前記第１の酸化イリジウム膜中に吸収され、ＰＺＴ膜７４Ｂと上部電極７６との界面での剥離の問題が解消される。

さらに図１４Ｈの工程では、このようにして得られた第１の酸化イリジウム膜を、酸素ガスを２０ＳＣＣＭの流量で供給し、Ａｒガスを２０００ＳＣＣＭの流量で供給した雰囲気中において、７２５℃の温度で６０秒間急速熱処理し、前記第１の酸化イリジウム膜のプラズマダメージを回復させる。また同時に、前記ＰＺＴ膜７４Ａ，７４Ｂの酸素欠損が補償され、同時にＰＺＴ膜７４Ａ，７４Ｂが完全に結晶化する。

さらに前記図１４Ｈの工程では、このようにして形成された非化学量論組成の第１の酸化イリジウム膜上に第２の酸化イリジウム膜を、０．８Ｐａの圧力下、１．０ｋＷのパワーでスパッタすることにより、１００〜３００ｎｍの膜厚を有するように、また前記第１の酸化イリジウム膜よりも化学量論組成に近い組成を有するように形成される。これにより、前記ＰＺＴ膜７４Ａ，７４ＢがＩｒの触媒作用により発生する水素ラジカルにより還元される問題が軽減され、形成される強誘電体キャパシタの水素耐性が向上する。なお、前記上部電極７６としては、酸化イリジウムの代わりに、Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、あるいはこれらの導電性酸化物、あるいはＳｒＲｕＯ₃などの導電性酸化物、あるいはこれらの積層体を使うことが可能である。また
さらに図１４Ｈの上部電極７６では、図示はしないが前記第２の酸化イリジウム膜上に、水素バリア膜および導電性向上膜として、Ｉｒ膜が、スパッタ法により、Ａｒ雰囲気中、１Ｐａの圧力下、１．０ｋＷのパワーで５０〜１００ｎｍの膜厚に堆積されている。前記水素バリア膜としては、Ｉｒ膜の他にＲｕ膜、Ｒｈ膜、Ｐｄ膜などを使うことも可能である。

次に、図１４Ｈの工程の後、基板背面洗浄を行い、さらに図１４Ｉの工程において、前記上部電極７６上に、ＴｉＡｌＮ膜７７とシリコン酸化膜７８が、それぞれ反応性スパッタ法およびＴＥＯＳ原料を使ったプラズマＣＶＤ法により、ハードマスク層として形成される。

さらに図１４Ｊの工程で前記シリコン酸化膜７８がパターニングされ、所望の強誘電体キャパシタＣ１，Ｃ２に対応したハードマスクパターン７８Ａ，７８Ｃが形成される。

さらに次の図１４Ｋの工程において、前記ハードマスクパターン７８Ａ，７８Ｂをマスクに、その下のＴｉＡｌＮ膜７７，上部電極層７６，ＰＺＴ膜７４，７５、下部電極層７３、およびＡｌ₂Ｏ₃膜が、前記ＴｉＡｌＮ膜７１が露出するまで、ＨＢｒ，Ｏ₂，ＡｒおよびＣ₄Ｆ₈を使ったドライエッチングによりパターニングされ、前記ハードマスクパターン７８Ａの下に前記強誘電体キャパシタＣ１に対応して、下部電極層７３，ＰＺＴ膜７４Ａ，７４Ｂ，上部電極層７６およびＴｉＡｌＮマスクパターン７７Ａを積層した構造が、また前記ハードマスクパターン７６Ｃの下に前記強誘電体キャパシタＣ２に対応して、下部電極パターン層７３，ＰＺＴ膜７４Ａ，７４Ｂ，上部電極層７６およびＴｉＡｌＮマスクパターン７７Ｃを積層した構造が得られる。

次に図１４Ｌの工程で、前記ハードマスクパターン７８Ａ，７８Ｃがドライエッチングまたはウェットエッチングにより除去され、図１４Ｍの工程において前記強誘電体キャパシタＣ１，Ｃ２をマスクに、前記層間絶縁膜６８上のＴｉＮ膜７０およびその上のＴｉＡｌＮ膜７１がドライエッチングにより除去され、前記キャパシタＣ１、Ｃ２の各々において、前記下部電極層７３の下に、ＴｉＮパターン７０ＡおよびＴｉＡｌＮパターン７１Ａを積層した構造が形成される。

さらに図１４Ｎの工程で、前記図１４Ｍの工程で露出した前記層間絶縁膜６８上に、前記強誘電体キャパシタＣ１およびＣ２の側壁面および上面を連続して覆うように非常に薄い、膜厚が２０ｎｍ以下のＡｌ₂Ｏ₃膜７９が、水素バリア膜としてスパッタ法あるいはＡＬＤ法により形成され、次いで図１４Ｏの工程で、酸素雰囲気中、５５０〜７５０℃、例えば６５０℃で熱処理を行うことにより、前記強誘電体キャパシタＣ１，Ｃ２中のＰＺＴ膜７４Ａ，７４Ｂにおいて、図１４Ｍのドライエッチング工程などで生じたダメージを回復させる。

さらに図１４Ｐの工程において前記図１４ＯのＡｌ₂Ｏ₃膜７９上に次のＡｌ₂Ｏ₃膜８０がＭＯＣＶＤ法により例えば２０ｎｍの膜厚に、やはり水素バリア膜として形成され、さらに図１４Ｑの工程において、このようにして形成されたＡｌ₂Ｏ₃水素バリア膜７９，８０を覆うように、シリコン酸化膜よりなる層間絶縁膜８１が、ＴＥＯＳと酸素とヘリウムの混合ガスを原料としたプラズマＣＶＤ法により１５００ｎｍの膜厚に形成される。図１４Ｑの工程では、このようにして形成された層間絶縁膜８１の表面をＣＭＰ法により平坦化した後、Ｎ₂Ｏまたは窒素ガスを用いたプラズマ中で熱処理し、前記層間絶縁膜８１中の水分を除去する。さらに図１４Ｑの工程では、前記層間絶縁膜８１上にＡｌ₂Ｏ₃膜８２が水素バリア膜として、スパッタまたはＭＯＣＶＤ法により２０〜１００ｎｍの厚さに形成される。図１４Ｑの工程では前記層間絶縁膜８１は、ＣＭＰ法による平坦化工程の結果、例えば７００ｎｍの膜厚を有する。

次に図１４Ｒの工程において前記水素バリア膜８２上には、シリコン酸化膜よりなる層間絶縁膜８３が、ＴＥＯＳ原料のプラズマＣＶＤ法により３００〜５００ｎｍの膜厚に形成され、図１４Ｓの工程において、前記層間絶縁膜８３中に前記強誘電体キャパシタＣ１の上部電極７６Ａを露出するビアホール８３Ａおよび前記強誘電体キャパシタＣ２の上部電極７６Ｃを露出するビアホール８３Ｃが形成される。

さらに図１４Ｓの工程では、このようにして形成されたビアホール８３Ａおよび８３Ｃを介して酸化雰囲気中で熱処理を行い、前記ＰＺＴ膜７４Ａ，７５Ａ，および７４Ｃ，７５Ｃに、かかるビアホール形成工程に伴って生じた酸素欠損を補償する。

次いで前記ビアホール８３Ａ，８３Ｃの底面および内壁面を、ＴｉＮの単層膜よりなるバリアメタル膜８４ａ，８４ｃによりそれぞれ覆い、さらに前記ビアホール８３Ａをタングステンプラグ８４Ａにより、また前記ビアホール８３Ｃをタングステンプラグ８４Ｃにより充填する。

さらに前記タングステンプラグ８４Ａ，８４Ｃの形成の後、前記層間絶縁膜８３中に前記ビアプラグ６７Ｂを露出するビアホール８３Ｂを形成し、これをタングステンビアプラグ８４Ｂで充填する。なお前記タングステンビアプラグ８４Ｂは通常のように、Ｔｉ／ＴｉＮ積層構造の密着膜８４ｂを伴っている。

さらに図１４Ｔの工程において、前記層間絶縁膜８３上に、前記ビアプラグ８４Ａに対応してＡｌＣｕ合金よりなる配線パターン８５Ａが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ａ，８５ｄに挟持された形で、前記ビアプラグ８４Ｂに対応してＡｌＣｕ合金よりなる配線パターン８５Ｂが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｂ，８５ｅに挟持された形で、さらに前記ビアプラグ８５Ｃに対応してＡｌＣｕ合金よりなる配線パターン８５Ｃが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｃ，８５ｆに挟持された形で、形成される。

また前記図１４Ｔの構造上に、必要に応じてさらなる配線層が形成される。

このようにして形成された強誘電体メモリでは、強誘電体キャパシタＣ１，Ｃ２の各々において、前記第１のＰＺＴ膜７４Ａが、その上の第２のＰＺＴ膜７４Ｂを成膜する際の成膜速度よりも遅い成膜速度で成膜されるため、前記第１のＰＺＴ膜７４Ａはその下の下部電極７３を構成するＩｒなどの金属元素を含み、強い（１１１）配向を示す。このため、かかる（１１１）配向を有するＰＺＴ膜７４Ａ上に形成され、強誘電体キャパシタＣ１，Ｃ２において強誘電体膜の主要部をなすＰＺＴ膜７４Ｂも、前記ＰＺＴ膜７４Ａの（１１１）配向を引継ぎ、強誘電体キャパシタＣ１，Ｃ２は優れた電気特性を示す。また、先に図６で説明したように、ＰＺＴ膜７４Ａ，７４Ｂの表面モフォロジが向上する。

先にも述べたように、前記第１のＰＺＴ膜７４Ａに含まれる金属元素はＩｒに限定されることはなく、ペロブスカイト構造のＢ席に入り正方晶系のＰＺＴ単位格子をより立方晶系に近づけるようなイオン半径を有するＲｕ、Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄなどを使うことも可能である。

またその際、前記ＰＺＴ膜７４Ａへのこれら金属元素の導入は、下部電極からの拡散に限定されるものではなく、例えばイオン注入や、前記第１の実施形態の変形例で説明したように、成膜時にＩｒ原料を同時に供給することで導入することも可能である。

なお本実施形態において強誘電体膜７４Ａ，７４ＢはＰＺＴ膜としたが、Ｌａを含むＰＬＺＴ膜であってもよい。

さらに前記強誘電体膜７４Ａ，７４ＢはＰＺＴ膜に限定されることはなく、Ｐｂを含むＡＢＯ₃型ペロブスカイト構造を有する強誘電体膜より構成されていればよく、例えば前記Ａ席を占有する金属元素として、Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ，Ｋ、および希土類元素などを含み、前記Ｂ席を占有する金属元素として、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｗ，Ｍｎ，Ｆｅ，Ｃｏ，Ｃｒなどを含むものであってもよい。

また前記導電性酸素バリア膜７１はＴｉＡｌＮ膜に限定されるものではなく、Ｉｒ膜あるいはＲｕ膜を使うことも可能である。

さらに前記配向制御膜７０はＴｉ膜あるいはＴｉＮ膜に限定されるものではなく、Ｐｔ膜、Ｉｒ膜、Ｒｅ膜、Ｒｕ膜、Ｐｄ膜、Ｏｓ膜、あるいはこれらの膜を構成する元素の合金より構成することも可能である。また前記配向制御膜７０としては、Ｔｉ，Ａｌ，Ｉｒ，Ｐｔ，Ｒｕ，Ｐｄ，Ｏｓ，Ｒｈ，ＰｔＯｘ，ＩｒＯｘ，ＲｕＯｘ，ＰｄＯｘのいずれかよりなる単層膜または積層膜を使うことが可能である。
（付記１）
貴金属を含む下部電極を形成する工程と、
前記下部電極上に、第１の速度で第１の強誘電体層を形成する工程と、
前記第１の強誘電体層上に、前記第１の速度より速い速度で第２の強誘電体層を形成する工程と、
前記第２の強誘電体層上に上部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２）
前記第１の速度は、０．５Å／ｓｅｃ以下であることを特徴とするふき１に記載の半導体装置の製造方法。
（付記３）
前記第１の強誘電体層を形成する工程は、前記第２の強誘電体層を形成する工程より酸素分圧を低くした条件で行われることを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４）
前記第１の強誘電体層は、前記第２の強誘電体層よりも膜厚が小さいことを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
（付記５）
前記第１の強誘電体層を形成する工程、及び前記第２の強誘電体層を形成する工程は、ＭＯＣＶＤ法により行われることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
（付記６）
前記第１の強誘電体層は、前記下部電極に含まれる前記貴金属が含まれていることを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
（付記７）
貴金属を含む下部電極を形成する工程と、
前記下部電極上に、１％以上の貴金属を含む第１の強誘電体層を形成する工程と、
前記第１の強誘電体層上に第２の強誘電体層を形成する工程と、
前記第２の強誘電体層上に上部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記８）
貴金属を含む下部電極と、
前記下部電極上に形成され、１％以上の前記貴金属を含む第１の強誘電体層と、
前記第１の強誘電体層上に形成された第２の強誘電体層と、
前記第２の強誘電体層上に形成された上部電極と
を含むことを特徴とする半導体装置。
（付記９）
前記第１の強誘電体層は、前記第２の強誘電体層よりも酸素量が少ないことを特徴とする付記７に記載の半導体装置。
（付記１０）
前記第１の強誘電体層は、前記第２の強誘電体層よりも膜厚が小さいことを特徴とする付記８又は９に記載の半導体装置。

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

本発明の関連技術による強誘電体メモリの構成を示す図である。 本発明の課題を示す図である。 本発明の第１の実施形態による強誘電体メモリの形成工程を示す図である。 図３の工程で使われるＭＯＣＶＤ装置の構成を示す図である。 本発明第１の実施形態の原理を説明する図である。 第１の実施形態の効果を説明する図である。 第１の実施形態の効果を説明する別の図である。 第１の実施形態を説明する図である。 第１の実施形態を説明する別の図である。 第１の実施形態を説明するさらに別の図である。 第１の実施形態を説明するさらに別の図である。 第１の実施形態を説明するさらに別の図である。 第１の実施形態を説明するさらに別の図である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その２）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その３）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その４）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その５）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その６）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その７）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その８）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その９）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１０）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１１）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１２）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１３）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１４）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１５）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１６）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１７）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１８）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１９）である。 本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その２０）である。

符号の説明

４１ 絶縁層
４２，７０ Ｔｉ膜
４３，７１ ＴｉＡｌＮ膜
４５，７３ 下部電極
４６，７４Ａ 第１のＰＺＴ膜
４７，７４Ｂ 第２のＰＺＴ膜
４８，７６ 上部電極
６１ 基板
６１Ａ 素子領域
６１Ｉ 素子分離構造
６１ａ〜６１ｆ 拡散領域
６２Ａ，６２Ｂ ゲート絶縁膜
６３Ａ，６３Ｂ ゲート電極
６４Ａ，６４Ｂ ゲートシリサイド層
６５，６７ ＳｉＯＮ膜
６６，６８，８１，８３ 層間絶縁膜
６６Ａ，６６Ｂ，６６Ｃ，６８Ａ，６８Ｃ，８３Ａ，８３Ｂ，８３Ｃ ビアホール
６７Ａ〜６７Ｃ，６９Ａ，６９Ｃ，８４Ａ〜８４Ｃ ビアプラグ
６７ａ，６７ｂ，６７ｃ，６９ａ，６９ｃ，８４ａ，８４ｂ，８４ｃ 密着膜
７８ ハードマスク膜
７８Ａ，７８Ｂ ハードマスクパターン
７９，８０ Ａｌ₂Ｏ₃水素バリア膜
８５Ａ，８５Ｂ，８５Ｃ 配線パタ―ン

Claims (3)

1. Ｉｒを含む下部電極を形成する工程と、
   前記下部電極上に、０．５Å／ｓｅｃ以下の第１の成膜速度で、Ｉｒを１〜５０％含み、（１１１）配向を有する第１のＰＺＴ膜を第１のＭＯＣＶＤ法により形成する工程と、
   前記第１のＰＺＴ膜上に、前記第１の成膜速度より速い第２の成膜速度で、第２のＭＯＣＶＤ法により第２のＰＺＴ膜を形成する工程と、
   前記第２のＰＺＴ膜上に上部電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第１のＰＺＴ膜を形成する工程は、前記第２のＰＺＴ膜を形成する工程より酸素分圧を低くした条件で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１のＰＺＴ膜は、前記第２のＰＺＴ膜よりも膜厚が小さいことを特徴とする請求項１又は２に記載の半導体装置の製造方法。