WO2006134663A1 - 半導体装置及びその製造方法 - Google Patents

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WO2006134663A1
WO2006134663A1 PCT/JP2005/011142 JP2005011142W WO2006134663A1 WO 2006134663 A1 WO2006134663 A1 WO 2006134663A1 JP 2005011142 W JP2005011142 W JP 2005011142W WO 2006134663 A1 WO2006134663 A1 WO 2006134663A1
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film
semiconductor device
forming
thickness
upper electrode
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PCT/JP2005/011142
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Wensheng Wang
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Fujitsu Limited
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    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Definitions

  • the present invention relates to a semiconductor device suitable for a nonvolatile memory having a ferroelectric capacitor and a method for manufacturing the same.
  • a ferroelectric material is used instead of a silicon oxide or a silicon nitride as a capacitor insulating film of a capacitor element constituting a DRAM.
  • a ferroelectric material is used instead of a silicon oxide or a silicon nitride as a capacitor insulating film of a capacitor element constituting a DRAM.
  • research and development has been extensively conducted on technologies using high dielectric constant materials.
  • a ferroelectric memory using a ferroelectric film having a spontaneous polarization characteristic as a capacitor insulating film in order to realize a nonvolatile RAM capable of a write operation and a read operation at a low voltage and a high speed is also actively researched and developed.
  • a ferroelectric memory stores information by utilizing a hysteresis characteristic of a ferroelectric.
  • a ferroelectric capacitor having a ferroelectric film as a capacitor dielectric film between a pair of electrodes is provided for each memory cell.
  • polarization occurs according to the applied voltage between the electrodes, and spontaneous polarization remains even when the applied voltage is removed.
  • the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization is also reversed. Therefore, information can be read if spontaneous polarization is detected.
  • Ferroelectric memories are characterized by high-speed operation, low power consumption, and excellent write Z-read durability.
  • a conductive oxide film has been used as the upper electrode of a ferroelectric capacitor, and a wiring composed of a barrier metal film and an A1 film is known as a wiring connected to the conductive oxide film. .
  • a thickness of lOOnm or more is required for the noria metal film, and a titanium nitride film with a thickness of 150 nm may be used.
  • the logic circuit part it is used as a laminated body barrier metal film of a titanium film having a thickness of 60 nm and a titanium nitride film having a thickness of 30 nm. There is.
  • the configuration of the barrier metal film is different between the ferroelectric memory portion and the logic circuit portion.
  • the titanium film or the titanium nitride film may be oxidized by oxygen in the conductive oxide film to increase the contact resistance.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-349246
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-349253
  • Patent Document 3 JP-A-9 251983
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2000-133633
  • Patent Document 5 Japanese Unexamined Patent Application Publication No. 2004-87978
  • An object of the present invention is to provide a semiconductor device capable of stabilizing contact resistance between a ferroelectric capacitor and a wiring, and a method for manufacturing the same.
  • a semiconductor device includes a ferroelectric capacitor formed above a semiconductor substrate and including a lower electrode, a ferroelectric film, and an upper electrode, and covers the ferroelectric capacitor, An interlayer insulating film having a contact hole reaching the upper electrode; and a wiring formed on the interlayer insulating film and electrically connected to the upper electrode through the contact hole.
  • the upper electrode is provided with a conductive oxide film and a cap film formed on the conductive oxide film and made of a noble metal having a catalytic action smaller than that of Pt and having a thickness of 150 nm or less. It has been.
  • a ferroelectric capacitor having a lower electrode, a ferroelectric film, and an upper electrode is formed above a semiconductor substrate, and then the ferroelectric capacitor is covered.
  • An interlayer insulating film is formed.
  • a contact hole reaching the upper electrode is formed in the interlayer insulating film.
  • a wiring electrically connected to the upper electrode through the contact hole is formed on the interlayer insulating film.
  • a precious metal force having a catalytic action smaller than that of Pt is also formed on the conductive oxide film.
  • a cap film having a thickness of 150 nm or less is formed.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a method of manufacturing a ferroelectric memory according to the first embodiment of the present invention in the order of steps.
  • FIG. 2B is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2A.
  • FIG. 2C is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2B.
  • FIG. 2D is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2C.
  • FIG. 2E is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2D.
  • FIG. 2F is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2E.
  • FIG. 2G is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2F.
  • FIG. 2H is a cross-sectional view showing the method of manufacturing the ferroelectric memory in the order of steps, following FIG. 2G.
  • FIG. 21 is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of processes following FIG. 2H.
  • FIG. 2J is a cross-sectional view showing the method of manufacturing the ferroelectric memory in the order of steps, following FIG.
  • FIG. 2K is a cross-sectional view showing the method of manufacturing the ferroelectric memory in the order of steps, following FIG. 2J.
  • FIG. 2L is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2K.
  • FIG. 2M is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 2L.
  • FIG. 3 is a graph showing the relationship between the thickness of the Ir film and the abnormal acidity of the tungsten plug.
  • FIG. 4 is a cross-sectional view showing a ferroelectric memory according to a second embodiment of the present invention.
  • FIG. 5A is a cross-sectional view showing a method of manufacturing a ferroelectric memory according to a third embodiment of the present invention in the order of steps.
  • FIG. 5B is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 5A.
  • FIG. 5C is a cross-sectional view showing the manufacturing method of the ferroelectric memory in the order of steps, following FIG. 5B.
  • FIG. 5D is a cross-sectional view showing the manufacturing method of the ferroelectric memory in order of processes, following FIG. 5C.
  • FIG. 5E is a cross-sectional view showing the manufacturing method of the ferroelectric memory in order of processes, following FIG. 5D.
  • FIG. 5E is a cross-sectional view showing the manufacturing method of the ferroelectric memory in order of processes, following FIG. 5D.
  • FIG. 5F is a cross-sectional view showing the manufacturing method of the ferroelectric memory in order of processes following FIG. 5E.
  • FIG. 6 is an electron micrograph showing a gap between the upper electrode and the plug.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • the memory cell array is provided with a plurality of bit lines 3 extending in one direction, and a plurality of word lines 4 and plate lines 5 extending in a direction perpendicular to the direction in which the bit lines 3 extend. Yes.
  • a plurality of memory cells of the ferroelectric memory are arranged in an array so as to be matched with the lattice formed by these bit line 3, word line 4 and plate line 5.
  • Each memory cell is provided with a ferroelectric capacitor (memory portion) 1 and a MOS transistor (switching portion) 2.
  • the gate of the MOS transistor 2 is connected to the word line 4.
  • One source / drain of the MOS transistor 2 is connected to the bit line 3, and the other source / drain is connected to one electrode of the ferroelectric capacitor 1.
  • the other electrode of the ferroelectric capacitor 1 is connected to the plate line 5.
  • Each word line 4 and plate line 5 are shared by a plurality of MOS transistors 2 arranged in the same direction as the direction in which they extend.
  • each bit line 3 is shared by a plurality of MOS transistors 2 arranged in the same direction as the extending direction thereof.
  • the direction in which the word line 4 and the plate line 5 extend and the direction in which the bit line 3 extends may be referred to as a row direction and a column direction, respectively.
  • the arrangement of the bit line 3, the word line 4 and the plate line 5 is not limited to the above.
  • FIG. 3 is a cross-sectional view showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the first embodiment of the present invention in the order of steps.
  • an element isolation region 12 that defines an element region is formed on a semiconductor substrate 10 such as a silicon substrate by, for example, a LOCOS (Local Oxidation of Silicon) method.
  • the well 14 is formed by introducing dopant impurities by ion implantation.
  • a transistor 24 including a gate insulating film 16, a gate electrode (gate wiring) 18, an insulating film 19, a sidewall insulating film 20, and a source / drain diffusion layer 22 is formed in the element region.
  • This transistor 24 power corresponds to MOS transistor 2 in FIG.
  • a 200 nm-thickness SiON film (silicon oxide nitride film) is formed on the entire surface by, eg, plasma CVD (Chemical Vapor Deposition). Further, a silicon oxide film having a film thickness of, for example, 600 nm is formed on the entire surface by plasma TEOSCVD. An interlayer insulating film 26 is composed of these SiON film and silicon oxide film. Next, the surface of the interlayer insulating film 26 is planarized by, eg, CMP.
  • a contact hole 32 reaching the source Z drain diffusion layer 22 and a contact hole reaching the gate electrode (gate wiring) 18 are formed in the interlayer insulating film 26 using photolithography technology. (Not shown).
  • a Ti film having a thickness of 20 nm to 60 nm is formed on the entire surface by, eg, sputtering.
  • a TiN film having a film thickness of 30 nm to 50 nm is formed by, for example, sputtering or CVD.
  • a barrier metal film (not shown) is composed of the Ti film and the TiN film.
  • a tungsten film (not shown) having a film thickness of 500 nm is formed on the entire surface by, eg, CVD.
  • the tungsten film and the barrier metal film are polished by CMP until the surface of the interlayer insulating film 26 is exposed.
  • a conductor plug 34 embedded in the contact hole 32 or the like and containing tungsten is formed.
  • an antioxidant film 28 having a thickness of 100 ⁇ m is formed on the entire surface by, eg, plasma CVD.
  • the oxidation prevention film 28 for example, a SiON film or a silicon nitride film is formed.
  • a silicon oxide film 30 having a thickness of 130 nm is formed on the entire surface by, eg, plasma TEOSCVD.
  • heat treatment is performed in a nitrogen (N) atmosphere.
  • the heat treatment temperature is 650 ° C.
  • the heat treatment time is 30 minutes to 60 minutes.
  • a titanium film 36a having a thickness of 2 Onm to 100 nm eg, 20 nm
  • a Pt film 36b having a film thickness of 100 nm to 300 nm is formed as a lower electrode film on the entire surface by, eg, sputtering.
  • the lower electrode film 36 of the ferroelectric capacitor is composed of the titanium film 36a and the Pt film 36b.
  • a ferroelectric film 38 is formed on the entire surface by, eg, sputtering.
  • a PZT film having a film thickness of 100 nm to 250 nm (for example, 20 Onm) is formed.
  • the formation method of the ferroelectric film 38 is not limited to the sputtering method.
  • the ferroelectric film 38 may be formed by a sol-gel method, a MOD (Metal Organic Deposition) method, a MOCVD method, or the like.
  • heat treatment is performed in an oxygen atmosphere by, for example, RTA (Rapid Thermal Annealing).
  • RTA Rapid Thermal Annealing
  • the heat treatment temperature is set to 650 ° C. to 800 ° C. (for example, 750 ° C.)
  • the heat treatment time is set to 30 seconds to 120 seconds (for example, 60 seconds).
  • an IrO film 40a having a film thickness of 10 nm to 100 nm (for example, 50 nm) and a film thickness of 100 nm to 300 nm.
  • IrO film 40b is continuously formed. At this time, in order to suppress process deterioration, IrO film 4
  • composition ratio of oxygen in Ob Y force It should be higher than the composition ratio X of oxygen in IrO film 40a.
  • a noble metal cap film 40c having a film thickness of 5 nm to 150 nm (eg, 30 nm) is formed by, eg, sputtering or MOCVD.
  • the noble metal cap film 40c it is preferable to form a film that has a noble metal force whose catalytic action is smaller than Pt, for example, an iridium (Ir) film, a ruthenium (Ru) film, a rhodium (Rh) film, or a palladium (Pd) film.
  • the film formation temperature when an Ir film is formed as the noble metal cap film 40c is, for example, 430 ° C.
  • the film forming temperature when forming the Ru film is set to 400 ° C., for example.
  • the upper electrode film 40 of the ferroelectric capacitor is composed of the O film 40b and the noble metal cap film 40c.
  • a photoresist film (not shown) is formed on the entire surface by, eg, spin coating, and the photoresist film is patterned into the planar shape of the upper electrode of the ferroelectric capacitor by photolithography. Subsequently, as shown in FIG. 2E, the upper electrode film 40 is etched.
  • Ar gas and C1 gas are used as the etching gas. After that, Hootre
  • the upper electrode film 40 may be etched using a hard mask made of a titanium nitride film.
  • heat treatment recovery annealing
  • an oxygen atmosphere at 400 ° C. to 700 ° C. (eg, 650 ° C.) for 30 minutes to 120 minutes (eg, 60 minutes). This heat treatment is for improving the film quality of the ferroelectric film 38. Since the noble metal cap film 40c is thin, oxygen can sufficiently reach the ferroelectric film 38, and the ferroelectric film 38 can be sufficiently recovered regardless of the size of the upper electrode. . Also, hillocks are not generated on the surface of the noble metal cap film 40c.
  • a photoresist film (not shown) is formed on the entire surface by, eg, spin coating, and the photoresist film is patterned into a planar shape of the capacitive insulating film by photolithography. Subsequently, the ferroelectric film is etched. Thereafter, the photoresist film is removed. Next, heat treatment is performed in an oxygen atmosphere at 300 ° C. to 400 ° C. (eg, 350 ° C.) for 30 minutes to 120 minutes (eg, 60 minutes).
  • the barrier film 44 is formed by, eg, sputtering or CVD.
  • the noria film 44 for example, an aluminum oxide film having a thickness of 20 nm to 150 nm is formed.
  • the method for forming the aluminum oxide film is not limited to the sputtering method or the CVD method, but considering the damage to the ferroelectric film 38, it is preferable to adopt a method other than the MOCVD method.
  • heat treatment is performed in an oxygen atmosphere, for example, at 400 ° C. to 600 ° C. for 30 minutes to 120 minutes.
  • a photoresist film (not shown) is formed on the entire surface by, eg, spin coating, and the photoresist film is patterned into a planar shape of the lower electrode of the ferroelectric capacitor by photolithography. Subsequently, the noria film 44 and the lower electrode film 36 are etched. As a result, a lower electrode is formed. Notated upper electrode film 46, ferroelectric A ferroelectric capacitor 42 is constituted by the film 38 and the stock electrode film 36, and the ferroelectric capacitor 42 corresponds to the ferroelectric capacitor 1 in FIG. The barrier film 44 remains so as to cover the upper electrode film 40 and the ferroelectric film 38. Thereafter, the photoresist film is removed. Next, heat treatment is performed in an oxygen atmosphere, for example, at 350 ° C. to 600 ° C. (eg, 350 ° C.) for 30 minutes to 60 minutes.
  • an oxygen atmosphere for example, at 350 ° C. to 600 ° C. (eg, 350 ° C.) for 30 minutes to 60 minutes.
  • a barrier film 46 is formed on the entire surface by, eg, sputtering or CVD.
  • the noria film 46 for example, an aluminum oxide film having a thickness of 20 nm to 50 nm is formed. The whole of the ferroelectric capacitor 42 is covered by the noria film 46.
  • an interlayer insulating film 48 made of silicon oxide having a thickness of, eg, 1500 nm is formed on the entire surface by, eg, plasma TEOSCVD.
  • a silicon oxide film for example, a mixed gas of TEOS gas, oxygen gas, and helium gas is used as the source gas.
  • the interlayer insulating film 50 for example, an insulating inorganic film or the like may be formed. After the formation of the interlayer insulating film 50, the surface of the interlayer insulating film 48 is planarized by, eg, CMP.
  • the substrate temperature in this heat treatment is, for example, 350 ° C.
  • the flow rate of N 2 O gas is, for example, lOOOsccm.
  • the gas flow rate is 285 sccm, for example.
  • the gap between the counter electrodes is, for example, 7.62 mm (0.3 inch).
  • the high frequency power to be applied is 525 W, for example.
  • the atmospheric pressure in the chamber is, for example, about 400 Pa (3 Torr). Use N 2 O gas after heat treatment.
  • the interlayer insulating film 48 may be exposed to the plasma atmosphere generated in this manner. By the heat treatment, moisture present in the interlayer insulating film 48 is removed. And using N 2 O gas etc.
  • a barrier film 50 is formed on the entire surface by, eg, sputtering or CVD.
  • the noria film 50 for example, an aluminum oxide film having a thickness of 20 nm to 100 nm is formed. Since the barrier film 50 is formed on the planarized interlayer insulating film 48, the noria film 50 becomes flat.
  • an interlayer insulating film 52 is formed on the entire surface by, eg, plasma TEOSCVD.
  • the film thickness is ⁇ !
  • a silicon oxide film of ⁇ 300nm is formed.
  • a SiON film or a silicon nitride film may be formed.
  • the surface of the interlayer insulating film 52 is planarized by, eg, CMP.
  • a contact hole 53 reaching the upper electrode 40 of the ferroelectric capacitor 42 is formed on the interlayer insulating film 52, the noria film 50, and the interlayer insulating film 48 by using a photolithography technique.
  • a contact hole (not shown) reaching the lower electrode 36 of the dielectric capacitor 42 is formed.
  • heat treatment is performed in an oxygen atmosphere at 400 ° C to 600 ° C for 30 minutes to 120 minutes (60 minutes).
  • the substrate temperature is, for example, 500 ° C to 600 ° C.
  • the ferroelectric film 38 is supplied with oxygen, and the electrical characteristics of the ferroelectric capacitor 42 are restored.
  • this heat treatment may be performed in an ozone atmosphere rather than an oxygen atmosphere. Even when heat treatment is performed in an ozone atmosphere, oxygen is supplied to the ferroelectric film 38 and the electrical characteristics of the ferroelectric capacitor 42 are restored.
  • the interlayer insulating film 52, the noria film 50, the interlayer insulating film 48, the barrier film 46, the silicon oxide film 30 and the oxide film preventing film 28 are formed using photolithography technology.
  • a contact hole 54 reaching the conductor plug 34 is formed.
  • plasma cleaning using Ar gas is performed.
  • a natural oxide film or the like existing on the surface of the conductor plug 34 is removed.
  • the plasma cleaning conditions are such that, for example, the hot oxide film is removed by lOnm. However, plasma cleaning may be omitted as will be described later.
  • a TiN film 56a having a thickness of 20 nm to 100 nm is formed as a group film on the entire surface by, eg, sputtering.
  • the TiN film may be formed by MOCVD after the Ti film is formed by sputtering. The MOCVD method is used. After the TiN film is formed, N and H brazing is performed at 400 ° C or higher as a decarbonizing process.
  • the noble metal cap film 40c that functions as a hydrogen-resistant prevention film is formed, and the degree of abnormal irregularities on the surface thereof is extremely small, so that the abnormal oxidation of the Ti film and the reduction of the upper electrode, No problem arises.
  • a tungsten film 56b having a thickness of 300 nm to 600 nm is formed on the entire surface by, eg, CVD.
  • the supply amount of hydrogen is increased later than in the initial stage.
  • the tungsten film 56b and the TiN film 56a are polished by CMP, for example, until the surface of the interlayer insulating film 52 is exposed.
  • CMP polishing the tungsten film 56b and the TiN film 56a
  • the flow rate of N gas is, for example, 285 sccm.
  • the gap between the counter electrodes is 7.
  • the high frequency power to be applied is 525 W, for example.
  • the atmospheric pressure in the chamber is, for example, about 400 Pa (3 Torr).
  • plasma cleaning using Ar gas is performed. As a result, the natural oxide film or the like present on the surface of the conductor plug 56 is removed.
  • the plasma cleaning conditions are set such that, for example, the hot oxide film is removed by lOnm.
  • a Ti film with a thickness of 60 nm, a TiN film with a thickness of 30 nm, an AlCu alloy film with a thickness of 360 nm, a Ti film with a thickness of 5 nm, and a thickness of 70 nm TiN films are sequentially formed.
  • a multilayer film composed of a Ti film, a TiN film, an AlCu alloy film, a Ti film, and a TiN film is formed.
  • the laminated film is patterned using photolithography technology. As a result, as shown in FIG. 2M, a wiring (first metal wiring layer) 58 made of a laminated film is formed.
  • high density plasma enhanced CVD High Density Plasma enhanced
  • a silicon oxide film 60 having a film thickness of 750 nm is formed by a chemical vapor deposition (CVD) method.
  • a silicon oxide film 62 having a thickness of, for example, lOOm is formed by plasma TEOSCVD.
  • the source gas for example, a mixed gas of TEOS gas, oxygen gas, and helium gas is used.
  • the method of forming the silicon oxide films 60 and 62 is not limited to the above.
  • both silicon oxide films 60 and 62 may be formed by the plasma TEOS CVD method! /.
  • the surface of the silicon oxide film 62 is planarized by, eg, CMP.
  • the substrate temperature in this heat treatment is, for example, 350 ° C.
  • a contact hole 63 reaching the wiring 58 is formed in the silicon oxide films 62 and 60 by using a photolithography technique. Thereafter, plasma cleaning using Ar gas is performed. As a result, a natural oxide film or the like existing on the surface of the wiring 58 is removed.
  • the plasma cleaning conditions are, for example, such that the thermal oxide film is removed by 25 nm.
  • a Ti film (not shown) having a thickness of 10 nm is formed by, eg, sputtering. Further, a TiN film (not shown) having a film thickness of 3.5 ⁇ m to 7 ⁇ m is formed by, for example, MOCVD. A rare metal film is composed of the Ti film and TiN film. Next, a tungsten film (not shown) having a film thickness of 300 nm to 600 nm is formed by, eg, CVD.
  • the tanta- sten film and the barrier metal film are polished by, for example, the CMP method until the surface of the silicon oxide film 62 is exposed. As a result, a conductor plug 64 containing tungsten and being embedded in the contact hole 63 is formed.
  • the amount of 2 2 is, for example, 285 sccm.
  • the counter electrode gap is, for example, 7.62 mm (0.3 in. H).
  • the high frequency power to be applied is 525 W, for example.
  • the atmospheric pressure in the chamber is, for example, about 400 Pa (3 Torr).
  • a Ti film with a thickness of 60 nm, a TiN film with a thickness of 30 nm, an AlCu alloy film with a thickness of 360 nm, a Ti film with a thickness of 5 nm, and a thickness of 70 nm TiN films are sequentially formed.
  • a multilayer film composed of a Ti film, a TiN film, an AlCu alloy film, a Ti film, and a TiN film is formed.
  • the laminated film is patterned using photolithography technology.
  • a wiring (second metal wiring layer) 66 made of a laminated film is formed.
  • a silicon oxide film 68 having a film thickness of 750 nm is formed by, for example, a high density plasma CVD method.
  • a silicon oxide film 70 having a thickness of, for example, lOO nm is formed by plasma TEOSCVD. Note that the method of forming the silicon oxide films 68 and 70 is not limited to the above. For example, both silicon oxide films 68 and 70 may be formed by the plasma TE OSCVD method!
  • the surface of the silicon oxide film 70 is planarized by, eg, CMP.
  • the substrate temperature in this heat treatment is set to 350 ° C., for example.
  • the flow rate of N 2 O gas is, for example, 1
  • the flow rate of N gas is, for example, 285 sccm.
  • the counter electrode gap is
  • the applied high frequency power is, for example, 525W.
  • the atmospheric pressure in the chamber is, for example, about 400 Pa (3 Torr).
  • a contact hole 72 reaching the wiring 66 is formed in the silicon oxide films 68 and 70 by using a photolithography technique. Thereafter, plasma cleaning using Ar gas is performed. As a result, a natural oxide film or the like existing on the surface of the wiring 66 is removed.
  • the plasma cleaning conditions are, for example, such that the thermal oxide film is removed by 25 nm.
  • a Ti film (not shown) having a film thickness of lOnm is formed by, eg, sputtering. More
  • a TiN film (not shown) having a film thickness of 3.5 ⁇ m to 7 ⁇ m is formed by MOCVD, for example.
  • Noria metal film is composed of Ti film and TiN film. Then, for example, by CVD method A tungsten film (not shown) having a thickness of 300 nm to 600 nm is formed.
  • the tanta- sten film and the barrier metal film are polished by, for example, CMP method until the surface of the silicon oxide film 70 is exposed. As a result, the contact hole 72 is buried.
  • a conductor plug 74 containing tungsten is formed.
  • the substrate temperature in this heat treatment is, for example, 350 ° C.
  • the flow rate of N 2 O gas is, for example, lOOOsccm. N gas flow
  • the amount of 2 2 is, for example, 285 sccm.
  • a Ti film with a thickness of 60 nm, a TiN film with a thickness of 30 nm, an AlCu alloy film with a thickness of 360 nm, a Ti film with a thickness of 5 nm, and a thickness of 70 nm TiN films are sequentially formed.
  • a multilayer film composed of a Ti film, a TiN film, an AlCu alloy film, a Ti film, and a TiN film is formed.
  • the laminated film is patterned using photolithography technology.
  • a wiring (third metal wiring layer) 76 made of a laminated film is formed.
  • a 700 nm thick silicon oxide film 78 is formed by, for example, a high density plasma CVD method.
  • the method of forming the silicon oxide film 78 is not limited to the above.
  • the silicon oxide film 78 may be formed by a plasma TEOSCVD method.
  • heat treatment is performed in a plasma atmosphere generated using N 2 O gas or N gas.
  • the substrate temperature in this heat treatment is, for example, 350 ° C.
  • the flow rate of N 2 O gas is lOOOsccm
  • the flow rate of N gas is, for example, 285 sccm.
  • a silicon nitride film 80 having a thickness of 500 nm is formed on the silicon oxide film 78 by, eg, CVD.
  • the silicon nitride film 80 prevents moisture from entering and prevents the wiring 76, 66, 58 and the like from being corroded by moisture.
  • the silicon nitride film 80 and the silicon oxide film 78 are An opening (not shown) reaching the electrode pad is formed. Thereafter, a polyimide film 82 having a film thickness of, for example, 2 m to 10 m is formed by, eg, spin coating. Next, an opening (not shown) reaching the electrode pad is formed in the polyimide film 82 using a photolithographic technique. In this way, the semiconductor device according to this embodiment is completed.
  • the film 40a is never reached. For this reason, reduction of the upper electrode is suppressed, and the contact resistance of the upper electrode can be stabilized.
  • the interlayer insulating film 52 is formed on the barrier film 50, and the wiring 58 is formed on the interlayer insulating film 52. Therefore, the degradation of the noria film 50 is suppressed by the interlayer insulating film 52, and the function of the barrier film 50 can be sufficiently exerted. Further, since the interlayer insulating film 52 is formed on the barrier film 50, it is possible to prevent a situation where even the barrier film 50 is etched when patterning to form the wiring 58. . Furthermore, even with the wiring 58, high reliability can be obtained.
  • the conductor plug 56 is not directly connected to the source Z drain diffusion layer 14 but is connected to the source Z drain diffusion layer 14 via the conductor plug 34.
  • the conductor plug 56 is to be directly connected to the source Z drain diffusion layer 14, not only the interlayer insulating films 52 and 48, but also the noria film 50 is etched, and the source Z drain diffusion is performed. A contact hole reaching layer 14 must be formed. However, since the etching characteristics of the noria film 50 such as an aluminum oxide film are significantly different from those of the interlayer insulating films 52 and 48, etc., contact holes that do not damage the source / drain diffusion layer 14 are formed. It is extremely difficult to do.
  • the wiring 58 and the source / drain diffusion layer 14 are electrically connected without damaging the source Z drain diffusion layer 14 because the conductor plug 34 is interposed therebetween. Can be connected. Therefore, according to the present embodiment, a highly reliable semiconductor device can be manufactured with a high yield.
  • the oxidation prevention film 28 is formed on the interlayer insulating film 26. This Therefore, when the silicon oxide film 30 or the like is formed, the surface of the conductor plug 34 can be prevented from being oxidized, and the contact resistance between the conductor plug 56 and the conductor plug 34 can be kept low. .
  • the surface of the lower electrode film 36 is the Pt film 36b, even if the plasma cleaning is not performed after forming the contact hole 54 that is unlikely to form a natural acid film, in this portion, Contact resistance is unlikely to increase.
  • the surface of the upper electrode film 40 is the noble metal cap film 40c, a contact resistance that hardly forms a natural oxide film is difficult to increase even in this portion. Therefore, plasma cleaning after forming the contact hole 54 may be omitted.
  • the plasma cleaning is omitted, since the thickness of the noble metal cap film 40c does not decrease, it is not necessary to form the noble metal cap film 40c thick in consideration of this decrease. Therefore, processing of the noble metal cap film 40c is facilitated. In the case where the noble metal cap film 40c is not formed and the IrO film 40b is exposed, if the plasma cleaning is not performed, the upper
  • the contact resistance of the partial electrode increases to about 3 times.
  • the noble metal cap film 40c requires a certain oxygen permeability. This is because, for example, annealing is performed for 30 minutes to 60 minutes in an oxygen atmosphere of 600 ° C. to 800 ° C. in order to recover the damage caused to the ferroelectric film 38 when the upper electrode is formed. is there. In this annealing treatment, oxygen penetrates into the ferroelectric film 38 from above and from the side in a small ferroelectric capacitor constituting a memory cell of a ferroelectric memory. On the other hand, in a large ferroelectric capacitor such as a smoothing capacitor, penetration from the side force is insufficient, so penetration from above is important.
  • the noble metal cap film 40c needs to have a certain oxygen permeability. Also, if the noble metal cap layer Ir film 42c is too thick, it may be difficult to process by etching.
  • the inventors of the present application conducted a test on the relationship between the thickness of the Ir film and oxygen permeability.
  • a tungsten plug is formed on the wafer and the thickness is 20 ⁇ ! ⁇ 190 nm Ir film was formed.
  • annealing was performed on wafers in an oxygen atmosphere of 400 ° C to 700 ° C for 30 minutes.
  • the presence or absence of abnormal oxidation (protrusion state) of the tungsten plug was observed.
  • the results are shown in Fig. 3.
  • the horizontal axis in Fig. 3 shows the thickness of the Ir film. Yes.
  • the vertical axis indicates the upper limit temperature at which abnormal acid is not generated in the tungsten plug (temperature at which Ir blocks oxygen).
  • the thickness of the Ir film is preferably 150 nm or less.
  • the switching charge amount when the thickness of the noble metal cap film 40c is 200 nm is the same as that when the thickness of the noble metal cap film 40c is 75 nm or less. About 20%. This means that when the thickness is 200 nm, the ferroelectric film 38 has recovered only 20%.
  • the noble metal cap film 40c is 75 nm or less, regardless of the size of the ferroelectric capacitor, the amount of switching charge is almost the same as that without the noble metal cap film 40c, and sufficient recovery is performed. I can say that. Therefore, in order to sufficiently transmit oxygen, the thickness of the noble metal cap film 4 Oc is more preferably 75 nm or less. This tendency is the same for the noble metal cap film 40c made of other elements.
  • the thickness of the noble metal cap film 40c is preferably 5 nm or more.
  • the thickness is more preferably 15 nm or more. That is, the thickness of the noble metal cap film 40c is most preferably 15 nm to 75 nm.
  • the deposition temperature of the noble metal cap film 40c is such that internal stress hardly occurs.
  • the film forming temperature force is less than or equal to 00 ° C.
  • stress in the compression direction tends to act.
  • the film forming temperature is 500 ° C. or higher, the stress in the tensile direction tends to act. Therefore, it is preferable that the film formation temperature be 400 ° C to 500 ° C.
  • a damascene method may be employed to form a Cu wiring.
  • the titanium film 36a as the Pt film adhesion layer, for example, a sputtering method or a CVD method is used.
  • a sputtering method or a CVD method is used.
  • an aluminum oxide film having a thickness of 20 nm to 100 nm (for example, 20 nm) may be formed.
  • the heat treatment after forming the ferroelectric film 38 may be performed in an atmosphere of a mixed gas of argon and oxygen.
  • the heat treatment temperature is set to 550 ° C. to 650 ° C. (for example, 550 ° C.)
  • the heat treatment time is set to 30 seconds to 120 seconds (for example, 90 seconds).
  • the AlTA film is formed by the RTA method.
  • Heat treatment may be performed in an atmosphere of a mixed gas of Gon and oxygen.
  • the heat treatment temperature is set to 650 ° C to 800 ° C
  • the heat treatment time is set to 10 seconds to 120 seconds.
  • the interface becomes better.
  • FIG. 4 is a cross-sectional view showing a ferroelectric memory (semiconductor device) according to the second embodiment of the present invention.
  • a barrier film 84 is formed between the wiring (first metal wiring layer) 58 and the wiring (second metal wiring layer) 66, and the wiring (second metal wiring layer) 66
  • a barrier film 86 is formed between the wiring (third metal wiring layer) 76. That is, the barrier film 84 and the silicon oxide film 65 are sequentially formed on the flattened silicon oxide film 62, and the wiring 66 is formed thereon. Further, a barrier film 86 and a silicon oxide film 71 are sequentially formed on the planarized silicon oxide film 70, and a wiring 76 is formed thereon.
  • the noria films 84 and 86 are, for example, an aluminum oxide film having a thickness of 50 nm.
  • the film thickness of the silicon oxide films 65 and 71 is, for example, lOOnm.
  • the barrier film 84 and a silicon oxide film 65 are sequentially formed. Thereafter, in the same manner as in the first embodiment, a series of processes up to the flatness of the silicon oxide film 70 is performed for the formation capability of the wiring 66. Next, a barrier film 86 and a silicon oxide film 71 are sequentially formed.
  • FIGS. 5A to 5F are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the third embodiment of the present invention in the order of steps.
  • a well 312 is formed on the surface of a semiconductor substrate 311 such as a silicon substrate.
  • an element isolation region 313 is formed on the surface of the semiconductor substrate 311 by, for example, STI (shall ow trench isolation).
  • This MOS transistor 320 corresponds to the MOS transistor 2 in FIG.
  • Each MOS transistor 320 has a force for forming two source Z drain diffusion layers 318 for the source and drain, one of which is shared between the two MOS transistors 320.
  • a silicon oxynitride film 321 (thickness: 200 nm) is formed on the entire surface so as to cover the MOS transistor 320, and a silicon oxide film 322 (thickness: lOOOnm) is formed on the entire surface as an interlayer insulating film. ) And flatten the silicon oxide film 322 by CMP (chemical mechanical polishing) or the like.
  • the silicon oxynitride film 321 is formed to prevent hydrogen deterioration of the gate insulating film 314 and the like when the silicon oxide film 322 is formed.
  • contact holes reaching the silicide layers 319 are formed in the silicon oxide film 322 and the silicon oxynitride film 321 to open plug contact portions.
  • a glue film 323 is formed in the contact hole.
  • a conductive plug 324 is formed by embedding a W film by, for example, a CVD method and performing flattening by CMP.
  • an iridium film 325 is formed on the silicon oxide film 322 by, eg, sputtering.
  • the substrate temperature is 500 ° C.
  • the film forming power is lkW
  • the Ar gas flow rate is lOOsccm
  • the pressure in the chamber is 0.35 Pa
  • the film forming time is 176 seconds.
  • an iridium film 325 having a thickness of about 250 nm is obtained.
  • an iridium oxide film 326 is formed on the iridium film 325 by, for example, a sputtering method.
  • the conditions at this time are, for example, that the substrate temperature is 50 ° C., the deposition rate is lkW, the Ar gas flow rate is 60 sccm, the O gas flow rate is 60 sccm, and the pressure in the chamber is 0.37 P.
  • the deposition time is 10 seconds.
  • an iridium oxide film 326 having a thickness of about 28 nm is obtained.
  • a platinum film 327 is formed on the iridium oxide film 326 by, eg, sputtering.
  • the conditions at this time are, for example, that the substrate temperature is 350 ° C., the deposition pressure is lkW, the Ar gas flow rate is lOOsccm, the pressure in the chamber is 0.38 Pa, and the deposition time is 8 seconds. To do. As a result, a platinum film 327 having a thickness of about 15 nm is obtained.
  • a platinum oxide film 328 is formed on the platinum film 327 by, eg, sputtering.
  • the conditions at this time are, for example, that the substrate temperature is 350 ° C., the deposition rate is lkW, the Ar gas flow rate is 36 sccm, the O gas flow rate is 144 sccm, and the pressure in the chamber is 6.2 Pa.
  • the film formation time is 22 seconds.
  • a platinum oxide film 328 having a thickness of about 25 nm is formed.
  • a platinum film 329 is formed on the platinum oxide film 328 by, for example, sputtering.
  • the substrate temperature is set to 100 ° C.
  • the film forming power is set to lkW
  • the flow rate of Ar gas is set to lOOsccm
  • the pressure in the chamber is set to 0.4 Pa
  • the film forming time is set to 32 seconds.
  • a platinum film 329 having a thickness of about 50 nm is formed.
  • iridium film 325, iridium oxide film 326, platinum film 327, platinum oxide film 328, and platinum film 329 constitute a barrier metal film and a lower electrode film.
  • the following laminate may be used as the barrier metal film and the lower electrode film.
  • a laminate in which an Ir film is formed on a Ti film (b) a laminate in which a Ti film and an Ir film are sequentially formed on a TiAlN film, (c ) A laminate with a Pt film formed on a Ti film, (d) a laminate with a Pt film formed on an IrO film, (e
  • a laminate in which 2 0.5 0.5 3 is formed (g) a laminate in which a Ti film and a Pt film are sequentially formed on a TiAlN film, or the like may be used. That is, from Pt, Ir, Ru, Rh, Re, Os, Pd, SrRuO and TiAIN
  • a single film and a laminated conductive film of a metal or metal oxide containing at least one selected from the group can be used.
  • the platinum film 329 is crystallized by performing rapid heat treatment (RTA) in an Ar atmosphere for 60 seconds at, for example, 750 ° C.
  • RTA rapid heat treatment
  • a ferroelectric film such as a PLZT ((Pb, La) (Zr, Ti) 0) film 330 is formed on the platinum film 329.
  • the PLZT film 330 may be formed by, for example, the MOCVD method.
  • MOCVD method it is desirable to change the configuration of the lower electrode film to another one.
  • an upper electrode film 331 is formed on the PLZT film 330 by sputtering.
  • the upper electrode film 331 is composed of, for example, two layers of iridium oxide films and noble metal cap films having different compositions.
  • the substrate temperature is set to room temperature
  • the film forming power is set to 2 kW
  • the flow rate of Ar gas is set to lOOsccm
  • the O gas is set.
  • the flow rate of 2 is 59 sccm.
  • the iridium oxide film 331a is about 50 nm, for example.
  • annealing is performed, and then a second layer of an oxide iridium film 33 lb is formed.
  • the iridium oxide film 331b is about 75 to 125 nm, for example.
  • a noble metal cap film 331c is formed on the iridium oxide film 331b by sputtering, for example.
  • the substrate temperature is set to 425 ° C.
  • the film forming power is set to lkW
  • the flow rate of Ar gas is set to lOOsccm
  • the film forming time is set to 21 seconds.
  • a noble metal cap film 331c having a thickness of about 30 nm is formed.
  • the back surface (back surface) of the semiconductor substrate (wafer) 311 is cleaned.
  • the upper electrode film 331, the PLZT film 330, the platinum film 329, the platinum oxide film 328, the platinum film 327, the iridium oxide film 326, and the titanium nitride film used as a hard mask when patterning the iridium film 325 A silicon oxide film (not shown) using TEOS and TEOS are sequentially formed. Titanium nitride film is formed at 200 ° C, for example, and its thickness is 200nm Degree. Further, the silicon oxide film is formed at, for example, 390 ° C., and the thickness thereof is about 390 nm.
  • a hard mask is formed only in a region where a stack type ferroelectric capacitor is to be formed.
  • the film 327, the iridium oxide film 326, and the iridium film 325 are collectively processed to form a ferroelectric capacitor having a stack structure as shown in FIG. 5D.
  • This ferroelectric capacitor corresponds to the ferroelectric capacitor 1 in FIG.
  • the hard mask silicon oxide film and titanium nitride film
  • heat treatment is performed in an oxygen atmosphere, for example, at 300 ° C. to 500 ° C. for 30 minutes to 120 minutes.
  • a barrier film 335 is formed on the entire surface by, eg, sputtering or CVD.
  • an acid aluminum film having a thickness of 50 nm is formed by, for example, sputtering or CVD.
  • a recovery annealing is performed. For example, heat treatment is performed at 500 ° C. to 700 ° C. for 30 minutes to 120 minutes in an oxygen atmosphere.
  • an interlayer insulating film 336 made of a silicon oxide film having a thickness of, for example, 1500 nm is formed on the entire surface by, eg, plasma TEOSCVD.
  • a silicon oxide film for example, a mixed gas of TEOS gas, oxygen gas, and helium gas is used as the source gas.
  • the interlayer insulating film 336 for example, an insulating inorganic film or the like may be formed.
  • the surface of the interlayer insulating film 336 is planarized by, eg, CMP.
  • a noria film 338 is formed on the entire surface by, eg, sputtering or CVD.
  • the noria film 338 for example, an acid film having a thickness of 50 nm to 100 nm is formed.
  • a barrier film 338 is formed on the planarized interlayer insulating film 336. Therefore, the noria film 338 is flat.
  • an interlayer insulating film 339 is formed on the entire surface by, eg, plasma TEOSCVD.
  • the interlayer insulating film 339 for example, a silicon oxide film having a film thickness of 800 nm to 1000 nm is formed. Note that a SiON film, a silicon nitride film, or the like may be formed as the interlayer insulating film 339.
  • the surface of the interlayer insulating film 339 is planarized by, eg, CMP.
  • contact holes reaching the conductor plug 324 are formed in the interlayer insulating film 339, the noria film 338, the interlayer insulating film 336, and the barrier film 335 using patterning and etching techniques.
  • the conductor plug 56 and the wiring 58 are formed in the same manner as the formation of the conductor plug 56 in the first embodiment. Subsequently, similarly to the second embodiment, the processes from the formation of the silicon oxide film 60 to the formation of the nod opening are performed to complete the semiconductor device.
  • the wiring 56 connected to the ferroelectric capacitor is connected to the plate line, and the wiring connected to the MOS transistor 320 via the conductor plug 56 is connected to the bit line.
  • the contact resistance can be stabilized and the ferroelectric film 330 can be damaged as in the first embodiment. It can be fully recovered. Therefore, the yield is improved and the life under more severe conditions is improved.
  • the barrier film is not limited to an acid-aluminum film and an acid-aluminum titanium film, and can prevent at least diffusion of hydrogen or water, such as a metal oxide film or a metal nitride film.
  • Any film can be used.
  • an A1 nitride film, an A1 oxynitride film, a Ta oxide film, a Ta nitride film, a Zr oxide film, a Si oxynitride film, or the like can be used.
  • the metal oxide film is dense, it is possible to reliably prevent hydrogen diffusion even when the metal oxide film is relatively thin. Therefore, it is preferable to use a metal oxide as the noria film from the viewpoint of miniaturization.
  • the crystal structure of the substance constituting the ferroelectric film is not limited to the bevelskite structure, and may be, for example, a Bi layer structure.
  • the composition of the material constituting the ferroelectric film is not particularly limited.
  • the acceptor elements include Pb (lead), Sr (strontium), Ca (calcium), Bi (bismuth), Ba (barium), Li (lithium) and As donor elements that may contain Z or Y (yttrium), Ti (titanium), Zr (zirconium), Hf (hafnium), V (vanadium), Ta (tantalum), W (tungsten) ), M n (manganese), A1 (aluminum), Bi (bismuth), and Z or Sr (strontium).
  • the chemical formula of the material constituting the ferroelectric film is, for example, Pb (Zr, Ti) 2 O, (Pb, Ca)
  • Power is not limited to these.
  • Si may be added to these.
  • the present invention is not limited to application to a ferroelectric memory, but may be applied to, for example, DRAM or the like.
  • a ferroelectric film for example, a high dielectric film such as (BaSr) TiO film (BST film), SrTiO film (STO film), TaO film, etc.
  • the high dielectric film is a dielectric film having a relative dielectric constant higher than that of silicon dioxide.
  • the composition of the upper electrode and the lower electrode is not particularly limited.
  • the lower electrode may also be configured with, for example, Pt (platinum), Ir (iridium), Ru (ruthenium), Rh (rhodium), Re (rhenium), Os (osmium) and Z or Pd (palladium) forces. It may be composed of these acids.
  • the layer below the noble metal cap film of the upper electrode may be composed of, for example, an oxide of Pt, Ir, Ru, Rh, Re, Os and Z or Pd.
  • the upper electrode may be configured by laminating a plurality of films.
  • the structure of the ferroelectric memory cell is not limited to the 1T1C type, but may be the 2T2C type.
  • the ferroelectric capacitor itself may be configured to serve both as a force storage unit and a switching unit.
  • the structure is such that a ferroelectric capacitor is formed instead of the gate electrode of the MOS transistor. That is, a ferroelectric capacitor is formed on a semiconductor substrate via a gate insulating film.
  • the method of forming the ferroelectric film is not particularly limited.
  • sol-gel method organometallic decomposition (MOD) method, CSD (Chemical Solution Deposition) method, chemical vapor deposition (CV) D) method, epitaxy growth method, sputtering method, MOCVD (Metal Organic Chemical Vapor Deposition) method, etc. can be adopted.
  • MOD organometallic decomposition
  • CSD Chemical Solution Deposition
  • CV chemical vapor deposition
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the contact resistance between the ferroelectric capacitor and the wiring can be stabilized without degrading the characteristics of the ferroelectric capacitor.

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Abstract

　半導体基板（１０）の上方に、強誘電体キャパシタを形成した後に、強誘電体キャパシタを覆う層間絶縁膜（４８、５０、５２）を形成する。次に、層間絶縁膜（４８、５０、５２）に、上部電極（４０）まで到達するコンタクトホール（５４）を形成する。次いで、層間絶縁膜（４８、５０、５２）上に、コンタクトホール（５４）を介して上部電極（４０）に電気的に接続される配線（５８）を形成する。上部電極（４０）を形成するに当たり、導電性酸化物膜（４０ａ、４０ｂ）を形成した後に、導電性酸化物膜（４０ａ、４０ｂ）上にＰｔよりも触媒作用が小さい貴金属からなり、厚さが１５０ｎｍ以下であるキャップ膜（４０ｃ）を形成する。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及び その製造方法に関する。
背景技術
[0002] 近年、デジタル技術の進展に伴!、、大容量のデータを高速に処理又は保存する傾 向が高まっている。このため、電子機器に使用される半導体装置の高集積ィ匕及び高 性能化が要求されている。
[0003] そこで、半導体記憶装置 (DRAM)の高集積化を実現するため、 DRAMを構成す る容量素子の容量絶縁膜として、珪素酸ィ匕物又は珪素窒化物に代えて、強誘電体 材料又は高誘電率材料を用いる技術にっ 、て、広く研究及び開発が行われて 、る。
[0004] また、低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性 RAMを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用 いた強誘電体メモリ (FeRAM)についても、盛んに研究及び開発が行われている。
[0005] 強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘 電体メモリには、 1対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘 電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧 に応じて分極が生じ、印加電圧が取り除かれても、自発分極が残る。また、印加電圧 の極性が反転されると、自発分極の極性も反転する。従って、自発分極を検出すれ ば情報を読み出すことができる。そして、強誘電体メモリには、動作が高速であり、消 費電力が低ぐ書き込み Z読み出しの耐久性が優れている等の特徴がある。
[0006] 従来、強誘電体キャパシタの上部電極としては導電性酸ィ匕物膜が用いられており、 これに接続される配線として、バリアメタル膜及び A1膜から構成されたものが公知で ある。この配線では、ノリアメタル膜に lOOnm以上の厚さが要求され、厚さが 150nm のチタン窒化膜が用いられることがある。一方、ロジック回路部では、厚さが 60nmの チタン膜と厚さが 30nmのチタン窒化膜の積層体力バリアメタル膜として用いられるこ とがある。このように、強誘電体メモリ部とロジック回路部との間では、バリアメタル膜の 構成が相違している。
[0007] また、強誘電体メモリに対しても微細化の要請がある。しかし、 A1膜を含む配線を用 いてこの要請に応えることは困難である。
[0008] そこで、これらの不都合を解消すベぐタングステンを含むプラグを用いることが検 討されている。
[0009] し力しながら、このようなプラグを形成するためには、グルー膜としてチタン膜又はチ タン窒化膜を形成した後に、高温の還元雰囲気中でタングステン膜を形成することが 必要であり、この時に水素が発生する。この水素の多くはチタン窒化膜によりブロック される力 水素が大量に発生した場合には、上部電極まで到達することがある。そし て、上部電極を構成する導電性酸化物膜、例えばイリジウム酸化膜を還元してしまう 。この結果、図 6に示すように、体積収縮に伴って上部電極とプラグとの間に空隙が 発生し、コンタクト抵抗が不安定になる。
[0010] また、チタン膜又はチタン窒化膜が導電性酸ィ匕物膜中の酸素によって酸化されて、 コンタクト抵抗が上昇することもある。
[0011] これらの課題を解決すべく種々の上部電極の構造が提案されている（特許文献 1 〜5)。し力しながら、これらの構造によっても、コンタクト抵抗の上昇を十分に抑えて 安定したものとすることは困難である。
[0012] 特許文献 1：特開 2003 - 349246号公報
特許文献 2：特開 2000— 349253号公報
特許文献 3 :特開平 9 251983号公報
特許文献 4:特開 2000— 133633号公報
特許文献 5 :特開 2004— 87978号公報
発明の開示
[0013] 本発明の目的は、強誘電体キャパシタと配線との間のコンタクト抵抗を安定させるこ とができる半導体装置及びその製造方法を提供することにある。
[0014] 本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明 の諸態様に想到した。 [0015] 本願発明に係る半導体装置には、半導体基板の上方に形成され、下部電極、強誘 電体膜及び上部電極を備えた強誘電体キャパシタと、前記強誘電体キャパシタを覆 い、前記上部電極まで到達するコンタクトホールが形成された層間絶縁膜と、前記層 間絶縁膜上に形成され、前記コンタクトホールを介して前記上部電極に電気的に接 続された配線と、が設けられている。そして、前記上部電極には、導電性酸化物膜と 、前記導電性酸化物膜上に形成され、 Ptよりも触媒作用が小さい貴金属からなり、厚 さが 150nm以下であるキャップ膜と、が設けられている。
[0016] 本願発明に係る半導体装置の製造方法では、半導体基板の上方に、下部電極、 強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成した後に、前記強誘 電体キャパシタを覆う層間絶縁膜を形成する。次に、前記層間絶縁膜に、前記上部 電極まで到達するコンタクトホールを形成する。次いで、前記層間絶縁膜上に、前記 コンタクトホールを介して前記上部電極に電気的に接続される配線を形成する。そし て、前記強誘電体キャパシタを形成する際に、前記上部電極を形成するに当たり、 導電性酸化物膜を形成した後に、前記導電性酸化物膜上に Ptよりも触媒作用が小 さい貴金属力もなり、厚さが 150nm以下であるキャップ膜を形成する。
図面の簡単な説明
[0017] [図 1]図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導 体装置）のメモリセルアレイの構成を示す回路図である。
[図 2A]図 2Aは、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を工程 順に示す断面図である。
[図 2B]図 2Bは、図 2Aに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2C]図 2Cは、図 2Bに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2D]図 2Dは、図 2Cに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2E]図 2Eは、図 2Dに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。 [図 2F]図 2Fは、図 2Eに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2G]図 2Gは、図 2Fに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2H]図 2Hは、図 2Gに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 21]図 21は、図 2Hに引き続き、強誘電体メモリの製造方法を工程順に示す断面図 である。
[図 2J]図 2Jは、図 21に引き続き、強誘電体メモリの製造方法を工程順に示す断面図 である。
[図 2K]図 2Kは、図 2Jに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2L]図 2Lは、図 2Kに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 2M]図 2Mは、図 2Lに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 3]図 3は、 Ir膜の厚さとタングステンプラグの異常酸ィ匕との関係を示すグラフである
[図 4]図 4は、本発明の第 2の実施形態に係る強誘電体メモリを示す断面図である。
[図 5A]図 5Aは、本発明の第 3の実施形態に係る強誘電体メモリの製造方法を工程 順に示す断面図である。
[図 5B]図 5Bは、図 5Aに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 5C]図 5Cは、図 5Bに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 5D]図 5Dは、図 5Cに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 5E]図 5Eは、図 5Dに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 5F]図 5Fは、図 5Eに引き続き、強誘電体メモリの製造方法を工程順に示す断面 図である。
[図 6]図 6は、上部電極とプラグとの間の空隙を示す電子顕微鏡写真である。
発明を実施するための最良の形態
[0018] 以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置） のメモリセルアレイの構成を示す回路図である。
[0019] このメモリセルアレイには、一の方向に延びる複数本のビット線 3、並びにビット線 3 が延びる方向に対して垂直な方向に延びる複数本のワード線 4及びプレート線 5が 設けられている。また、これらのビット線 3、ワード線 4及びプレート線 5が構成する格 子と整合するようにして、強誘電体メモリの複数個のメモリセルがアレイ状に配置され ている。各メモリセルには、強誘電体キャパシタ（記憶部） 1及び MOSトランジスタ (ス イッチング部） 2が設けられて 、る。
[0020] MOSトランジスタ 2のゲートはワード線 4に接続されている。また、 MOSトランジスタ 2の一方のソース ·ドレインはビット線 3に接続され、他方のソース ·ドレインは強誘電 体キャパシタ 1の一方の電極に接続されている。そして、強誘電体キャパシタ 1の他 方の電極がプレート線 5に接続されている。なお、各ワード線 4及びプレート線 5は、 それらが延びる方向と同一の方向に並ぶ複数個の MOSトランジスタ 2により共有され ている。同様に、各ビット線 3は、それが延びる方向と同一の方向に並ぶ複数個の M OSトランジスタ 2により共有されている。ワード線 4及びプレート線 5が延びる方向、ビ ット線 3が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線 3、 ワード線 4及びプレート線 5の配置は、上述のものに限定されない。
[0021] このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ 1 に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
[0022] (第 1の実施形態）
次に、本発明の第 1の実施形態について説明する。但し、ここでは、便宜上、半導 体装置の断面構造については、その製造方法と共に説明する。図 2A乃至図 2Lは、 本発明の第 1の実施形態に係る強誘電体メモリ（半導体装置)の製造方法を工程順 に示す断面図である。
[0023] 先ず、図 2Aに示すように、シリコン基板等の半導体基板 10に、例えば LOCOS (Lo cal Oxidation of Silicon)法により、素子領域を画定する素子分離領域 12を形成する 。次いで、イオン注入法により、ドーパント不純物を導入することにより、ゥエル 14を形 成する。次いで、素子領域に、ゲート絶縁膜 16、ゲート電極 (ゲート配線） 18、絶縁 膜 19、サイドウォール絶縁膜 20及びソース/ドレイン拡散層 22を備えたトランジスタ 24を形成する。このトランジスタ 24力 図 1中の MOSトランジスタ 2に相当する。
[0024] 次!、で、全面に、例えばプラズマ CVD (Chemical Vapor Deposition)法により、例え ば膜厚が 200nmの SiON膜 (シリコン酸ィ匕窒化膜)を形成する。更に、全面にプラズ マ TEOSCVD法により、例えば膜厚が 600nmのシリコン酸ィ匕膜を形成する。これら の SiON膜及びシリコン酸ィ匕膜から層間絶縁膜 26が構成される。次に、例えば CMP 法により、層間絶縁膜 26の表面を平坦ィ匕する。
[0025] 次いで、図 2Bに示すように、フォトリソグラフィー技術を用いて層間絶縁膜 26に、ソ ース Zドレイン拡散層 22に達するコンタクトホール 32と、ゲート電極 (ゲート配線） 18 に達するコンタクトホール（図示せず）とを形成する。次に、全面に、例えばスパッタ法 により、膜厚が 20nm〜60nmの Ti膜を形成する。その後、例えばスパッタ法又は C VD法により、膜厚が 30nm〜50nmの TiN膜を形成する。 Ti膜及び TiN膜からバリ ァメタル膜 (図示せず)が構成される。
[0026] 次に、全面に、例えば CVD法により、膜厚が 500nmのタングステン膜（図示せず） を形成する。 CMP法により、層間絶縁膜 26の表面が露出するまで、タングステン膜 及びバリアメタル膜を研磨する。この結果、コンタクトホール 32等内に埋め込まれ、タ ングステンを含有する導体プラグ 34が形成される。
[0027] 次いで、図 2Cに示すように、全面に、例えばプラズマ CVD法により、膜厚が 100η mの酸化防止膜 28を形成する。酸ィ匕防止膜 28としては、例えば SiON膜又はシリコ ン窒化膜を形成する。次に、全面に、例えばプラズマ TEOSCVD法により、膜厚が 1 30nmのシリコン酸ィ匕膜 30を形成する。続いて、窒素 (N )雰囲気中で熱処理を行う
2
。例えば、熱処理温度は 650°Cとし、熱処理時間は 30分間〜 60分間とする。 [0028] 次に、図 2Dに示すように、全面に、例えばスパッタ法又は CVD法により、膜厚が 2 Onm〜100nm (例えば 20nm)のチタン膜 36aを Pt膜密着層として形成する。更に、 全面に、例えばスパッタ法により、膜厚が 100nm〜300nm (例えば 175nm)の Pt膜 36bを下部電極膜として形成する。チタン膜 36a及び Pt膜 36bから強誘電体キャパ シタの下部電極膜 36が構成される。
[0029] 次いで、同じく図 2Dに示すように、全面に、例えばスパッタ法により、強誘電体膜 3 8を形成する。強誘電体膜 38としては、例えば膜厚が 100nm〜250nm (例えば 20 Onm)の PZT膜を形成する。なお、強誘電体膜 38の形成方法はスパッタ法に限定さ れるものではない。例えば、ゾル 'ゲル法、 MOD (Metal Organic Deposition)法、 M OCVD法等により強誘電体膜 38を形成してもよい。
[0030] 次いで、例えば RTA (Rapid Thermal Annealing)法により、酸素雰囲気中にて熱処 理を行う。例えば、熱処理温度を 650°C〜800°C (例えば 750°C)とし、熱処理時間 を 30秒間〜 120秒間（例えば 60秒間）とする。
[0031] 次いで、同じく図 2Dに示すように、例えばスパッタ法又は MOCVD法により、例え ば膜厚が 10nm〜100nm (例えば 50nm)の IrO膜 40a及び膜厚が 100nm〜300
X
nmの IrO膜 40bを連続して形成する。この際、工程劣化を抑えるために、 IrO膜 4
Y Y
Obの酸素の組成比 Y力 IrO膜 40aの酸素の組成比 Xより高くなるようにする。
X
[0032] 更に、同じく図 2Dに示すように、例えばスパッタ法又は MOCVD法により、膜厚が 5nm〜150nm (例えば 30nm)の貴金属キャップ膜 40cを形成する。貴金属キャップ 膜 40cとしては、触媒作用が Ptよりも小さい貴金属力もなる膜、例えばイリジウム (Ir) 膜、ルテニウム (Ru)膜、ロジウム (Rh)膜又はパラジウム (Pd)膜を形成することが好 ましい。貴金属キャップ膜 40cとして Ir膜を形成する場合の成膜温度は、例えば 430 °Cとする。 Ru膜を形成する場合の成膜温度は、例えば 400°Cとする。 IrO膜 40a、 Ir
X
O膜 40b及び貴金属キャップ膜 40cから強誘電体キャパシタの上部電極膜 40が構
Y
成される。
[0033] なお、 IrO膜 40b上に Pt膜を形成した場合には、 Ptの触媒作用により、後にプラズ
Y
マ TEOSCVD法等の CVD法で層間絶縁膜を形成する際に、原料中の水力ゝら水素 が発生し、強誘電体膜 38の特性が劣化してしまう。また、後に、上部電極膜 40をエツ チングした後に回復ァニールを行うが、この際に Pt膜の表面に突起 (ヒロック）が発生 することちある。
[0034] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成し 、フォトリソグラフィ一により、フォトレジスト膜を強誘電体キャパシタの上部電極の平面 形状にパターユングする。続いて、図 2Eに示すように、上部電極膜 40をエッチング する。エッチングガスとしては、例えば Arガス及び C1ガスを用いる。その後、フオトレ
2
ジスト膜を除去する。なお、チタン窒化膜からなるハードマスクを用いて上部電極膜 4 0のエッチングを行ってもよい。次いで、例えば酸素雰囲気にて、 400°C〜700°C (例 えば 650°C)、 30分間〜 120分間（例えば 60分間）の熱処理（回復ァニール）を行う 。この熱処理は、強誘電体膜 38の膜質を向上するためのものである。貴金属キヤッ プ膜 40cが薄 、ので、酸素を強誘電体膜 38まで十分に到達させることが可能であり 、上部電極の大きさに拘わらず、強誘電体膜 38を十分に回復させることができる。ま た、貴金属キャップ膜 40cの表面にヒロックが発生することもな 、。
[0035] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず)を形成し 、フォトリソグラフィ一により、フォトレジスト膜を容量絶縁膜の平面形状にパターニン グする。続いて、強誘電体膜をエッチングする。その後、フォトレジスト膜を除去する。 次いで、酸素雰囲気にて、 300°C〜400°C (例えば 350°C)、 30分間〜 120分間（例 えば 60分間）の熱処理を行う。
[0036] 次いで、同じく図 2Eに示すように、例えばスパッタ法又は CVD法により、バリア膜 4 4を形成する。ノリア膜 44としては、例えば膜厚が 20nm〜150nmの酸化アルミ-ゥ ム膜を形成する。酸ィ匕アルミニウム膜を形成する方法はスパッタ法又は CVD法に限 定されないが、強誘電体膜 38へのダメージを考慮すると、 MOCVD法以外の方法を 採用することが好ましい。次いで、酸素雰囲気にて、例えば 400°C〜600°C、 30分 間〜 120分間の熱処理を行う。
[0037] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず)を形成し 、フォトリソグラフィ一により、フォトレジスト膜を強誘電体キャパシタの下部電極の平面 形状にパターユングする。続いて、ノリア膜 44及び下部電極膜 36をエッチングする 。この結果、下部電極が形成される。ノターユングされた上部電極膜 46、強誘電体 膜 38及び株電極膜 36から強誘電体キャパシタ 42が構成され、この強誘電体キャパ シタ 42が図 1中の強誘電体キャパシタ 1に相当する。また、バリア膜 44は、上部電極 膜 40及び強誘電体膜 38を覆うように残存する。その後、フォトレジスト膜を除去する 。次いで、酸素雰囲気にて、例えば 350°C〜600°C (例えば 350°C)、 30分間〜 60 分間の熱処理を行う。
[0038] 次いで、全面に、例えばスパッタ法又は CVD法により、バリア膜 46を形成する。ノ リア膜 46としては、例えば膜厚が 20nm〜50nmの酸ィ匕アルミニウム膜を形成する。 ノ リア膜 46により強誘電体キャパシタ 42の全体が覆われる。
[0039] バリア膜 46の形成後には、酸素雰囲気にて、例えば 500°C〜700°C、 30分間〜 1 20分間の熱処理を行う。この結果、強誘電体膜 38に酸素が供給され、強誘電体キヤ パシタ 42の電気的特性が回復する。
[0040] 次いで、図 2Fに示すように、全面に、例えばプラズマ TEOSCVD法により、例えば 膜厚が 1500nmのシリコン酸ィ匕物から構成される層間絶縁膜 48を形成する。層間絶 縁膜 48としてシリコン酸ィ匕膜を形成する場合には、原料ガスとして、例えば、 TEOS ガスと酸素ガスとヘリウムガスとの混合ガスを用いる。なお、層間絶縁膜 50として、例 えば、絶縁性を有する無機膜等を形成してもよい。層間絶縁膜 50の形成後、例えば CMP法により、層間絶縁膜 48の表面を平坦ィ匕する。
[0041] 次!、で、 N Oガス又は Nガス等を用いて発生させたプラズマ雰囲気にて、熱処理
2 2
を行う。熱処理の結果、層間絶縁膜 48中の水分が除去されると共に、層間絶縁膜 4 8の膜質が変化し、層間絶縁膜 48中に水分が入りにくくなる。この熱処理における基 板温度は、例えば 350°Cとする。 N Oガスの流量は、例えば lOOOsccmとする。 N
2 2 ガスの流量は、例えば 285sccmとする。対向電極のギャップは、例えば 7. 62mm (0 . 3インチ）とする。印加する高周波電力は、例えば 525Wとする。チャンバ内の気圧 は、例えば約 400Pa (3Torr)とする。なお、熱処理を行った後に、 N Oガス等を用い
2
て発生させたプラズマ雰囲気に層間絶縁膜 48を暴露してもよい。熱処理により、層 間絶縁膜 48中に存在する水分が除去される。そして、 N Oガス等を用いて発生させ
2
たプラズマ雰囲気に層間絶縁膜 48を暴露すると、層間絶縁膜 48の膜質が変化し、 層間絶縁膜 48中に水分が入り込みに《なる。 [0042] 次に、図 2Gに示すように、全面に、例えばスパッタ法又は CVD法により、バリア膜 5 0を形成する。ノリア膜 50としては、例えば、膜厚が 20nm〜100nmの酸化アルミ- ゥム膜を形成する。平坦化された層間絶縁膜 48上にバリア膜 50が形成されるため、 ノリア膜 50は平坦となる。
[0043] 次に、図 2Hに示すように、全面に、例えばプラズマ TEOSCVD法により、層間絶 縁膜 52を形成する。層間絶縁膜 52としては、例えば膜厚が ΙΟΟηπ！〜 300nmのシリ コン酸化膜を形成する。なお、層間絶縁膜 52として、 SiON膜又はシリコン窒化膜等 を形成してもよい。次に、例えば CMP法により、層間絶縁膜 52の表面を平坦ィ匕する
[0044] 次いで、図 21に示すように、フォトリソグラフィー技術を用い、層間絶縁膜 52、 ノリア 膜 50及び層間絶縁膜 48に、強誘電体キャパシタ 42の上部電極 40まで達するコンタ タトホール 53と、強誘電体キャパシタ 42の下部電極 36まで達するコンタクトホール（ 図示せず)とを形成する。
[0045] 次いで、酸素雰囲気にて、 400°C〜600°C、 30分間〜 120分間（60分間）の熱処 理を行う。基板温度は、例えば 500°C〜600°Cとする。この結果、強誘電体膜 38〖こ 酸素が供給され、強誘電体キャパシタ 42の電気的特性が回復する。なお、この熱処 理を、酸素雰囲気中ではなぐオゾン雰囲気中で行ってもよい。オゾン雰囲気中にて 熱処理が行われた場合にも、強誘電体膜 38に酸素が供給されて、強誘電体キャパ シタ 42の電気的特性が回復する。
[0046] その後、図 2Jに示すように、フォトリソグラフィー技術を用い、層間絶縁膜 52、 ノリア 膜 50、層間絶縁膜 48、バリア膜 46、シリコン酸ィ匕膜 30及び酸ィ匕防止膜 28に、導体 プラグ 34まで達するコンタクトホール 54を形成する。続いて、 Arガスを用いたプラズ マ洗浄を行う。この結果、導体プラグ 34の表面に存在する自然酸化膜等が除去され る。プラズマ洗净の条件は、例えば熱酸ィ匕膜が lOnm除去されるような条件とする。 但し、後述のように、プラズマ洗浄を省略してもよい。
[0047] 次に、全面に、例えばスパッタ法により、膜厚が 20nm〜100nmの TiN膜 56aをグ ルー膜として形成する。なお、グルー膜の形成に当たっては、スパッタ法により Ti膜 を形成した後に、 MOCVD法により TiN膜を形成してもよい。なお、 MOCVD法によ り TiN膜を形成した後には、脱炭素除去処理として、 400°C以上で N及び Hのブラ
2 2 ズマを用いたァニール処理を行う必要がある。但し、本実施形態では耐水素防止膜 として機能する貴金属キャップ膜 40cが形成され、その表面の異常凹凸の程度が極 めて小さ 、ため、 Ti膜の異常酸ィ匕及び上部電極の還元と 、う問題は生じな 、。
[0048] 次いで、全面に、例えば CVD法により、膜厚が 300nm〜600nmのタングステン膜 56bを形成する。タングステン膜 56bの形成に当たっては、例えば初期よりも後期に おいて水素の供給量を多くする。その後、例えば CMP法により、層間絶縁膜 52の表 面が露出するまで、タングステン膜 56b及び TiN膜 56aを研磨する。この結果、図 2K に示すように、コンタクトホール 53、 54等内に埋め込まれ、タングステンを含有する導 体プラグ 56が形成される。
[0049] 次!、で、 N Oガス又は Nガス等を用いて発生させたプラズマ雰囲気にて、熱処理
2 2
を行う。熱処理の結果、タングステン膜 56b等の研磨の際に層間絶縁膜 52及び 50 中に入り込んだ水分が除去されると共に、層間絶縁膜 52の膜質が変化し、層間絶縁 膜 52中に水分が入りにくくなる。また、この熱処理により、層間絶縁膜 52の表面が窒 化され、層間絶縁膜 52の表面に SiON膜 (図示せず)が形成される。この熱処理に おける基板温度は、例えば 350°Cとする。 N Oガスの流量は、例えば lOOOsccmと
2
する。 Nガスの流量は、例えば 285sccmとする。対向電極のギャップは、例えば 7.
2
62mm (0. 3インチ）とする。印加する高周波電力は、例えば 525Wとする。チャンバ 内の気圧は、例えば約 400Pa (3Torr)とする。続いて、 Arガスを用いたプラズマ洗 浄を行う。この結果、導体プラグ 56の表面に存在する自然酸ィ匕膜等が除去される。 プラズマ洗浄の条件は、例えば熱酸ィ匕膜が lOnm除去されるような条件とする。
[0050] 次に、例えばスパッタ法により、膜厚が 60nmの Ti膜、膜厚が 30nmの TiN膜、膜 厚が 360nmの AlCu合金膜、膜厚が 5nmの Ti膜、及び、膜厚が 70nmの TiN膜 (い ずれも図示せず)を順次形成する。この結果、 Ti膜、 TiN膜、 AlCu合金膜、 Ti膜及 び TiN膜からなる積層膜が形成される。次に、フォトリソグラフィー技術を用い、積層 膜をパター-ングする。この結果、図 2Mに示すように、積層膜からなる配線 (第 1金 属配線層） 58が形成される。
[0051] 次に、例えば高密度プラズマ CVD (High Density Plasma enhanced Chemical Vapor Deposition)法により、膜厚が 750nmのシリコン酸化膜 60を形成す る。次いで、プラズマ TEOSCVD法により、例えば膜厚が l lOOnmのシリコン酸化膜 62を形成する。原料ガスとしては、例えば、 TEOSガスと酸素ガスとヘリウムガスとの 混合ガスを用いる。なお、シリコン酸化膜 60及び 62の形成方法は、上述のものに限 定されるものではない。例えば、シリコン酸化膜 60及び 62の両方を、プラズマ TEOS CVD法により形成してもよ!/、。
[0052] 次に、例えば CMP法により、シリコン酸化膜 62の表面を平坦化する。続いて、 N O
2 ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。熱処理の結果、シリ コン酸ィ匕膜 62及び 60中の水分が除去されると共に、シリコン酸ィ匕膜 62及び 60の膜 質が変化し、シリコン酸ィ匕膜 62及び 60中に水分が入り込みに《なる。この熱処理に おける基板温度は、例えば 350°Cとする。
[0053] 次いで、フォトリソグラフィー技術を用い、シリコン酸ィ匕膜 62及び 60に、配線 58まで 達するコンタクトホール 63を形成する。その後、 Arガスを用いたプラズマ洗浄を行う。 この結果、配線 58の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条 件は、例えば熱酸ィ匕膜が 25nm除去されるような条件とする。
[0054] 次に、例えばスパッタ法により、膜厚が 10nmの Ti膜（図示せず）を形成する。更に 、例えば MOCVD法により、膜厚が 3. 5 μ m〜7 μ mの TiN膜（図示せず）を形成す る。 Ti膜及び TiN膜からノ リアメタル膜が構成される。次いで、例えば CVD法により、 膜厚が 300nm〜600nmのタングステン膜（図示せず）を形成する。
[0055] 続いて、例えば CMP法により、シリコン酸ィ匕膜 62の表面が露出するまで、タンダス テン膜及びバリアメタル膜を研磨する。この結果、コンタクトホール 63内に埋め込まれ 、タングステンを含有する導体プラグ 64が形成される。
[0056] 次に、 N Oガス又は Nガス等を用いて発生させたプラズマ雰囲気にて、熱処理を
2 2
行う。熱処理の結果、タングステン膜等の研磨の際にシリコン酸ィ匕膜 62及び 60中に 入り込んだ水分が除去されると共に、シリコン酸ィ匕膜 62及び 60の膜質が変化し、シリ コン酸ィ匕膜 62及び 60中に水分が入り込みに《なる。この熱処理における基板温度 は、例えば 350°Cとする。 N Oガスの流量は、例えば lOOOsccmとする。 Nガスの流
2 2 量は、例えば 285sccmとする。対向電極のギャップは、例えば 7. 62mm (0. 3イン チ）とする。印加する高周波電力は、例えば 525Wとする。チャンバ内の気圧は、例 えば約 400Pa (3Torr)とする。
[0057] 次に、例えばスパッタ法により、膜厚が 60nmの Ti膜、膜厚が 30nmの TiN膜、膜 厚が 360nmの AlCu合金膜、膜厚が 5nmの Ti膜、及び、膜厚が 70nmの TiN膜 (い ずれも図示せず)を順次形成する。この結果、 Ti膜、 TiN膜、 AlCu合金膜、 Ti膜及 び TiN膜からなる積層膜が形成される。次に、フォトリソグラフィー技術を用い、積層 膜をパター-ングする。この結果、積層膜からなる配線 (第 2金属配線層） 66が形成 される。
[0058] 次に、例えば高密度プラズマ CVD法により、膜厚が 750nmのシリコン酸ィ匕膜 68を 形成する。次いで、プラズマ TEOSCVD法により、例えば膜厚が l lOOnmのシリコン 酸化膜 70を形成する。なお、シリコン酸ィ匕膜 68及び 70の形成方法は、上述のものに 限定されるものではない。例えば、シリコン酸ィ匕膜 68及び 70の両方を、プラズマ TE OSCVD法により形成してもよ!/ヽ。
[0059] 次に、例えば CMP法により、シリコン酸化膜 70の表面を平坦化する。続いて、 N O
2 ガス又は Nガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。熱処理
2
の結果、シリコン酸ィ匕膜 68及び 70中の水分が除去されると共に、シリコン酸ィ匕膜 68 及び 70の膜質が変化し、シリコン酸ィ匕膜 68及び 70中に水分が入り込みにくくなる。 この熱処理における基板温度は、例えば 350°Cとする。 N Oガスの流量は、例えば 1
2
OOOsccmとする。 Nガスの流量は、例えば 285sccmとする。対向電極のギャップは
2
、例えば 7. 62mm (0. 3インチ）とする。印加する高周波電力は、例えば 525Wとす る。チャンバ内の気圧は、例えば約 400Pa (3Torr)とする。
[0060] 次いで、フォトリソグラフィー技術を用い、シリコン酸ィ匕膜 68及び 70に、配線 66まで 達するコンタクトホール 72を形成する。その後、 Arガスを用いたプラズマ洗浄を行う。 この結果、配線 66の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条 件は、例えば熱酸ィ匕膜が 25nm除去されるような条件とする。
[0061] 次に、例えばスパッタ法により、膜厚が lOnmの Ti膜（図示せず）を形成する。更に
、例えば MOCVD法により、膜厚が 3. 5 μ m〜7 μ mの TiN膜（図示せず）を形成す る。 Ti膜及び TiN膜からノリアメタル膜が構成される。次いで、例えば CVD法により、 膜厚が 300nm〜600nmのタングステン膜（図示せず）を形成する。
[0062] 続いて、例えば CMP法により、シリコン酸ィ匕膜 70の表面が露出するまで、タンダス テン膜及びバリアメタル膜を研磨する。この結果、コンタクトホール 72内に埋め込まれ
、タングステンを含有する導体プラグ 74が形成される。
[0063] 次に、 N Oガス又は Nガス等を用いて発生させたプラズマ雰囲気にて、熱処理を
2 2
行う。熱処理の結果、タングステン膜等の研磨の際にシリコン酸ィ匕膜 70及び 68中に 入り込んだ水分が除去されると共に、シリコン酸ィ匕膜 70及び 68の膜質が変化し、シリ コン酸ィ匕膜 70及び 68中に水分が入り込みに《なる。この熱処理における基板温度 は、例えば 350°Cとする。 N Oガスの流量は、例えば lOOOsccmとする。 Nガスの流
2 2 量は、例えば 285sccmとする。
[0064] 次に、例えばスパッタ法により、膜厚が 60nmの Ti膜、膜厚が 30nmの TiN膜、膜 厚が 360nmの AlCu合金膜、膜厚が 5nmの Ti膜、及び、膜厚が 70nmの TiN膜 (い ずれも図示せず)を順次形成する。この結果、 Ti膜、 TiN膜、 AlCu合金膜、 Ti膜及 び TiN膜からなる積層膜が形成される。次に、フォトリソグラフィー技術を用い、積層 膜をパター-ングする。この結果、積層膜からなる配線 (第 3金属配線層） 76が形成 される。
[0065] 次に、例えば高密度プラズマ CVD法により、膜厚が 700nmのシリコン酸ィ匕膜 78を 形成する。なお、シリコン酸ィ匕膜 78の形成方法は、上述のものに限定されるものでは ない。例えば、シリコン酸化膜 78を、プラズマ TEOSCVD法により形成してもよい。
[0066] 次に、 N Oガス又は Nガス等を用いて発生させたプラズマ雰囲気にて、熱処理を
2 2
行う。熱処理の結果、シリコン酸化膜 78中の水分が除去されると共に、シリコン酸ィ匕 膜 78の膜質が変化し、シリコン酸ィ匕膜 78中に水分が入り込みに《なる。この熱処理 における基板温度は、例えば 350°Cとする。 N Oガスの流量は、例えば lOOOsccm
2
とする。 Nガスの流量は、例えば 285sccmとする。
2
[0067] 次に、例えば CVD法により、膜厚が 500nmのシリコン窒化膜 80をシリコン酸ィ匕膜 7 8上に形成する。シリコン窒化膜 80により、水分の侵入が遮断され、水分により配線 7 6、 66及び 58等が腐食するという弊害が防止される。
[0068] 次に、フォトリソグラフィー技術を用い、シリコン窒化膜 80及びシリコン酸ィ匕膜 78に、 電極パッドに達する開口部（図示せず)を形成する。その後、例えばスピンコート法に より、例えば膜厚が 2 m〜10 mのポリイミド膜 82を形成する。次に、フォトリソダラ フィー技術を用い、ポリイミド膜 82に、電極パッドに達する開口部（図示せず)を形成 する。このようにして、本実施形態に係る半導体装置を完成させる。
[0069] このようにして製造された半導体装置にぉ 、ては、触媒作用が P りも低 、貴金属 力もなる貴金属キャップ膜 40cが上部電極の最上部に存在している。このため、タン ダステン膜 56bを形成する際に水素が発生しても、この水素は IrO膜 40b及び IrO
Y X
膜 40aまで到達することはない。このため、上部電極の還元が抑制され、上部電極の コンタクト抵抗を安定させることができる。
[0070] また、本実施形態では、バリア膜 50上に層間絶縁膜 52が形成され、層間絶縁膜 5 2上に配線 58が形成されている。従って、ノリア膜 50の劣化が層間絶縁膜 52によつ て抑制され、バリア膜 50の機能が十分に発揮し得る。また、バリア膜 50上に層間絶 縁膜 52を形成されているため、配線 58を形成するためのパターユングの際に、バリ ァ膜 50までもがエッチングされるという事態を防止することができる。更に、配線 58に っ 、ても高 、信頼性を得ることができる。
[0071] また、本実施形態では、導体プラグ 56が、ソース Zドレイン拡散層 14に直接接続さ れておらず、導体プラグ 34を介してソース Zドレイン拡散層 14に接続されて ヽる。
[0072] 仮に、導体プラグ 56をソース Zドレイン拡散層 14に直接接続しょうとする場合には 、層間絶縁膜 52及び 48等のみならず、ノリア膜 50をもエッチングして、ソース Zドレ イン拡散層 14まで達するコンタクトホールを形成する必要がある。しかし、酸化アルミ -ゥム膜等のノリア膜 50のエッチング特性は層間絶縁膜 52及び 48等と大きく相違し ているため、ソース/ドレイン拡散層 14にダメージを与えることなぐ力かるコンタクト ホールを形成することは極めて困難である。
[0073] これに対し、本実施形態では、導体プラグ 34を介して 、るため、ソース Zドレイン拡 散層 14にダメージを与えることなく、配線 58とソース/ドレイン拡散層 14とを電気的 に接続することができる。従って、本実施形態によれば、信頼性の高い半導体装置を 高 ヽ歩留りで製造することができる。
[0074] また、本実施形態では、層間絶縁膜 26上に酸ィ匕防止膜 28が形成されている。この ため、シリコン酸ィ匕膜 30等の形成の際に、導体プラグ 34の表面の酸化を防止するこ とができ、導体プラグ 56と導体プラグ 34との間のコンタクト抵抗を低く抑えることがで きる。
[0075] なお、本実施形態では、下部電極膜 36の表面が Pt膜 36bであるため、 自然酸ィ匕 膜は生じにくぐコンタクトホール 54を形成した後にプラズマ洗浄を行わなくとも、この 部分ではコンタクト抵抗が上昇しにくい。また、上部電極膜 40の表面が貴金属キヤッ プ膜 40cであるため、この部分でも自然酸ィ匕膜は生じにくぐコンタクト抵抗が上昇し にくい。従って、コンタクトホール 54を形成した後のプラズマ洗浄を省略してもよい。 プラズマ洗浄を省略する場合には、貴金属キャップ膜 40cの膜厚が減少しないため、 この減少を考慮して貴金属キャップ膜 40cを厚めに形成しておく必要はない。従って 、貴金属キャップ膜 40cの加工が容易になる。なお、貴金属キャップ膜 40cが形成さ れておらず、 IrO膜 40bが露出している場合には、プラズマ洗浄を行わなければ、上
Y
部電極のコンタクト抵抗が約 3倍まで上昇してしまう。
[0076] ここで、貴金属キャップ膜 40cの厚さについて説明する。貴金属キャップ膜 40cには 一定の酸素透過性が必要とされる。これは、上部電極形成時等に強誘電体膜 38に 生じたダメージを回復させるために、例えば 600°C〜800°Cの酸素雰囲気中で 30分 間〜 60分間のァニール処理を行うためである。このァニール処理では、強誘電体メ モリのメモリセルを構成するような小さ 、強誘電体キャパシタでは、上方及び側方から 酸素が強誘電体膜 38中に浸透する。一方、平滑キャパシタ等の大きい強誘電体キ ャパシタでは、側方力もの浸透は不十分であるため、上方からの浸透が重要である。 このため、このような大きな強誘電体キャパシタへの本発明の適用を考慮すると、貴 金属キャップ膜 40cに一定の酸素透過性が必要とされるのである。また、貴金属キヤ ップ層 Ir膜 42cが厚すぎると、そのエッチングによる加工が困難となることもある。
[0077] そこで、本願発明者は、 Ir膜の厚さと酸素透過性との関係について試験を行った。
この試験では、ゥエーハ上にタングステンプラグを形成し、その上に厚さが 20ηπ！〜 1 90nmの Ir膜を形成した。次に、ゥエーハに対して 400°C〜700°Cの酸素雰囲気で のァニール処理を 30分間行った。そして、タングステンプラグの異常酸化 (突起状態 )の有無の観察を行った。この結果を図 3に示す。図 3の横軸は Ir膜の厚さを示して いる。また、縦軸は、タングステンプラグに異常酸ィ匕が生じない上限の温度 (Irが酸素 をバリアする温度）を示して 、る。
[0078] 図 3に示すように、厚さが 20nmの場合、 430°C以下ではタングステンプラグは酸化 しなかった力 430°Cを超えると酸化した。一方、厚さが 190nmの場合、 650°Cでも タングステンプラグは酸ィ匕しなかった。また、 650°Cでは、 Ir膜の厚さが約 150nm以 上では、タングステンプラグが酸ィ匕しな力つた。このため、 Ir膜の厚さは 150nm以下 とすることが好ましい。
[0079] 例えば、一辺の長さが 50 mの強誘電体キャパシタにおいては、貴金属キャップ 膜 40cの厚さが 200nmの場合のスイッチング電荷量は、貴金属キャップ膜 40cの厚 さが 75nm以下の場合の 20%程度である。このことは、厚さが 200nmの場合には強 誘電体膜 38が 20%しか回復していないことを意味している。一方、貴金属キャップ 膜 40cが 75nm以下の場合は、強誘電体キャパシタのサイズに拘わらず、そのスイツ チング電荷量は貴金属キャップ膜 40cがない場合と同程度となり、十分な回復が行 われているといえる。従って、酸素を十分に透過させるためには、貴金属キャップ膜 4 Ocの厚さは 75nm以下であることがより好ましい。このような傾向は、他の元素からな る貴金属キャップ膜 40cにおいても同様である。
[0080] 一方、貴金属キャップ膜 40cが薄すぎると、従来のように、コンタクト抵抗が上昇した り、不安定となったりすることがある。このため、貴金属キャップ膜 40cの厚さは 5nm 以上であることが好ましい。特に、コンタクトホール形成時のオーバーエッチングを考 慮すると、 15nm以上であることがより好ましい。つまり、貴金属キャップ膜 40cの厚さ は、 15nm〜75nmであることが最も好ましい。
[0081] また、貴金属キャップ膜 40cの成膜温度は、内部応力が生じにくいものとすることが 好ましい。例えば、成膜温度力 00°C以下であると、圧縮方向の応力が作用しやすく なる。また、成膜温度が 500°C以上であると、引張方向の応力が作用しやすくなる。 従って、成膜温度は 400°C乃至 500°Cとすることが好ま U、。
[0082] なお、 A1膜を含む配線の代わりに、例えばダマシン法を採用して Cu配線を形成し てもよい。
[0083] また、 Pt膜密着層としてチタン膜 36aの代わりに、例えばスパッタ法又は CVD法に より、膜厚が 20nm〜100nm (例えば 20nm)の酸化アルミニウム膜を形成してもよい
[0084] また、強誘電体膜 38を形成した後の熱処理を、アルゴンと酸素との混合ガスの雰囲 気中で行ってもよい。この場合、例えば、熱処理温度を 550°C〜650°C (例えば 550 °C)とし、熱処理時間を 30秒間〜 120秒間（例えば 90秒間）とする。
[0085] また、 IrO膜 40aを形成した後で IrO膜 40bを形成する前に、 RTA法により、アル
X Y
ゴンと酸素との混合ガスの雰囲気中で熱処理を行ってもよい。この場合、例えば、熱 処理温度を 650°C〜800°Cとし、熱処理時間を 10秒間〜 120秒間とする。この熱処 理により、 IrO膜 40aが完全に結晶化すると共に、 IrO膜 40aと強誘電体膜 38との
X X
界面がより良好なものとなる。
[0086] (第 2の実施形態）
次に、本発明の第 2の実施形態について説明する。図 4は、本発明の第 2の実施形 態に係る強誘電体メモリ（半導体装置)を示す断面図である。
[0087] 第 2の実施形態では、配線 (第 1金属配線層） 58と配線 (第 2金属配線層） 66との間 にバリア膜 84が形成され、配線 (第 2金属配線層） 66と配線 (第 3金属配線層） 76と の間にバリア膜 86が形成されている。即ち、平坦ィ匕されたシリコン酸ィ匕膜 62上にバリ ァ膜 84及びシリコン酸ィ匕膜 65が順次形成され、その上に配線 66が形成されている。 また、平坦化されたシリコン酸ィ匕膜 70上にバリア膜 86及びシリコン酸ィ匕膜 71が順次 形成され、その上に配線 76が形成されている。ノリア膜 84及び 86は、例えば膜厚が 50nmの酸ィ匕アルミニウム膜である。また、シリコン酸ィ匕膜 65及び 71の膜厚は、例え ば lOOnmである。
[0088] 第 2の実施形態に係る半導体装置を製造するに当たっては、第 1の実施形態と同 様にしてシリコン酸ィ匕膜 62の平坦ィ匕までの一連の処理を行った後、バリア膜 84及び シリコン酸ィ匕膜 65を順次形成する。その後、第 1の実施形態と同様にして、配線 66 の形成力もシリコン酸ィ匕膜 70の平坦ィ匕までの一連の処理を行う。次いで、バリア膜 8 6及びシリコン酸化膜 71を順次形成する。
[0089] その後、第 1の実施形態と同様にして、配線 76の形成から、パッド開口部の形成ま での処理を行い、半導体装置を完成させる。 [0090] このような第 2の実施形態によれば、より多数のノリア膜が形成されているため、より 高い水素ノリア性を得ることができる。従って、歩留まりをより向上させることができる
[0091] 従って、特に加速寿命試験の一つである PTHS (Pressure Temperature Humidity Stress)試験 (JEDEC規格等）においても、良好な試験結果を得ることができる。
[0092] (第 3の実施形態）
次に、本発明の第 3の実施形態について説明する。第 1及び第 2の実施形態では、 強誘電体キャパシタ 42の構造がプレーナ型とされている力 第 3の実施形態には、 構造がスタック型の強誘電体キャパシタが設けられている。以下、第 3の実施形態に ついて詳細に説明するが、便宜上、その断面構造については、その製造方法と共に 説明する。図 5A乃至図 5Fは、本発明の第 3の実施形態に係る強誘電体メモリ（半導 体装置)の製造方法を工程順に示す断面図である。
[0093] 本実施形態では、先ず、図 5Aに示すように、シリコン基板等の半導体基板 311の 表面にゥエル 312を形成する。次いで、半導体基板 311の表面に、例えば STI (shall ow trench isolation)により素子分離領域 313を形成する。続いて、ゲート絶縁膜 314 、ゲート電極 315、キャップ膜 316、サイドウォール 317、ソース/ドレイン拡散層 318 及びシリサイド層 319をゥエル 312の表面に形成することにより、スイッチング素子とし て MOSトランジスタ 320を形成する。この MOSトランジスタ 320が、図 1における MO Sトランジスタ 2に相当する。なお、各 MOSトランジスタ 320には、ソース及びドレイン 用に 2個のソース Zドレイン拡散層 318を形成する力 その一方は、 2個の MOSトラ ンジスタ 320間で共有させる。
[0094] 次に、全面にシリコン酸窒化膜 321 (厚さ： 200nm)を、 MOSトランジスタ 320を覆う ようにして形成し、更に全面に層間絶縁膜としてシリコン酸ィ匕膜 322 (厚さ： lOOOnm )を形成し、 CMP (化学機械的研磨)等によりシリコン酸ィ匕膜 322を平坦ィ匕する。シリ コン酸窒化膜 321は、シリコン酸ィ匕膜 322を形成する際のゲート絶縁膜 314等の水 素劣化を防止するために形成されている。その後、各シリサイド層 319まで到達する コンタクトホールをシリコン酸ィ匕膜 322及びシリコン酸窒化膜 321に形成することによ り、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜 323を形成 した後、例えば CVD法により W膜を埋め込み、 CMPを行って平坦ィ匕することにより、 導体プラグ 324を形成する。
[0095] 続いて、図 5Bに示すように、シリコン酸ィ匕膜 322上に、イリジウム膜 325を、例えば スパッタ法で形成する。このときの条件としては、例えば基板温度を 500°Cとし、成膜 パヮを lkWとし、 Arガスの流量を lOOsccmとし、チャンバ内の圧力を 0. 35Paとし、 成膜時間を 176秒間とする。この結果、厚さが 250nm程度のイリジウム膜 325が得ら れる。
[0096] 次に、イリジウム膜 325上に酸化イリジウム膜 326を、例えばスパッタ法で形成する 。このときの条件としては、例えば、基板温度を 50°Cとし、成膜パヮを lkWとし、 Arガ スの流量を 60sccmとし、 Oガスの流量を 60sccmとし、チャンバ内の圧力を 0. 37P
2
aとし、成膜時間を 10秒間とする。この結果、厚さが 28nm程度の酸化イリジウム膜 32 6が得られる。
[0097] 次いで、酸化イリジウム膜 326上に白金膜 327を、例えばスパッタ法で形成する。こ のときの条件としては、例えば、基板温度を 350°Cとし、成膜パヮを lkWとし、 Arガス の流量を lOOsccmとし、チャンバ内の圧力を 0. 38Paとし、成膜時間を 8秒間とする 。この結果、厚さが 15nm程度の白金膜 327が得られる。
[0098] その後、白金膜 327上に白金酸ィ匕物膜 328を、例えばスパッタ法で形成する。この ときの条件としては、例えば、基板温度を 350°Cとし、成膜パヮを lkWとし、 Arガスの 流量を 36sccmとし、 Oガスの流量を 144sccmとし、チャンバ内の圧力を 6. 2Paとし
2
、成膜時間を 22秒間とする。この結果、厚さが 25nm程度の白金酸ィ匕物膜 328が形 成される。そして、白金酸ィ匕物膜 328上に白金膜 329を、例えばスパッタ法で形成す る。このときの条件としては、例えば基板温度を 100°Cとし、成膜パヮを lkWとし、 Ar ガスの流量を lOOsccmとし、チャンバ内の圧力を 0. 4Paとし、成膜時間を 32秒間と する。この結果、厚さが 50nm程度の白金膜 329が形成される。
[0099] これらのイリジウム膜 325、酸化イリジウム膜 326、白金膜 327、白金酸化物膜 328 及び白金膜 329からバリアメタル膜及び下部電極膜が構成される。バリアメタル膜及 び下部電極膜として、次のような積層体を用いてもよい。例えば、（a)Ti膜上に Ir膜が 形成された積層体、（b)TiAlN膜上に、 Ti膜及び Ir膜が順次形成された積層体、 (c )Ti膜上に Pt膜が形成された積層体、（d) IrO膜上に Pt膜が形成された積層体、（e
2
)RuO膜上に Pt膜が形成された積層体、（f) LSCO (La Sr CoO )膜上に Pt膜
2 0. 5 0. 5 3 が形成された積層体、（g)TiAlN膜上に、 Ti膜及び Pt膜が順次形成された積層体 等を用いてもよい。つまり、 Pt、 Ir、 Ru、 Rh、 Re、 Os、 Pd、 SrRuO及び TiAINから
3
なる群から選択された少なくとも 1種を含む金属又は金属酸化物の、単膜及び積層 導電性膜を用いることができる。
[0100] 上記の積層体を形成した後、例えば 750°Cで、 Ar雰囲気中の急速加熱処理 (RT A)を 60秒間施すことにより、白金膜 329を結晶化させる。次いで、図 5Cに示すよう に、白金膜 329上に強誘電体膜、例えば PLZT( (Pb, La) (Zr, Ti) 0 )膜 330を、
3
例えばスパッタ法で形成し、その結晶化ァニールを行う。 PLZT膜 330は、例えば M OCVD法により形成することもできる力 MOCVD法を用いる場合には、下部電極 膜の構成を他のものに変更することが望ましい。
[0101] 結晶化ァニールの後、 PLZT膜 330上に上部電極膜 331をスパッタリングにより形 成する。上部電極膜 331は、例えば互いに組成の異なる 2層の酸化イリジウム膜と貴 金属キャップ膜とから構成する。 1層目の酸化イリジウム膜 331aの形成では、例えば 基板温度を室温とし、成膜パヮを 2kWとし、 Arガスの流量を lOOsccmとし、 Oガス
2 の流量を 59sccmとする。そして、酸化イリジウム膜 331aは、例えば 50nm程度とす る。酸化イリジウム膜 33 laを形成した後には、ァニールを行い、その後、 2層目の酸 ィ匕イリジウム膜 33 lbを形成する。酸化イリジウム膜 331bは、例えば 75乃至 125nm 程度とする。続いて、例えばスパッタ法により、貴金属キャップ膜 331cを酸化イリジゥ ム膜 331b上に形成する。このときの条件としては、例えば、基板温度を 425°C以上と し、成膜パヮを lkWとし、 Arガスの流量を lOOsccmとし、成膜時間を 21秒間とする。 この結果、厚さが 30nm程度の貴金属キャップ膜 331cが形成される。続いて、半導 体基板 (ゥエーハ） 311の背面 (裏面)の洗浄を行う。
[0102] そして、上部電極膜 331、 PLZT膜 330、白金膜 329、白金酸化物膜 328、白金膜 327、酸化イリジウム膜 326及びイリジウム膜 325をパターユングする際にハードマス クとして用いる窒化チタン膜 (図示せず)及び TEOSを用いたシリコン酸ィ匕膜 (図示せ ず)を順次形成する。窒化チタン膜は、例えば 200°Cで形成し、その厚さは 200nm 程度である。また、シリコン酸ィ匕膜は、例えば 390°Cで形成し、その厚さは 390nm程 度である。
[0103] 次に、シリコン酸ィ匕膜及び窒化チタン膜をパターユングすることにより、スタック型の 強誘電体キャパシタを形成する予定の領域のみにハードマスクを形成する。次 、で、 シリコン酸ィ匕膜及び窒化チタン膜をノヽードマスクとして用いたパター-ング及びエツ チング技術を用いて、上部電極膜 331、 PLZT膜 330、白金膜 329、白金酸化物膜 328、白金膜 327、酸化イリジウム膜 326及びイリジウム膜 325を一括して加工するこ とにより、図 5Dに示すように、スタック構造の強誘電体キャパシタを形成する。この強 誘電体キャパシタが、図 1における強誘電体キャパシタ 1に相当する。その後、ハード マスク (シリコン酸ィ匕膜及び窒化チタン膜)を除去する。続いて、酸素雰囲気にて、例 えば 300°C〜500°C、 30分間〜 120分間の熱処理を行う。
[0104] 次いで、全面に、例えばスパッタ法又は CVD法により、バリア膜 335を形成する。
ノリア膜 335としては、例えばスパッタ法又は CVD法により膜厚が 50nmの酸ィ匕アル ミニゥム膜を形成する。続いて、成膜やエッチングプロセス等による PLZT膜 330への ダメージを回復するために、回復ァニールを施す。例えば酸素雰囲気にて、 500°C 〜700°C、 30分間〜 120分間の熱処理を行う。
[0105] 次に、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚が 1500nmのシリ コン酸ィ匕物から構成される層間絶縁膜 336を形成する。層間絶縁膜 336としてシリコ ン酸化膜を形成する場合には、原料ガスとして、例えば、 TEOSガスと酸素ガスとヘリ ゥムガスとの混合ガスを用いる。なお、層間絶縁膜 336として、例えば、絶縁性を有 する無機膜等を形成してもよい。層間絶縁膜 336の形成後、例えば CMP法により、 層間絶縁膜 336の表面を平坦ィ匕する。
[0106] 続いて、 N Oガス又は Nガス等を用いて発生させたプラズマ雰囲気にて、熱処理
2 2
を行う。熱処理の結果、層間絶縁膜 336中の水分が除去されると共に、層間絶縁膜 336の膜質が変化し、層間絶縁膜 336中に水分が入りにくくなる。
[0107] その後、図 5Eに示すように、全面に、例えばスパッタ法又は CVD法により、ノリア 膜 338を形成する。ノリア膜 338としては、例えば、膜厚が 50nm〜100nmの酸ィ匕ァ ルミ-ゥム膜を形成する。平坦化された層間絶縁膜 336上にバリア膜 338が形成され るため、ノリア膜 338は平坦となる。
[0108] 次に、図 5Fに示すように、全面に、例えばプラズマ TEOSCVD法により、層間絶縁 膜 339を形成する。層間絶縁膜 339としては、例えば膜厚が 800nm〜1000nmの シリコン酸ィ匕膜を形成する。なお、層間絶縁膜 339として、 SiON膜又はシリコン窒化 膜等を形成してもよい。次に、例えば CMP法により、層間絶縁膜 339の表面を平坦 化する。
[0109] その後、パターユング及びエッチング技術を用いて導体プラグ 324まで到達するコ ンタクトホールを層間絶縁膜 339、ノリア膜 338、層間絶縁膜 336及びバリア膜 335 に形成する。
[0110] その後、第 1の実施形態における導体プラグ 56の形成と同様にして、導体プラグ 5 6及び配線 58を形成する。続いて、第 2の実施形態と同様にして、シリコン酸ィ匕膜 60 の形成から、ノッド開口部の形成までの処理を行い、半導体装置を完成させる。なお 、強誘電体キャパシタに接続される配線 56はプレート線に接続され、導体プラグ 56 を介して MOSトランジスタ 320に接続される配線はビット線に接続される。
[0111] このようなスタック型の強誘電体キャパシタに応用した実施形態においても、第 1の 実施形態等と同様に、コンタクト抵抗を安定させることができると共に、強誘電体膜 3 30のダメージを十分に回復させることができる。従って、歩留まりが向上すると共に、 より厳しい条件下での寿命が向上する。
[0112] なお、本発明において、バリア膜は、酸ィ匕アルミニウム膜及び酸ィ匕チタン膜に限定 されず、金属酸化膜又は金属窒化膜等の、少なくとも水素又は水の拡散を防止する ことができる膜であればよい。例えば、 A1窒化膜、 A1酸窒化膜、 Ta酸ィ匕膜、 Ta窒化 膜及び Zr酸化膜、 Si酸窒化膜等を用いることができる。但し、金属酸化膜は緻密で あるため、比較的薄い場合であっても、水素の拡散を確実に防止することが可能であ る。従って、微細化の観点からはノリア膜として金属酸ィ匕物を用いることが好ましい。
[0113] また、強誘電体膜を構成する物質の結晶構造は、ベロブスカイト型構造に限定され るものではなぐ例えば Bi層状構造であってもよい。また、強誘電体膜を構成する物 質の組成も特に限定されるものではない。例えば、ァクセプタ元素として、 Pb (鉛）、 S r (ストロンチウム）、 Ca (カルシウム）、 Bi (ビスマス）、 Ba (バリウム）、 Li (リチウム）及び Z又は Y (イットリウム）が含有されていてもよぐドナー元素として、 Ti (チタン）、 Zr (ジ ルコ-ゥム）、 Hf (ハフニウム）、 V (バナジウム）、 Ta (タンタル）、 W (タングステン）、 M n (マンガン）、 A1 (アルミニウム）、 Bi (ビスマス）及び Z又は Sr (ストロンチウム）が含有 されていてもよい。
[0114] 強誘電体膜を構成する物質の化学式としては、例えば、 Pb (Zr, Ti) O、 (Pb, Ca)
3
(Zr, Ti) 0、 (Pb, Ca) (Zr, Ti, Ta) 0、 (Pb, Ca) (Zr, Ti, W) 0、 (Pb, Sr) (Zr
3 3 3
, Ti) 0、 (Pb, Sr) (Zr, Ti, W) 0、（Pb, Sr) (Zr, Ti, Ta) 0、（Pb, Ca, Sr) (Zr
3 3 3
, Ti) 0、 (Pb, Ca, Sr) (Zr, Ti, W) 0、（Pb, Ca, Sr) (Zr, Ti, Ta) 0、 SrBi (Ta
3 3 3 2
Nb ) O、 SrBi Ta O、 Bi Ti O 、： Bi Ti O、及び BaBi Ta Oが挙げられる x 1-X 2 9 2 2 9 4 2 12 4 3 9 2 2 9
力 これらに限定されない。また、これらに Siが添加されていてもよい。
[0115] また、本発明は強誘電体メモリへの適用に限定されるものではなぐ例えば、 DRA M等に適用されてもよい。 DRAMに適用される場合には、強誘電体膜の代わりに、 例えば、（BaSr)TiO膜 (BST膜)、 SrTiO膜 (STO膜)、 Ta O膜等の高誘電体膜
3 3 2 5
を用いればよい。なお、高誘電体膜とは、比誘電率が二酸化シリコンより高い誘電体 膜のことである。
[0116] また、上部電極及び下部電極の組成も特に限定されな ヽ。下部電極は、例えば、 P t (プラチナ）、 Ir (イリジウム）、 Ru (ルテニウム）、 Rh (ロジウム）、 Re (レニウム）、 Os ( オスミウム)及び Z又は Pd (パラジウム)力も構成されていてもよぐこれらの酸ィ匕物か ら構成されていてもよい。上部電極の貴金属キャップ膜より下の層は、例えば、 Pt、 Ir 、 Ru、 Rh、 Re、 Os及び Z又は Pdの酸ィ匕物から構成されていてもよい。また、上部電 極は、複数の膜が積層されて構成されていてもよい。
[0117] 更に、強誘電体メモリのセルの構造は、 1T1C型に限定されるものでなぐ 2T2C型 であってもよい。また、強誘電体メモリにおいては、強誘電体キャパシタ自体力 記憶 部及びスイッチング部を兼用する構成となっていてもよい。この場合、 MOSトランジス タのゲート電極の代わりに強誘電体キャパシタが形成されたような構造となる。即ち、 半導体基板上にゲート絶縁膜を介して強誘電体キャパシタが形成される。
[0118] また、強誘電体膜の形成方法は特に限定されない。例えば、ゾル—ゲル法、有機 金属分解（MOD)法、 CSD (Chemical Solution Deposition)法、化学気相蒸着（CV D)法、ェピタキシャル成長法、スパッタ法、 MOCVD (Metal Organic Chemical Vapo r Deposition)法等を採用することができる。
産業上の利用可能性
以上詳述したように、本発明によれば、強誘電体キャパシタの特性を低下させること なぐ強誘電体キャパシタと配線との間のコンタクト抵抗を安定させることができる。

Claims

請求の範囲
[1] 半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を備えた強 誘電体キャパシタと、
前記強誘電体キャパシタを覆 、、前記上部電極まで到達するコンタクトホールが形 成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して前記上部電極に電 気的に接続された配線と、
を有し、
前記上部電極は、
導電性酸化物膜と、
前記導電性酸化物膜上に形成され、 Ptよりも触媒作用が小さい貴金属からなり、厚 さが 150nm以下であるキャップ膜と、
を有することを特徴とする半導体装置。
[2] 前記キャップ膜は、イリジウム膜、ルテニウム膜、ロジウム膜及びパラジウム膜からな る群力 選択された 1種であることを特徴とする請求項 1に記載の半導体装置。
[3] 前記コンタクトホール内に形成され、タングステンを含有する導体プラグを有するこ とを特徴とする請求項 1に記載の半導体装置。
[4] 前記導体プラグは、前記コンタクトホールの内面に沿って形成され、チタン又はタン タルを含有するグルー膜を有することを特徴とする請求項 3に記載の半導体装置。
[5] 前記キャップ膜の厚さは 75nm以下であることを特徴とする請求項 1に記載の半導 体装置。
[6] 前記キャップ膜の厚さは 5nm以上であることを特徴とする請求項 1に記載の半導体 装置。
[7] 前記キャップ膜の厚さは 15nm以上であることを特徴とする請求項 1に記載の半導 体装置。
[8] 前記配線は、複数の配線層にわたって形成され、
前記配線層間の 1又は 2以上の高さ位置に形成され、水素又は水の拡散を防止す るバリア膜を有することを特徴とする請求項 1に記載の半導体装置。
[9] 前記強誘電体キャパシタの構造は、スタック型であることを特徴とする請求項 1に記 載の半導体装置。
[10] 半導体基板の上方に、下部電極、強誘電体膜及び上部電極を備えた強誘電体キ ャパシタを形成する工程と、
前記強誘電体キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記上部電極まで到達するコンタクトホールを形成する工程と 前記層間絶縁膜上に、前記コンタクトホールを介して前記上部電極に電気的に接 続される配線を形成する工程と、
を有し、
前記強誘電体キャパシタを形成する工程は、
前記上部電極を形成するに当たり、導電性酸化物膜を形成した後に、前記導電性 酸ィ匕物膜上に P りも触媒作用が小さい貴金属力もなり、厚さが 150nm以下である キャップ膜を形成する工程を有することを特徴とする半導体装置の製造方法。
[11] 前記キャップ膜として、イリジウム膜、ルテニウム膜、ロジウム膜及びパラジウム膜か らなる群から選択された 1種の膜を形成することを特徴とする請求項 10に記載の半 導体装置の製造方法。
[12] 前記コンタクトホール内に、タングステンを含有する導体プラグを形成する工程を有 することを特徴とする請求項 10に記載の半導体装置の製造方法。
[13] 前記導体プラグを形成する工程は、前記コンタクトホールの内面に沿って、チタン 又はタンタルを含有するグルー膜を形成する工程を有することを特徴とする請求項 1
2に記載の半導体装置の製造方法。
[14] 前記キャップ膜の厚さを 75nm以下とすることを特徴とする請求項 10に記載の半導 体装置の製造方法。
[15] 前記キャップ膜の厚さを 5nm以上とすることを特徴とする請求項 10に記載の半導 体装置の製造方法。
[16] 前記キャップ膜の厚さを 15nm以上とすることを特徴とする請求項 10に記載の半導 体装置の製造方法。
[17] 前記配線を、複数の配線層にわたって形成し、
前記配線層間の 1又は 2以上の高さ位置に、水素又は水の拡散を防止するバリア 膜を形成する工程を有することを特徴とする請求項 10に記載の半導体装置の製造 方法。
[18] 前記キャップ膜を形成する際に前記半導体基板の温度を 400°C乃至 500°Cとする ことを特徴とする請求項 11に記載の半導体装置の製造方法。
[19] 前記強誘電体キャパシタを形成する工程は、
前記上部電極を形成するに当たり、前記導電性酸化物膜として、組成の異なる 2種 類の膜を形成する工程を有することを特徴とする請求項 10に記載の半導体装置の 製造方法。
[20] 前記強誘電体キャパシタを形成する工程は、
前記 2種類の膜を形成するに当たり、一方の膜を形成した後で他方の膜を形成す る前に、酸素を含有する雰囲気中で前記一方の膜及び前記強誘電体膜のァニール 処理を行う工程を有することを特徴とする請求項 19に記載の半導体装置の製造方 法。
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