KR101262432B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
도전성 플러그(1)의 상측에, 도전성 하부 구조(2)를 통해 하부 전극(3)과 상부 전극(5) 사이에 강유전체막(4)이 협지되어 이루어지는 커패시터를 형성하고, 상부 전극(5) 상에, 도전성 하부 구조(2)를 패터닝할 때에 이용하는 하드 마스크(6)를 형성한다. 계속해서, 적어도 강유전체막(4)의 노출 부분을 덮는 보호막(7)을 형성하고, 그 후, 산소 가스의 분위기 중에서 강유전체막(4)에 대하여 열처리를 행한다. 이와 같이, 강유전체막(4)에 대한 열처리를 행하기 전에, 보호막(7)을 형성해 둠으로써, 해당 열처리시에, 강유전체막(4)의 구성 원소가 외부로 방출되는 것을 저지한다. 또한, 해당 열처리를, 도전성 하부 구조(2)가 패터닝되어 있지 않은 상태에서 행함으로써, 도전성 플러그(1)로의 산소의 침입을 차단한다.
Description
본 발명은 강유전체 커패시터를 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근, 디지털 기술의 진전에 따라, 대용량의 데이터를 고속으로 처리하거나 보존하는 경향이 높아지고 있다. 이 때문에, 전자 기기에 사용되는 반도체 장치의 고집적화 및 고성능화가 요구되고 있다.
그래서, 반도체 기억 장치에 관해서는, 예컨대 DRAM의 고집적화를 실현하기 위해, DRAM을 구성하는 용량 소자(커패시터)의 용량 절연막으로서, 종래 이용되어 온 규소 산화물이나 규소 질화물 대신에, 강유전체 재료나 고유전률 재료를 이용하는 기술이 널리 연구 개발되기 시작하고 있다.
또한, 보다 저전압이며 고속에서의 기록 동작이나 판독 동작이 가능한 불휘발성 RAM을 실현하기 위해, 용량 절연막으로서, 자발 분극 특성을 갖는 강유전체를 이용하는 기술도 활발히 연구 개발되고 있다. 이러한 반도체 기억 장치는, 강유전체 메모리(FeRAM: Ferroelectric Random Access Memory)라고 칭해진다.
강유전체 메모리에는, 강유전체막이 용량 절연막으로서 1쌍의 전극 사이에 끼워져 구성되는 강유전체 커패시터가 구비되어 있다. 그리고 강유전체 메모리에서 는, 강유전체막의 히스테리시스 특성을 이용하여 정보를 기억한다.
이 강유전체막은, 전극 간의 인가 전압에 따라 분극을 일으키고, 인가 전압이 제거되더라도 자발 분극 특성을 갖는다. 또한, 인가 전압의 극성을 반전하면, 강유전체막의 자발 분극의 극성도 반전한다. 따라서, 이 자발 분극을 검출하면, 정보를 판독할 수 있다. 강유전체 메모리는 플래시 메모리에 비해 저전압으로 동작하여, 전력 절약화이며 고속인 기록 동작이 가능하다.
강유전체 메모리는, 그 구조에 의해 플래너형과 스택형으로 크게 구별된다. 전자의 플래너형 강유전체 메모리는, 강유전체 커패시터의 상부 전극 및 하부 전극의 전기적 접속을 상측으로부터 취하는 구조이다. 후자의 스택형 강유전체 메모리는, 강유전체 커패시터의 상부 전극의 전기적 접속을 상측으로부터 취하고, 하부 전극의 전기적 접속을 하측에 위치하는 도전성 플러그를 통해 취하는 구조이다.
최근에는, 강유전체 메모리에 있어서도, 다른 반도체 디바이스와 마찬가지로, 한층 더 고집적화나 고성능화가 요청되고 있고, 금후 더욱 더 메모리 셀의 미세화가 필요해진다. 이 메모리 셀의 미세화에는, 플래너형의 구조 대신에, 스택형의 구조를 채용하는 것이 유효함이 알려져 있다.
또한, 강유전체 커패시터의 커패시터막인 강유전체막에는, 그 결정성이 열화되지 않고서 우수한 강유전체 특성을 갖는 것이 요구되고 있다. 그러나, 스퍼터링법 등을 이용하여 강유전체막 상에 상부 전극을 성막할 때나, 강유전체막을 에칭에 의해 패터닝할 때에는, 강유전체막이 물리적인 손상을 받는다. 이 결과, 강유전체막의 결정 구조의 일부가 파괴되어, 강유전체막 특성이 열화된다.
그래서, 종래의 스택형 강유전체 메모리의 제조 방법에 있어서는, 상부 전극막, 강유전체막 및 하부 전극막 등을 패터닝하여 강유전체 커패시터를 형성한 후에, 강유전체막의 결정 구조의 회복을 도모할 목적으로, 산소 가스의 분위기 중에서 어닐링 처리를 행하도록 하고 있다.
그러나, 스택형 강유전체 메모리의 경우, 도전성 플러그 상에 형성된 각 막에 대하여 일괄적으로 에칭을 행하여 강유전체 커패시터를 형성하기 때문에, 해당 강유전체 커패시터의 형성 후에 전술한 산소 가스의 분위기 중에서 어닐링 처리를 행하면, 층간 절연막의 계면을 통하여 산소가 도전성 플러그에 침입하여, 도전성 플러그가 산화된다고 하는 문제점이 발생한다. 이 도전성 플러그의 산화는, 배선 저항의 증대를 초래하는 요인이 된다.
이 문제점을 해소하기 위해, 하기의 특허 문헌 1에는, 강유전체 커패시터의 패터닝시에, 하부 전극 이하의 막을 패터닝하지 않고서 남겨둔 상태로, 전술한 산소 가스의 분위기 중에서 어닐링 처리를 행하는 기술이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2004-356464호 공보
그러나, 특허 문헌 1의 스택형 강유전체 메모리의 제조 방법에서는, 도전성 플러그의 산화를 회피하는 것은 가능하지만, 강유전체막의 결정 구조의 회복을 도모할 목적으로 행한 어닐링 처리시에, 해당 강유전체막으로부터 구성 원소의 일부(예컨대, 강유전체막이 티탄산지르콘산납(PZT)인 경우에는 Pb)가 방출되어, 강유전체막에 많은 구멍이 형성된다고 하는 문제가 있었다. 강유전체 메모리의 커패시터막인 강유전체막의 이와 같은 결함은, 강유전체 커패시터의 스위칭 특성을 저하시키는 요인이 되는 것이다.
즉, 최근의 스택형 강유전체 메모리에 있어서는, 커패시터막의 결정 구조의 회복을 목적으로 한 열처리를 행했을 때에, 도전성 플러그를 산화시키지 않고, 또한, 커패시터막을 구멍이 없는 긴밀한 막으로 형성하는 것이 곤란했다.
본 발명은 전술한 문제를 감안하여 이루어진 것으로, 도전성 플러그의 산화를 회피하고, 치밀한 커패시터막의 형성을 실현하는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 상측에 도전성 플러그를 형성하는 공정과, 상기 도전성 플러그 상에, 도전성 하부 구조를 형성하는 공정과, 상기 도전성 하부 구조 상에, 하부 전극과 상부 전극 사이에 커패시터막이 협지되어 이루어지는 커패시터를 형성하는 공정과, 상기 상부 전극의 상측에, 상기 도전성 하부 구조를 패터닝할 때에 이용하는 마스크를 형성하는 공정과, 상기 마스크를 형성한 후, 적어도 상기 커패시터막의 노출 부분을 덮는 보호막을 형성하는 공정과, 상기 보호막이 형성된 상태로, 산화성 가스의 분위기 중에서 상기 커패시터막에 대하여 열처리를 행하는 공정을 포함한다.
도 1A는 본 발명에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 설명하기 위한 모식도이다.
도 1B는 본 발명에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 설명 하기 위한 모식도이다.
도 1C는 본 발명에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 설명하기 위한 모식도이다.
도 2A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 2B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 2C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 3A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 3B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 3C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 4A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 4B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 4C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하 는 개략 단면도이다.
도 5A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 5B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 5C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 6A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 6B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 6C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 7A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 7B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 7C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 8A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하 는 개략 단면도이다.
도 8B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 8C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 9A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 9B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 9C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 10A는 본 발명의 실시 형태의 변형예에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 10B는 본 발명의 실시 형태의 변형예에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
-본 발명의 기본 골자-
본 발명자는, 강유전체막에 많은 구멍이 형성되어 버리는 원인을 구명하기 위해 검토를 거듭한 결과, 산소 가스의 분위기 중에 있어서의 어닐링 처리시에, 강유전체막의 노출 부분으로부터 증기압이 높은 구성 원소가 외부로 방출되는 것에 기인한다는 것을 발견했다.
이 점에서, 본 발명자는, 강유전체막을 치밀한 막으로 하기 위해서는, 해당 열처리를 행했을 때에 강유전체막의 구성 원소의 외부로의 방출을 저지할 필요가 있음을 생각했다. 그리고 본 발명자는 이들 견해에 기초하여, 이하에 나타내는 발명의 형태에 상도했다.
도 1A 내지 도 1C는 본 발명에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 도시한 모식도이다.
우선, 도 1A에 도시한 바와 같이, 층간 절연막(8)에 형성된 도전성 플러그(1) 상에, 도전성 하부 구조(2)를 통해 하부 전극(3), 강유전체막(4) 및 상부 전극(5)을 갖는 강유전체 커패시터가 형성되어 있다. 상부 전극(5) 상에는, 도전성 하부 구조(2)를 패터닝할 때에 이용하는 하드 마스크(6)가 더 형성되어 있다.
계속해서, 본 발명에서는, 도 1B에 도시한 바와 같이, 전면(全面)에 보호막(7)을 형성하여, 강유전체막(4)의 노출 부분을 보호막(7)으로 덮는다. 그 후, 보호막(7)이 형성된 상태로, 산소(O2) 가스 등의 산화성 가스의 분위기 중에서 강유전체막(4)에 대하여 열처리를 행한다. 이와 같이, 본 발명에서는, 강유전체막(4)에 대한 열처리를 행하기 전에, 미리 강유전체막(4)의 노출 부분을 덮는 보호막(7)을 형성해 둠으로써, 해당 열처리를 행한 경우에 발생하는, 강유전체막(4)의 구성 원소의 외부로의 방출을 저지하도록 하고 있다.
또한, 본 발명에서는, 강유전체막(4)에 대한 산소 가스의 분위기 중에 있어 서의 어닐링 처리를, 도전성 하부 구조(2)가 패터닝되어 있지 않은 상태, 즉, 도전성 플러그(1) 및 층간 절연막(8) 상의 전면에 도전성 하부 구조(2)가 형성되어 있는 상태에서 행하도록 하고 있다. 이에 따라, 본 발명에서는, 도전성 플러그(1)로의 산소의 침입을 차단하여, 도전성 플러그의 산화를 회피한다.
그 후, 도 1C에 도시한 바와 같이, 보호막(7)을 에칭에 의해 제거한 후, 하드 마스크(6)를 이용한 에칭을 행하여, 도전성 하부 구조(2)의 패터닝을 행한다. 계속해서, 하드 마스크(6)를 제거하여 강유전체 커패시터를 형성하도록 하고 있다.
-본 발명을 적용한 구체적인 실시 형태-
이하, 본 발명의 실시 형태에 대해 설명한다. 단, 여기서는, 편의상, 강유전체 메모리의 각 메모리 셀의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다.
도 2A∼도 9C는 본 발명의 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 도시하는 개략 단면도이다.
우선, 도 2A에 도시한 바와 같이, 반도체 기판(61)에 소자 분리 구조(62)와, 예컨대 p웰(91)을 형성하고, 또한, 반도체 기판(61) 상에, MOSFET(101, 102)을 형성하고, 각 MOSFET을 덮는, 예컨대 SiON막(실리콘 산질화막)(67)을 형성한다.
구체적으로는, 우선, Si 기판 등의 반도체 기판(61)에 소자 분리 구조, 여기서는 STI(Shallow Trench Isolation)법에 의한 소자 분리 구조(62)를 형성하여, 소자 형성 영역을 획정한다. 또, 본 실시 형태에서는, STI법에 의해 소자 분리 구조를 형성하도록 하고 있지만, 예컨대 LOCOS(Local Oxidation of Silicon)법에 의해 소자 분리 구조를 형성하도록 하더라도 좋다.
계속해서, 반도체 기판(61)의 소자 형성 영역의 표면에, 예컨대 붕소(B)를, 예컨대 에너지 300 keV, 도우즈량 3.O×1013 cm-2의 조건으로 이온 주입하여, p웰(91)을 형성한다. 계속해서, 반도체 기판(61) 상에, 예컨대 열산화법에 의해, 두께 3 nm 정도의 실리콘 산화막을 형성한다. 계속해서, 실리콘 산화막 상에, CVD법에 의해 두께 180 nm 정도의 다결정 실리콘막을 형성한다. 계속해서, 다결정 실리콘막 및 실리콘 산화막을, 소자 형성 영역에만 남기는 패터닝을 행하여, 실리콘 산화막으로 이루어지는 게이트 절연막(63)과, 다결정 실리콘막으로 이루어지는 게이트 전극(64)을 형성한다. 이 게이트 전극(64)은, 워드선의 일부를 구성한다.
계속해서, 게이트 전극(64)을 마스크로 해서, 반도체 기판(61)의 표면에, 예컨대 인(P)을, 예컨대 에너지 13 keV, 도우즈량 5.O×1014 cm-2의 조건으로 이온 주입하여, n-형의 저농도 확산층(92)을 형성한다. 계속해서, 전면에, CVD법에 의해 두께 300 nm 정도의 SiO2막을 형성한 후, 이방성 에칭을 행하고, 이 SiO2막을 게이트 전극(64)의 측벽에만 남겨, 사이드 월(66)을 형성한다.
계속해서, 게이트 전극(64) 및 사이드 월(66)을 마스크로 해서, 반도체 기판(61)의 표면에, 예컨대 비소(As)를, 예컨대 에너지 10 keV, 도우즈량 5.0×1014 cm-2의 조건으로 이온 주입하여, n+형의 고농도 확산층(93)을 형성한다.
계속해서, 전면에, 예컨대 스퍼터링법에 의해, 예컨대 Ti막을 퇴적한다. 그 후, 온도 400℃ 내지 900℃의 열처리를 행함으로써 게이트 전극(64)의 다결정 실리콘막과 Ti막이 실리사이드 반응하여, 게이트 전극(64)의 상면에 실리사이드층(65)이 형성된다.
그 후, 플루오르화수소산 등을 이용하여, 미반응의 Ti막을 제거한다. 이에 따라, 반도체 기판(61) 상에, 게이트 절연막(63), 게이트 전극(64), 실리사이드층(65), 사이드 월(66), 및 저농도 확산층(92) 및 고농도 확산층(93)으로 이루어지는 소스/드레인 확산층을 구비한 MOSFET(101, 102)이 형성된다. 또, 본 실시 형태에 있어서는, n 채널형의 MOSFET의 형성을 예로서 설명했지만, p 채널형의 MOSFET을 형성하도록 하더라도 좋다. 계속해서, 전면에, 플라즈마 CVD법에 의해, 두께 200 nm 정도의 SiON막(67)을 형성한다.
계속해서, 도 2B에 도시한 바와 같이, 층간 절연막(68), 글루막(69a), W 플러그(69b) 및 W 플러그(69c)를 형성한다.
구체적으로는, 우선, TEOS(tetraethyl orthosilicate) 가스를 이용한 플라즈마 CVD법에 의해, SiON막(67) 상에 두께가 1000 nm 정도의 실리콘 산화막을 퇴적한 후, 이것을 CMP법에 의해 평탄화하여, 실리콘 산화막으로 이루어지는 층간 절연막(68)을 두께 700 nm 정도로 형성한다.
계속해서, 각 MOSFET의 고농도 확산층(93)까지 도달하는 비아 홀(69d)을, 예컨대 0.25 μm 정도의 직경으로 층간 절연막(68) 및 SiON막(67)에 형성한다. 그 후, 전면에, 예컨대 스퍼터링법에 의해 Ti막을 두께 30 nm 정도, TiN막을 두께 20 nm 정도로 연속하여 적층한다.
계속해서, CVD법에 의해, 해당 각 비아 홀(69d) 내를 매립하기 위해 충분한 두께의 W막을 더 퇴적한 후, CMP법에 의해 층간 절연막(68)의 표면이 노출할 때까지 W막, TiN막 및 Ti막을 연마하여 평탄화함으로써, 비아 홀(69d) 내에, Ti막 및 TiN막으로 이루어지는 글루막(69a)과, W 플러그(69b, 69c)를 형성한다. W 플러그(69b, 69c)는, 층간 절연막(68)의 평탄면 상에 대하여 두께 300 nm 정도로 형성된다. 여기서, W 플러그(69b)는, 각 MOSFET의 소스/드레인 확산층 중 한쪽과 접속하는 것이며, W 플러그(69c)는, 다른 쪽과 접속하는 것이다.
계속해서, 도 2C에 도시한 바와 같이, 전면에, 플라즈마 CVD법에 의해 두께 130 nm 정도의 실리콘 산질화막(SiON막)(70)을 형성한다. 이 실리콘 산질화막(70)은, W 플러그(69b, 69c)의 산화를 방지하는 산화 방지막이 된다. 여기서는, SiON막 대신에, 예컨대 실리콘 질화막이나 알루미나막(Al2O3막)을 형성하도록 하더라도 좋다. 계속해서, 실리콘 산질화막(70) 상에, TEOS를 원료로 한 플라즈마 CVD법에 의해 두께 300 nm 정도의 실리콘 산화막으로 이루어지는 층간 절연막(71)을 형성한다.
계속해서, 도 3A에 도시한 바와 같이, 글루막(72a) 및 W 플러그(72b)를 형성한다.
구체적으로는, 우선, W 플러그(69b)의 표면을 노출시키는 비아 홀(72c)을, 예컨대 0.25 μm 정도의 직경으로 층간 절연막(71) 및 실리콘 산질화막(70)에 형성한다. 그 후, 전면에, 스퍼터링법에 의해 Ti막을 두께 30 nm 정도, TiN막을 두께 20 nm 정도로 연속하여 적층한다.
계속해서, CVD법에 의해, 해당 각 비아 홀(72c) 내를 매립하기 위해 충분한 두께의 W막을 더 퇴적한 후, CMP법에 의해 층간 절연막(71)의 표면이 노출할 때까지 W막, TiN막 및 Ti막을 연마하여 평탄화함으로써, 비아 홀(72c) 내에 글루막(72a) 및 W 플러그(72b)를 형성한다.
이 경우의 CMP법에서는, 연마 대상인 W막, TiN막 및 Ti막의 연마 속도가 하지(下地)의 층간 절연막(71)보다 빨라지도록 하는 슬러리, 예컨대 Cabot Microelectronics Corporation 제조의 상품명 SSW2000을 사용한다. 그리고 이 경우, 층간 절연막(71) 상에 연마 잔류물을 남기지 않기 위해, 이 CMP법에 의한 연마에서는, 그 연마량이 W막, TiN막 및 Ti막의 합계 막 두께보다 두껍게 설정된다. 그 결과, 도 3A에 도시한 바와 같이, W 플러그(72b)의 상면의 위치가 층간 절연막(71)의 상면의 위치보다 낮아져, 오목부(이하, 이 오목부를 「리세스」라고 칭함)(72d)가 형성된다. 이 리세스(72d)의 깊이는 20 nm∼50 nm 정도이며, 전형적으로는, 50 nm 정도이다.
그 후, 층간 절연막(71)의 표면을, NH3(암모니아) 가스의 분위기 중에서 플라즈마 처리하여, 층간 절연막(71)의 표면의 산소 원자에 NH기를 결합시킨다. 이 암모니아 가스를 이용한 플라즈마 처리는, 예컨대 반도체 기판(61)에 대하여 9 mm(350 mils) 정도 이격된 위치에 대향 전극을 갖는 평행 평판형의 플라즈마 처리 장치를 이용하여, 압력 266 Pa(2.0 Torr) 정도, 기판 온도 400℃ 정도로 유지된 처 리 용기 중에, 암모니아 가스를 유량 350 sccm 정도로 공급하고, 반도체 기판(61)에 13.56 MHz 정도의 고주파를 전력 100 W 정도, 또한, 상기 대향 전극에 350 kHz 정도의 고주파를 전력 55 W 정도, 각각 60초간 정도로 공급함으로써 행해진다.
계속해서, 도 3B에 도시한 바와 같이, 리세스(72d)를 매립하고, 층간 절연막(71) 상을 덮는 TiN(질화티탄)막(73)을 형성한다.
구체적으로는, 우선, 전면에, 예컨대 반도체 기판(61)과 타겟 사이의 거리를 60 mm 정도로 설정한 스퍼터링 장치를 이용하여, 압력 0.15 Pa(1.1×10-3 Torr) 정도의 Ar 분위기 하에서, 기판 온도 20℃ 정도, DC 전력 2.6 kW 정도를 7초간 정도 공급하는 스퍼터링법에 의해, 두께 100 nm 정도의 Ti막을 형성한다. 이 Ti막은, 암모니아 가스를 이용하여 플라즈마 처리된 층간 절연막(71) 상에 형성되어 있기 때문에, 그 Ti 원자가 층간 절연막(71)의 산소 원자에 포획되지 않고, 층간 절연막(71)의 표면을 자유롭게 이동할 수 있어, 그 결과 결정면이 (002)면으로 배향한 자기 조직화된 Ti막이 된다.
계속해서, 이 Ti막에 대하여, 질소 분위기 중에서, 온도 650℃ 정도, 시간 60초 정도의 RTA(Rapid Thermal Annealing)에 의한 열처리를 행함으로써, 하지 도전막이 되는 두께 100 nm 정도의 TiN막(73)을 형성한다. 여기서, TiN막(73)은, 그 결정면이 (111)면으로 배향한 것이 된다. 또한, 이 하지 도전막의 두께는, 100 nm∼300 nm 정도가 바람직하고, 본 실시 형태에서는 100 nm 정도로 하고 있다. 이 하지 도전막으로서는, TiN막에 한하지 않고, 예컨대 텅스텐(W)막, 실리콘(SiO2)막 및 구리(Cu)막을 이용하는 것도 가능하다.
또, 이 상태에서는, TiN막(73)은, 리세스(72d)의 형상을 반영하여 그 상면에 오목부가 형성되어, 해당 TiN막(73)의 상측에 형성되는 강유전체막의 결정성이 열화되는(강유전체막의 배향이 불균일해지는) 요인이 된다. 이에 따라, 강유전체 커패시터의 스위칭 전하량이 저하하여, 강유전체 메모리의 신뢰성이 저하하고, 저전압 동작이 곤란해진다고 하는 문제가 발생한다. 그래서, 본 실시 형태에서는, 도 3B에 도시한 바와 같이, CMP법에 의해 TiN막(73)의 상면을 연마하고 평탄화하여, 전술한 오목부를 제거하도록 한다. 이 CMP법에서 사용하는 슬러리는 특별히 한정되지 않지만, 본 실시 형태에서는 전술한 Cabot Microelectronics Corporation 제조의 상품명 SSW2000을 사용한다.
이 평탄화된 TiN막(73)의 층간 절연막(71) 상의 두께는, 연마 오차에 기인하여 반도체 기판(61)의 면 내나 복수의 반도체 기판 사이에서 변동이 발생한다. 이 변동을 고려하여, 본 실시 형태에서는, 해당 CMP법에 의한 연마 시간을 제어하여 평탄화 후의 두께의 목표값을 50 nm∼100 nm 정도로 하고 있다. 본 실시 형태에서는, 평탄화된 TiN막(73)의 층간 절연막(71) 상의 두께를 50 nm 정도로 하고 있다.
또한, TiN막(73)에 대하여 CMP법에 의한 평탄화를 행한 후에는, 해당 TiN막(73)의 상면 부근의 결정이 연마에 의해 왜곡된 상태로 되어 있다. 그리고 상측에 형성되는 강유전체 커패시터의 하부 전극이 이 왜곡의 영향을 받으면, 하부 전극의 결정성이 열화되고(하부 전극의 배향이 불균일해지고), 나아가서는, 그 위에 형성되는 강유전체막의 결정성이 열화하게 된다(강유전체막의 배향이 불균일해진 다).
이러한 문제점을 회피하기 위해, 본 실시 형태에서는, 도 3C에 도시한 바와 같이, 평탄화가 행해진 TiN막(73)의 상면을 NH3(암모니아) 가스의 분위기 중에서 플라즈마 처리한다. 이 플라즈마 처리를 행함으로써, TiN막(73)의 결정의 왜곡이 해소되어, 해당 TiN막(73)의 상측에 형성하는 막(강유전체막 등)의 결정성의 열화를 방지할 수 있다.
계속해서, 도 4A에 도시한 바와 같이, 결정의 왜곡이 해소된 TiN막(73) 상에 결정성 도전 밀착막으로서, 스퍼터링법에 의해 두께 20 nm 정도의 Ti막(74)을 형성한다. 계속해서, 질소 분위기 중에서 온도 650℃ 정도, 시간 60초 정도의 RTA에 의한 열처리를 행함으로써, 결정면이 (111)면으로 배향한 Ti막(74)이 된다. 이 Ti막(74)은, 밀착막으로서의 기능을 갖고, 자신의 배향의 작용에 의해 그 위에 형성되는 막의 배향을 높이는 기능도 갖는다. 이 결정성 도전 밀착막으로서는, TiN막에 한정되는 것이 아니고, 예컨대 두께 20 nm 정도의 Ir막이나 Pt막 등의 얇은 귀금속막을 이용하는 것도 가능하다.
계속해서, 도 4B에 도시한 바와 같이, Ti막(74) 상에, W 플러그(72b)의 산화를 방지하기 위한 산화 방지막(75)을 형성한다.
구체적으로 본 실시 형태에서는, Ti막(74) 상에 산화 방지막(75)으로서, 반응성 스퍼터링법에 의해 두께 100 nm 정도의 TiAlN막을 형성한다. 예컨대, 여기서의 반응성 스퍼터링법은, Ti 및 Al을 합금화한 타겟으로서 사용하여, Ar 가스를 유 량 40 sccm 정도 및 질소(N2) 가스를 유량 10 sccm 정도로 공급한 혼합 분위기 중에 있어서, 압력 253.3 Pa(1.9 Torr) 정도, 기판 온도 400℃, 전력 1.0 kW의 조건하에서 행해진다.
본 실시 형태에서는, 산화 방지막(75)으로서, TiAlN으로 이루어지는 막을 적용한 예를 나타냈지만, 본 발명에 있어서는 이것에 한정되지 않고, 예컨대 Ir 혹은 Ru를 포함하는 막을 적용하는 것도 가능하다. 또한, 본 실시 형태에서는, 산화 방지막(75), 결정성 도전 밀착막인 Ti막(74) 및 TiN막(73)으로부터, 본 발명에 있어서의 「도전성 하부 구조」가 구성되어 있다.
계속해서, 도 4C에 도시한 바와 같이, 산화 방지막(75)에, 예컨대 Ar 분위기 중에 있어서, 압력 0.11 Pa(8.3×10-4 Torr) 정도, 기판 온도 500℃ 정도, 전력 0.5 kW의 조건하에서의 스퍼터링법에 의해, 두께 100 nm 정도의 Ir막(76a)을 형성한다. 이 Ir막(76a)은, 강유전체 커패시터의 하부 전극이 되는 막이다.
계속해서, 도 5A에 도시한 바와 같이, Ir막(76a) 상에, MO-CVD법에 의해 강유전체 커패시터의 커패시터막이 되는 강유전체막(77)을 형성한다. 구체적으로, 본 실시 형태의 강유전체막(77)은, 2층 구조를 갖는 티탄산지르콘산납(PZT:(Pb(Zr, Ti)O3))막, 즉 제1 PZT막(77a) 및 제2 PZT막(77b)으로 형성된다.
구체적으로는, 우선, Pb(DPM)2, Zr(dmhd)4 및 Ti(O-iOr)2(DPM)2를 각각 THF(Tetra Hydro Furan: C4H8O) 용매 중에 전부 농도 0.3 mo1/1 정도로 용해하여, Pb, Zr 및 Ti의 각 액체 원료를 형성한다. 또한, MO-CVD 장치의 기화기에 유량 0.474 ml/분 정도의 THF 용매와 함께, 이들 액체 원료를 각각 0.326 ml/분 정도, 0.200 ml/분 정도 및 0.200 ml/분 정도의 유량으로 공급하여 기화시킴으로써, Pb, Zr 및 Ti의 원료 가스를 형성한다.
그리고 MO-CVD 장치에 있어서, 압력 665 Pa(5.0 Torr) 정도, 기판 온도 620℃ 정도의 조건하에서, Pb, Zr 및 Ti의 원료 가스를 620초간 정도 공급함으로써, Ir막(76a) 상에, 두께 100 nm 정도의 제1 PZT막(77a)을 형성한다.
계속해서, 전면에, 예컨대 스퍼터링법에 의해 두께 1 nm 내지 30 nm, 본 실시 형태에서는 20 nm 정도의 아몰퍼스 상태의 제2 PZT막(77b)을 형성한다. 또한, 제2 PZT막(77b)을 MO-CVD법으로 형성하는 경우는, 납(Pb) 공급용의 유기 소스로서, Pb(DPM)2(Pb(C11H19O2)2)를 THF액에 용해한 재료가 이용된다. 또한, 지르코늄(Zr) 공급용의 유기 소스로서, Zr(DMHD)4(Zr((C9H15O2)4)을 THF액에 용해한 재료가 이용된다. 또한, 티탄(Ti) 공급용의 유기 소스로서, Ti(O-iPr)2(DPM)2(Ti(C3H7O)2(C11H19O2)2)를 THF액에 용해한 재료가 이용된다.
또, 본 실시 형태에서는, 강유전체막(77)의 형성을, MO-CVD법 및 스퍼터링법에 의해 행하도록 하고 있지만, 본 발명에 있어서는 이것에 한정되지 않고, 예컨대 졸겔법, 유기 금속 분해(MOD)법, CSD(Chemical Solution Deposition)법, 화학 기상 증착(CVD)법 또는 에피텍셜 성장법에 의해 형성하는 것도 가능하다.
계속해서, 도 5B에 도시한 바와 같이, 제2 PZT막(77b) 상에, IrOX막(78a), IrOY막(78b) 및 Ir막(79)을 순차 형성한다. 여기서, IrOX막(78a)은 상부 전극의 하층막으로서 기능하는 것이며, IrOY막(78b)은 상부 전극의 상층막으로서 기능하는 것이다.
IrOX막(78a)의 형성에서는, 우선, 스퍼터링법에 의해, 성막 시점에서 결정화한 IrOX막을, 두께 10 nm 내지 75 nm 정도, 본 실시 형태에서는 50 nm 정도로 형성한다. 이 때의 스퍼터링 조건으로서는, 이리듐의 산화가 발생하는 조건하, 예컨대 성막 온도를 20℃ 내지 400℃ 정도, 본 실시 형태에서는 300℃ 정도로 하고, 성막 가스로서 Ar 및 O2를 이용하여 이들 전부를 유량 100 sccm 정도로 공급하며, 또한, 스퍼터링시의 전력을 1 kW∼2 kW 정도로 한다. 이 때, 성막 가스를 구성하는 O2 가스 및 Ar 가스의 압력에 대한 O2 가스의 분압을 10% 내지 60% 정도로 하는 것이 바람직하다.
그 후, 온도 725℃ 정도, 산소를 유량 20 sccm 정도, Ar을 유량 1980 sccm 정도로 공급한 분위기 중에서, RTA에 의한 열처리를 60초간 정도 행한다. 이 열처리는, 강유전체막(77)(제2 PZT막(77b))을 완전히 결정화시켜 산소 결손을 보상하는 동시에, IrOX막(78a)의 플라즈마 손상도 회복시킨다. 이 RTA에 의한 열처리는, 온도 650℃ 내지 750℃ 정도, 열처리시의 분위기 중의 산소 함유량을 1% 내지 50%로 하는 것이 바람직하다.
계속해서, IrOX막(78a) 상에, 예컨대 Ar 분위기 중에 있어서, 압력 0.8 Pa(6.0×10-3 Torr) 정도, 전력 1.0 kW 정도, 퇴적 시간 79초간 정도의 조건에 의한 스퍼터링법에 의해, IrOY막(78b)을 두께 100 nm 내지 300 nm 정도, 구체적으로 본 실시 형태에서는 200 nm 정도로 형성한다. 본 실시 형태에서는, 공정에서의 열화를 억제하기 위해, IrOY막(78b)은 IrO2의 화학양론 조성에 가까운 조성의 것을 적용하여, 수소에 대하여 촉매 작용이 발생하는 것을 회피한다. 이에 따라, 강유전체막(77)이 수소 라디칼에 의해 환원되어 버리는 문제를 억제하여, 강유전체 커패시터의 수소 내성이 향상된다.
계속해서, IrOY막(78b) 상에, 예컨대 Ar 분위기 중에 있어서, 압력 1.0 Pa(7.5×10-3 Torr) 정도, 전력 1.0 kW 정도의 조건에 의한 스퍼터링법에 의해, 두께 100 nm 정도의 Ir막(79)을 형성한다. 이 Ir막(79)은, 강유전체막(77)에 대하여 배선층 등의 형성시에 발생한 수소가 침입하는 것을 막는 수소 확산 방지막으로서 기능하는 것이다. 또, 수소 확산 방지막으로서는, 그 외에 Pt막이나 SrRuO3막을 이용하는 것도 가능하다.
계속해서, 반도체 기판(61)의 배면 세정을 행한 후, 도 5C에 도시한 바와 같이, Ir막(79) 상에, TiN막(80) 및 실리콘 산화막(81)을 순차 형성한다. 이 TiN막(80) 및 실리콘 산화막(81)은, 강유전체 커패시터를 형성할 때의 하드 마스크가 되는 것이다.
여기서, TiN막(80)의 형성에서는, 예컨대 스퍼터링법을 이용한다. 또한, 실리콘 산화막(81)의 형성에서는, 예컨대 TEOS 가스를 이용한 CVD법을 이용한다.
계속해서, 도 6A에 도시한 바와 같이, 실리콘 산화막(81)을, 강유전체 커패시터 형성 영역만을 덮도록 패터닝한다. 그 후, 실리콘 산화막(81)을 마스크로 해서 TiN막(80)을 에칭하여, 강유전체 커패시터 형성 영역만을 덮는 실리콘 산화막(81) 및 TiN막(80)으로 이루어지는 하드 마스크를 형성한다.
계속해서, 도 6B에 도시한 바와 같이, HBr, O2, Ar 및 C4F8의 혼합 가스를 에칭 가스로 하는 플라즈마 에칭에 의해, 하드 마스크로 덮여 있지 않은 영역의 Ir막(79), IrOY막(78b), IrOX막(78a), 제2 PZT막(77b), 제1 PZT막(77a) 및 Ir막(76a)을 제거한다. 이에 따라, IrOX막(78a) 및 IrOY막(78b)으로 이루어지는 상부 전극(78)과, 제1 PZT막(77a) 및 제2 PZT막(77b)으로 이루어지는 강유전체막(77)과, Ir막(76a)으로 이루어지는 하부 전극(76)을 갖는 섬(island)형의 강유전체 커패시터가 형성된다. 이 플라즈마 에칭에서는, 에칭이 산화 방지막(75) 상에서 정지하여, 해당 플라즈마 에칭이 종료한 후에도 반도체 기판(61)의 전면이 산화 방지막(75)으로 덮힌 상태로 되어 있다.
또, 본 실시 형태에서는, 상부 전극(78)으로서 이리듐 산화물막(IrOX막 및 IrOY막)을 적용한 예를 나타냈지만, 본 발명에 있어서는 이것에 한정되지 않고, Ir(이리듐), 루테늄(Ru), 백금(Pt), 로듐(Rh), 레늄(Re), 오스뮴(Os) 및 팔라 듐(Pd) 중 적어도 어느 1종의 금속을 포함하는 막, 또는, 해당 1종의 금속에 있어서의 산화물을 포함하는 막을 적용하는 것도 가능하다. 예컨대, 상부 전극(78)을 SrRuO3의 도전성 산화물을 포함하는 막으로 형성하도록 하더라도 좋다.
또한, 강유전체 커패시터의 강유전체막(77)으로서는, 예컨대 열처리에 의해 결정 구조가 Bi 층형 구조(예컨대, (Bi1 - XRX)Ti3O12(R은 희토류 원소: 0<x<1), SrBi2Ta2O9 및 SrBi4Ti4O15 중으로부터 선택된 1종) 또는 페로브스카이트 구조가 되는 막을 형성할 수 있다. 이러한 강유전체막(77)으로서, 본 실시 형태에서 이용한 PZT막 외에, La, Ca, Sr, Si 중 적어도 어느 하나를 미량 도핑한 PZT, SBT, BLT 및 Bi 층형 화합물 등의 일반식 ABO3에서 나타나는 막을 적용하는 것도 가능하다.
또한, 본 실시 형태에서는, 하부 전극(76)으로서, Ir막을 적용한 예를 나타냈지만, 본 발명에 있어서는 이것에 한정되지 않고, Ir, Ru, Pt 및 Pd 중 적어도 어느 1종의 금속을 포함하는 막, 또는, 해당 1종의 금속에 있어서의 산화물을 포함하는 막을 적용하는 것도 가능하다. 이 경우, 특히 Pt 등의 백금족의 금속이나 PtO, IrOX, SrRuO3 등의 도전성 산화물을 이용하는 것이 적합하다.
계속해서, 도 6C에 도시한 바와 같이, 드라이 에칭 또는 웨트 에칭에 의해 실리콘 산화막(81)을 제거한다.
계속해서, 도 7A에 도시한 바와 같이, 전면에, 스퍼터링법에 의해 두께 20 nm 내지 50 nm 정도의 보호막(82)을 형성한다. 구체적으로, 본 실시 형태에서는, 보호막(82)으로서 알루미나막(Al2O3막)을 형성한다. 스퍼터링법에 의해 보호막(82)을 형성하는 경우에는, 전술한 바와 같이 보호막(82)의 두께를 20 nm 내지 50 nm 정도로 형성하는 것이 바람직하고, 그 두께가 20 nm 미만이 되면 강유전체 커패시터의 측면을 보호막(82)으로 확실히 덮는 것이 어려워지고, 그 두께가 50 nm을 넘으면 해당 보호막(82)을 후속 공정에서 가공할 때의 작업 처리량에 지장을 초래한다.
또한, 이 보호막(82)의 성막 방법으로서는, 스퍼터링법 외에 MO-CVD법이나 ALD(Atomic Layer Dielectric)법을 적용하는 것도 가능하다. MO-CVD법이나 ALD법에 의해 보호막(82)을 형성하는 경우에는, 그 두께를 1 nm 내지 20 nm 정도로 형성하는 것이 바람직하며, MO-CVD법이나 ALD법에서는, 이 막 두께로도 강유전체 커패시터의 측면을 보호막(82)으로 확실히 덮을 수 있다. 또한, 이 경우, 보호막(82)의 두께가 20 nm을 넘으면, 강유전체막(77)에 대한 다음 회복 어닐링시에 해당 보호막이 산소를 배리어해 버려, 강유전체막(77)의 손상을 회복하기 어려워진다. 이 보호막(82)은, 전술한 바와 같이 스퍼터링법, MO-CVD법 혹은 ALD법에 의해 형성하는 것이 가능하고, 이 보호막(82)이 형성되어 얻는 막 두께의 범위로서는, 1 nm 내지 50 nm 정도가 된다.
이 보호막(82)을 구성하는 Al2O3막은, 수소나 수분 등의 환원성 물질이 투과하는 것을 저지하는 기능이 우수하여, 환원성 물질에 의해 강유전체막(77)이 환원되어, 강유전체 특성이 열화되는 것을 방지하는 역할을 담당한다.
그런데, 강유전체막(77)은, 그 상측에 형성된 막의 성막시의 스퍼터링이나 패터닝을 행할 때의 에칭 등에 의해 손상을 받아 산소 결핍의 상태가 되어, 그 강유전체 특성이 열화되어 있다.
그래서, 본 실시 형태에서는, 도 7B에 도시한 바와 같이, 강유전체막(77)의 손상을 회복시킬 목적으로, 산소 가스를 함유하는 분위기 중에 있어서 강유전체막(77)에 대하여 열처리(회복 어닐링)를 행한다. 이 회복 어닐링의 조건은, 로 내에 있어서 기판 온도 550℃ 내지 700℃에서 행해진다. 이것은, 기판 온도가 550℃ 미만이 되면 강유전체막(77)의 손상을 완전히 회복할 수 없다고 하는 문제점이 발생하고, 또한 기판 온도가 700℃를 넘으면 강유전체막(77)의 손상은 회복할 수 있지만, 강유전체막(77)의 구성 원소의 일부가 증발해버리고, 이에 따라, 예컨대 강유전체막(77)에 Pb 결손 등의 문제가 발생하여, 강유전체 커패시터의 전기 특성이 저하된다고 하는 문제점이 발생하기 때문이다. 또한, 강유전체막(77)이 PZT인 경우에는, 산소(O2) 가스를 함유하는 분위기 중에 있어서 기판 온도를 650℃ 정도로, 60분간의 회복 어닐링을 행하는 것이 바람직하다.
이와 같이, 본 실시 형태에서는, 회복 어닐링을 행하기 전에, 미리 강유전체막(77)의 노출 부분을 덮는 보호막(82)을 형성하고 있기 때문에, 강유전체막(77)의 구성 원소(본 실시 형태에서는, 강유전체막(77)으로서 PZT를 이용하고 있기 때문에 Pb)의 외부로의 방출을 저지하는 것이 가능해지고 있다.
또한, 본 실시 형태의 경우에는, 산소 가스를 함유하는 분위기 중에서 회복 어닐링을 행하더라도, W 플러그(72b)의 상측 전면에 산화 방지막(75)이 잔존하고 있기 때문에, 해당 회복 어닐링의 분위기 중에 있어서의 산소가 산화 방지막(75)에 차단되어, W 플러그(72b)에는 이르지 않는다. 이에 따라, 매우 쉽게 산화되는 W 플러그(72b)의 산화를 방지할 수 있고, 컨택트 불량의 발생을 저감하여, 반도체 장치의 수율을 향상시키는 것이 가능해진다.
또한, 본 실시 형태에서는, W 플러그(72b) 상에, CMP법에 의한 평탄화를 행한 TiN막(73)을 형성하고 있기 때문에, 리세스(72d)에 기인한 오목부가 산화 방지막(75)에 형성되는 것을 회피할 수 있어, 해당 산화 방지막(75)이 균일한 두께로 형성된다. 그 때문에, 산화 방지막(75)의 모든 부분에 있어서, 회복 어닐링시의 산소의 침입을 효과적으로 차단할 수 있어, W 플러그(72b)의 산화를 확실하게 방지하면서, 강유전체막(77)에 대한 회복 어닐링을 충분히 행하는 것이 가능해진다.
계속해서, 도 7C에 도시한 바와 같이, 보호막(82)에 대하여 에치백을 행하여, TiN막(80), Ir막(79), 상부 전극(78), 강유전체막(77) 및 하부 전극(76)의 측벽 이외의 보호막(82)을 제거한다.
이 에치백은, 예컨대 다운플로우형의 플라즈마 에칭 챔버 내에, 유량비로 5%의 CF4 가스와 95%의 O2 가스의 혼합 가스를 에칭 가스로서 공급하고, 챔버의 상부 전극에 주파수 2.45 GHz 정도로 전력 1400 W의 고주파 전력을 공급하고, 또한, 기판 온도 200℃ 정도의 조건하에서 행해진다. 또한, 이 에치백은, 예컨대 H2O2, NH2OH 및 순수의 혼합 용액을 에칭액으로 하는 웨트 에칭에 의해 행하도록 하더라도 좋다.
또, 이 에치백은 이방적으로 행해지기 때문에, TiN막(80), Ir막(79), 상부 전극(78), 강유전체막(77) 및 하부 전극(76)의 측벽에는 보호막(82)이 잔존하여, 강유전체막(77)이 그 측면 방향으로부터 해당 에치백에 의해 손상(데미지)을 받는 것을 방지할 수 있다.
계속해서, TiN막(80)을 마스크로 한 에칭에 의해, 도 8A에 도시한 바와 같이, 강유전체 커패시터 형성 영역 이외의 영역의 산화 방지막(75), Ti막(74) 및 TiN막(73)을 제거한다. 그 후, TiN막(80)을 제거한다. 이 TiN막(80)을 제거함으로써, 보호막(82)은 Ir막(79), 상부 전극(78), 강유전체막(77) 및 하부 전극(76)의 측벽에만 남는다.
계속해서, 도 8B에 도시한 바와 같이, 전면에, 두께 40 nm 정도의 Al2O3막(83)을 형성한다. 이 Al2O3막(83)은, 강유전체막(77)에 대하여 배선층 등의 형성 시에 발생한 수소가 침입하는 것을 막는 수소 확산 방지막으로서 기능하는 것이다. 구체적으로, 본 실시 형태에서는, 우선, 스퍼터링법에 의해 두께 20 nm 정도의 Al2O3막을 형성한 후, 계속해서, CVD법에 의해 두께 20 nm 정도의 Al2O3막을 더 형성하여, Al2O3막(83)을 형성한다.
계속해서, 도 8C에 도시한 바와 같이, Al2O3막(83) 상에, 층간 절연막(84) 및 Al2O3막(85)을 순차 형성한다.
구체적으로는, 우선, 전면에, 예컨대 플라즈마 TEOS를 이용한 CVD법에 의해, 예컨대 두께 1500 nm 정도의 실리콘 산화막을 퇴적한다. 그 후, CMP법에 의해, 해당 실리콘 산화막을 평탄화하여 층간 절연막(84)을 형성한다.
여기서, 층간 절연막(84)으로서 실리콘 산화막을 형성하는 경우에는, 원료 가스로서, 예컨대 TEOS 가스, 산소 가스 및 헬륨 가스의 혼합 가스를 이용한다. 또, 층간 절연막(84)으로서, 예컨대 절연성을 갖는 무기막 등을 형성하도록 하더라도 좋다. 층간 절연막(84)의 형성 후, N2O 가스 또는 N2 가스 등을 이용하여 발생시킨 플라즈마 분위기에서 열처리를 행한다. 이 열처리의 결과, 층간 절연막(84) 중의 수분이 제거되고, 층간 절연막(84)의 막질이 변화되어, 층간 절연막(84) 중에 수분이 들어가기 어렵게 된다.
계속해서, 층간 절연막(84) 상에, 예컨대 스퍼터링법 또는 CVD법에 의해, 배리어막이 되는 Al2O3막(85)을 두께 20 nm 내지 100 nm으로 형성한다. 이 Al2O3막(85)은, 평탄화된 층간 절연막(84) 상에 형성되기 때문에, 평탄하게 형성된다.
계속해서, 도 9A에 도시한 바와 같이, 전면에, 예컨대 플라즈마 TEOS를 이용한 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후 CMP법에 의해 해당 실리콘 산화막을 평탄화하여, 두께 800 nm 내지 1000 nm의 층간 절연막(86)을 형성한다. 또, 층간 절연막(86)으로서, 실리콘 산질화막(SiON막) 또는 실리콘 질화막 등을 형성하도록 하더라도 좋다.
계속해서, 도 9B에 도시한 바와 같이, 글루막(87a), W 플러그(87b), 글루 막(88a) 및 W 플러그(88b)를 형성한다.
구체적으로는, 우선, 강유전체 커패시터에 있어서의 수소 확산 방지막인 Ir막(79)의 표면을 노출시키는 비아 홀(87c)을, 층간 절연막(86), Al2O3막(85), 층간 절연막(84) 및 Al2O3막(83)에 형성한다. 계속해서, 온도 550℃ 정도의 산소 분위기 중에 있어서 열처리를 행하여, 비아 홀(87c)의 형성에 따라 강유전체막(77) 중에 발생한 산소 결손을 회복시킨다.
그 후, 전면에, 예컨대 스퍼터링법에 의해 Ti막을 퇴적하고, 계속해서 MO-CVD법에 의해 TiN막을 연속하여 퇴적한다. 이 경우, TiN막으로부터 탄소 제거를 행해야 하기 때문에, 질소와 수소의 혼합 가스의 플라즈마 중에 있어서의 처리가 필요해지지만, 본 실시 형태에서는, 강유전체 커패시터에 수소 확산 방지막이 되는 Ir막(79)을 형성하고 있기 때문에, 강유전체막(77)에 수소가 침입하여 해당 강유전체막(77)을 환원해 버린다는 문제는 발생하지 않는다.
계속해서, CVD법에 의해, 비아 홀(87c) 내를 매립하기 위해 충분한 두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(86)의 표면이 노출할 때까지 W막, TiN막 및 Ti막을 연마하여 평탄화함으로써, 비아 홀(87c) 내에 Ti막 및 TiN막으로 이루어지는 글루막(87a)과, W 플러그(87b)를 형성한다.
계속해서, W 플러그(69c)의 표면을 노출시키는 비아 홀(88c)을, 층간 절연막(86), Al2O3막(85), 층간 절연막(84), Al2O3막(83), 층간 절연막(71) 및 실리콘 산질화막(70)에 형성한다. 계속해서, 전면에, 예컨대 스퍼터링법에 의해, TiN막을 퇴 적한다. 그 후, 비아 홀(88c) 내를 매립하기 위해 충분한 두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(86)의 표면이 노출할 때까지 W막 및 TiN막을 연마하여 평탄화함으로써, 비아 홀(88c) 내에, TiN막으로 이루어지는 글루막(88a)과, W 플러그(88b)를 형성한다. 또, 이 글루막(88a)은, 예컨대 스퍼터링법에 의해 Ti막을 퇴적하고, 계속해서, MO-CVD법에 의해 TiN막을 연속하여 퇴적하여, Ti막 및 TiN막의 적층막으로 이루어지는 것으로서 형성하는 것도 가능하다.
계속해서, 도 9C에 도시한 바와 같이, 금속 배선층(89)을 형성한다.
구체적으로, 우선, 전면에, 예컨대 스퍼터링법에 의해, 두께 60 nm 정도의 Ti막, 두께 30 nm 정도의 TiN막, 두께 360 nm 정도의 AlCu 합금막, 두께 5 nm 정도의 Ti막 및 두께 70 nm 정도의 TiN막을 순차 적층한다.
계속해서, 포토리소그래피 기술을 이용하여 해당 적층막을 소정 형상으로 패터닝하여, 각 W 플러그(87b, 88b) 상에, Ti막 및 TiN막으로 이루어지는 글루막(89a)과, AlCu 합금막으로 이루어지는 배선막(89b)과, Ti막 및 TiN막으로 이루어지는 글루막(89c)으로 이루어지는 금속 배선층(89)을 형성한다.
그 후, 층간 절연막의 형성이나 컨택트 플러그의 형성을 더 행한 후, 2층째 이후의 금속 배선층을 형성하고, 예컨대 실리콘 산화막 및 실리콘 질화막으로 이루어지는 커버막을 더 형성하여, 하부 전극(76), 강유전체막(77) 및 상부 전극(78)을 갖는 강유전체 커패시터를 구비하는 본 실시 형태에 따른 강유전체 메모리를 완성시킨다.
또, 본 실시 형태에서는, 강유전체 커패시터 상에 형성하는 배선층으로서, W 플러그(87b, 88b) 및 AlCu 합금막으로 이루어지는 배선막(89b)을 형성하도록 하고 있지만, 예컨대 강유전체 커패시터 상에, Al로 이루어지는 배선층을 형성하도록 하더라도 좋다.
또한, 본 실시 형태에서는, 도 7B에 나타내는 강유전체막(77)에 대한 회복 어닐링 공정에 있어서, 산화성 가스의 일례로서 산소(02) 가스의 분위기 중에서 행하도록 하고 있지만, 본 발명에 있어서는 이것에 한정되는 있는 것이 아니고, 예컨대, 아산화질소(N2O), 오존(03) 등의 산화성 가스의 분위기 중에서 행하도록 한 형태라도 좋다. O3(오존) 가스의 분위기 중에서 강유전체막(77)에 대한 회복 어닐링을 행하는 경우에는, 본 실시 형태에 있어서의 산소(O2) 가스의 분위기 중에서 행하는 경우와 비교하여, 보다 저온의 온도, 예컨대 450℃ 정도의 온도로 회복 어닐링을 행하는 것이 가능하다. 단, 이 경우, 550℃ 이상의 온도가 되면, O3가 O2로 분해되기 때문에, 별로 바람직하지는 않다.
본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법에 의하면, 강유전체막(77)에 대한 산소 가스의 분위기 중에서 회복 어닐링을 행하기 전에, 미리 강유전체막(77)의 노출 부분을 덮는 보호막(82)을 형성하도록 했기 때문에, 해당 회복 어닐링을 행했을 때에, 강유전체막(77)의 구성 원소의 외부로의 방출을 방지할 수 있어, 강유전체막(77)을 치밀한 막으로 하는 것이 가능해진다. 또한, 해당 회복 어닐링을, 산화 방지막(75) 등이 패터닝되어 있지 않은 상태, 즉, 도전성 플러 그(72b) 및 층간 절연막(71)의 상측 전면에 산화 방지막(75) 등이 형성되어 있는 상태에서 행하도록 했기 때문에, 도전성 플러그(72b)로의 산소의 침입을 차단하여, 도전성 플러그(72b)의 산화를 회피할 수 있다.
또한, 본 발명의 실시 형태에서는, W 플러그(72b) 상에, CMP법에 의한 평탄화를 행한 TiN막(73)을 형성하도록 했기 때문에, 리세스(72d)에 기인한 오목부가 그 상층막에 형성되는 것을 회피할 수 있다. 이에 따라, 강유전체막(77)에 대한 해당 리세스(72d)의 영향을 차단할 수 있어, 강유전체막(77)의 결정성을 양호한 상태로 유지하는 것이 가능해진다. 또한, 본 발명의 실시 형태에서는, 평탄화가 행해진 TiN막(73)의 상면을, NH3(암모니아) 가스의 분위기 중에서 플라즈마 처리하도록 했기 때문에, 평탄화에 의해 TiN막(73)의 결정의 왜곡이 발생한 경우에 있어서도, 해당 결정의 왜곡을 해소할 수 있어, TiN막(73)의 상측에 형성하는 막(강유전체막(77) 등)의 결정성의 열화를 방지하는 것이 가능해진다.
또한, 본 발명의 실시 형태에서는, 층간 절연막(84)을 형성하기 전에, 강유전체 커패시터를 덮도록 Al2O3막(83)(수소 확산 방지막)을 형성하도록 했기 때문에, 층간 절연막(84) 등의 형성시에 발생하는 수소가 강유전체막(77)에 대하여 침입하는 것을 방지할 수 있다.
(변형예)
이하, 본 발명의 실시 형태에 따른 변형예에 대해 설명한다.
이하에 나타내는 변형예에 대해, 본 발명의 실시 형태에서 개시한 구성 부재 등과 동일한 것에 대해서는 동일한 부호를 붙이고, 또한 그 구성 부재 등의 제조 방법에 대해서도 본 발명의 실시 형태에서 개시한 것과 동일하기 때문에, 그 자세한 제조 방법의 설명은 생략한다.
도 10A 및 도 10B는, 본 발명의 실시 형태의 변형예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 도시하는 개략 단면도이다.
변형예에서는, 우선, 도 2A∼도 2C 및 도 3A의 각 공정을 거쳐, 비아 홀(72c)에 글루막(72a) 및 W 플러그(72b)를 형성한다. 이 때, W 플러그(72b)에는, 리세스(72d)가 형성되어 있다.
계속해서, 도 10A에 도시한 바와 같이, 리세스(72d)를 매립하도록 TiN막(73a)을 형성한다.
구체적으로는, 우선, 층간 절연막(71)의 표면을 NH3(암모니아) 가스의 분위기 중에서 플라즈마 처리하여, 층간 절연막(71) 표면의 산소 원자에 NH기를 결합시킨다. 계속해서, 전면에, 예컨대 스퍼터링법에 의해 두께 100 nm 정도의 Ti막을 형성한다. 그 후, 이 Ti막에 대하여, 질소 분위기 중에서 온도 650℃ 정도, 시간 60초 정도의 RTA에 의한 열처리를 행함으로써, 하지 도전막이 되는 두께 100 nm 정도의 TiN막을 형성한다. 이 하지 도전막으로서는, TiN막에 한하지 않고, 예컨대 TiAlN막, 텅스텐(W)막, 실리콘(SiO2)막 및 구리(Cu)막을 이용하는 것도 가능하다.
이 상태에서는, TiN막은, 리세스(72d)를 반영하여 그 상면에 오목부가 형성되어, 해당 TiN막 상측에 형성되는 강유전체막의 결정성이 열화되는(강유전체막의 배향이 불균일해지는) 요인이 된다.
그래서, 본 예에서는, CMP법에 의해 층간 절연막(71)의 표면이 노출할 때까지 해당 TiN막을 연마하여 평탄화함으로써, 해당 TiN막에 형성된 오목부를 제거하고, 리세스(72d)를 매립하는 TiN막(73a)을 형성한다.
또한, TiN막(73a)에 대하여 CMP법에 의한 평탄화를 행한 후에는, 해당 TiN막(73a)의 상면 부근의 결정이 연마에 의해 왜곡된 상태로 되어 있다. 그리고 상측에 형성되는 강유전체 커패시터의 하부 전극이 이 왜곡의 영향을 받으면, 하부 전극의 결정성이 열화되고(하부 전극의 배향이 불균일해지고), 나아가서는 그 위에 형성되는 강유전체막의 결정성이 열화되게(강유전체막의 배향이 불균일해지게) 된다.
이러한 문제점을 회피하기 위해, 본 실시 형태에서는, 도 10A에 도시한 바와 같이, 평탄화가 행해진 TiN막(73a)의 상면을, NH3(암모니아) 가스의 분위기 중에서 더 플라즈마 처리한다. 이 플라즈마 처리를 행함으로써, TiN막(73a)의 결정의 왜곡이 해소되어, 해당 TiN막(73a)의 상측에 형성하는 막(강유전체막 등)의 결정성의 열화를 방지할 수 있다.
계속해서, 전면에, 도 4A에 나타내는 Ti막(74)을 형성한 후, 도 4B∼도 9C의 각 공정을 거침으로써, 도 10B에 나타내는 변형예에 따른 강유전체 메모리를 완성시킨다.
변형예에 따른 강유전체 메모리의 제조 방법에 의하면, 전술한 본 발명의 실 시 형태에 따른 강유전체 메모리와 동일한 효과를 발휘할 수 있다.
본 발명에 의하면, 도전성 플러그의 산화를 회피하고, 치밀한 커패시터막을 형성할 수 있다. 이에 따라, 배선 저항의 증대를 방지하고, 커패시터의 스위칭 특성의 향상을 도모하는 것이 가능해진다.
Claims (19)
- 반도체 기판의 상측에 도전성 플러그를 형성하는 공정과,상기 도전성 플러그 상에, 도전성 하부 구조를 형성하는 공정과,상기 도전성 하부 구조 상에, 하부 전극이 되는 제1막, 커패시터막이 되는 제2막, 상부 전극이 되는 제3막, 및 상기 도전성 하부 구조를 패터닝할 때에 이용하는 마스크가 되는 제4막을 형성하는 공정과,상기 제4막을 패터닝하여 상기 마스크를 형성하는 공정과,상기 마스크를 이용하여, 제3막, 제2막 및 제1막을 섬형(island형)으로 패터닝하고, 상기 도전성 하부 구조 상에 상기 하부 전극, 상기 커패시터막, 상기 상부 전극을 형성하는 공정과,상기 제3막, 제2막 및 제1막을 패터닝한 후, 적어도 상기 커패시터막의 노출 부분을 덮는 보호막을 형성하는 공정과,상기 보호막을 형성한 후, 산화성 가스의 분위기 중에서 상기 커패시터막에 대하여 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 보호막은, 알루미늄 산화물, 티탄 산화물 및 티탄산지르콘산납 중 적어도 어느 1종을 함유하는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 도전성 하부 구조는, 상기 도전성 플러그의 산화를 방지하는 산화 방지막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 도전성 하부 구조를 형성하는 공정은,상기 도전성 플러그 및 상기 도전성 플러그가 형성된 층간 절연막 상에, 도전막을 형성하는 공정과,상기 도전막의 상면을 평탄화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 도전막의 상면을 평탄화한 후, 상기 도전막의 상면을, 질소를 함유하는 가스의 분위기 중에서 플라즈마 처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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- 제1항에 있어서,상기 열처리를 행한 후, 상기 보호막의 전면(全面)을 에칭하여, 상기 보호막을 상기 커패시터의 측벽에만 남기는 공정과,상기 보호막에 대한 에칭을 행한 후, 상기 마스크를 이용하여 상기 도전성 하부 구조를 패터닝하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제8항에 있어서, 상기 도전성 하부 구조를 패터닝한 후, 상기 커패시터막으로의 수소의 확산을 방지하는 수소 확산 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 열처리를 행하는 공정은, 상기 반도체 기판의 온도를, 550℃ 내지 700℃의 조건하에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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- 제1항에 있어서, 상기 커패시터를 형성하는 공정에 있어서, 적어도 상기 상 부 전극 및 상기 커패시터막은 일괄하여 패터닝된 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 커패시터막은 강유전체 재료로 이루어지는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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